CN102684677B

CN102684677B - 基于延迟的双轨预充逻辑输入转换器

Info

Publication number: CN102684677B
Application number: CN201210180533.3A
Authority: CN
Inventors: 贾嵩; 李夏禹; 刘俐敏
Original assignee: Peking University
Current assignee: Peking University
Priority date: 2012-06-01
Filing date: 2012-06-01
Publication date: 2014-04-23
Anticipated expiration: 2032-06-01
Also published as: CN102684677A

Abstract

本发明涉及集成电路技术领域，公开了一种基于延迟的双轨预充逻辑输入转换器，其在传统动态反相器电路的基础上增加了4个分别由时钟信号CLK和时钟的延迟Δ得到的信号CKD控制的PMOS管，用来在求值阶段到来Δ时间后，对节点M和N进行充电。也就是说，在时钟低电平刚到时，M和N会根据数据信号A的不同，其中一个被充电到高电平。而经过Δ时间之后，M和N都会被充电到高电平，进而实现CMOS-to-DDPL转换器的功能。该电路相比现有转换器，不仅结构更加简单，而且不存在竞争电流，功耗更低，同时求值路径短，转换速度也会更快。

Description

基于延迟的双轨预充逻辑输入转换器

技术领域

本发明涉及集成电路技术领域，特别是涉及一种基于延迟的双轨预充逻辑输入转换器。

背景技术

随着信息技术的大力发展，信息的安全性越来越重要，相应地出现了各种保密设备，如广泛使用的智能卡。它使用在移动电话、付费电视、计算机访问控制、身份卡、信用卡、电子商务等应用中。旁道攻击是基于旁道信息的攻击，它利用密码分析技术，使用保密设备所泄漏的信息来恢复正在使用的密钥。旁道攻击类型有很多种，其中最常见、威胁最大的攻击方式之一差分能量分析(Differential PowerAnalysis，DPA)受到越来越多的关注。DPA的理论基础是：在加密过程中要消耗能量，而消耗的能量随处理的数据不同会有微小的变化。根据这种变化确定处理的数据是0还是1，进而有可能猜出加密算法中所使用的密钥。

针对差分能量分析，国内外有大量的学者进行着相关的研究工作。其中一个有效的手段就是从集成电路底层设计出发，让芯片在处理不同数据时，所消耗的能量都基本一样。基于这个思想，有很多电路结构被提出来。双轨预充逻辑电路有两个互补对称的输出，无论处理数据1还是0，总有一个输出节点放电，以此达到能量消耗与处理数据无关的目的。但是由于工艺或者电路结构的原因，其对称的输出节点电容总有差别，使得处理1和0时，放电电量有差别，使得能量消耗不能很好地保持一致。针对双轨预充逻辑的这个缺点，在文献[1](Marco Bucci，Luca Giancane，RaimondoLuzzi，etal.，“Delay-BasedDual-Rail Precharge Logic”，IEEE Transactions on Very Large ScaleIntegration(VLSI)Systems，July 2011，Volume 19，Issue 7，pp.1147-1153)中提出了基于延迟的双轨预充逻辑。其思想就是让两个互补的输出节点在每个时钟周期，不管处理数据是1还是0，都要进行一次充电和放电。这样每个周期的能量消耗就能保持几乎完全一致。

基于延迟的双轨预充逻辑电路提出了新的输入输出信号的格式标准，所以在与互补金属氧化物半导体(Complementary Metal OxideSemiconductor，CMOS)电路互连时，就需要相应的信号格式转换器，即输入输出的接口电路。在文献[1]中，给出了相应的输入输出转换器的具体电路结构。

图1给出了基于延迟的双轨预充逻辑(Delay-based Dual-railPrecharge Logic，DDPL)的与非门结构。该电路逻辑与普通双轨动态电路逻辑相比，电路结构完全一样，其特殊性在于其输入输出信号不同于普通CMOS动态电路的输入输出信号。在图2中给出了DDPL的逻辑1和逻辑0的波形。可以看到，在预充阶段(时钟高电平期间)，逻辑1和逻辑0都处于高电平，在求值阶段，时钟低电平一到，逻辑1会马上下跳到0，而逻辑0需要等待一小段延迟Δ后才会下降到0。这样，设置逻辑1和0之后，在每个时钟周期，电路输出节点都会进行一次充电和放电，这样每个周期不管处理的数据是什么，消耗的总的功耗是一定的，进而可以有效地防御DPA的攻击。具体以图1中与非门为例，预充阶段，输出节点Y和都被预充到高电平，求值时，在延迟Δ期间，根据数据不同而区分出输出节点，在Δ之后，由于输入信号A、B、

都会变为0，从而输出节点都会下拉到0。图3给出了输入信号A和B都为逻辑1时，该电路的工作波形。

所以，DDPL电路可以有效地抵御DPA的攻击，在参考文献[1]中，也具体分析了其处理不同数据时的功耗数据。由于DDPL的逻辑1和逻辑0不同于CMOS电路，所以在与CMOS电路进行兼容时，就必须有对应的结构电路(包括输入接口和输出接口)。在文献[1]中也给出了这两种接口电路的具体结构，分别为输入结构CMOS-to-DDPL转换器和输出结构DDPL-to-CMOS转换器。

输入接口CMOS-to-DDPL转换器的作用是将CMOS输入信号转换成DDPL中的逻辑信号。图4给出了输入转换器需要实现的逻辑功能。输入为CMOS逻辑信号A和

输出为DDPL逻辑信号Y和

如果A为1，则Y在时钟低电平到来后，马上下拉到0，如果A为0，则Y在时钟低电平到来后，经过一段延迟时间Δ后，下拉到0。

图5给出了文献[1]中提出的对应的输入转换器电路结构。因为该结构的上半部分和下半部分分别是得到Y和

逻辑的电路，其结构完全对称，所以这里简单分析一下上半部分得到Y的原理和过程。由时钟控制的两个NMOS管尺寸设计比较大，对输出节点占主导作用，所以在预充阶段，输出节点Y和

被充到高电平。在求值阶段，这两个时钟控制的MOS管关断，输出节点由选择器的输出决定。如果输入CMOS逻辑信号A为1，则时钟的低电平经过两个反相器后，直接传给输出节点Y。如果A为0，则时钟的低电平经过一个延迟Δ后，再经过两个反相器传给输出节点Y。首先，该电路结构复杂，同时，其用到了驱动能力较弱的传输门选择器。而且在时钟高电平刚到的Δ时间内，在节点M和N存在显著的竞争，产生很多的直流功耗。

发明内容

(一)要解决的技术问题

本发明要解决的技术问题是：如何实现一种能够实现CMOS-to-DDPL转换器功能的电路，且设计结构简单，不存在竞争电流功耗更低，同时求值路径短，转换速度快。

(二)技术方案

为了解决上述技术问题，本发明提供一种基于延迟的双轨预充逻辑输入转换器，包括7个PMOS管P1～P7，2个NMOS管N1～N2，以及2个反相器F1～F2，其中，P1的一端与P4的一端连接，P4的第二端与反相器F1的一端连接，所述反相器F1的一端还与N1的一端连接，所述N1的一端还与P6的一端连接，P6的第二端与P2的一端连接，所述P2的一端还与P7的一端连接，P7的第二端与N2的一端连接，所述N2的一端还与F2的一端连接，所述F2的一端还与P5的一端连接，P5的第二端与P3的一端连接，且P1～P3由时钟信号CLK控制，P4～P5由时钟信号CLK延迟时间Δ后得到的信号CKD控制，P6的第三端和P7的第三端分别连接输入信号A和

F2的另一端和F1的另一端分别连接输出信号Y和

优选地，输入信号A和

为CMOS逻辑信号。

优选地，输出信号Y和为基于延迟的双轨预充逻辑DDPL信号。

优选地，P1～P3的栅极分别连接时钟信号CLK，P4～P5的栅极分别连接信号CKD。

(三)有益效果

上述技术方案具有如下优点：能够实现CMOS-to-DDPL转换器的功能，结构简单，不存在竞争电流功耗更低，同时求值路径短，转换速度快。

附图说明

图1是DDPL与非门电路结构；

图2是预充双轨逻辑的输入信号示意图，(a)为逻辑1的输入信号；(b)为逻辑0的输入信号；

图3是DDPL与非门的工作波形；

图4是CMOS-to-DDPL转换器的逻辑功能示意图；

图5是现有的CMOS-to-DDPL转换器电路结构；

图6是本发明的CMOS-to-DDPL转换器电路结构。

具体实施方式

下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。

本发明设计的基于延迟的双轨预充逻辑输入转换器用于实现CMOS到DDPL转换功能，即将CMOS输入信号转换成DDPL中的逻辑信号(如图4所示)。如图6所示，本发明包括7个PMOS管P1～P7，2个NMOS管N1～N2，以及2个反相器F1～F2，其中，P1的一端与P4的一端连接，P4的第二端与反相器F1的一端连接，所述反相器F1的一端与N1的一端连接，所述N1的一端与P6的一端连接，P6的第二端与P2的一端连接，所述P2的一端与P7的一端连接，P7的第二端与N2的一端连接，所述N2的一端与F2的一端连接，所述F2的一端与P5的一端连接，P5的第二端与P3的一端连接，且P1～P3由时钟信号CLK控制，P4～P5由时钟信号延迟时间Δ后得到的信号CKD控制，P6的第三端和P7的第三端分别连接输入CMOS逻辑信号A和

F2的另一端和F1的另一端分别连接输出DDPL信号Y和

P1～P3的栅极分别连接时钟信号CLK，P4～P5的栅极分别连接信号CKD。

该电路实际上就是在传统动态反相器电路(即没有P1，P3，P4，P5的图6的电路)的基础上增加了4个分别由时钟信号CLK和时钟的延迟Δ得到的信号CKD控制的PMOS管(P1，P3，P4，P5)，用来在求值阶段到来Δ时间后，对节点M和N进行充电。简单分析其工作工程：在预充阶段(即时钟高电平到来，即CLK为高电平时)，M和N被预充到低电平即输出

和Y被预充到高电平，当时钟低电平到来时，根据A信号的不同，P6或者P7会导通，从而对M或者N进行充电。经过延迟时间Δ后，CKD也变为低电平后，P1，P3，P4，P5都导通，从而M和N都被充电到高电平。由于输出Y和

分别是N和M反相后的信号，也就是说，在时钟低电平刚到时，Y和会根据数据信号A的不同，其中一个被放电到低电平，另一个保持在高电平，而经过Δ时间之后，二者都会被充电到高电平，进而实现CMOS-to-DDPL转换器的功能。该电路相比图5中的转换器，不仅结构更加简单，而且不存在竞争电流，功耗更低，同时求值路径短，转换速度也会更快。

利用HSPICE，在SMIC 65nm的工艺库下，对上面的传统的和本发明提出的CMOS-to-DDPL与DDPL-to-CMOS转换器分别进行仿真和比较。主要从功耗和转换速度上进行了具体分析。电源电压为1V，时钟频率设置为250MHz，周期4ns。延迟时间Δ设置为0.2ns。

表1给出了CMOS-to-DDPL转换器的仿真数据。针对逻辑1和逻辑0的转换分别进行了仿真。可以看出处理不同的数据时，文献[1]中的结构和本发明中提出的结构都能保持基本一致的功耗。但是在转换速度和功耗量上面来讲，本发明的结构具有了明显的优势。具体来讲，转换速度提高了29.0％，能量消耗降低了59.2％。

表1CMOS-to-DDPL转换器功耗和速度比较

	延迟(1)/ps	延迟(0)/ps	功耗(1)/uw	功耗(0)/uw
					传统结构(图5)	28.3	28.3	6.30	6.09
本发明的结构(图6)	20.1	19.2	2.63	2.42

由以上实施例可以看出，本发明能够实现CMOS-to-DDPL转换器的功能，结构简单，不存在竞争电流功耗更低，同时求值路径短，转换速度快。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和替换，这些改进和替换也应视为本发明的保护范围。

Claims

1.一种基于延迟的双轨预充逻辑输入转换器，其特征在于，包括7个PMOS管P1～P7，2个NMOS管N1～N2，以及2个反相器F1～F2，其中，P1的漏端与P4的源端连接，P4的漏端与反相器F1的一端连接，所述反相器F1的一端还与N1的一端漏端连接，所述N1的漏端还与P6的漏端连接，P6的源端与P2的漏端连接，所述P2的漏端还与P7的源端连接，P7的漏端与N2的漏端连接，所述N2的漏端还与F2的一端连接，所述F2的一端还与P5的漏端连接，P5的源端与P3的漏端连接，且P1～P3由时钟信号CLK控制，P4～P5由时钟信号CLK延迟时间△后得到的信号CKD控制，P6的栅端和P7的栅端分别连接输入信号A和

，F2的另一端和F1的另一端分别连接输出信号Y和

。

2.如权利要求1所述的基于延迟的双轨预充逻辑输入转换器，其特征在于，所述输入信号A和为CMOS逻辑信号。

3.如权利要求1所述的基于延迟的双轨预充逻辑输入转换器，其特征在于，所述输出信号Y和Y为基于延迟的双轨预充逻辑DDPL信号。

4.如权利要求1所述的基于延迟的双轨预充逻辑输入转换器，其特征在于，P1～P3的栅端分别连接时钟信号CLK，P4～P5的栅端分别连接信号CKD。