CN101183866B

CN101183866B - 用于动态逻辑电路的混合保持器电路

Info

Publication number: CN101183866B
Application number: CN2007101812444A
Authority: CN
Inventors: 吴界雄; 鄺仁德; 亚伯拉罕·马修斯; 特隆·V.·梁; 杰斯罗·C.·劳; 彼得·J.·克里姆
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 2006-11-16
Filing date: 2007-10-25
Publication date: 2010-04-14
Anticipated expiration: 2027-10-25
Also published as: CN101183866A; US20080116938A1

Abstract

一种动态逻辑门，具有：响应时钟信号的预充电阶段而被预充电的动态节点；和具有多个逻辑输入的逻辑树，用于在时钟信号的求值阶段期间根据逻辑输入的布尔逻辑组合来对动态节点进行求值。该动态节点通过反相逻辑电路而被耦合到输出。混合保持器电路，其被耦合到动态节点，使用NFET和第一PFET的并联结构以在使用高电压电源工作时产生与更大的PFET相同的电流。在一个实施方案中，该组合的公共节点通过比第一PFET更大的第二PFET来耦合到动态节点。在高电压时，混合保持器在电位噪声最高时提供强保持器电流。混合保持器电流在低电压时自动减少从而可以在保持高电压工作的有效抗噪性的同时维持性能。

Description

用于动态逻辑电路的混合保持器电路

技术领域

本发明大体涉及金属氧化物硅(MOS)动态逻辑电路，特别涉及使用保持器电路来改善噪声容限的动态逻辑电路。

背景技术

现代数据处理系统可以使用动态逻辑电路对一组信号进行布尔运算(Boolean operation)。动态逻辑电路是被时钟控制的(clocked)。在时钟的预充电阶段(precharge phase)期间，电路一般通过将电路的内部节点(动态节点)耦合到电源轨(power supply rail)上进行预充电来进行预处理。在时钟的求值阶段(evaluate phase)期间，根据求值阶段期间在输入上出现的该组输入信号的值来对利用逻辑电路实现的布尔函数进行求值。(对于本文的目的，假设输入信号对于当前时钟已经设定为其“稳态”值就足够了，而输入值在不同时钟周期可以发生变化。)这样的动态逻辑相比于静态逻辑在芯片的速度和面积上具有优势。然而，输出节点的开关伴随着时钟阶段的切换，即使当输入的逻辑值不再变化时每个时钟周期也可能消耗功率。

这可以结合表示典型的两输入NAND(与非)动态逻辑门的图1来说明。该动态逻辑门包括被耦合到N沟道场效应晶体管(NFET)101-102的栅极的输入109。在Clk 104的求值阶段(逻辑1)期间，NFET 106被开启，并且如果所有输入109都为逻辑1的话，动态节点108就被拉低(逻辑0)，而输出107通过反相器110迁移到逻辑1。在Clk 104的预充电阶段(逻辑0)期间，动态节点108通过P沟道场效应晶体管(PFET)112被预充电到逻辑1。如果动态节点108求值为逻辑1，那么保持器100使用PFET 114来保持动态节点108上的充电。

动态逻辑可以使用也可以不使用下部器件(footer device)(例如NFET 106)。如果不使用下部器件NFET 106，那么输入109就必须要被定时为在Clk 104的求值阶段有效。不管怎样，动态电路依赖于在有效逻辑输入有效之前将动态节点预充电到逻辑1状态的能力。在具有宽输入扇入的逻辑电路中，有很多可以通过一个或更多选择器件被耦合到动态节点的并行通路，泄漏电流可能使得难以在动态节点上保持逻辑状态，直到下一个求值周期的开始为止。在器件尺寸按比例缩小时尤其如此。

等比例缩放工艺中泄漏电流的急剧增加严重制约了动态电路的健壮性(robustness)，尤其是对于通常被用于高性能微处理器的性能关键单元中的大扇入宽动态门(high fan-in wide dynamic gate)。在预充电状态或者求值完成之后需要强保持器(strong keeper)100(PFET 114和反相器110)来补偿更大的漏电流并在动态节点处保持正确的状态。电荷共享(charge sharing)是动态电路中另一个主要问题，其在动态节点上引起电压降，从而使噪声容限(noise margin)恶化。

已经研发了大量设计技术来改善动态电路。反馈保持器被用于防止浮动节点(floating node)，内部节点被预充电来消除电荷共享，而弱互补上拉网络(weak complementary pull-up network)被用于改善噪声容限。然而，这些补救技术改善动态电路噪声容限的代价是电路的速度和/或功耗。当对噪声容限的要求随着工艺技术的不断缩小而提高时，代价显著增加。

简单反馈保持器100是有效并且易于设计的。然而，选择保持器的正确尺寸却是难题。一方面，需要具有大的保持器PFET 114的强保持器来实现高的门噪声容限。另一方面，大的保持器PFET 114导致在正常的门开关期间的明显竞争，这会降低性能。可以设计条件保持器电路，其中保持器在求值阶段期间不被门控(degated)，然而这样不能有效地对付门噪声，因为门在开关时间窗(switching timewindow)期间不能被充分保护。很难改善抗噪性而不显著影响电路性能，因为门不能在其“判定”输入是噪声还是真实逻辑信号之前开关。

当动态节点108为逻辑1时，跨越保持器PFET 114的电压为最小值并且它只供给要对动态节点108放电的泄漏电流。如果动态节点108求值为逻辑0，逻辑树(logic tree)103就必须将动态节点108放电。由于放电期间的电压下降，保持器PFET 114不再饱和而供给电流开始增加。逻辑树103必须吸收(sink)该附加的电流以持续将动态节点108放电至逻辑0求值电平(logic zero evaluation level)。保持器114所能提供的最大平均电流决定了其相对于动态节点108求值速度的强度从而决定了到输出107的延迟。一旦达到了反相器110的阈值，保持器PFET 114的电压驱动(栅-源电压)就降低而PFET 114所供给的电流开始减少，因而逻辑树103不必再吸收那么多电流。该组合表现出负电阻特性；跨越PFET 114的电压在升高而它的供给电流减少了。因此，保持器PFET 114相对于速度或延迟的强度是由保持器PFET 114在动态节点电压降低至逻辑0的期间所能供给的最大平均电流决定的。为了引起动态节点108的真逻辑0求值(true logiczero evaluation)，逻辑树103必须吸收来自保持器PFET 114的最大电流直到经由反相器110的反馈开始使最大电流减小为止。求值逻辑状态对整个求值时间保持有效。另一方面，希望对逻辑树要求尽可能多的求值时间以将动态节点108拉至反相器110的阈值电压，然而，这将造成最大的电路延迟。

噪声在动态节点处引起瞬态条件。在预充电期间，PFET 112将电流供给到动态节点108并将全部预充电时间用来对动态节点充电。如果当逻辑输入被设为将动态节点108求值为逻辑1时噪声使得动态节点108放电到逻辑0电平，那么噪声只是一个因素。保持器PFET 114此时为饱和并且其在动态节点被噪声信号放电时供给增加电流的能力决定了抗噪性。如果噪声脉冲能够将动态节点放电至经由反相器110的反馈开始降低驱动的点上，就会损害抗噪性。因此，抗噪性由动态节点108的容许的电压变化所能提供的最大小信号电流(maximumsmall signal current)来决定。

一种主要噪声成分为从相邻的输入被电容耦合到一个输入的噪声。该类型的噪声随着电源电压增加而增加并且随着电源电压减小而减小。因此为了对高噪声情况具有高抗噪性，优选大的保持器PFET114。

为了使延迟最小化，需要在逻辑树103对动态节点108求值为0时将动态节点108快速放电。如果逻辑树103具有几个堆叠的NFET，那么开启所有NFET所需的逻辑1电压就增加了。当电源电压高时更容易满足该条件，因此，当电源电压高时强保持器PFET 114会同时提供良好的抗噪性和门延迟。然而，当电源电压低时，逻辑1电压可能不足以迅速地将逻辑树103中堆叠的NFET开启到低阻抗，因此损害了电路延迟。这就引起了具有不同强度的由电源电压电平门控的保持器器件的、用于等比例缩放了的逻辑电路的复杂的保持器的设计。然而，这增加了每个动态电路的面积和所需的控制信号。

因此，需要具有保持器电路的动态逻辑电路设计，该保持器电路在高电压处具有高抗噪性而在低电压处具有降低的强度，并且不需要任何控制信号。

发明内容

混合保持器电路除了在现有的保持器电路中所用的反相器和第一PFET之外还使用了第二PFET和NFET的并联组合。第二PFET与第一PFET以共栅-共源的方式连接(in cascode with)并且其栅极被耦合到地或者逻辑0电位。第二PFET的源极被耦合到正电位或者逻辑1电位。NFET与第二PFET并联耦合并且其栅极和漏极都被耦合到正电位而其源极被耦合到第一PFET的漏极而形成了公共节点。当电源(PS)电压高时，有充分的电压一致性(voltage compliance)使得公共节点在NFET上会产生足够的正向偏压从而使其将额外的保持器电流供给到动态节点以使得保持电路更强。当PS电压低时，NFET的影响被减轻而使得保持器电路被减弱从而保持低电压性能。

上述相当广泛地描绘了本发明的特点和技术优点以使下文中本发明的详细描述能被更好的理解。构成本发明的权利要求的主题的本发明额外的特点和优点会在下文中进行描述。

附图说明

为了更全面地理解本发明及其优点，参照附图进行下列说明，其中：

图1以原理图的形式表示了具有标准保持器电路的现有技术的动态逻辑门；

图2为本发明实施方案的具有混合保持器电路的动态逻辑门的电路原理图；

图3为本发明另一个实施方案的具有混合保持电路的动态逻辑门的电路原理图；

图4为在复杂逻辑电路中使用的具有本发明实施方案的混合保持电路和标准保持器电路的动态逻辑门的电路原理图；

图5为具有本发明实施方案的混合保持器电路的动态逻辑门和静态锁存器的电路原理图；以及

图6为适于实现本发明发明原理的处理单元的高层次功能模块框图。

具体实施方式

在以下说明中，阐述了许多特定细节以透彻理解本发明。然而，对本领域技术人员显而易见的是本发明可以不用这样的特定细节来实现。在其它实例中，众所周知的电路可能用模块框图的形式来表示以避免使本发明因不必要的细节变得晦涩。对于绝大多数部分，关于时序、通讯协议中的数据格式等被省略，因为这些细节对于完全理解本发明不是必须的，且属于相关领域的一般技术人员所具有的技能。

在下文中，术语“强”保持器或器件是指能够供给高相对电流的器件。保持器或保持器电路被用于保持通常会在预设电平处浮动的节点的状态。

下面结合附图，其中所绘的元件并非按比例绘制的，并且其中若干附图中同样的或类似的元件用相同的附图标记标出。

图2为动态逻辑电路的电路框图，该动态逻辑电路由具有电位220和221的电源供电并且具有根据本发明实施方案配置的保持器电路。为了与下游电路接口，反相器210通常会被用于隔离动态节点。在下列附图中，该反相器可以被认为是保持器电路的一部分以简化解释。

逻辑树203具有逻辑输入209并且被耦合到预充电PFET 212和下部NFET 206。动态节点(D节点)208在Clk 204为逻辑0时被PFET212预充电而在Clk 204为逻辑1时被求值为逻辑输入209的布尔组合。根据本发明实施方案，保持器电路200包括NFET 201、PFET 202、PFET 214和反相器210。NFET 210和PFET 202被并联耦合。如果D节点208求值为逻辑1，那么当Clk 204为逻辑1时就必须在求值期间保持D节点208上的电荷。即使逻辑输入209的逻辑状态的净结果(neteffect)在D节点208处保持逻辑1，逻辑树203中的各种器件也可能开启(例如，由于噪声)从而引起D节点208处的电容变化，从而影响D节点208的逻辑1电平。保持器电路200(例如如图1中所述)的作用是在D节点208求值为逻辑1时提供电流以维持D节点208上的电荷以及在D节点208求值为逻辑0时释放该电流。

优选使PFET 214为强器件，这样，当电路工作在高电源(PS)电压220时抗噪性高。在本发明中，PFET 214的尺寸为强器件，并且NFET 201和PFET 202的并联连接一起为PFET 214提供电流。NFET210的漏极和栅极被耦合到PS 220而其源极被耦合到公共节点205。PFET 202的源极被耦合到PS 220而其栅极被耦合到地或者逻辑0电位并且其作为“电流源”工作以在特定的栅-源电压下供给恒定电流。因为NFET 201和PFET 202一起向PFET 214供给电流，所以PFET202可以比PFET 214的器件小。

当PS电压220为高时，假设D节点208为逻辑0而输出207为逻辑1从而关断PFET 214。PFET 202总是被偏置为开启状态并且其电流将节点205朝PS电压220驱动直至PFET 202饱和。因为节点205接近PS电压220，所以NFET 201的栅-源电压接近0从而将NFET 201门控为关断状态。

当D节点208在预充电期间迁移至逻辑1时，输出207会向着逻辑0迁移从而开启PFET 214。因为PFET 214为大器件，所以其被设定为在相同栅-源电压下比PFET 202传导更多的电流。节点205接近PS电压220因此PFET 214开启为低阻抗状态并且可以吸收比PFET 202所能单独供给的电流更多的电流。因此，当PFET 214开启时会引起节点205上的电压开始降低。然而，当节点205上的电压降低时，NFET 201上的栅-源电压升高而使其开启从而向PFET 214供给电流。NFET 201的额外电流会使节点205设定在这样的电平：在该电平下，PFET 202和NFET 201供给的组合电流等于PFET 214所吸收的电流。PS电压220要求为足够高的电平以使节点205可以降至这样的电位：在该电压点位下，当D节点208接收电流时为NFET 201和PFET 214均提供足够的栅-源电压驱动。

当D节点208在求值期间向逻辑0迁移时，输出207会在达到反相器210的阈值时开始向逻辑1迁移。一旦输出207开始升高，PFET214的栅-源电压就开始降低从而减小其电流。因为节点205的动态源极阻抗(dynamic source impedance)高，所以经过PFET 214的电流的微小变化就会引起节点205的电压升高从而降低NFET 201的栅-源电压而减小其供给电流。同样地，PFET 202因为节点205上的电压增加会被驱动至饱和从而减少来自PFET 202的电流。因此，因为PFET 214关断，所以NFET 201关断而PFET 202饱和，使得D节点208被求值为逻辑0。

当PS电压220为低值时，如果使用标准保持器电路(例如保持器100)的话，将逻辑树103中堆叠的NFET门控为开启状态所需的逻辑1电平就不够高到足以将D节点208快速放电。然而，本发明解决了该问题。低PS电压220降低了用于开启PFET 214的可用的电压一致性从而减少了其能吸收的电流量。同时，低PS电压220减少了开启NFET 201和PFET 202的可用的电压一致性从而减少了它们可以组合供给的电流量。

此外，当D节点208在预充电期间迁移至逻辑1时，输出207迁移到逻辑0从而开启PFET 214。因为PFET 214为大器件，所以其被设定为在相同栅-源电压下比PFET 202传导更多的电流。节点205接近PS电压220因此PFET 214开启为高电流。当PFET 214能吸收的电流超过PFET 202的源极电流时，节点205上的电压开始降低。然而，当节点205上的电压降低时，NFET 201的栅-源电压升高因此使其开启，从而将额外电流供给到PFET 214。NFET 201的额外电流会使节点205设定在这样的电平：在该电平下，PFET 202和NFET201供给的组合电流等于PFET 214中的电流。这时，PS电压220为低并且节点205不能降至可以提供与PS电压220为高时同样的电流的电位。PS电压220的低值降低了所有器件的栅-源电压。低栅-源电压使得混合保持器200工作在低电流下并且能够改善低电压性能。因为由于电容耦合产生的噪声在PS电压220为低值时较小，所以混合保持器200保持了与PS电压220为高时相当的有效抗噪性。

混合保持器电路200提供在PS 220为高以及电位噪声产生(potential noise generation)为高时具有高电流的强保持器从而确保了可接受的抗噪性。同样地，因为逻辑1电平高，所以对于逻辑树203而言有充足的驱动将堆叠的NFET开启到足够的电平以在D节点208的逻辑0求值期间吸收高的保持器电流。当工作在PS电压220的低值时，电压一致性不足以将NFET 201和PFET 214均开启到与高电压情况相同的电流。因为保持器电流在低值的PS电压220期间被减少，所以逻辑1电平足以在低电压工作期间使电路延迟规格化。低电压工作期间的更低的噪声产生确保了混合保持器200提供与高电压工作中相同的“有效”抗噪性。

图3为动态逻辑电路的原理图，该动态逻辑电路由具有电位320和321的电源供电并且具有根据本发明另一个实施方案所述的使用并联器件的混合保持器300。在本实施方案中，PFET 314和NFET 301的尺寸被定为如同一个工作在高PS电压220下的大PFET。D节点308在Clk 304为逻辑0时被PFET 312充电而逻辑输入309的逻辑状态在Clk 304为逻辑1时被逻辑树303求值。

当PS电压320为高电平时，假设D节点308为逻辑0而输出307为逻辑1，通过反相器310将PFET 314关断为高阻抗状态。同样地，反相器303将NFET 301关断。当D节点308在预充电期间迁移到逻辑1时，输出307会迁移到逻辑0并将PFET 314和NFET 301均开启，并且它们的电流的组合会有助于对D节点308的预充电。一旦被充电，D节点308会充分地使PFET 314和NFET 301饱和因此其组合电流只会提供泄漏电流。

如果D节点308求值为逻辑1，那么由噪声引起的D节点的任何反向迁移会将PFET 314和NFET 301都从饱和状态拉出以供给额外电流以维持D节点308的逻辑1状态。在高工作电压时，逻辑1状态足以以最小的延迟将逻辑树303中的NFET开启以吸收NFET 210和PFET 314的组合电流。在低电压工作期间，可以驱动NFET 301和PFET 314的栅-源电压被降低从而减少可用的最大保持器电流。

混合保持器300提供在PS 320为高以及电位噪声产生为高时具有高电流的强保持器从而确保了可接受的抗噪性。同样地，因为逻辑1电平为高，所以对于逻辑树303而言有充足的驱动将堆叠NFETs开启到足够的电平以在D节点308的逻辑0求值期间吸收高的保持器电流。当工作在低值的PS电压320时，栅-源电压不足以将NFET 301和PFET 314均开启到与高电压情况相同的电流。然而，因为保持器电流在低值PS电压320期间被减少，所以逻辑1电平足以在低电压工作期间将电路延迟规格化。低电压工作期间更低的噪声产生确保了混合保持器300提供与高电压工作中相同的“有效”抗噪性。

图4为复杂门400的电路框图，其中第一动态电路使用标准保持器100而第二动态电路使用根据本发明实施方案的混合保持器电路200。第一动态电路包括被耦合到Clk 404以用于对D节点408充电的预充电PFET 412。逻辑树403包括接收逻辑输入409的高度堆叠的NFET器件，因此使用强保持器可能使低电压工作恶化，因而使用了混合保持器200。混合保持器200包括反相器210、PFET 202和214以及NFET 201，其操作已结合图2进行了详细说明。第二动态电路包括被耦合到Clk 404以用于对D节点108充电的预充电PFET 112。逻辑树103包括低度堆叠的NFET器件，因此使用强保持器就足以进行低电压操作。标准保持器100与低度堆叠的逻辑树103一起使用。标准保持器100包括反相器110和PFET 114，其操作已结合图1进行了详细说明。D节点408和D节点108的逻辑状态在NAND门405中组合而产生输出407。

图5为与根据本发明实施方案配置的混合保持器200一起使用的静态锁存器520的电路框图。混合保持器200包括反相器210、PFET202和214以及NFET 201，其操作已结合图2进行了详细说明。动态电路包括被耦合到Clk 504以用于对D节点508充电的预充电PFET512。逻辑树503包括接收逻辑输入509的高度堆叠的NFET器件，因此使用强保持器可能使低电压操作恶化，因而使用了混合保持器200。锁存器520在Clk 504迁移为逻辑0时锁存D节点508的状态。

图6为所选的运算模块的高层次功能模块框图，其可以被包括于适合于实现本发明发明原理的中央处理单元(CPU)600中。在所示的实施方案中，CPU 600包括可以通过总线612访问内存(图4中未图示)的内部指令缓存(I缓存；I-Cache)640和数据缓存(D缓存；D-Cache)642、总线接口单元644、内存子系统638、载入/存储单元646以及相应的内存管理单元：数据MMU 650和指令MMU 652。在所示的体系结构中，CPU 600根据经过指令派遣单元648从I缓存640取得的指令来操作数据。派遣单元648可以被包括于指令单元654中，该指令单元654还可以包括取指单元656和用来控制指令分支的分支处理单元658。指令队列660可以作为取指单元656和指令派遣单元648间的接口。根据派遣的指令，通过载入/存储单元646从D缓存642取得的数据可以由定点单元(FXU)630、FXU 662或者浮点执行单元(FPU)664中的一个来运算。此外，CPU 600通过向量执行单元(VXU)666对多数据项(multiple data item)进行并行处理。VXU 666包括对向量操作数执行重组操作的向量重组单元(vector permuteunit)668、和执行向量算术运算的向量算术逻辑单元(VALU)670，向量算术运算可以包括对向量操作数的浮点运算和定点运算。VALU670可以用结合了如图2到5中所示的动态电路以及符合本发明发明原理的混合保持器200-300来实现。其它单元也可以使用具有根据本发明实施方案所述混合保持器200-300的动态逻辑门。

尽管本发明及其优点已经被详细描述，但还是应该明白可以在由所附权利要求规定的本发明的精神和范围内进行各种变化、替换和改动。

Claims

1.一种混合保持器电路，用于用电源供电并具有用第一反相逻辑门耦合到逻辑输出的动态节点的动态逻辑电路，该动态节点响应时钟信号的预充电阶段而被预充电并且响应时钟信号的求值阶段和根据多个逻辑输入的布尔逻辑组合而被求值，该混合保持器电路包括：

NFET，其具有被耦合到电源的第一电位的漏极端子、被耦合到第一栅信号的栅极端子、和源极端子；以及

第一PFET，其具有被耦合到第二栅信号的栅极端子、被耦合到第一电位的源极端子、和被耦合到NFET源极端子从而形成被耦合到动态节点的公共节点的漏极端子，

其中，从公共节点耦合到动态节点的电流大小相当于NFET源极电流和第一PFET漏极电流的组合并且由第一栅信号的电平、第二栅信号的电平和公共节点的电压电平所决定。

2.根据权利要求1所述的混合保持器电路，其中，第一PFET的栅极端子被耦合到作为第一栅信号的电源的第二电位。

3.根据权利要求2所述的混合保持器电路，其中，NFET的栅极端子被耦合到作为第二栅信号的第一电位。

4.根据权利要求3所述的混合保持器电路，其中，来自公共节点的电流通过第二PFET而被耦合到动态节点，所述第二PFET具有耦合到公共节点的源极端子、耦合到动态节点的漏极端子和耦合到第一反相逻辑门输出的栅极端子。

5.根据权利要求4所述的混合保持器电路，其中，NFET的栅-源电压和公共节点的电平决定了NFET的源极电流。

6.根据权利要求5所述的混合保持器电路，其中，第一PFET的栅-源电压和公共节点的电平决定了第一PFET的漏极电流。

7.根据权利要求6所述的混合保持器电路，其中，第一反相电路的输出响应时钟信号而被锁存至输出。

8.根据权利要求1所述的混合保持器电路，还包括第二反相逻辑电路，该第二反相逻辑电路具有被耦合到NFET栅极的输出和被耦合到第一反相电路输出的输入，并且NFET的栅-源电压为第二反相电路的输出电平与动态节点的电压电平之间的差。

9.根据权利要求8所述的混合保持器电路，其中，第一PFET的栅极被耦合到第一反相逻辑电路的输出并且第一PFET的栅-源电压为第一电位与第一反相逻辑门的输出电压之间的差。

10.根据权利要求9所述的混合保持器电路，其中，公共节点被直接耦合到动态节点。

11.一种处理器，包括：

中央处理器单元(CPU)；

内存，其被耦合到CPU，用于存储指令和数据，

该CPU具有由电源供电的一个或更多个逻辑门，所述逻辑门的每个包括：响应时钟信号的预充电阶段而被预充电的动态节点；用于响应多个逻辑输入的布尔逻辑组合和时钟信号的求值阶段来对动态节点求值的逻辑树；将动态节点耦合到动态逻辑门的逻辑输出的反相逻辑门；以及被耦合到该一个或多个动态逻辑门的动态节点的混合保持器电路，该混合保持器电路包括：具有耦合到动态节点的输入、和输出的第一反相逻辑门；具有耦合到电源的第一电位的漏极端子、耦合到第一栅信号的栅极端子、以及源极端子的NFET；以及具有耦合到第二栅信号的栅极端子、耦合到第一电位的源极端子、和耦合到NFET源极端子从而形成公共节点的漏极端子的第一PFET，

12.根据权利要求11所述的处理器，其中，第一PFET的栅极端子被耦合到作为第一栅信号的电源的第二电位。

13.根据权利要求12所述的处理器，其中，NFET的栅极端子被耦合到作为第二栅信号的第一电位。

14.根据权利要求13所述的处理器，其中，来自公共节点的电流通过第二PFET而被耦合到动态节点，所述第二PFET具有耦合到公共节点的源极端子、耦合到动态节点的漏极端子和耦合到第一反相逻辑门输出的栅极端子。

15.根据权利要求14所述的处理器，其中，NFET的栅-源电压和公共节点的电平决定了NFET的源极电流。

16.根据权利要求15所述的处理器，其中，第一PFET的栅-源电压和公共节点的电平决定了第一PFET的漏极电流。

17.根据权利要求16所述的处理器，其中，第一反相电路的输出响应时钟信号而被锁存至输出。

18.根据权利要求11所述的处理器，还包括第二反相电路，该第二反相电路具有被耦合到NFET栅极的输出和被耦合到第一反相电路输出的输入，并且NFET的栅-源电压为第二反相电路的输出电平与动态节点的电压电平之间的差。

19.根据权利要求18所述的处理器，其中，第一PFET的栅极被耦合到第一反相逻辑电路的输出并且第一PFET的栅-源电压为第一电位与第一反相逻辑门的输出电压之间的差。

20.根据权利要求19所述的处理器，其中，公共节点被直接耦合到动态节点。