CN103595371A - 一种基于n型sabl逻辑的双边沿d触发器 - Google Patents

一种基于n型sabl逻辑的双边沿d触发器 Download PDF

Info

Publication number
CN103595371A
CN103595371A CN201310514523.3A CN201310514523A CN103595371A CN 103595371 A CN103595371 A CN 103595371A CN 201310514523 A CN201310514523 A CN 201310514523A CN 103595371 A CN103595371 A CN 103595371A
Authority
CN
China
Prior art keywords
sabl
type
logical block
transmission gate
signal input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201310514523.3A
Other languages
English (en)
Other versions
CN103595371B (zh
Inventor
张跃军
汪鹏君
蒋志迪
李建瑞
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ningbo University
Original Assignee
Ningbo University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ningbo University filed Critical Ningbo University
Priority to CN201310514523.3A priority Critical patent/CN103595371B/zh
Publication of CN103595371A publication Critical patent/CN103595371A/zh
Application granted granted Critical
Publication of CN103595371B publication Critical patent/CN103595371B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

本发明公开了一种基于N型SABL逻辑的双边沿D触发器，包括第一传输门、第二传输门、第三传输门、第四传输门、第五传输门、第六传输门和两个N型SABL逻辑单元；优点是采用两个N型SABL逻辑单元和六个传输门设计双边沿D触发器，在Cadence环境下，采用TSMC0.13μm CMOS工艺，对基于N型SABL逻辑的双边沿D触发器进行模拟仿真，模拟结果显示电路具有正确的逻辑功能，分析基于N型SABL逻辑的双边沿D触发器的功耗曲线可知，在每个时钟周期内，双边沿D触发器的功耗曲线都一样，功耗恒定，具有功率平衡特性，实现了抗旁道攻击的特性。

Description

一种基于N型SABL逻辑的双边沿D触发器
技术领域
本发明涉及一种D触发器，尤其是涉及一种基于N型SABL逻辑的双边沿D触发器。
背景技术
差分功耗分析(Differential Power Analysis，DPA)攻击是在1998年由Kocher等人提出来的，它依赖于加密硬件在加密过程中电路功耗与其处理的数据及进行的操作关联，通过监测硬件在加密过程中的功耗曲线，利用统计方法和攻击者的经验对收集到的信息进行分析，从而获得与加密信息相关的数据，对现有密码模块的安全构成重大威胁。功耗平衡技术可以从根本上解决功耗泄漏密码信息的问题，是近年来防御DPA攻击的首选技术。功耗平衡技术采用汉明扩展编码进行重新编码，比如比特“0”用“01”表示，而比特“1”用“10”表示。功耗平衡技术通常采用双轨逻辑方式来实现，其中灵敏放大逻辑(Sense Amplifier Based Logic，SABL)就是应用最广泛的一种。在功耗不完全平衡的条件，SABL逻辑电路存在泄漏关键信息的可能。
D触发器广泛地应用在数字系统中，不仅能控制电路中状态的跳变过程，也可以被用来实现寄存器，分频器和计数器等等。因此，非常有必要开展D触发器在防御DPA攻击方面的相关研究。传统的D触发器对一个时钟边沿敏感，称为单边沿触发器。在单边沿触发器中，一个方向上的时钟沿会成为冗余变化，其功耗为冗余功耗，因此单边沿触发器的功耗不具有平衡特性，SABL逻辑电路无法直接用于传统的D触发器的设计。为了避免上述情况的发生，同时也为了提高触发器的工作效率，设计一种对两个时钟边沿都敏感的基于N型SABL逻辑的双边沿D触发器具有重大意义。
发明内容
本发明所要解决的技术问题是提供一种在保证具有正确逻辑功能的前提下，具有功耗平衡特性的基于N型SABL逻辑的双边沿D触发器。
本发明解决上述技术问题所采用的技术方案为：一种基于N型SABL逻辑的双边沿D触发器，包括第一传输门、第二传输门、第三传输门、第四传输门、第五传输门、第六传输门和两个N型SABL逻辑单元，两个N型SABL逻辑单元分别为第一N型SABL逻辑单元和第二N型SABL逻辑单元，第一N型SABL逻辑单元和第二N型SABL逻辑单元分别具有信号输入端、互补信号输入端、信号输出端、互补信号输出端、电源信号输入端、第一时钟信号输入端和第二时钟信号输入端，所述的第一N型SABL逻辑单元的信号输入端和所述的第二N型SABL逻辑单元的信号输入端连接且其连接端为所述的双边沿D触发器的信号输入端，所述的第一N型SABL逻辑单元的互补信号输入端和所述的第二N型SABL逻辑单元的互补信号输入端连接且其连接端为所述的双边沿D触发器的互补信号输入端，所述的第一N型SABL逻辑单元的电源信号输入端和所述的第二N型SABL逻辑单元的电源信号输入端连接且其连接端为所述的双边沿D触发器的电源信号输入端，所述的第一N型SABL逻辑单元的第一时钟信号输入端与所述的第一传输门的漏极连接，所述的第二N型SABL逻辑单元的第一时钟信号输入端与所述的第二传输门的漏极连接，所述的第一传输门的源极和所述的第二传输门的源极连接且其连接端为所述的双边沿D触发器的预充电使能信号输入端，所述的第一N型SABL逻辑单元的信号输出端与所述的第三传输门的源极连接，所述的第二N型SABL逻辑单元的信号输出端与所述的第四传输门的源极连接，所述的第三传输门的漏极和所述的第四传输门的漏极连接且其连接端为所述的双边沿D触发器的互补信号输出端，所述的第一N型SABL逻辑单元的互补信号输出端与所述的第五传输门的源极连接，所述的第二N型SABL逻辑单元的互补信号输出端与所述的第六传输门的源极连接，所述的第五传输门的漏极和所述的第六传输门的漏极连接且其连接端为所述的双边沿D触发器的信号输出端，所述的第一传输门的控制端、所述的第一N型SABL逻辑单元的第二时钟信号输入端、所述的第二传输门的互补控制端和所述的第三传输门的控制端连接且其连接端为所述的双边沿D触发器的时钟信号输入端，所述的第一传输门的互补控制端、所述的第二N型SABL逻辑单元的第二时钟信号输入端、所述的第二传输门的控制端和所述的第六传输门的控制端连接且其连接端为所述的双边沿D触发器的互补时钟信号输入端。
所述的第一N型SABL逻辑单元包括第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第一PMOS管、第二PMOS管、第三PMOS管和第四PMOS管，所述的第一NMOS管的源极接地，所述的第一NMOS管的漏极、所述的第二NMOS管的源极和所述的第三NMOS管的源极连接，所述的第二NMOS管的漏极和所述的第五NMOS管的源极连接，所述的第三NMOS管的漏极和所述的第四NMOS管的源极连接，所述的第一PMOS管的源极、所述的第二PMOS管的源极、所述的第三PMOS管的源极和所述的第四PMOS管的源极连接且其连接端为所述的第一N型SABL逻辑单元的电源信号输入端，所述的第二PMOS管的栅极、所述的第三PMOS管的漏极、所述的第四PMOS管的漏极、所述的第四NMOS管的栅极和所述的第五NMOS管的漏极连接且其连接端为所述的第一N型SABL逻辑单元的信号输出端，所述的第一PMOS管的漏极、所述的第二PMOS管的漏极、所述的第三PMOS管的栅极、所述的第四NMOS管的漏极和所述的第五NMOS管的栅极连接且其连接端为所述的第一N型SABL逻辑单元的互补信号输出端，所述的第一PMOS管的栅极和所述的第四PMOS管的栅极连接且其连接端为所述的第一N型SABL逻辑单元的第一时钟信号输入端，所述的第一NMOS管的栅极为所述的第一N型SABL逻辑单元的第二时钟信号输入端，所述的第三NMOS管的栅极为所述的第一N型SABL逻辑单元的信号输入端，所述的第二NMOS管的栅极为所述的第一N型SABL逻辑单元的互补信号输入端，所述的第二N型SABL逻辑单元包括第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第五PMOS管、第六PMOS管、第七PMOS管和第八PMOS管，所述的第六NMOS管的源极接地，所述的第六NMOS管的漏极、所述的第七NMOS管的源极和所述的第八NMOS管的源极连接，所述的第七NMOS管的漏极和所述的第十NMOS管的源极连接，所述的第八NMOS管的漏极和所述的第九NMOS管的源极连接，所述的第五PMOS管的源极、所述的第六PMOS管的源极、所述的第七PMOS管的源极和所述的第八PMOS管的源极连接且其连接端为所述的第二N型SABL逻辑单元的电源信号输入端，所述的第六PMOS管的栅极、所述的第七PMOS管的漏极、所述的第八PMOS管的漏极、所述的第九NMOS管的栅极和所述的第十NMOS管的漏极连接且其连接端为所述的第二N型SABL逻辑单元的信号输出端，所述的第五PMOS管的漏极、所述的第六PMOS管的漏极、所述的第七PMOS管的栅极、所述的第九NMOS管的漏极和所述的第十NMOS管的栅极连接且其连接端为所述的第二N型SABL逻辑单元的互补信号输出端，所述的第五PMOS管的栅极和所述的第八PMOS管的栅极连接且其连接端为所述的第二N型SABL逻辑单元的第一时钟信号输入端，所述的第六NMOS管的栅极为所述的第二N型SABL逻辑单元的第二时钟信号输入端，所述的第八NMOS管的栅极为所述的第二N型SABL逻辑单元的信号输入端，所述的第七NMOS管的栅极为所述的第二N型SABL逻辑单元的互补信号输入端。
与现有技术相比，本发明的优点在于采用两个N型SABL逻辑单元和六个传输门设计双边沿D触发器，在Cadence环境下，采用TSMC0.13μm CMOS工艺，对基于N型SABL逻辑的双边沿D触发器进行模拟仿真，模拟结果显示电路具有正确的逻辑功能，分析基于N型SABL逻辑的双边沿D触发器的功耗曲线可知，在每个时钟周期内，双边沿D触发器的功耗曲线都一样，功耗恒定，具有功耗平衡特性，实现了抗旁道攻击的特性。
附图说明
图1为现有技术的SABL逻辑单元的电路图；
图2为现有技术的SABL逻辑单元用作单边沿D发器时的时序图；
图3为现有技术的SABL逻辑单元用作单边的模拟波形；
图4为本发明的基于N型SABL的双边沿D触发器的电路图；
图5为本发明的基于N型SABL的双边沿D触发器的模拟波形；
图6为本发明的基于N型SABL的双边沿D触发器的功耗曲线图；
图7为本发明的基于N型SABL的双边沿D触发器的电流仿真图。
具体实施方式
以下结合附图实施例对本发明作进一步详细描述。
本发明公开了一种基于N型SABL逻辑的双边沿D触发器，包括第一传输门、第二传输门、第三传输门、第四传输门、第五传输门、第六传输门和两个N型SABL逻辑单元，两个N型SABL逻辑单元分别为第一N型SABL逻辑单元和第二N型SABL逻辑单元，第一N型SABL逻辑单元和第二N型SABL逻辑单元分别具有信号输入端、互补信号输入端、信号输出端、互补信号输出端、电源信号输入端、第一时钟信号输入端和第二时钟信号输入端，第一N型SABL逻辑单元的信号输入端和第二N型SABL逻辑单元的信号输入端连接且其连接端为双边沿D触发器的信号输入端，第一N型SABL逻辑单元的互补信号输入端和第二N型SABL逻辑单元的互补信号输入端连接且其连接端为双边沿D触发器的互补信号输入端，第一N型SABL逻辑单元的电源信号输入端和第二N型SABL逻辑单元的电源信号输入端连接且其连接端为双边沿D触发器的电源信号输入端，第一N型SABL逻辑单元的第一时钟信号输入端与第一传输门的漏极连接，第二N型SABL逻辑单元的第一时钟信号输入端与第二传输门的漏极连接，第一传输门的源极和第二传输门的源极连接且其连接端为双边沿D触发器的预充电使能信号输入端，第一N型SABL逻辑单元的信号输出端与第三传输门的源极连接，第二N型SABL逻辑单元的信号输出端与第四传输门的源极连接，第三传输门的漏极和第四传输门的漏极连接且其连接端为双边沿D触发器的互补信号输出端，第一N型SABL逻辑单元的互补信号输出端与第五传输门的源极连接，第二N型SABL逻辑单元的互补信号输出端与第六传输门的源极连接，第五传输门的漏极和第六传输门的漏极连接且其连接端为双边沿D触发器的信号输出端，第一传输门的控制端、第一N型SABL逻辑单元的第二时钟信号输入端、第二传输门的互补控制端和第三传输门的控制端连接且其连接端为双边沿D触发器的时钟信号输入端，第一传输门的互补控制端、第二N型SABL逻辑单元的第二时钟信号输入端、第二传输门的控制端和第六传输门的控制端连接且其连接端为双边沿D触发器的互补时钟信号输入端。
本发明的设计过程为：现有的N型SABL逻辑单元的电路图如图1所示，N型SABL逻辑单元的工作过程包括两个：存数和置数阶段，因此，该N型SABL逻辑单元也可以作为D触发器使用，我们称之为N型SABL的D触发器，N型SABL的D触发器的工作过程包括两个阶段：第一阶段，预充电时的时钟信号clk_p为1时P型SABL锁存器工作；第二阶段预充电时的时钟信号clk_e为0时N型SABL锁存器工作，当时钟信号clk_p为0时，由上一级输入N型SABL锁存器提供的输入信号保持预充电。
现有技术的SABL逻辑单元用作单边沿D发器时的时序图如图2所示，现有技术的SABL逻辑单元用作单边的模拟波形如图3所示。分析图2和图3可知，N型SABL的D触发器具有正确的逻辑功能，但是其功耗曲线在每个时钟周期内无法保持一样，功耗不恒定，不具有功耗平衡特性。导致N型SABL的D触发器功耗不恒定的原因是上述N型SABL的D触发器为单边沿触发器，而单边沿触发器仅仅敏感时钟的上升沿或下降沿，无论是哪种状态，另一半时钟总会成为冗余行为。由此，只要能够消除这些多余的信号转换，即可保证触发器功耗恒定，并同时降低整个电路的功耗开销。基于冗余抑制技术，可设计双边沿的触发器，即触发器时钟高电平和低电平都是能够接收输入信号。根据上述分析，可以充分利用的SABL逻辑单元来实现的双边沿D触发器的逻辑功能，从而设计得到本发明的基于N型SABL逻辑的双边沿D触发器。
实施例：如图4所示，一种基于N型SABL逻辑的双边沿D触发器，包括第一传输门T1、第二传输门T2、第三传输门T3、第四传输门T4、第五传输门T5、第六传输门T6和两个N型SABL逻辑单元，两个N型SABL逻辑单元分别为第一N型SABL逻辑单元和第二N型SABL逻辑单元，第一N型SABL逻辑单元和第二N型SABL逻辑单元分别具有信号输入端、互补信号输入端、信号输出端、互补信号输出端、电源信号输入端、第一时钟信号输入端和第二时钟信号输入端，第一N型SABL逻辑单元的信号输入端和第二N型SABL逻辑单元的信号输入端连接且其连接端为双边沿D触发器的信号输入端，接入输入信号Vin，第一N型SABL逻辑单元的互补信号输入端和第二N型SABL逻辑单元的互补信号输入端连接且其连接端为双边沿D触发器的互补信号输入端，接入互补输入信号Vin，第一N型SABL逻辑单元的电源信号输入端和第二N型SABL逻辑单元的电源信号输入端连接且其连接端为双边沿D触发器的电源信号输入端，接入电源信号vdd，第一N型SABL逻辑单元的第一时钟信号输入端与第一传输门T1的漏极连接，第二N型SABL逻辑单元的第一时钟信号输入端与第二传输门T2的漏极连接，第一传输门T1的源极和第二传输门T2的源极连接且其连接端为双边沿D触发器的预充电使能信号输入端，接入预充电使能信号Vsig，第一N型SABL逻辑单元的信号输出端与第三传输门T3的源极连接，第二N型SABL逻辑单元的信号输出端与第四传输门T4的源极连接，第三传输门T3的漏极和第四传输门T4的漏极连接且其连接端为双边沿D触发器的互补信号输出端，输出互补信号Vout，第一N型SABL逻辑单元的互补信号输出端与第五传输门T5的源极连接，第二N型SABL逻辑单元的互补信号输出端与第六传输门T6的源极连接，第五传输门T5的漏极和第六传输门T6的漏极连接且其连接端为双边沿D触发器的信号输出端，输出信号Vout，第一传输门T1的控制端、第一N型SABL逻辑单元的第二时钟信号输入端、第二传输门T2的互补控制端和第三传输门T3的控制端连接且其连接端为双边沿D触发器的时钟信号输入端，接入时钟信号clk，第一传输门T1的互补控制端、第二N型SABL逻辑单元的第二时钟信号输入端、第二传输门T2的控制端和第六传输门T6的控制端连接且其连接端为双边沿D触发器的互补时钟信号输入端，接入互补时钟信号
Figure BDA0000402057020000061
时钟信号clk和互补时钟信号
Figure BDA0000402057020000062
的幅值相同但是相位相差180度。
本实施例中，第一N型SABL逻辑单元包括第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第一PMOS管P1、第二PMOS管P2、第三PMOS管P3和第四PMOS管P4，第一NMOS管N1的源极接地，第一NMOS管N1的漏极、第二NMOS管N2的源极和第三NMOS管N3的源极连接，第二NMOS管N2的漏极和第五NMOS管N5的源极连接，第三NMOS管N3的漏极和第四NMOS管N4的源极连接，第一PMOS管P1的源极、第二PMOS管P2的源极、第三PMOS管P3的源极和第四PMOS管P4的源极连接且其连接端为第一N型SABL逻辑单元的电源信号输入端，第二PMOS管P2的栅极、第三PMOS管P3的漏极、第四PMOS管P4的漏极、第四NMOS管N4的栅极和第五NMOS管N5的漏极连接且其连接端为第一N型SABL逻辑单元的信号输出端，第一PMOS管P1的漏极、第二PMOS管P2的漏极、第三PMOS管P3的栅极、第四NMOS管N4的漏极和第五NMOS管N5的栅极连接且其连接端为第一N型SABL逻辑单元的互补信号输出端，第一PMOS管P1的栅极和第四PMOS管P4的栅极连接且其连接端为第一N型SABL逻辑单元的第一时钟信号输入端，第一NMOS管N1的栅极为第一N型SABL逻辑单元的第二时钟信号输入端，第三NMOS管N3的栅极为第一N型SABL逻辑单元的信号输入端，第二NMOS管N2的栅极为第一N型SABL逻辑单元的互补信号输入端，第二N型SABL逻辑单元包括第六NMOS管N6、第七NMOS管N7、第八NMOS管N8、第九NMOS管N9、第十NMOS管N10、第五PMOS管P5、第六PMOS管P6、第七PMOS管P7和第八PMOS管P8，第六NMOS管N6的源极接地，第六NMOS管N6的漏极、第七NMOS管N7的源极和第八NMOS管N8的源极连接，第七NMOS管N7的漏极和第十NMOS管N10的源极连接，第八NMOS管N8的漏极和第九NMOS管N9的源极连接，第五PMOS管P5的源极、第六PMOS管P6的源极、第七PMOS管P7的源极和第八PMOS管P8的源极连接且其连接端为第二N型SABL逻辑单元的电源信号输入端，第六PMOS管P6的栅极、第七PMOS管P7的漏极、第八PMOS管P8的漏极、第九NMOS管N9的栅极和第十NMOS管N10的漏极连接且其连接端为第二N型SABL逻辑单元的信号输出端，第五PMOS管P5的漏极、第六PMOS管P6的漏极、第七PMOS管P7的栅极、第九NMOS管N9的漏极和第十NMOS管N10的栅极连接且其连接端为第二N型SABL逻辑单元的互补信号输出端，第五PMOS管P5的栅极和第八PMOS管P8的栅极连接且其连接端为第二N型SABL逻辑单元的第一时钟信号输入端，第六NMOS管N6的栅极为第二N型SABL逻辑单元的第二时钟信号输入端，第八NMOS管N8的栅极为第二N型SABL逻辑单元的信号输入端，第七NMOS管N7的栅极为第二N型SABL逻辑单元的互补信号输入端。
本实施例的基于N型SABL的双边沿D触发器的工作原理为：双边沿D触发器在时钟上升沿触发时，当时钟信号clk为上升沿，互补时钟信号
Figure BDA0000402057020000071
为下降沿时，第一传输门T1、第三传输门T3和第五传输门T5打开，第二传输门T2、第四传输门T4和第六传输门T6关闭，第一N型SABL逻辑单元工作，第二N型SABL逻辑单元不工作；双边沿D触发器的整体工作过程包括两个阶段：预充电阶段和求值阶段，当处于预充电阶段时，Vsig=0，中间节点预充电到vdd。当处于求值阶段时，Vsig=1，如果输入信号Vin=0，Vin=1，则第三NMOS管N3关闭，第二NMOS管N2打开，Vout=0，Vout=1；如果输入信号Vin=1，Vin=0，则第三NMOS管N3打开，第二NMOS管N2N2关闭，Vout=1，Vout=0，如此完成基于N型SABL逻辑的双边沿D触发器的上升沿触发。双边沿D触发器在时钟下降沿触发时，当时钟信号clk为上升沿，互补时钟信号
Figure BDA0000402057020000084
为下降沿时，第一传输门T1、第三传输门T3和第五传输门T5关闭，第二传输门T2、第四传输门T4和第六传输门T6打开。第一N型SABL逻辑单元不工作，第二N型SABL逻辑单元工作，双边沿D触发器的整体工作过程包括两个阶段：预充电阶段和求值阶段，当处于预充电阶段时，Vsig=0，中间节点预充电到vdd，当处于求值阶段时，Vsig=1，如果输入信号Vin=0，Vin=1，则第八NMOS管N8关闭，第七NMOS管N7打开，Vout=0，Vout=1；如果输入信号Vin=1，Vin=0，则第八NMOS管N8打开，第七NMOS管N7关闭，Vout=1，Vout=0。如此完成基于N型SABL逻辑的双边沿D触发器的下降沿触发。
在Cadence环境下，采用TSMC0.13μm CMOS工艺，对本实施例的基于N型SABL逻辑的双边沿D触发器进行模拟仿真。本实施例的N型SABL逻辑单元的模拟波形如图5所示，图5中in为输入信号，out和为输出信号。当clk=1时，out=01，
Figure BDA0000402057020000082
当clk=0时，out=00，
Figure BDA0000402057020000083
分析图5的模拟结果，本实施例的基于N型SABL逻辑的双边沿D触发器具有正确的逻辑功能。
本实施例的基于N型SABL逻辑的双边沿D触发器的功耗曲线如图6所示，本实施例的基于N型SABL的双边沿D触发器的电流仿真图如图7所示。分析图6可知，在每个时钟周期内，双边沿D触发器的功耗曲线都一样，功耗恒定，实现了抗旁道攻击的特性。
综上所述，SABL逻辑是双轨预充电逻辑的实现方式之一，它由于存在预充电阶段，对输出数据（0→0、0→1、1→0、1→1）的四种状态跳变引起的动态功耗相同，消除功耗与数据的相关性，达到防御DPA攻击的目的。鉴此，本发明的基于N型SABL逻辑的双边沿D触发器在保证具有正确的逻辑功能的前提下，具有功率平衡特性，达到防御DPA攻击的目的。在SMIC0.13μm CMOS工艺下对本发明的基于N型SABL逻辑的双边沿D触发器模拟验证，模拟结果显示所设计的电路具有正确的逻辑功能和功耗平衡特性。

Claims (2)

1.一种基于N型SABL逻辑的双边沿D触发器，其特征在于包括第一传输门、第二传输门、第三传输门、第四传输门、第五传输门、第六传输门和两个N型SABL逻辑单元，两个N型SABL逻辑单元分别为第一N型SABL逻辑单元和第二N型SABL逻辑单元，第一N型SABL逻辑单元和第二N型SABL逻辑单元分别具有信号输入端、互补信号输入端、信号输出端、互补信号输出端、电源信号输入端、第一时钟信号输入端和第二时钟信号输入端，所述的第一N型SABL逻辑单元的信号输入端和所述的第二N型SABL逻辑单元的信号输入端连接且其连接端为所述的双边沿D触发器的信号输入端，所述的第一N型SABL逻辑单元的互补信号输入端和所述的第二N型SABL逻辑单元的互补信号输入端连接且其连接端为所述的双边沿D触发器的互补信号输入端，所述的第一N型SABL逻辑单元的电源信号输入端和所述的第二N型SABL逻辑单元的电源信号输入端连接且其连接端为所述的双边沿D触发器的电源信号输入端，所述的第一N型SABL逻辑单元的第一时钟信号输入端与所述的第一传输门的漏极连接，所述的第二N型SABL逻辑单元的第一时钟信号输入端与所述的第二传输门的漏极连接，所述的第一传输门的源极和所述的第二传输门的源极连接且其连接端为所述的双边沿D触发器的预充电使能信号输入端，所述的第一N型SABL逻辑单元的信号输出端与所述的第三传输门的源极连接，所述的第二N型SABL逻辑单元的信号输出端与所述的第四传输门的源极连接，所述的第三传输门的漏极和所述的第四传输门的漏极连接且其连接端为所述的双边沿D触发器的互补信号输出端，所述的第一N型SABL逻辑单元的互补信号输出端与所述的第五传输门的源极连接，所述的第二N型SABL逻辑单元的互补信号输出端与所述的第六传输门的源极连接，所述的第五传输门的漏极和所述的第六传输门的漏极连接且其连接端为所述的双边沿D触发器的信号输出端，所述的第一传输门的控制端、所述的第一N型SABL逻辑单元的第二时钟信号输入端、所述的第二传输门的互补控制端和所述的第三传输门的控制端连接且其连接端为所述的双边沿D触发器的时钟信号输入端，所述的第一传输门的互补控制端、所述的第二N型SABL逻辑单元的第二时钟信号输入端、所述的第二传输门的控制端和所述的第六传输门的控制端连接且其连接端为所述的双边沿D触发器的互补时钟信号输入端。
2.根据权利要求1所述的一种基于N型SABL逻辑的双边沿D触发器，其特征在于所述的第一N型SABL逻辑单元包括第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第一PMOS管、第二PMOS管、第三PMOS管和第四PMOS管，所述的第一NMOS管的源极接地，所述的第一NMOS管的漏极、所述的第二NMOS管的源极和所述的第三NMOS管的源极连接，所述的第二NMOS管的漏极和所述的第五NMOS管的源极连接，所述的第三NMOS管的漏极和所述的第四NMOS管的源极连接，所述的第一PMOS管的源极、所述的第二PMOS管的源极、所述的第三PMOS管的源极和所述的第四PMOS管的源极连接且其连接端为所述的第一N型SABL逻辑单元的电源信号输入端，所述的第二PMOS管的栅极、所述的第三PMOS管的漏极、所述的第四PMOS管的漏极、所述的第四NMOS管的栅极和所述的第五NMOS管的漏极连接且其连接端为所述的第一N型SABL逻辑单元的信号输出端，所述的第一PMOS管的漏极、所述的第二PMOS管的漏极、所述的第三PMOS管的栅极、所述的第四NMOS管的漏极和所述的第五NMOS管的栅极连接且其连接端为所述的第一N型SABL逻辑单元的互补信号输出端，所述的第一PMOS管的栅极和所述的第四PMOS管的栅极连接且其连接端为所述的第一N型SABL逻辑单元的第一时钟信号输入端，所述的第一NMOS管的栅极为所述的第一N型SABL逻辑单元的第二时钟信号输入端，所述的第三NMOS管的栅极为所述的第一N型SABL逻辑单元的信号输入端，所述的第二NMOS管的栅极为所述的第一N型SABL逻辑单元的互补信号输入端，所述的第二N型SABL逻辑单元包括第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第五PMOS管、第六PMOS管、第七PMOS管和第八PMOS管，所述的第六NMOS管的源极接地，所述的第六NMOS管的漏极、所述的第七NMOS管的源极和所述的第八NMOS管的源极连接，所述的第七NMOS管的漏极和所述的第十NMOS管的源极连接，所述的第八NMOS管的漏极和所述的第九NMOS管的源极连接，所述的第五PMOS管的源极、所述的第六PMOS管的源极、所述的第七PMOS管的源极和所述的第八PMOS管的源极连接且其连接端为所述的第二N型SABL逻辑单元的电源信号输入端，所述的第六PMOS管的栅极、所述的第七PMOS管的漏极、所述的第八PMOS管的漏极、所述的第九NMOS管的栅极和所述的第十NMOS管的漏极连接且其连接端为所述的第二N型SABL逻辑单元的信号输出端，所述的第五PMOS管的漏极、所述的第六PMOS管的漏极、所述的第七PMOS管的栅极、所述的第九NMOS管的漏极和所述的第十NMOS管的栅极连接且其连接端为所述的第二N型SABL逻辑单元的互补信号输出端，所述的第五PMOS管的栅极和所述的第八PMOS管的栅极连接且其连接端为所述的第二N型SABL逻辑单元的第一时钟信号输入端，所述的第六NMOS管的栅极为所述的第二N型SABL逻辑单元的第二时钟信号输入端，所述的第八NMOS管的栅极为所述的第二N型SABL逻辑单元的信号输入端，所述的第七NMOS管的栅极为所述的第二N型SABL逻辑单元的互补信号输入端。
CN201310514523.3A 2013-10-25 2013-10-25 一种基于n型sabl逻辑的双边沿d触发器 Expired - Fee Related CN103595371B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201310514523.3A CN103595371B (zh) 2013-10-25 2013-10-25 一种基于n型sabl逻辑的双边沿d触发器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310514523.3A CN103595371B (zh) 2013-10-25 2013-10-25 一种基于n型sabl逻辑的双边沿d触发器

Publications (2)

Publication Number Publication Date
CN103595371A true CN103595371A (zh) 2014-02-19
CN103595371B CN103595371B (zh) 2015-09-30

Family

ID=50085383

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310514523.3A Expired - Fee Related CN103595371B (zh) 2013-10-25 2013-10-25 一种基于n型sabl逻辑的双边沿d触发器

Country Status (1)

Country Link
CN (1) CN103595371B (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104022758A (zh) * 2014-05-29 2014-09-03 中国人民解放军国防科学技术大学 一种带清零置位端口的功耗均衡触发器
CN106096457A (zh) * 2016-06-06 2016-11-09 合肥工业大学 一种安全芯片的抗时钟频率错误注入攻击的防御电路
CN106169045A (zh) * 2015-05-19 2016-11-30 罗伯特·博世有限公司 计算装置和对此的运行方法
CN107276579A (zh) * 2017-05-10 2017-10-20 宁波大学 基于sabl逻辑的功耗平衡译码器
CN108233896A (zh) * 2018-01-31 2018-06-29 电子科技大学 一种低功耗灵敏放大器型d触发器
CN111884626A (zh) * 2020-07-03 2020-11-03 上海华虹宏力半导体制造有限公司 双边沿d触发器

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005029704A1 (en) * 2003-09-17 2005-03-31 The Regents Of The University Of California A dynamic and differential cmos logic with signal-independent power consumption to withstand differential power analysis
CN101527628A (zh) * 2008-03-06 2009-09-09 复旦大学 抗差分功耗分析攻击的全定制先进密码算法的字节替换电路
CN102394637A (zh) * 2011-10-11 2012-03-28 宁波大学 基于灵敏放大逻辑的抗差分能量攻击的三值计数器

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005029704A1 (en) * 2003-09-17 2005-03-31 The Regents Of The University Of California A dynamic and differential cmos logic with signal-independent power consumption to withstand differential power analysis
CN101527628A (zh) * 2008-03-06 2009-09-09 复旦大学 抗差分功耗分析攻击的全定制先进密码算法的字节替换电路
CN102394637A (zh) * 2011-10-11 2012-03-28 宁波大学 基于灵敏放大逻辑的抗差分能量攻击的三值计数器

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
张跃军等: "《基于钟控神经MOS管的多值双边沿D触发器设计》", 《浙江大学学报（理学版）》 *
郝李鹏等: "《具有抗差分能量攻击性能的JK触发器设计》", 《电路与系统学报》 *

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104022758A (zh) * 2014-05-29 2014-09-03 中国人民解放军国防科学技术大学 一种带清零置位端口的功耗均衡触发器
CN104022758B (zh) * 2014-05-29 2016-09-28 中国人民解放军国防科学技术大学 一种带清零置位端口的功耗均衡触发器
CN106169045A (zh) * 2015-05-19 2016-11-30 罗伯特·博世有限公司 计算装置和对此的运行方法
CN106096457A (zh) * 2016-06-06 2016-11-09 合肥工业大学 一种安全芯片的抗时钟频率错误注入攻击的防御电路
CN106096457B (zh) * 2016-06-06 2019-01-11 合肥工业大学 一种安全芯片的抗时钟频率错误注入攻击的防御电路
CN107276579A (zh) * 2017-05-10 2017-10-20 宁波大学 基于sabl逻辑的功耗平衡译码器
CN107276579B (zh) * 2017-05-10 2020-06-02 宁波大学 基于sabl逻辑的功耗平衡译码器
CN108233896A (zh) * 2018-01-31 2018-06-29 电子科技大学 一种低功耗灵敏放大器型d触发器
CN111884626A (zh) * 2020-07-03 2020-11-03 上海华虹宏力半导体制造有限公司 双边沿d触发器

Also Published As

Publication number Publication date
CN103595371B (zh) 2015-09-30

Similar Documents

Publication Publication Date Title
CN103595371B (zh) 一种基于n型sabl逻辑的双边沿d触发器
Kumar et al. EE-SPFAL: A novel energy-efficient secure positive feedback adiabatic logic for DPA resistant RFID and smart card
CN105471425A (zh) 一种可实现异或门或者同或门复用的电路
CN103198268A (zh) 一种可重构多端口物理不可克隆函数电路
CN104378103B (zh) 双轨预充电逻辑单元结构
Lalitha et al. A review of manchester, miller, and fm0 encoding techniques
CN106850227A (zh) 一种采用cnfet实现的三值puf单元及电路
Monteiro et al. Low‐power secure S‐box circuit using charge‐sharing symmetric adiabatic logic for advanced encryption standard hardware design
Kumar et al. Energy-efficient and secure s-box circuit using symmetric pass gate adiabatic logic
CN107276579B (zh) 基于sabl逻辑的功耗平衡译码器
Wu et al. FPGA-based measurement and evaluation of power analysis attack resistant asynchronous S-Box
CN101527628A (zh) 抗差分功耗分析攻击的全定制先进密码算法的字节替换电路
CN104360605A (zh) 一种基于延迟链复用的PUFs电路
CN112104357B (zh) 基于双轨预充电逻辑的功耗平衡型电流型cmos门电路单元
US9385696B1 (en) Generating a pulse clock signal based on a first clock signal and a second clock signal
CN104333362B (zh) 一种同或‑异或双轨预充电逻辑单元
Kim et al. Three phase dynamic current mode logic: A more secure DyCML to achieve a more balanced power consumption
CN108292338B (zh) 冻结逻辑
Monteiro et al. Low power secure AES S-box using adiabatic logic circuit
CN102394637B (zh) 基于灵敏放大逻辑的抗差分能量攻击的三值计数器
CN205265661U (zh) 一种可实现异或门或者同或门复用的电路
US7132858B2 (en) Logic circuit
Kareem et al. Matlab gui-based tool to determine performance metrics of physical unclonable functions
Vakil et al. Comparitive analysis of null convention logic and synchronous CMOS ripple carry adders
Levi et al. A survey of the sensitivities of security oriented flip-flop circuits

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20150930

Termination date: 20181025