CN106096457B - 一种安全芯片的抗时钟频率错误注入攻击的防御电路 - Google Patents

一种安全芯片的抗时钟频率错误注入攻击的防御电路 Download PDF

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Abstract

本发明公开了一种安全芯片的抗时钟频率错误注入攻击的防御电路，其特征包括：检测模块和检测模块：检测模块包括：第一NMOS晶体管M1、第二NMOS晶体管M2、第一传输门TG1、第二传输门TG2、第三传输门TG3、第四传输门TG4；判断模块包括：第一施密特触发器A1、第二施密特触发器A2、第一D触发器D1、第二D触发器D2、同或门XNOR。本发明能将时钟频率限定在一安全的频率范围内，从而能有效防止时钟频率错误注入攻击。

Description

一种安全芯片的抗时钟频率错误注入攻击的防御电路
技术领域
本发明涉及硬件信息安全领域，具体的说是一种安全芯片的抗时钟频率错误注入攻击的防御电路。
背景技术
在信息安全应用领域，基于特定密码算法的安全芯片能够为敏感信息提供机密性与完整性保护。同时，安全芯片在信息安全保护方面的重要作用使其容易遭受各种攻击，面临着越来越严重的安全性挑战。这些攻击主要包括：静态攻击和动态攻击，前者包括侵入式攻击和半侵入式攻击，如微探针攻击技术、激光扫描技术；后者包括非侵入式攻击，如功耗分析、软件攻击和错误注入攻击方法。针对动态攻击的方法，目前在算法级、电路级、逻辑级和系统级四个方面提出了抗攻击措施。
错误注入攻击首先通过设置外在因素和改变环境条件，比如时钟频率、电源电压、以及温度、光照、辐射等，从而导致安全芯片内部产生错误状态，然后收集芯片在错误状态下的输出信息，将其与安全芯片正常状态下的信息相对比，就可以在一定程度上可以获取芯片内部的敏感数据。目前，通过以错误注入攻击来获取密钥已经从一种理论构想转化为一种切实可行的方法。针对上述错误注入攻击，可以设计检测单元，当芯片遭受到对应的攻击时，检测单元检测到异常，然后针对异常做出响应，比如，复位和自毁。
安全芯片大多采用外部时钟驱动,芯片中电路以单步执行的模式运行，这将为分析其工作提供明显的机会。同时过高的工作频率，也会使电路工作发生紊乱。为了防止这种情况的发生，需要将时钟限定在一安全的频率范围内。
目前常用的时钟频率检测电路比较复杂，需要参考时钟、分频器、计数器和比较器等，有的逻辑运算繁琐，导致功耗大和占用芯片面积大，不适合在低功耗的安全芯片中应用。
发明内容
本发明为解决上述现有技术中存在的不足之处，提供一种结构简单，功耗低、面积小的安全芯片的抗时钟频率错误注入攻击的防御电路，以期能将时钟频率限定在一安全的频率范围内，从而能有效防止时钟频率错误注入攻击。
为了达到上述目的，本发明所采用的技术方案为：
本发明一种安全芯片的抗时钟频率错误注入攻击的防御电路，是用于检测时钟CLK的频率，其特点包括：检测模块和判断模块：
所述检测模块包括：第一NMOS晶体管M1、第二NMOS晶体管M2、第一传输门TG1、 第二传输门TG2、第三传输门TG3、第四传输门TG4；
所述第一NMOS晶体管的源极、漏极与第一传输门TG1的一端并联接地，所述第一NMOS晶体管的栅极与第一传输门TG1的另一端并联后再与第二传输门TG2的一端串联；所述第二传输门TG2的另一端接VDD；以所述第一NMOS晶体管的栅极一侧作为第一输出端a；
所述第二NMOS晶体管M2的源极、漏极与第三传输门TG3的一端并联接地，所述第二NMOS晶体管的栅极与第三传输门TG3的另一端并联后再与第四传输门TG4的一端串联；所述第四传输门TG4的另一端接VDD；以所述第二NMOS晶体管的栅极一侧作为第二输出端b；
所述第一传输门TG1、第二传输门TG2、第三传输门TG3、第四传输门TG4分别与时钟CLK相连；
所述判断模块包括：第一施密特触发器A1、第二施密特触发器A2、第一D触发器D1、第二D触发器D2、同或门XNOR；
所述第一施密特触发器A1的输入端与所述第一输出端a相连，所述第一施密特触发器A1的输出端与所述第一D触发器D1的输入端相连；
所述第二施密特触发器A2的输入端与所述第二输出端b相连，所述第二施密特触发器A2的输出端与所述第二D触发器D2的输入端相连；
所述第一D触发器D1、第二D触发器D2分别通过反相器与所述时钟CLK相连；
所述第一D触发器D1和第二D触发器D2的输出端与所述同或门XNOR的输入端相连，经过所述同或门XNOR的运算得到的计算结果即为检测结果。
本发明所述的抗时钟频率错误注入攻击的防御电路的特点也在于：
所述检测模块中的第一NMOS晶体管M1和第二NMOS晶体管M2为两个充放电单元，所述第一NMOS晶体管M1的电容值大于第二NMOS晶体管M2的电容值，且所述第一NMOS晶体管M1检测第一时钟频率阈值，第二NMOS晶体管M2检测第二时钟频率阈值，所述第一时钟频率阈值小于第二时钟频率阈值。
在所述检测模块中，当所述时钟CLK高电平时，所述第一传输门TG1和第三传输门TG3同步截止，所述第二传输门TG2和第四传输门TG4同步导通；反之，当所述时钟CLK低电平时，所述第一传输门TG1和第三传输门TG3同步导通，所述第二传输门TG2和第四传输门TG4同步截止；
所述检测结果是按如下过程获得：
当被检测的时钟CLK频率低于第一时钟频率阈值或者高于第二时钟频率阈值时，输出高电平；
当被检测的时钟CLK频率介于第一时钟频率阈值与第二时钟频率阈值之间时，输出低电平。
与已有技术相比，本发明的有益效果为：
1、本发明电路通过对MOS晶体管电容进行充放电，以此判断时钟频率的大小，从而能够检测出时钟频率是否低于第一时钟频率阈值或者高于第二时钟频率阈值，将时钟限定在一安全的频率范围内，本电路与其他传统频率检测电路相比，结构简单，降低了面积和功耗，提高了检测速度。
2、本电路检测模块中的电容由NMOS晶体管组成，工艺成熟，易于集成在安全芯片内，并且可以通过调整晶体管的尺寸和个数，应用于不同频率的电路。
3、本电路检测模块中的传输门是由NMOS晶体管和PMOS晶体管并联构成的CMOS传输门，等效导通电阻很低、截止电阻很高，接近理想开关，可以传输信号从低电平至高电平，不受限制，对电容充电的速度更快。
4、本电路判断模块对检测模块内电容的最大值进行判断，两个时钟周期内检测出结果，检测速度快，施密特触发器能够降低噪声等误触发，需要的逻辑单元少，消耗资源低。
附图说明
图1是本 发明防御电路的原理图；
图2是本 发明应于施密特触发器的输入输出仿真图；
图3是本 发明防御电路对被检测时钟频率低于第一时钟频率阈值时的仿真结果；
图4是本 发明防御电路对被检测时钟频率高于第二时钟频率阈值时的仿真结果；
图5是本 发明防御电路对被检测时钟频率介于第一时钟频率阈值和第二时钟频率阈值之间的仿真结果示意图；
图6是本 发明防御电路的系统动态电流仿真结果示意图；
图中标号：10检测模块；20判断模块。
具体实施方式
本实施例中，一种安全芯片的抗时钟频率错误注入攻击的防御电路，是用于检测时钟CLK的频率，如图1所示，包括检测模块10和检测模块20：
检测模块10包括：第一NMOS晶体管M1、第二NMOS晶体管M2、第一传输门TG1、第二传输门TG2、第三传输门TG3、第四传输门TG4；且第一NOMS晶体管M1的面积大于 第二NOMS晶体管M2，主要实现在时钟高电平时对NMOS电容充电，在时钟低电平时对NMOS电容放电；
第一NMOS晶体管的源极、漏极与第一传输门TG1的一端并联接地，第一NMOS晶体管的栅极与第一传输门TG1的另一端并联后再与第二传输门TG2的一端串联；第二传输门TG2的另一端接VDD；以第一NMOS晶体管的栅极一侧作为第一输出端a；
第二NMOS晶体管M2的源极、漏极与第三传输门TG3的一端并联接地，第二NMOS晶体管的栅极与第三传输门TG3的另一端并联后再与第四传输门TG4的一端串联；第四传输门TG4的另一端接VDD；以第二NMOS晶体管的栅极一侧作为第二输出端b；
第一传输门TG1、第二传输门TG2、第三传输门TG3、第四传输门TG4分别与时钟CLK相连；
判断模块20包括：第一施密特触发器A1、第二施密特触发器A2、第一D触发器D1、第二D触发器D2、同或门XNOR；用于实现电位的判断和逻辑运算。
第一施密特触发器A1的输入端与所述第一输出端a相连，第一施密特触发器A1的输出端与所述第一D触发器D1的输入端相连；
第二施密特触发器A2的输入端与所述第二输出端b相连，第二施密特触发器A2的输出端与所述第二D触发器D2的输入端相连；
第一D触发器D1、第二D触发器D2分别通过反相器与所述时钟CLK相连；
第一D触发器D1和第二D触发器D2的输出端与所述同或门XNOR的输入端相连，经过同或门XNOR的运算得到的计算结果即为检测结果。
具体实施中，检测模块中的第一NMOS晶体管M1和第二NMOS晶体管M2为两个充放电单元，第一NMOS晶体管M1的电容值大于第二NMOS晶体管M2的电容值，且第一NMOS晶体管M1检测第一时钟频率阈值，第二NMOS晶体管M2检测第二时钟频率阈值，第一时钟频率阈值小于第二时钟频率阈值。
在检测电路中，当时钟CLK高电平时，第一传输门TG1和第三传输门TG3同步截止，第二传输门TG2和第四传输门TG4同步导通；反之，当时钟CLK低电平时，第一传输门TG1和第三传输门TG3同步导通，第二传输门TG2和第四传输门TG4同步截止；
本实施例中，检测结果是按如下过程获得：
当被检测的时钟CLK频率低于第一时钟频率阈值或者高于第二时钟频率阈值时，输出高电平，如图3、图4所示；当被检测的时钟CLK频率介于第一时钟频率阈值与第二时钟频率阈值之间时，输出低电平，如图5所示。
本电路能够在两个时钟周期内判断出时钟频率是否介于第一时钟频率阈值和第二时钟频率阈值之间，检测速度快，能够应用于高频电路，同时结构简单，功耗低，面积小。整个电路的工作原理如下：
根据
τ＝RC
其中：V0为电容上的初始电压值，V1为电容最终可充到的电压值，R为传输门的等效阻抗，约为：
C为NMOS电容，约为
可知R的比较稳定，阻值比较小，C又可以通过参数n、W、L进行调节，使τ满足时钟频率检测。M1的电容大于M2的电容，在相同的充电时间，M1充电达到的电压值小于M2，故设置M1检测第一时钟频率阈值，M2检测第二时钟频率阈值，第一时钟频率阈值小于第二时钟频率阈值。
当时钟CLK为高电平时，传输门TG2、TG4导通，对M1、M2充电，在高电平变为低电平的瞬间，对M1、M2的电压进行判断；当时钟CLK为低电平后，传输门TG1、TG3导通，对M1、M2放电，依次循环。
A1、A2对点a、b的电位进行判断是否发生电位翻转，当输入电压低于VSPL时，输出将转换为高电平；当输入电压超过VSPH时，输出才再次转换为低电平，如图2所示。D1、D2在CLK的下降沿对信号进行锁存。
当被检测的时钟频率低于第一时钟频率阈值时，M1和M2都有足够的时间进行充电，充电电压达到VSPH，使施密特触发器A1和A2发生电平翻转，变为低电平，并使得D1和D2的输出保持为低电平，经过同或门逻辑运算，输出结果OUT为高电平，如图3所示。
当被检测的时钟频率高于第二时钟频率阈值时，M1和M2都没有足够的时间进行充电，充电电压达不到VSPH，施密特触发器A1和A2一直保持高电平，并使得D1和D2的输出一直保持为高电平，经过同或门逻辑运算，输出结果OUT为高电平，如图4所示。
当对被检测时钟频率介于第一时钟频率阈值和第二时钟频率阈值之间时，M1没有足够的时间进行充电，充电电压达不到VSPH，M2有足够的时间进行充电，充电电压达到VSPH，施密特触发器A1一直保持高电平，A2发生翻转，变为低电平，并使得D1的输出一直保持为高电平，D2的输出保持为低电平，经过同或门逻辑运算，输出结果OUT为低电平，如图5所示。
对系统动态电流分析，仿真结果如图6所示，计算得到平均电流为0.47mA(0.25um工艺)。
综上所述，当被检测的时钟频率低于第一时钟频率阈值或高于第二时钟频率阈值时，输出高电平，即可以判断为时钟频率异常，触发后面的响应；当时钟频率介于第一时钟频率阈值和第二时钟频率阈值之间时，输出为低电平，认为处于安全工作时钟频率范围内。

Claims (3)

1.一种安全芯片的抗时钟频率错误注入攻击的防御电路，是用于检测时钟CLK的频率，其特征包括：检测模块和判断模块：
所述检测模块包括：第一NMOS晶体管M1、第二NMOS晶体管M2、第一传输门TG1、第二传输门TG2、第三传输门TG3、第四传输门TG4；
所述第一NMOS晶体管的源极、漏极与第一传输门TG1的输出端并联接地，所述第一NMOS晶体管的栅极与第一传输门TG1的输入端并联后再与第二传输门TG2的输出端串联；所述第二传输门TG2的输入端接VDD；以所述第一NMOS晶体管的栅极一侧作为第一输出端a；
所述第二NMOS晶体管M2的源极、漏极与第三传输门TG3的输出端并联接地，所述第二NMOS晶体管的栅极与第三传输门TG3的输入端并联后再与第四传输门TG4的输出端串联；所述第四传输门TG4的输入端接VDD；以所述第二NMOS晶体管的栅极一侧作为第二输出端b；
所述第一传输门TG1、第二传输门TG2、第三传输门TG3、第四传输门TG4分别与时钟CLK相连；使得在所述检测模块中，当所述时钟CLK高电平时，所述第一传输门TG1和第三传输门TG3同步截止，所述第二传输门TG2和第四传输门TG4同步导通；反之，当所述时钟CLK低电平时，所述第一传输门TG1和第三传输门TG3同步导通，所述第二传输门TG2和第四传输门TG4同步截止；
所述判断模块包括：第一施密特触发器A1、第二施密特触发器A2、第一D触发器D1、第二D触发器D2、同或门XNOR；
所述第一施密特触发器A1的输入端与所述第一输出端a相连，所述第一施密特触发器A1的输出端与所述第一D触发器D1的输入端相连；
所述第二施密特触发器A2的输入端与所述第二输出端b相连，所述第二施密特触发器A2的输出端与所述第二D触发器D2的输入端相连；
所述第一D触发器D1、第二D触发器D2分别通过反相器与所述时钟CLK相连；
所述第一D触发器D1和第二D触发器D2的输出端与所述同或门XNOR的输入端相连，经过所述同或门XNOR的运算得到的计算结果即为检测结果。
2.根据权利要求1所述的抗时钟频率错误注入攻击的防御电路，其特征在于：所述检测模块中的第一NMOS晶体管M1和第二NMOS晶体管M2为两个充放电单元，所述第一NMOS晶体管M1的电容值大于第二NMOS晶体管M2的电容值，且所述第一NMOS晶体管M1检测第一时钟频率阈值，第二NMOS晶体管M2检测第二时钟频率阈值，所述第一时钟频率阈值小于第二时钟频率阈值。
3.根据权利要求2所述的抗时钟频率错误注入攻击的防御电路，其特征在于：所述检测结果是按如下过程获得：
当被检测的时钟CLK频率低于第一时钟频率阈值或者高于第二时钟频率阈值时，输出高电平；
当被检测的时钟CLK频率介于第一时钟频率阈值与第二时钟频率阈值之间时，输出低电平。
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