CN102831934B

CN102831934B - 进入asram芯片内部测试模式的方法

Info

Publication number: CN102831934B
Application number: CN201110158151.6A
Authority: CN
Inventors: 童明照
Original assignee: XICHENG SEMICONDUCTOR (SHANGHAI) CO Ltd
Current assignee: XICHENG SEMICONDUCTOR (SHANGHAI) CO Ltd
Priority date: 2011-06-14
Filing date: 2011-06-14
Publication date: 2015-03-11
Anticipated expiration: 2031-06-14
Also published as: CN102831934A

Abstract

本发明公开了一种进入ASRAM芯片内部测试模式的方法，包括：步骤一，当ASRAM芯片的写周期使能脚输入一个低电平时，在ASRAM芯片的读周期输出使能脚输入2个以上连续的下降沿，且下降沿的同时在地址线上对应有连续的代码，同时所述代码和预定义在所述ASRAM芯片上的验证代码一致时，启动内部测试模式的使能信号，内部测试模式窗口打开；步骤二，在随后读周期输出使能脚输入上升沿时，锁存同时在所述地址线上输入的测试模式代码，并根据所述测试模式代码触发进入具体测试模式。本发明的方法，利用ASRAM芯片本身现有的pin脚，通过代码触发进入内部测试模式，降低了产品测试的难度。

Description

进入ASRAM芯片内部测试模式的方法

技术领域

本发明涉及一种进入存储器内部测试模式的方法，特别涉及一种进入ASRAM芯片内部测试模式的方法。

背景技术

在半导体存储器电路的设计中，通常会设计一些内部测试模式的电路，这些电路对于用户来说是透明的，在正常的应用中是永远也不会被用到的。但在产品的研发过程中，这部分电路被用来调节内部电路时序，内部电压值，改变内部控制逻辑，或者其他一些特殊用途等。由于测试电路的用途，它必须具有以下两个特性：1、在用户正常(合法)的应用中，必须不能进入测试模式；2、在产品测试研发过程中，必须能够进入测试模式。由于这个原因，通常的做法是利用额外的pin脚作为测试电路的输入输出信号，在正常工作中这些额外的pin脚被接地(即处于disable状态)。也有利用芯片上的时钟信号加上一段特殊的代码来控制测试电路，并且在产品规格书(datasheet)中限制用户不能用这段代码。

具体到ASRAM产品中，该产品有些特殊特性导致无法采用上述常用方法：1、ASRAM产品是一种通用产品，其采用的封装也是通用的，不同公司的产品采用完全相同的封装，所以不能有额外的pin脚用于测试模式；2、ASRAM是异步工作的，它没有外部时钟；3、ASRAM的应用是千变万化的，不能在产品规格书中要求用户禁止某段代码，否则就减低了通用产品的兼容性。

所以在ASRAM产品中，以前用来进入测试模式的方法是：在其中的一个或者多个pin脚上加上一个超高的电压(super-high Vih，超高的输入高电平电压，简称SVIH)，并且保持一段时间来触发内部测试电路。这里的超高电压是指比工作电压还高一定值，例如对于3.3V的ASRAM，在其pin脚上加3.3V+0.7V的超高电压。因为对于正常的工作条件下，任何pin脚上的电压是不会超过工作电压Vcc的。产品规格书(Datasheet)中定义Vih(加在pin脚上的输入高电平的电压值)一定是小于等于Vcc的。保持一段时间(如100ns)的目的是为了避免pin脚上的一些毛刺(glitches)误动作触发测试电路。

这种方法虽然可行，但是存在一些缺陷。1、它要求一些pin脚的电压高于工作电压Vcc。通常在pin脚上会有静电防护(ESD)的保护电路，常用的ESD保护电路是一对反向偏置的二极管(Diode)。当pin脚电压高于工作电压Vcc时，这个二极管变成了正向导通，将产生pin脚流向Vcc的电流。2、在设计电路时，为了一定的设计余量和低压工作，有时会把SVIH设计的比较高，比如Vcc+1.5V。在实际测试中，由于芯片及工作环境的偏差，例如，PVT(即Process/Voltage/Temperature，加工工艺/工作电压/温度)上的偏差，测试机台需要加更高的SVIH，比如SVIH＝6V(当Vcc＝4V时)，以确保每颗被测芯片都能够进入测试模式。如此高的SVIH几乎接近某些工艺下晶体管的击穿电压(break-down voltage)，对芯片本身极其不利。3、通常在进入并保持某种测试模式后，还需要继续进行一些复杂的功能测试。在某些旧的测试机台上，不能够在线地改变pin脚的Vih设置，或者不能提供几组不同Vih的设置。

发明内容

本发明要解决的技术问题是提供一种进入ASRAM芯片内部测试模式的方法，其能利用现有的pin脚进入ASRAM芯片内部测试模式。

为解决上述技术问题，本发明的进入ASRAM芯片内部测试模式的方法，包括：

步骤一，当ASRAM芯片的写周期使能脚输入一个低电平时，在ASRAM芯片的读周期输出使能脚输入2个以上连续的下降沿，且下降沿的同时在地址线上对应有连续的代码，同时所述代码和预定义在所述ASRAM芯片上的验证代码一致时，启动内部测试模式的使能信号，内部测试模式窗口打开；

步骤二，当所述写周期使能脚输入还处于该低电平周期中，在随后读周期输出使能脚输入上升沿时，锁存同时在所述地址线上的测试模式代码，并根据所述测试模式代码触发进入具体测试模式。

本发明的进入ASRAM芯片内部测试模式的方法，利用ASRAM芯片本身现有的pin脚，通过一段特殊代码来触发进入测试模式，减低了产品测试的难度。另根据芯片工作的真值表，当WEB pin脚输入为低电平时，不论OEB pin脚输入为高电平或低电平，都为写周期且IO pin脚(输入输出pin脚)作为数据输入脚。当WEB pin脚为高电平时，为读周期，且当OEB pin脚为低电平时，数据才从IO pin脚输出。所以在写周期，即WEB信号为L时，用户的正常应用中OEB信号通常为高电平或者低电平，基本上不会去切换(toggle)，更不会有连续2个以上的下降沿，而且同时还在地址线上有特定的验证代码，因此将用户误动作进入测试模式的可能性降至极低接近于零。

附图说明

下面结合附图与具体实施方式对本发明作进一步详细的说明：

图1为本发明的一个具体实施例中的信号示意图；

图2为本发明的另一个具体实施例中的信号示意图；

图3为一个具体的实现本发明的方法的电路结构示意图；

图4(a)-图4(b)为图3所示的地址代码比较器的一个具体实施电路；

图5为图3所示的测试模式检测器的具体实施电路；

图6为图5所示电路的工作波形示意图；

图7为图3所示的测试模式时钟生成器的一个具体实施电路；

图8为图7所示电路的工作波形示意图；

图9为图3所示的测试模式译码器的一个具体实施电路框图；

图10(a)-图(c)为图9所示的一个具体的译码电路，其中为图10(b)和图10(c)为等同电路；

图11为图9所示的测试模式触发电路的一个具体电路；

图12为图9所示电路的工作波形示意图；

图13为本发明的方法流程示意图；

图14为图4(b)的一个等同电路；

图15为测试模式检测器的另一实施电路；

图16为测试模式时钟生成器的另一个具体实施电路；

图17为测试模式触发电路的另一具体实施电路。

具体实施方式

本发明的方法，通过两个步骤来实现进入ASRAM芯片内部测试模式，包括(参见图13)：

步骤一，当ASRAM芯片的写周期使能脚(WEB pin脚)输入一个低电平周期中时，在ASRAM芯片的读周期输出使能脚(OEB pin脚)输入2个以上连续的下降沿，且下降沿的同时在地址线上对应有连续的代码，当代码和预定义在ASRAM芯片上的验证代码一致时，启动内部测试模式的使能信号，内部测试模式窗口打开；

步骤二，当写周期使能脚(WEB pin脚)处于同一个低电平周期时，在随后读周期输出使能脚输入上升沿时，锁存同时在地址线上的测试模式代码，并根据测试模式代码触发进入具体测试模式。

在上述方法中，需要注意以下几点：

1)地址线上的多个验证代码必须是连续出现在OEB信号(即为在OEB pin脚输入的信号)的下降沿。且这些验证代码是在设计时随机定义的，不受用户限制。

2)多个验证代码必须在同一个WEB信号(即为在WEB pin脚输入的信号)为L(低电平)的周期内出现。只要WEB信号变为H(高电平)，验证代码就得重新再输入。

3)WEB信号控制内部测试模式使能信号TMEN信号的结束，只要WEB信号变为H，TMEN信号就变为L(即失效，disable)，进入测试模式的窗口被关闭。

4)为了降低用户误动作进入测试模式的可能，可以将OEB信号中更多个连续的下降沿并同时检测地址线上的代码。当用于判断是否进入测试模式的OEB信号的下降沿个数越多时，意味着可靠性越好，常规用户误动作进入内部测试模式的可能性越小。

5)另外，同样为了降低用户误动作进入测试模式的可能，还可以为TMEN信号设计一最大宽度，该宽度由内部的延迟电路和WEB信号一起控制。当WEB信号由L变为H的时间大于延迟电路的延时时，TMEN的宽度由延迟电路决定；当WEB信号由L变为H的时间小于延迟电路的延时时，TMEN的宽度由WEB信号所限定的时间决定。

图1所示的为实施例中为：在WEB信号为L时，OEB信号上有三个连续的下降沿，且在下降沿的同时地址线上对应有三个特定的代码C1、C2和C3。当地址线上特定的代码与预定义的验证代码匹配合格后，将内部测试模式的使能信号TMEN信号置高，内部测试模式窗口打开。而且TMEN信号的宽度由WEB信号控制，当WEB信号变为高电平时，TMEN信号变低电平(即失效)，内部测试模式窗口关闭。

而在图2所示的实施例中，TMEN信号设计为具有最大宽度(即测试窗口有最大宽度)。从图2可知，因地址线上的测试模式代码mode x位于这个测试窗口内，故进入测试模式x。但地址线上的测试模式代码mode y没有在窗口内，故无法进入测试模式y。

图3所示的电路可实现上述进入内部测试模式的方法。在图3所示的进入ASRAM芯片内部测试模式的电路中，包括：地址代码比较器、测试模式检测器、测试模式时钟生成器和测试模式译码器。其中地址代码比较器，用于根据地址线上(即地址pin脚)的输入，检测地址线的代码是否与预定义的验证代码一致。测试模式检测器，接收WEB信号和地址代码比较器输出的信号，检测WEB信号为L时，在OEB信号的三个连续的下降沿是否都测到地址匹配。通常如果在三个连续的下降沿都测到地址匹配，输出TMEN信号为高电平。测试模式时钟生成器，用于同时接收OEB信号和TMEN信号，并产生用于测试模式译码器的时钟信号。测试模式译码器，用于接收测试模式时钟生成器输出的时钟信号、TMEN信号和地址线上的测试模式代码，在接下来的OEB信号的上升沿锁存地址线上的测试模式代码，并产生具体测试模式控制信号。

图4(a)至图4(b)为含四个地址的地址代码比较器的一个实施例。图4(a)中的ADDR[0]至ADDR[3]分别是四个地址pin脚，当ADDR[0]为1时，经过反相器输出ADB[0]为0，再次经过反相器输出AD[0]为1。图4(b)为根据代码预定义的比较电路，因需要对三个代码进行比较，故预定义三个比较电路。其中比较电路1为例，在其左端是根据自定义的检验代码设计的输入信号，如当C1为1010时，比较电路1的输入端只有设计为AD[0]、ADB[1]、AD[2]和ADB[3]时，经过与非门和反相器运算后，输出ADDRMACTH[1]信号才为1；同理，如C2为0011，比较电路2的输入端设计为ADB[0]、ADB[1]、AD[2]和AD[3]，经过与非门和反相器运算后，输出ADDRMACTH[2]信号为1；同样的，如C3为1001，比较电路3的输入端设计为AD[0]、ADB[1]、ADB[2]和AD[3]，经过与非门和反相器运算后，输出ADDRMACTH[3]信号为1。当ADDRMACTH[1]至ADDRMACTH[3]均输出1时，即地址匹配检测一致。

图14为另一种比较电路，其同样能通过对地址线上的代码进行比较，并使ADDRMACTH[1]至ADDRMACTH[3]均输出为1。上述电路仅为地址代码比较器的举例，其他可以实现相同功能的电路结构均可使用在本发明中。在实际应用中，1兆位64Kx16的ASRAM应该有16个地址信号，那么其地址代码比较器应该有16个地址信号输入ADDR[0:15]，用于检测3个地址匹配ADDRMATCH[1:3])。

图5为测试模式检测器的一个具体电路，图6为其工作波形图。其中测试模式检测器分为工作时钟产生模块A、检测模块B、测试模式进入模块C和测试窗口宽度确定模块D。

工作时钟产生模块A，用于根据WEB信号为H期间的OEB信号，产生CKB时钟信号作为测试模式检测器的工作时钟。其中的延时单元DLY1定义了图1或2中的tS1/tH1(设置时间/持续时间，即setup/hold time)，延时单元DLY2定义了CKB时钟信号的宽度。

检测模块B，用于根据CKB时钟信号和地址代码比较器的输出信号，检测多个连续的OEB信号的下降沿时地址线上的代码是否相匹配。具体的，ADDRMACTH[1]至ADDRMACTH[3]分别输入由与非门、反相器和D触发器连接而成的电路串中，同时CKB时钟信号分别接入D触发器的CKB端。当ADDRMACTH[1]为1时，经过与非门和反相器后输出D1信号为1，而后触发器DFF1根据CKB时钟信号和D1信号，输出Q1信号变为1；随后，ADDRMACTH[2]为1和Q1为1时，经过与非门和反相器后输出D2信号为1，而后触发器DFF2根据CKB时钟信号和D2信号，输出Q2信号变为1。同理，ADDRMACTH[3]为1和Q3为1时，经过与非门和反相器后输出D3信号为1，而后触发器DFF3根据CKB时钟信号和D3信号，输出Q3信号变为1。

测试模式进入模块C，用于检测Q3信号上出现由L到H的转变，如果检测到，ND2信号将被置高，同时ND1信号将CKB时钟信号无效，后续的OEB信号下降沿也将无效。

测试窗口宽度决定模块D，用于决定进入测试模式的窗口。在图5所示电路中，可由OPTION端的输入来决定测试窗口是否具有最大限制宽度：当OPTION＝H时，那么窗口宽度由WEB信号决定，只要WEB信号变为H，TMEN信号才跟着变L，即测试窗口的关闭取决于WEB信号什么时候变为H；若输入的OPTION＝L，则由WEB信号和延时单元DLY0共同决定，此时测试窗口的最大宽度不超过延时单元DLY0的延时。当WEB信号变为H的时间大于延时单元的延时时，测试窗口宽度由延时单元决定；当WEB信号变为H的时间小于延时单元的延时时，测试窗口宽度由WEB信号决定。上述延时单元DLY0的延时为电路内预定义的。

图15为测试模式检测器的另一个具体实施电路。同样地，其它具有相同功能的测试模式检测器均可用在本申请中。

图7为测试模式时钟生成器的一个实施电路，图8为其工作波形图。其接收TMEN信号和OEB信号，生成TMADDRCK时钟信号和TMGENCK时钟信号给测试模式译码器。其中的延时单元DLY3定义了图1或2中的tS2/tH2，延时单元DLY4和DLY5决定TMADDRCK时钟信号和TMGENCK时钟信号的相关参数。图16为测试模式时钟生成器的另一个实施电路。

图9至图11为测试模式译码器的一个具体电路示意图，图12为图9所示的测试模式译码器的工作波形图。其中图10(a)至图(c)为测试模式译码器中的译码电路，根据TMADDRCK时钟信号、TMEN信号和地址线上的测试代码Mx或My，译码出具体的测试模式，其中图10(a)中REG0至REG2为触发器，图10(b)和10(c)为等同电路。以三个地址输入ADDR[0]、ADDR[1]和ADDR[3]为例，可以译码出DEC[0]至DEC[7]的8种不同的具体测试模式。图11为测试模式触发电路，根据TMGENCK时钟信号和DEC信号，锁存由译码电路译码得到的具体测试模式的控制信号TRS_MODE，具体可为TRS_MODEX、TRS_MODEY和TRS_MODEZ。图17为测试模式触发电路的另一实施方式。

上述仅对一个实现本发明的进入ASRAM芯片内部测试模式的方法的电路作介绍。在上述电路中，用与非门实现的电路都可以换成或非门，或者是正逻辑换成负逻辑，因此，本领域的一般技术人员，在本申请所公开资料的前提下，可不需要付出创造性劳动地设计出多种实现相同功能的具体实施电路，均在本发明的覆盖范围之内。

Claims

1.一种进入ASRAM芯片内部测试模式的方法，其特征在于，包括：

步骤一，当ASRAM芯片的写周期使能脚输入处于一个低电平周期中时，在ASRAM芯片的读周期输出使能脚输入2个以上连续的下降沿，且下降沿的同时在地址线上对应有连续的代码，下降沿正对同时取样的代码和预定义在所述ASRAM芯片上的验证代码一致时，将内部测试模式的使能信号置高，内部测试模式窗口打开；

步骤二，当所述写周期使能脚输入还处于该低电平周期中，在所述读周期输出使能脚随后输入的上升沿时，锁存同时在所述地址线上的测试模式代码，并根据所述测试模式代码触发进入具体测试模式。

2.如权利要求1所述的方法，其特征在于，还包括：当所述ASRAM芯片的写周期使能脚的输入变为高电平时，所述内部测试模式的使能信号变为低电平，即关闭进入内部测试模式的窗口。

3.如权利要求1所述的方法，其特征在于，还包括：所述内部测试模式的使能信号有一最大宽度，所述最大宽度由内部的延迟电路和所述写周期使能脚的输入信号一起控制。

4.如权利要求1所述的方法，其特征在于：所述步骤二中，不同的测试模式代码触发进入不同的测试模式。

5.如权利要求1所述的方法，其特征在于：所述步骤一中地址线上输入的代码为用户自定义的代码。

6.如权利要求1至5中任一项权利要求所述的方法，其特征在于：所述步骤一中，在所述ASRAM芯片的读周期输出使能脚输入3个连续的下降沿，在每个下降沿的同时在地址线上对应有一个代码。