JP2011130405A - 順序回路におけるリーク電流の低減システム - Google Patents

Abstract

【課題】低サイズ及び低電力で順序回路におけるリーク電流を低減する。
【解決手段】リセット・フリップフロップ１０４Ａ〜Ｎ、１０８Ａ〜Ｎ、１１２Ａ〜Ｎがリセットで、セット・リセット・フリップフロップ１０６Ａ〜Ｎ、１１０Ａ〜Ｎ、１１４Ａ〜Ｎがセット状態のときに組合せ論理回路１０２Ａ〜Ｎが最小リーク電流となるように、これらＦＦと組合せ論理回路とが接続されている。制御モジュール１１６は、スタンバイ・モードでは、リセットＦＦをリセットし、セット・リセットＦＦをセットすることにより、組合せ論理回路に対して、予め決定された最小リーク・ビットを印加する。これにより、組合せ論理回路は、最小リーク電流での待機状態となる。アクティブ・モードでは、入力１２０Ａ〜ＮがＦＦを介して組合せ論理回路１０２Ａに供給されて論理処理され、そして順次、前段の組合せ論理回路の出力がＦＦを介して次段の組合せ論理回路に入力される。
【選択図】図１

Description

本発明は電子回路の分野に関する。より詳細には、本発明の実施形態は、電子デバイス及びシステムの電力管理に関する。

リーク電流は、オフの状態のデバイスからリークする微量の電流であり、これはデバイスの半導体特性によって生じる。例えば、ディープ・サブミクロン状態（deep-submicrometer regimes）における大きなリーク電流は、デバイス内の相補型金属酸化膜半導体（ＣＭＯＳ）回路の電力損失の大きな要因となってきているが、これは、ＣＭＯＳ回路を構成するトランジスタの閾値電圧、チャネル長、及びゲート酸化物の厚さが、デバイスをダウンサイジングためのたゆみない努力によって、絶えず低減されているからである。

デバイスにおけるリークには３つの主たる原因がある、すなわちサブスレッショルド・リーク、ゲート・リーク、及び逆バイアス接合リークである。サブスレッショルド・リークは、弱い反転領域で動作しているトランジスタのドレインからソースへ流れる電流によって生じる。ゲート・リークは、ゲート酸化物のトンネル現象及びホットキャリア注入による、トランジスタのゲートから酸化物を介して基板に流れる電流によって生じる。逆バイアス接合リークは、逆バイアス状態のダイオードを介して、トランジスタのソース又はドレインから基板へ流れる電流によって生じる。トランジスタのダウンサイジングにともない、各リーク源が増大し、その結果として総リーク電流が増加することになる。

回路におけるリーク電流の大きさは、その主な入力に印加される入力ベクトルに依存している。さらに、回路の論理ゲートに対する異なる入力の組合せの間のリーク電流比は、１０程度まで高くなる場合もある。入力ベクトルの制御方法は、リーク電流を低減するための技術である。例えば、組合せ論理回路に接続されるフリップフロップの多段接続を含む順序回路（シーケンシャル回路：sequential circuit）の設計時に、リーク電流を低減、すなわち組合せ論理回路に関する電力消費を低減するための最小リーク・ビット（ＭＬＢ）が、該順序回路の設計段階の際に算出され、順序回路の製作時に実装される。そしてＭＬＢは、リーク電流を低減するために、順序回路のスタンバイ・モード時に、組合せ論理回路に適用される。

ＭＬＢの実装は、順序回路へマルチプレクサを追加することによって実現され、これにより、多段階接続回路のアクティブ・モード時に、フリップフロップへの入力が組合せ論理回路供給される。逆に、順序回路のスタンバイ・モード時には、ＭＬＢは、マルチプレクサを用いて組合せ論理回路に供給される。組合せ論理回路を流れるリーク電流は、この方法によって低減されるが、マルチプレクサを追加することにより、順序回路を用いているデバイスの相当の面積が使用されてしまい、かつ／又は、かなりのタイミング・オーバーヘッドを生じさせてしまう。このように構成する代わりに、ＭＬＢを記憶するためのメモリをデバイスに実装して、スタンバイ・モード時の組合せ論理回路でＭＬＢを使用可能とすることもできる。この方法は、エリア・オーバーヘッドを低減するという観点では、マルチプレクサを備える方法よりも効果的であるが、組合せ論理回路にＭＬＢを保持及び移動するために、メモリは相当の電力を消費することになる。

順序回路におけるリーク電流を低減するためのシステムが開示される。本発明の一様態によれば、該システムは、組合せ論理回路、該組合せ論理回路と接続された１又は複数のリセット・フリップフロップ、及び組合せ論理回路と接続された１又は複数のセット・リセット・フリップフロップを備えている。本システムはさらに、リセット・フリップフロップ及びセットフリップフロップに接続された制御モジュールであって、順序回路のスタンバイ・モードがトリガされるときに、リセット・フリップフロップをリセットし、セット・リセット・フリップフロップをセットする制御モジュールを備えている。

本発明の別の様態によれば、順序回路は、複数の組合せ論理回路、該組合せ論理回路のそれぞれと接続される１又は複数のリセット・フリップフロップ、及び組合せ論理回路のそれぞれと接続される１又は複数のセット・リセット・フリップフロップを備えている。順序回路はさらに、リセット・フリップフロップ及びセット・リセット・フリップフロップに接続された制御モジュールであって、順序回路のスタンバイ・モードがトリガされるときに、リセット・フリップフロップをリセットし、セット・リセット・フリップフロップをセットする制御モジュールを備えている。

本発明のさらに別の様態によれば、デバイスは、複数の組合せ論理回路、該組合せ論理回路のそれぞれと接続される１又は複数のリセット・フリップフロップ、及び組合せ論理回路のそれぞれと接続される１又は複数のセット・リセット・フリップフロップを備える、順序回路を備えている。順序回路はさらに、リセット・フリップフロップ及びセット・リセット・フリップフロップに接続された制御モジュールであって、順序回路のスタンバイ・モードがトリガされるときに、リセット・フリップフロップをリセットし、セット・リセット・フリップフロップをセットする制御モジュールを備えている。該デバイスはさらに、順序回路のスタンバイ・モードがトリガされる時に、スリープ信号を転送するために制御モジュールと接続される電力管理ユニットを備えている。

本明細書で開示されるシステム及びデバイスは、さまざまな様態を実現するために任意の手段で実現することが可能であり、また他の特徴は付随する図面及び以下の詳細な説明から明らかになるであろう。
なお、本明細書における図面は例示目的によってのみ記載されたものであり、本開示の範囲を制限するものではない。

本発明の一実施形態による、リーク電流を低減するためのシステムを有する順序回路の一例を示す図である。 本発明の一実施形態による、図１におけるシステムの回路例を示す図である。 本発明の一実施形態による、図２Ａにおける回路の動作を示す表の一例を示す図である。 本発明の一実施形態による、図１におけるシステムの別の回路例を示す図である。 本発明の一実施形態による、図３Ａにおける回路の動作を示す表の一例を示す図である。 本発明の一実施形態による、図１の順序回路を有するデバイス例を示す図である。

順序回路におけるリーク電流を低減するためのシステム及びデバイスが開示される。以下に記す本発明の実施形態の詳細な説明では添付図面が参照されが、図面には本発明が実施される特定の実施形態が図示されている。これらの実施形態は、当業者が本発明を実施できるように詳細に記述されており、また本発明の範囲を逸脱しない限り、別の実施形態の使用及び変形が可能である。従って、以下に記載の発明の詳細な説明は、限定的な意味で解釈されるべきではなく、本発明の範囲は特許請求の範囲によってのみ、規定される。

図１は、一実施形態による、リーク電流を低減するためのシステム１５０を有する順序回路１００を示している。特に、図１ではパイプライン型の順序回路が示されている。順序回路１００は、複数の組合せ論理回路１０２Ａ〜Ｎ、複数のリセット・フリップフロップ１０４Ａ〜Ｎ、１０８Ａ〜Ｎ、及び１１２Ａ〜Ｎ、並びに、複数のセット・リセット・フリップフロップ１０６Ａ〜Ｎ、１１０Ａ〜Ｎ、及び１１４Ａ〜Ｎを備えている。順序回路１００はさらに、制御モジュール１１６も備えている。

組合せ論理回路１０２Ａ〜Ｎは、複数の論理ゲート（ＡＮＤ、ＯＲ、ＮＡＮＤ、ＮＯＲ等）を組合せることで構成された回路であり、組合せ論理回路１０２Ａ〜Ｎと接続されたフリップフロップから受信した入力１２０Ａ〜Ｎ及び１２２Ａ〜Ｎに対して、ブール代数の論理演算を実行するよう構成されている。一実装例では、リセット・フリップフロップ１０４Ａ〜Ｎ、１０８Ａ〜Ｎ、及び１１２Ａ〜Ｎ、並びにセット・リセット・フリップフロップ１０６Ａ〜Ｎ、１１０Ａ〜Ｎ、及び１１４Ａ〜Ｎは、Ｄ型フリップフロップである。さらに、リセット・フリップフロップ１０４Ａ〜Ｎ、１０８Ａ〜Ｎ、及び１１２Ａ〜Ｎ並びにセット・リセット・フリップフロップ１０６Ａ〜Ｎ、１１０Ａ〜Ｎ、及び１１４Ａ〜Ｎは、非同期型又は同期型である。

図示されているように、リセット・フリップフロップ１０４Ａ〜Ｎ及びセット・リセット・フリップフロップ１０６Ａ〜Ｎは、組合せ論理回路１０２Ａと接続される。さらに、リセット・フリップフロップ１０８Ａ〜Ｎ及びセット・リセット・フリップフロップ１１０Ａ〜Ｎは、組合せ論理回路１０２Ａ及び組合せ論理回路１０２Ｂと接続される。順序回路１００における２つの隣接する組合せ論理回路は、リセット・フリップフロップ及びセットフリップフロップを介して接続されている。またさらに、図示されているように、組合せ論理回路１０２Ｎは、リセット・フリップフロップ１１２Ａ〜Ｎ及びセット・リセット・フリップフロップ１１４Ａ〜Ｎと接続される。

制御モジュール１１６は、リセット・フリップフロップ１０４Ａ〜Ｎ、１０８Ａ〜Ｎ、及び１１２Ａ〜Ｎ、並びにセット・リセット・フリップフロップ１０６Ａ〜Ｎ、１１０Ａ〜Ｎ、及び１１４Ａ〜Ｎと接続されている。一実施形態例では、制御モジュール１１６は、リセット・フリップフロップ１０４Ａ〜Ｎ、１０８Ａ〜Ｎ、及び１１２Ａ〜Ｎと接続されるＯＲゲート、並びにセット・リセット・フリップフロップ１０６Ａ〜Ｎ、１１０Ａ〜Ｎ、及び１１４Ａ〜Ｎと接続されるＡＮＤゲートを備えている。図１に示すように、リーク電流を低減するためのシステム１５０は、制御モジュール１１６、リセット・フリップフロップ１０４Ａ〜Ｎ、セット・リセット・フリップフロップ１０６Ａ〜Ｎ、及び組合せ論理回路１０２Ａを備えている。順序回路１００は、好適には、制御モジュール１１６及び、組合せ論理回路と接続される多段接続の入力フリップフロップを備えている。

順序回路１００のアクティブ・モード時に、入力１２０Ａ〜Ｎがリセット・フリップフロップ１０４Ａ〜Ｎにそれぞれ供給され、また、入力１２２Ａ〜Ｎは、セット・リセット・フリップフロップ１０６Ａ〜Ｎにそれぞれ供給される。入力１２０Ａ〜Ｎ及び入力１２２Ａ〜Ｎにより、リセット・フリップフロップ１０４Ａ〜Ｎ及びセット・リセット・フリップフロップ１０６Ａ〜Ｎは、組合せ論理回路１０２Ａを動作させる。組合せ論理回路１０２Ａの出力は、リセット・フリップフロップ１０８Ａ〜Ｎ及びセット・リセット・フリップフロップ１１０Ａ〜Ｎに記憶又は保持されて、組合せ論理回路１０２Ｂを動作させる。何段階かのフリップフロップ及び組合せ論理回路のコンビネーションを経た後に、出力１２４Ａ〜Ｎ及び１２６Ａ〜Ｎが生成される。

順序回路１００（又は、順序回路１００を備えるデバイス）のスタンバイ又はスリープ・モードがトリガされる（制御信号１１８の受信により）と、制御モジュール１１６は、リセット・フリップフロップ１０４Ａ〜Ｎ、１０８Ａ〜Ｎ、及び１１２Ａ〜Ｎをリセットし、セット・リセット・フリップフロップ１０６Ａ〜Ｎ、１１０Ａ〜Ｎ、及び１１４Ａ〜Ｎをセットする。順序回路１００のスタンバイ又はスリープ・モードがトリガされる場合、制御信号１１８（例：アクティブ・ローのスリープ信号）が、制御モジュール１１６によって受信され処理される。順序回路１００が再びアクティブになるときには、制御モジュール１１６はフリップフロップに対して、リセット及びセット信号を通信する。

本発明の一実施形態によれば、順序回路１００の設計時に以下のプロセスを用いることができる。順序回路１００を設計するために、合成、マッピング、及びタイミング・クローズされたネットリストが、論理合成ツールからの入力として採用される。組合せ論理回路１０２Ａ〜Ｎの全てに対して、最小リーク・ビット（ＭＬＢ）が、当業者に周知の入力ベクトル制御方法を用いて算出される。そして、結果として論理値「１」のＭＬＢをもたらす、順序回路１００のリセット・フリップフロップが、セット・リセット・フリップフロップ（セット・リセット・フリップフロップ１０６Ａ〜Ｎ、１１０Ａ〜Ｎ、及び１１４Ａ〜Ｎ）に置き換えられる。リセット・フリップフロップをセット・リセット・フリップフロップ１０６Ａ〜Ｎ、１１０Ａ〜Ｎ、及び１１４Ａ〜Ｎに置き換えるために、リセット・フリップフロップは、合成プロセス前にアクティブ・ローのリセットを有しているものとする。

次に、論理値「０」のＭＬＢを有するリセット・フリップフロップ（リセット・フリップフロップ１０４Ａ〜Ｎ、１０８Ａ〜Ｎ、及び１１２Ａ〜Ｎ）のリセット・ピンが、アクティブ・ローのスリープ信号に論理的に接続される。ここで、セット・リセット・フリップフロップ１０６Ａ〜Ｎ、１１０Ａ〜Ｎ、及び１１４Ａ〜Ｎのリセット・ピンの接続に変更はない。すなわち、セット・リセット・フリップフロップ１０６Ａ〜Ｎ、１１０Ａ〜Ｎ、及び１１４Ａ〜Ｎのリセット・ピンは、リセット信号に接続されている。さらに、セット・リセット・フリップフロップ１０６Ａ〜Ｎ、１１０Ａ〜Ｎ、及び１１４Ａ〜Ｎのセット・ピンは共通接続されており、順序回路１００がスタンバイ・モードに入った時に、反転したスリープ信号がこれらセット・ピンに供給される。

そして、静的タイミング解析（ＳＴＡ）が修正されたネットリストに対して実行される。セット・リセット・フリップフロップ１０６Ａ〜Ｎ、１１０Ａ〜Ｎ、及び１１４Ａ〜Ｎの挿入によって、なんらかの違反が生じた場合は、セット・リセット・フリップフロップ１０６Ａ〜Ｎ、１１０Ａ〜Ｎ、及び１１４Ａ〜Ｎは、等価なリセット・フリップフロップで置き換えられる。ＳＴＡを実行した後、順序回路１００の設計を完成するために、修正されたネットリストが物理的設計ツールに供給される。これで最終的に、図１に示される順序回路１００が形成される。

図２Ａは、本発明の一実施形態による図１におけるシステム１５０の回路例２００を示している。図示のように、回路２００は、組合せ論理回路２０２、非同期リセット・フリップフロップ２０４Ａ〜Ｎ、及び非同期セット・リセット・フリップフロップ２０６Ａ〜Ｎを備えている。回路２００はさらに、ＯＲゲート２０８及びＡＮＤゲート２１０を備えている。ＯＲゲート２０８及びＡＮＤゲート２１０はともに、制御モジュール１１６を構成している。

図２Ａでは、非同期リセット・フリップフロップ２０４Ａ〜Ｎ及び非同期セット・リセット・フリップフロップ２０６Ａ〜Ｎは、組合せ論理回路２０２と接続されている。ＯＲゲート２０８の出力は、非同期セット・リセット・フリップフロップ２０６Ａ〜Ｎと接続されている。さらに、ＯＲゲート２０８は、第１の入力ノード２１４及び第２の入力ノード２１６を備えており、第１の入力ノード２１４はセット信号２１８を受信し、第２の入力ノード２１６はスリープ信号２２０を受信する。ＡＮＤゲート２１０の出力は、非同期リセット・フリップフロップ２０４Ａ〜Ｎと接続される。さらに、ＡＮＤゲート２１０は第１の入力端子２２２及び第２の入力端子２２４を備えており、第１の入力端子２２２はスリープ信号２２０を受信し、第２の入力端子２２４はリセット信号２２６を受信する。

図示のように、非同期リセット・フリップフロップ２０４Ａ〜Ｎ及び非同期セット・リセット・フリップフロップ２０６Ａ〜Ｎは、入力２２８を受信する。アクティブ・モードにおいては、非同期リセット・フリップフロップ２０４Ａ〜Ｎ及び非同期セット・リセット・フリップフロップ２０６Ａ〜Ｎは、組合せ論理回路２０２に対して入力２２８を供給し、これにより、出力２３０は、順序回路１００の後段に入力として供給される。スタンバイ・モードで動作時には、非同期リセット・フリップフロップ２０４Ａ〜Ｎ及び非同期セット・リセット・フリップフロップ２０６Ａ〜Ｎは、最小リーク・ビット２１２（０又は１）を組合せ論理回路２０２に供給する。最小リーク・ビット２１２は、好適には、入力ベクトル制御方法を用いて取得される。また、最小リーク・ビット２１２は、スタンバイ・モードで動作時に、組合せ論理回路２０２を介して最小のリーク電流が生じるように、使用される。

図２Ｂは、図２Ａに示した回路２００の動作を説明するための表２５０を示している。表２５０は、３タイプの信号２５２及び２タイプの動作モード２５４を示している。表２５０に示されるように、スタンバイ・モード２５６に入るように回路２００がトリガされると、ＯＲゲート２０８は、第２の入力ノード２１６を介するアクティブ・ロー・スリープ信号（論理値「０」）を反転し論理処理する。これにより、ＯＲゲート２０８の出力は非同期セット・リセット・フリップフロップ２０６Ａ〜Ｎをセットする。その結果として、非同期セット・リセット・フリップフロップ２０６Ａ〜Ｎが、最小リーク・ビット２１２（値「１」の）を組合せ論理回路２０２に供給するので、組合せ論理回路２０２を介したリーク電流は最小限になる。

ＡＮＤゲート２１０は、第１の入力端子２２２へのアクティブ・ロー・スリープ信号２２０（論理値「０」）を論理処理し、その出力により非同期リセット・フリップフロップ２０４Ａ〜Ｎをリセットする。これにより、非同期リセット・フリップフロップ２０４Ａ〜Ｎが、最低リーク・ビット２１２（値「０」の）を組合せ論理回路２０２に供給するので、組合せ論理回路２０２を介したリーク電流は最小限になる。

アクティブ・モード２５８をトリガする場合、ＯＲゲート２０８は第１の入力ノード２１４からのセット信号２１８及び第２の入力ノード２１６からの高論理レベルのスリープ信号２２０（論理値「１」）を論理処理する。これによりＯＲゲート２０８は、セット信号２１８を非同期セット・リセット・フリップフロップ２０６Ａ〜Ｎへ通過させる。また、ＡＮＤゲート２１０は、第１の入力端子２２２からの高論理レベルのスリープ信号２２０（論理値「１」）及び第２の入力端子２２４からのリセット信号２２６を論理処理する。これにより、ＡＮＤゲート２１０は、リセット信号２２６を非同期リセット・フリップフロップ２０４Ａ〜Ｎに通過させることができる。このように、ＯＲゲート２０８及びＡＮＤゲート２１０を含む制御モジュールは、セット信号２１８及びリセット信号２２６をフリップフロップに伝達するので、アクティブ・モード２５８の場合には透過的であると言うことができる。回路２００のアクティブ・モード２５８がトリガされており、且つセット信号２１８及びリセット信号２２６が存在しない場合は、非同期リセット・フリップフロップ２０４Ａ〜Ｎ及び非同期セット・リセット・フリップフロップ２０６Ａ〜Ｎは、入力２２８を組合せ論理回路２０２に提供する。その結果、組合せ論理回路２０２は、出力２３０を生成して順序回路１００の後段に供給する。

図３Ａは、本発明の一実施形態による、図１に示したシステム１５０の回路３００の一例を示す。図示のように、回路３００は、組合せ論理回路３０２、同期リセット・フリップフロップ３０４Ａ〜Ｎ、及び同期セット・リセット・フリップフロップ３０６Ａ〜Ｎを備えている。回路３００はまた、ＯＲゲート３０８及びＡＮＤゲート３１０も備えている。ＯＲゲート３０８及びＡＮＤゲート３１０はともに、図１の制御モジュール１１６を構成している。

図３Ａでは、同期リセット・フリップフロップ３０４Ａ〜Ｎ及び同期セット・リセット・フリップフロップ３０６Ａ〜Ｎは、組合せ論理回路３０２に接続される。ＯＲゲート３０８の出力は、同期セット・リセット・フリップフロップ３０６Ａ〜Ｎに接続される。さらに、ＯＲゲート３０８は第１の入力ノード３１４及び第２の入力ノード３１６を備えており、第１の入力ノード３１４はセット信号３１８を受信し、第２の入力ノード３１６はスリープ信号３２０を受信する。ＡＮＤゲート３１０の出力は、同期リセット・フリップフロップ３０４Ａ〜Ｎと接続される。また、ＡＮＤゲート３１０は第１の入力端子３２２及び第２の入力端子３２４を備えており、第１の入力端子３２２はスリープ信号３２０を受信し、第２の入力端子３２４はリセット信号３２６を受信する。

図示のように、同期リセット・フリップフロップ３０４Ａ〜Ｎ及び同期セット・リセット・フリップフロップ３０６Ａ〜Ｎは、入力３２８を受信し。アクティブ・モード時には、同期リセット・フリップフロップ３０４Ａ〜Ｎ及び同期セット・リセット・フリップフロップ３０６Ａ〜Ｎは、組合せ論理回路３０２に対して入力３２８を供給し、それにより出力３３０が生成される。該出力３３０は、順序回路１００の後段に入力として供給される。スタンバイ・モードがトリガされる場合、同期リセット・フリップフロップ３０４Ａ〜Ｎ及び同期セット・リセット・フリップフロップ３０６Ａ〜Ｎは、最小リーク・ビット３１２（０又は１）を組合せ論理回路３０２に供給する。最小リーク・ビット３１２は、入力ベクトル制御方法を用いて取得される。また、最小リーク・ビット３１２は、動作のスタンバイ・モード時に、組合せ論理回路３０２を介して最小リーク電流を提供するために使用される。

図３Ｂは、一実施形態による図３Ａの回路３００の動作を説明するための表３５０を示している。表３５０は、３タイプの信号３５２及び２タイプの動作モード３５４を示している。表３５０に示されるように、スタンバイ・モード３５６及びアクティブ・モード３５８における回路３００の動作は、表２５０で示した回路２００の動作と同じであるので、省略する。

図４は、一実施形態による図１の順序回路１００を有するデバイス４００を示している。図４に示されたデバイス４００は、ラップトップ、携帯機器、ワークステーション、サーバ、デスクトップ等の、順序回路１００を採用している任意の電子デバイスである。図示のように、デバイス４００は、制御モジュール１１６（図１に図示）を備えた順序回路１００及び電力管理ユニット４０２を備えている。電力管理ユニット４０２は、制御モジュール１１６と接続される。一実装例では、電力管理ユニット４０２は、デバイス４００のスタンバイ・モードがトリガされるとき、スリープ信号４０４（アクティブ・ロー・スリープ信号）を生成する。さらに電力管理ユニット４０２は、スリープ信号４０４を制御モジュール１１６に転送する。上述のように、制御モジュール１１６は、スリープ信号４０４を受信すると、リセット・フリップフロップ１０４Ａ〜Ｎ、１０８Ａ〜Ｎ、及び１１２Ａ〜Ｎをリセットし、セット・リセット・フリップフロップ１０６Ａ〜Ｎ、１１０Ａ〜Ｎ、及び１１４Ａ〜Ｎをセットするので、組合せ論理回路１０２Ａ〜Ｎを介したリーク電流は最小となる。

さまざまな実施形態において、図１〜図４に記載されたシステム及びデバイスは、順序回路に相当な数の部品（マルチプレクサ、論理ゲート等）を追加することなく、ＭＬＢに基づくリセット及びセット・リセット・フリップフロップを実装することによって、順序回路におけるリーク電流を低減することができる。また、該システム及びデバイスは、ＭＬＢをメモリに記憶させる必要がない。さらに、システム及びデバイスは、順序回路がスタンバイ・モードに入った直後にクロックを遮断することにより、動的電力を大幅に節約可能である。

本発明の実施形態を特定の例に関して記載したが、多岐にわたる実施形態のより広義での技術思想及び範囲を逸脱しないで、多くの修正及び変更が可能であるのは明らかであろう。例えば、本明細書に記載された多様なデバイス、モジュール、アナライザ、ジェネレータ等は、ハードウェア回路（例えば、相補型金属酸化膜半導体（ＣＭＯＳ）ベースの論理回路）、ファームウェア、ソフト及び／又は任意の組合せのハードウェア、ファームウェア、及び／又はソフトウェア（例えば、機械読み取り可能媒体に記憶されている）を用いて、動作が可能となる。例えば、多様な電気的構造及び方法が、トランジスタ、論理ゲート、及び電気回路（例えば、特定用途向集積回路（ＡＳＩＣ））を用いて実現可能である。

Claims (20)

1. 順序回路におけるリーク電流を低減するためのシステムであって、
   組合せ論理回路と、
   該組合せ論理回路と接続された少なくとも１つのリセット・フリップフロップと、
   組合せ論理回路と接続された少なくとも１つのセット・リセット・フリップフロップと、
   リセット・フリップフロップ及びセット・リセット・フリップフロップと接続され、順序回路のスタンバイ・モードがトリガされるときに、リセット・フリップフロップをリセットし、セット・リセット・フリップフロップをセットするよう制御する制御モジュールと
   を備えることを特徴とするシステム。
2. 請求項１記載のシステムにおいて、リセット・フリップフロップは、少なくとも１つの非同期リセット・フリップフロップであり、セット・リセット・フリップフロップは、少なくとも１つの非同期セット・リセット・フリップフロップであることを特徴とするシステム。
3. 請求項１記載のシステムにおいて、リセット・フリップフロップは、同期リセット・フリップフロップであり、セット・リセット・フリップフロップは少なくとも１つの同期セット・リセット・フリップフロップであることを特徴とするシステム。
4. 請求項１記載のシステムにおいて、リセット・フリップフロップ及びセット・リセット・フリップフロップは、スタンバイ・モードのときに、組合せ回路に対して最小リーク・ビットを供給するよう構成されることを特徴とするシステム。
5. 請求項４記載のシステムにおいて、最小リーク・ビットは、組合せ論理回路を介して流れるリーク電流を最小化するために用いられることを特徴とするシステム。
6. 請求項４記載のシステムにおいて、最小リーク・ビットは、入力ベクトル制御方法を用いて取得されることを特徴とするシステム。
7. 請求項１記載のシステムにおいて、制御モジュールは、
   セット・リセット・フリップフロップと接続されたＯＲゲートと、
   リセット・フリップフロップと接続されたＡＮＤゲートと
   を備えることを特徴とするシステム。
8. 請求項７記載のシステムにおいて、ＯＲゲートは、順序回路のスタンバイ・モードがトリガされるときに、受信したアクティブ・ロー・スリープ信号に基づいて、少なくとも１つのセット・リセット・フリップフロップをセットするよう接続されていることを特徴とするシステム。
9. 請求項８記載のシステムにおいて、ＯＲゲートは、第１の入力ノード及び第２の入力ノードを備え、第２入力ノードからのアクティブ・ロー・スリープ信号を反転し論理処理することを特徴とするシステム。
10. 請求項９記載のシステムにおいて、ＯＲゲートは、順序回路のアクティブ・モードがトリガされるときに、第２入力ノードからの高レベルのハイ・スリープ信号を反転し論理処理することを特徴とするシステム。
11. 請求項７記載のシステムにおいて、ＡＮＤゲートは、順序回路のスタンバイ・モードがトリガされるときに、受信したアクティブ・ロー・スリープ信号に基づいて、リセット・フリップフロップをリセットするよう接続されていることを特徴とするシステム。
12. 請求項１１記載のシステムにおいて、ＡＮＤゲートは、第１の入力端子及び第２の入力端子を備え、第１入力端子からのアクティブ・ロー・スリープ信号を論理処理することを特徴とするシステム。
13. 請求項１２記載のシステムにおいて、ＡＮＤゲートは、順序回路のアクティブ・モードがトリガされるときに、第１入力端子からの高レベルのハイ・スリープ信号を論理処理することを特徴とするシステム。
14. 順序回路であって、
    複数の組合せ論理回路と、
    複数の組合せ論理回路のそれぞれと接続された少なくとも１つのリセット・フリップフロップと、
    複数の組合せ論理回路のそれぞれと接続された少なくとも１つのセット・リセット・フリップフロップと、
    リセット・フリップフロップ及びセット・リセット・フリップフロップと接続され、順序回路のスタンバイ・モードがトリガされるときに、リセット・フリップフロップをリセットし、セット・リセット・フリップフロップをセットするよう制御する制御モジュールと
    を備えることを特徴とする順序回路。
15. 請求項１４記載の順序回路において、リセット・フリップフロップ及びセット・リセット・フリップフロップのそれぞれが、Ｄ型フリップフロップであることを特徴とする順序回路。
16. 請求項１４記載の順序回路において、リセット・フリップフロップは少なくとも１つの非同期リセット・フリップフロップであり、セット・リセット・フリップフロップは少なくとも１つの非同期セット・リセット・フリップフロップであることを特徴とする順序回路。
17. 請求項１４記載の順序回路において、リセット・フリップフロップは少なくとも１つの同期リセット・フリップフロップであり、セット・リセット・フリップフロップは少なくとも１つの同期セット・リセット・フリップフロップであることを特徴とする順序回路。
18. 請求項１４記載の順序回路において、制御モジュールは、
    セット・リセット・フリップフロップと接続されたＯＲゲートと、
    リセット・フリップフロップと接続されたＡＮＤゲートと
    を備えることを特徴とする順序回路。
19. 順序回路を備えるデバイスであって、該順序回路は、
    複数の組合せ論理回路と、
    複数の組合せ論理回路のそれぞれと接続された少なくとも１つのリセット・フリップフロップと、
    複数の組合せ論理回路のそれぞれと接続された少なくとも１つのセット・リセット・フリップフロップと、
    リセット・フリップフロップ及びセット・リセット・フリップフロップと接続され、順序回路のスタンバイ・モードがトリガされるときに、リセット・フリップフロップをリセットし、セット・リセット・フリップフロップをセットするよう制御する制御モジュールと
    を備えることを特徴とするデバイス。
20. 請求項１９記載のデバイスにおいて、該デバイスはさらに、制御モジュールと接続された電力管理ユニットであって、順序回路のスタンバイ・モードがトリガされるときに、制御モジュールにスリープ信号を転送する電力管理ユニットを備えていることを特徴とするデバイス。

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