TW201123731A - Leakage current reduction in a sequential circuit - Google Patents

Description

201123731 六、發明說明： 【發明所屬之技術領域】 本發明的實施例與電子學的領域有關。更明確來說， 本發明的實施例是與電子裝置及系統的電源管理有關。 【先前技術】 漏電流可爲裝置之半導體特性所導致，從處於關閉狀 態之裝置漏出的小電流。舉例來說，由於不斷努力縮小裝 置的尺寸’隨著構成CMOS電路之電晶體的臨限電壓、通 道長度、和閘極氧化物厚度持續縮減，深次微米型的高漏 電流逐漸成爲裝置中之互補金氧半導體（CMOS)電路的 功率消耗之主因。 裝置中可能有三個主要的漏電流來源，亦即次臨限漏 電流、閘極漏電流、以及逆向偏壓接面漏電流。次臨限漏 電流可由電流從作用於弱反轉區的電晶體之汲極流至源極 所導致。閘極漏電流可由閘極氧化物穿隧和熱載子注入所 造成之電流從電晶體的閘極流經氧化物至基板所導致。逆 向偏壓接面漏電流可由電流從電晶體之源極或汲極流經逆 向偏壓二極體至基板所導致。隨著電晶體縮小，各漏電流 來源皆可能因此提高，從而導致總漏電流增加。 電路中的漏電流大小可取決於施加於其主輸入的輸入 向量。另外，對電路之邏輯閘的不同輸入組合之間的漏電 流率可高至10。輸入向量控制法是一種用以減少漏電流 的技術。舉例來說，在設計包括連接至組合邏輯電路的多 -5- 201123731 級之正反器的循序電路時，可在循序電路的設計階段算出 用以減少組合邏輯電路之漏電流或漏電源消耗的最小漏電 流位元（MLB )，並在循序電路的製造階段加以實行。接 著在循序電路的待命模式期間將MLB用於組合邏輯電路 ，以減少漏電流》 該實施方式可藉由對循序電路添加多工器來達成，使 得在循序電路的動作模式期間，對正反器的輸入可被饋送 至組合邏輯電路。相反地，在循序電路的待命模式期間， 可使用多工器將MLB饋送至組合邏輯電路。雖然可依照 此方法來減少經過組合邏輯電路的漏電流，但增加多工器 可能會消耗使用循序電路之裝置的大量空間及/或導致可 觀的額外時序。或是，可對該裝置提供記憶體來儲存 MLB，使得組合邏輯電路可在待命模式期間取得MLB。 雖然此方法在減少額外面積方面會比採用多工器的方法有 效，但記憶體可能會消耗不少功率來保存並將MLB移至 組合邏輯電路。 容 內 明 發 在此提出一種用於減少循序電路中之漏電流的系統。 根據本發明的一形態，該系統包括：組合邏輯電路、耦合 至該組合邏輯電路的一或多個重置正反器、以及耦合至該 組合邏輯電路的一或多個設定-重置正反器。該系統更包 括控制模組，該控制模組耦合至該等重置正反器和該等設 定正反器’且被組態成當該循序電路的待命模式被觸發時 -6- 201123731 ，重置該等重置正反器，並設定該等設定-重置正反器° 根據本發明的另一形態，一循序電路包括：多個組合 邏輯電路；耦合至該等組合邏輯電路之每一者的一或多個 重置正反器；以及耦合至該等組合邏輯電路之每一者的一 或多個設定-重置正反器。該循序電路亦包括控制模組’ 該控制模組耦合至該等重置正反器和該等設定-重置正反 器，且被組態成當該循序電路的待命模式被觸發時，重置 該等重置正反器，並設定該等設定-重置正反器。 根據本發明的又一形態，一裝置包括循序電路，且該 循序電路包括：多個組合邏輯電路：耦合至該等組合邏輯 電路之每一者的一或多個重置正反器；以及耦合至該等組 合邏輯電路之每一者的一或多個設定-重置正反器。該循 序電路亦包括控制模組，該控制模組耦合至該等重置正反 器和該等設定-重置正反器，且被組態成當該循序電路的 待命模式被觸發時，重置該等重置正反器，並設定該等設 定-重置正反器。該裝置更包括耦合至該控制模組的電源 管理單元，以在該循序電路的待命模式被觸發時，轉送休 眠信號。 在此所述之系統和裝置可以任何方式加以實行來達成 各種形態，且其他特徵將可由附圖及以下詳細說明所瞭解 【實施方式】 在此提出用以減少循序電路中之漏電流的系統和裝置 201123731 。在以下發明實施例的詳細說明中，係參照構成本說明書 的一部份之附圖’且其中以圖解方式顯示可實行本發明的 特定實施例。這些實施例是以詳盡的方式加以描述，以使 熟習該項技藝者得以實行本發明，且應了解可使用其他的 實施方式’並且可在不偏離本發明之範圍下進行變更。因 此’以下詳細說明不應具有限制性，且本發明之範圍僅由 所附申請專利範圍所界定。 第1圖根據一實施例來說明具有用以減少漏電流的系 統150之範例循序電路1〇〇。具體來說，第1圖係說明管 線式之循序電路。循序電路100包括複數個組合邏輯電路 102A-N、複數個重置正反器104A-N、 108A-N和112A-N 、以及複數個設定-重置正反器106A-N、110A-N和114A-N。循序電路1 0 0亦包括控制模組1 1 6。 組合邏輯電路102 A-N可爲組合複數個邏輯閘（例如 :AND、OR、NAND、NOR等）所形成的電路，且這些電 路被組態成對接收自耦合至組合邏輯電路1〇2Α-Ν的正反 器之輸入1 2 0 A - N和1 2 2 A - N執行布林代數。在一範例實 施方式中，重置正反器104A-N、108A-N和112A-N以及 設定-重置正反器106A-N、110A-N和114A-N可爲D型正 反器。另外，重置正反器104A-N、108A-N和112A-N以 及設定-重置正反器106A-N、110A-N和114A-N可爲非同 步或同步型。 如圖所示，重置正反器1 04 A_N和設定-重置正反器 106A-N被耦合至組合邏輯電路102A。另外’重置正反器 201123731 108A-N和設定·重置正反器110A-N被耦合至組合邏輯電 路102A和組合邏輯電路102B。可以注意到的是，循序電 路100中的兩相鄰組合邏輯電路是經由重置正反器和設 定-重置正反器所連接。另外，如圖所示，組合邏輯電路 102N被耦合至重置正反器112A-N和設定-重置正反器 1 14A-N。 控制模組116被耦合至重置正反器1〇4Α-Ν、108Α-Ν 和112A-N以及設定-重置正反器106A-N、110A-N和 1 1 4A-N。在一範例實施例中，控制模組1 1 6包括耦合至 重置正反器104A-N、108A-N和112A-N的OR閘，以及 耦合至設定-重置正反器104A-N、108A-N和112A-N的 AND閘。可以從第1圖看出，控制模組1 1 6、重置正反器 104A-N、設定-重置正反器106A-N和組合邏輯電路102A 形成用以減少漏電流的系統1 5 0。應理解的是，循序電路 1 〇〇可包括控制模組1 1 6和耦合至組合邏輯電路的多級之 輸入正反器。 在循序電路100的動作模式期間，輸入120A_N分別 被饋送至重置正反器104A-N。此外，輸入122A-N分別 被饋送至設定-重置正反器106A-N。使用輸入120A-N和 122A-N，使重置正反器104A-N和設定-重置正反器106A-N驅動組合邏輯電路1 02 A。組合邏輯電路1 02 A的輸出被 儲存或保持在重置正反器108A-N和設定-重置正反器 110A-N中，以驅動組合邏輯電路102B。在通過數級之正 反器和組合邏輯電路的組合之後，產生輸出124 A-N和 201123731 126A-N 。 當循序電路100(例如：或是包含循序電路100之裝 置）的待命或休眠模式被觸發時（例如：在接收到控制信 號1 1 8時）’控制模組1 1 6被組態成重置該等重置正反器 104A-N、108A-N和112A-N，並設定該等設定-重置正反 器106A-N、110A-N和114A-N。當循序電路1〇〇的待命 或休眠模式被觸發時，可由控制模組1 1 6接收並處理控制 信號1 1 8 (例如：低態動作休眠信號）。當循序電路1 00 再次動作時’可無視控制模組1 1 6並將重置和設定信號傳 遞至該等正反器。 根據本發明的一實施例，在設計循序電路100時可使 用以下程序。爲了設計循序電路100，將合成、對映且時 序封閉之網表（net list)當作來自邏輯合成工具之輸入。 對所有的組合邏輯電路102 A-N而言，最小漏電流位元（ M LB )是使用熟習該項技藝者所熟知的輸入向量控制法來 加以計算。接著，以設定-重置正反器（例如：設定-重置 正反器106Α-Ν、110Α-Ν和114Α-Ν)取代循序電路1〇〇 中之導致具有邏輯値「1」之MLB的重置正反器。爲了以 設定-重置正反器106Α-Ν、110Α-Ν和114Α-Ν取代該等重 置正反器，係假設該等重置正反器在合成程序之前具有低 態動作重置。 接著，具有邏輯値「〇」之MLB的重置正反器（例如 :重置正反器104Α-Ν、108Α-Ν和112Α-Ν)之重置接腳 被邏輯連接至低態動作休眠信號。可以注意到的是，設 -10 - 201123731 定-重置正反器106A-N、110A-N和114A-N之重置接腳的 連接保持不變。換言之’設定-重置正反器106A-N、 1 10A-N和1 14A-N的重置接腳被連接至重置信號。另外 ，將設定-重置正反器106A-N、110A-N和114A-N的設定 接腳連接在一起，使得當循序電路100進入待命模式時， 可將反向之休眠信號饋送至該等設定接腳。 接著，在修改之網表上執行靜態時序分析（STA )。 可以注意到的是，若產生任何由插入設定-重置正反器 106A-N、110A-N和1MA-N所導致之干擾，則以等·效之 重置正反器取代設定-重置正反器106A-N、110A-N和 1 14A-N。在執行STA時，將修改之網表送至實體設計工 具，以完成循序電路1 〇〇的設計。最後，得到如第1圖所 示的循序電路1 〇 〇。 第2A圖根據一實施例來說明第丨圖中之系統15〇的 範例電路200。如圖所示，電路200包括組合邏輯電路 202、非同步重置正反器204A-N和非同步設定-重置正反 器206A-N。電路200亦包括0R閘208和AND閘210。 應理解的是’ OR閘208和AND閘21 0共同組成第1圖的 控制模組1 1 6。 第2A圖中’非同步重置正反器204A-N和非同步設 定·重置正反器206A-N被耦合至組合邏輯電路202 » OR 閘208的輸出被耦合至非同步設定-重置正反器206A-N。 另外’ OR閘2 0 8包括第—輸入節點2〗4和第二輸入節點 2 1 6，其中第一輸入節點2 1 4被組態成接收設定信號2 1 8 -11 - 201123731 ，而第二輸入節點2 1 6被組態成接收休眠信號2 2 0。AN D 閘210的輸出被耦合至非同步重置正反器204A-N。另外 ’ AND閘210包括第一輸入端222和第二輸入端224，其 中第一輸入端222被組態成接收休眠信號220，而第二輸 入端224被組態成接收重置信號226。 如圖所示，非同步重置正反器204 A-N和非同步設定-重置正反器206A-N被組態成接收輸入228。在動作模式 期間’非同步重置正反器2〇4A-N和非同步設定-重置正反 器206A-N將輸入228饋送至組合邏輯電路2 02，以產生 輸出230。接著，輸出230被當作輸入饋送至循序電路 1 〇〇的後續級。在操作的待命模式期間，非同步重置正反 器204A-N和非同步設定-重置正反器206A_n將最小漏電 位元2 1 2 (例如：〇或1 )饋送至組合邏輯電路2〇2。應理 解的是’最小漏電位元212是使用輸入向量控制法所獲得 。亦應理解到’最小漏電位元2 1 2是用以在操作的待命模 式期間提供經過組合邏輯電路202的最小漏電流。 第2B圖根據一實施例來說明範例表250，其說明第 2A圖中之電路200的操作。表2 50說明三種信號2 52和 兩種操作模式254。如表250所述，當電路200被觸發而 進入待叩模式2 5 6時，0 R閘2 〇 8被組態成反轉並處理經 過第一輸入節點2 1 6的低態動作休眠信號（例如：具有邏 輯値「〇」）。據此，OR閘208設定非同步設定-重置正 反器206A-N。因此，非同步設定-重置正反器2〇6A_N將 最小漏電流位元2 1 2 (例如：具有値「1」）饋送至組合 -12- 201123731 邏輯電路202 ’使得經過組合邏輯電路202的漏電流爲最 小値。 此外’ AND閘210被組態成處理經過第一輸入端222 的低態動作休眠信號220 (例如：具有邏輯値「0」）， 以重置非同步重置正反器204A-N。這導致非同步重置正 反器2(HA-N將最小漏電流位元212 (例如：具有値「0」 )饋送至組合邏輯電路202，使得經過組合邏輯電路202 的漏電流爲最小値。 當動作模式2 5 8被觸發時，0 R閘2 0 8被組態成處理· 經過第一輸入節點2 1 4的設定信號2 1 8，並處理經過第二 輸入節點2 1 6的高態休眠信號220 (例如：具有邏輯値「 1」）。據此，OR閘208將設定信號218傳遞至非同步設 定-重置正反器206A-N。此外，AND閘2 1 0被組態成處理 經過第一輸入端222的高態休眠信號220 (例如：具有邏 輯値「1」），並處理經過第二輸入端224的重置信號 226。據此，AND閘210將重置信號226傳遞至非同步重 置正反器204A-N。也就是說，包括OR閘208和AND閘 2 10的控制模組在動作模式25 8期間會變成可被無視，因 其將設定信號2 1 8和重置信號226傳遞至該等正反器。因 此，當電路200的動作模式2 5 8被觸發且未出現設定信號 218和重置信號226時，非同步重置正反器204A-N和非 同步設定-重置正反器206A-N將輸入228饋送至組合邏輯 電路202。因此，組合邏輯電路202產生將被提供至循序 電路100的後續級之輸出230。 -13- 201123731 第3 A圖根據一實施例來說明第1圖中之系統1 5 0的 範例電路3 0 0。如圖所示，電路3 0 0包括：組合邏輯電路 3 02、同步重置正反器3 04Α-Ν和同步設定-重置正反器 306Α-Ν。電路300亦包括OR閘308和AND閘310。應 理解的是’ OR閘3 08和AND閘3 1 0共同組成第1圖的控 制模組1 1 6。 第3A圖中，同步重置正反器3 04A-N和同步設定-重 置正反器306A-N被耦合至組合邏輯電路302。OR閘308 的輸出被耦合至同步設定-重置正反器306A-N。另外，OR 閘308包括第一輸入節點314和第二輸入節點316，其中 第一輸入節點3 1 4被組態成接收設定信號3 1 8，而第二輸 入節點3 1 6被組態成接收休眠信號3 20。AND閘3 1 0的輸 出被耦合至同步重置正反器3 04 A-N。另外，AND閘3 10 包括第一輸入端322和第二輸入端3 24，其中第一輸入端 3 22被組態成接收休眠信號320，而第二輸入端324被組 態成接收重置信號3 26 » 如圖所示，同步重置正反器304A-N和同步設定-重置 正反器3 0 6 A - N被組態成接收輸入3 2 8。在動作模式期間 ’同步重置正反器3〇4A-N和同步設定-重置正反器306A-N將輸入328饋送至組合邏輯電路3 02，以產生輸出330 。輸出330接著被當作輸入饋送至循序電路100的後續級 。當待命模式被觸發時，同步重置正反器3 04 A-N和同步 設定-重置正反器3 06A-N將最小漏電流位元3 12 (例如： 〇或1 )饋送至組合邏輯電路3 02。應理解的是，最小漏 -14- 201123731 電位元3 1 2是使用輸入向量控制法所獲得。亦應理解到， 最小漏電位元3 1 2是用以在操作的待命模式期間提供經過 組合邏輯電路3 02的最小漏電流。 第3 B圖根據一實施例來說明範例表3 5 0，其說明第 3A圖中之電路300的操作。表350說明三種信號352和 兩種操作模式354。表3 50中所述之電路300的待命模式 3 56和動作模式3 5 8期間之電路3 00的操作和表25 0中所 述之電路200的操作相同，因此省略其說明。 第4圖根據一實施例來說明具有第1圖之循序電路 100的範例裝置400。如第4圖中所闡述之裝置400可爲 任何採用循序電路1 〇〇的電子裝置，例如：膝上型電腦、 行動裝置、工作站、伺服器、桌上型電腦等。如圖所示， 裝置400包括具有控制模組1 1 6的循序電路1 00 (例如： 如第1圖所示）和電源管理單元402。電源管理單元402 被耦合至控制模組1 1 6。在一範例實施方式中，當裝置 400的待命模式被觸發時，電源管理單元402產生休眠信 號404 (例如：低態動作休眠信號）。另外，電源管理單 元402將休眠信號404轉送至控制模組1 1 6。如上所述， 在接收到休眠信號404時，控制模組1 1 6重置該等重置正 反器104A-N、108A-N和112A-N，並設定該等設定-重置 正反器106A-N、1 10A-N和1 14A-N，使得經過組合邏輯 電路102A-N的漏電流爲最小。 在各種實施例中，第1~4圖中所述之系統和裝置可根 據MLB，藉由採用重置和設定-重置正反器來幫助減少循 -15- 201123731 序電路中的漏電流，而不需在循序電路中採用大量的額外 元件（例如：多工器、邏輯閘等等）。此外，該等系統和 裝置可消除將MLB儲存於記憶體中的需求。另外，該等 系統和裝置可允許在循序電路進入待命模式後，立即切斷 時脈，從而節省大量的動態電源。 雖然已參照特定範例實施例來說明這些實施例，但顯 然可在不偏離各種實施例的廣義精神及範圍下，對這些實 施例進行各種修改及變更。舉例來說，在此所述之各種裝 置、模組、分析器、產生器等’可使用硬體電路（例如： 以互補金氧半導體（CMOS )爲基礎的邏輯電路）、韌體 、軟體及/或任何硬體、韌體及/或軟體（例如：收錄於 機器可讀取之媒體中）之組合來加以啓動和操作。舉例來 說，各種電氣結構和方法可使用電晶體、邏輯閘、和電氣 電路（例如：特定應用積體電路（ASIC ))來加以體現 【圖式簡單說明】 在此係參照圖式來描述各較佳實施例，其中： 第1圖根據一實施例來說明具有用以減少漏電流的系 統之範例循序電路； 第2A圖根據一實施例來說明第1圖中之系統的範例 電路； 第2 B圖根據一實施例來說明一範例表，該範例表說 明第2A圖中之電路的操作 -16- 201123731 第3A圖根據一實施例來說明第1圖中之系統的另一 範例電路； 第3B圖根據一實施例來說明一範例表，該範例表說 明第3A圖中之電路的操作； 第4圖根據一實施例來說明具有第1圖之循序電路的 範例裝置； 此處所述之圖式僅用於說明，且不應以任何方式限制 本揭示之範圍。 【主要元件符號說明】 100 :循序電路 102A-N :組合邏輯電路 104A-N :重置正反器 106A-N:設定-重置正反器 108A-N :重置正反器 1 10A-N :設定-重置正反器 1 12A-N :重置正反器 1 14A-N :設定-重置正反器 Π 6 :控制模組 1 1 8 :控制信號 120A-N 、 122A-N :輸入 124A-N、126A-N :輸出 1 50 :用以減少漏電流的系統 200、 300 ：電路 -17- 201123731 202、302:組合邏輯電路 204A-N:非同步重置正反器 206A-N:非同步設定-重置正反器 2 08、3 08 ： OR 閘 2 1 0、3 1 0 : A N D 間 2 1 2、3 1 2 :最小漏電流位兀 214、314:第一輸入節點 216、316:第二輸入節點 2 1 8、3 1 8 :設定信號 2 2 0、3 2 0 :休眠信號 222、3 22 :第一輸入端 224、324:第二輸入端 226、326:重置信號 228 、 328 :輸入 230 、 330 ：輸出 3 04A-N :同步重置正反器 3 06A-N:同步設定-重置正反器 400 :裝置 402 :電源管理單元 404 :休眠信號 -18 -

Claims (1)

1. 201123731 七、申請專利範圍： 1. 一種用於減少循序電路中之漏電流的系統，包含 組合邏輯電路； 至少一重置正反器，耦合至該組合邏輯電路； 至少一設定-重置正反器，耦合至該組合邏輯電路； 以及 控制模組，耦合至該至少一重置正反器和該至少一設 定-重置正反器，且被組態成當該循序電路的待命模式被 觸發時，重置該至少一重置正反器，並設定該至少一設 定-重置正反器。 2 .如申請專利範圍第1項之系統，其中該至少一重 置正反器包含至少一非同步重置正反器，且其中該至少一 設定-重置正反器包含至少一非同步設定-重置正反器。 3. 如申請專利範圍第1項之系統，其中該至少一重 置正反器包含至少一同步重置正反器，且其中該至少一設 定-重置正反器包含至少一同步設定-重置正反器。 4. 如申請專利範圍第1項之系統，其中該至少一重 置正反器和該至少一設定-重置正反器被組態成在該待命 模式期間對該組合邏輯電路饋送最小漏電流位元。 5. 如申請專利範圍第4項之系統，其中該等最小漏 電流位元是用以提供經過該組合邏輯電路的最小漏電流。 6. 如申請專利範圍第4項之系統’其中該等最小漏 電流位元是使用輸入向量控制法所獲得。 •19- 201123731 7'如申請專利範圍第1項之系統，其中該控制模組 包含： 0R閘’耦合至該至少一設定-重置正反器；以及 AND閘，耦合至該至少一重置正反器。 8.如申請專利範圍第7項之系統，其中該〇 R閘被 組態成當該循序電路的待命模式被觸發時，根據接收到的 低態動作休眠信號，設定該至少一設定-重置正反器。 9 ·如申請專利範圍第8項之系統，其中該〇 R閘包 含第一輸入節點和第二輸入節點，且其中該0R閘被組態 成反相並處理經過該第二輸入節點的該低態動作休眠信號 〇 10·如申請專利範圍第9項之系統，其中該OR閘被 組態成當該循序電路的動作模式被觸發時，反相並處理經 過該第二輸入節點的高態休眠信號。 11.如申請專利範圍第7項之系統，其中該AND閘 被組態成當該循序電路的待命模式被觸發時，根據接收到 的低態動作休眠信號，重置該至少一重置正反器。 1 2 ·如申請專利範圍第1 1項之系統，其中該AND閘 包含第一輸入端和第二輸入端，且其中該AND閘被組態 成處理經過該第一端的該低態動作休眠信號。 13. 如申請專利範圍第12項之系統，其中該AND閘 被組態成當該循序電路的動作模式被觸發時，處理經過該 第一輸入端的商態休眠信號。 14. 一種循序電路，包含： -20- 201123731 複數個組合邏輯電路； 至少一重置正反器，耦合至該等複數個組合邏輯電路 的每一者； 至少一設定-重置正反器，耦合至該等複數個組合邏 輯電路的該每一者；以及 控制模組，耦合至該至少一重置正反器和該至少一設 定-重置正反器，且被組態成當該循序電路的待命模式被 觸發時，重置該至少一重置正反器，並設定該至少一設 定-重置正反器。 15.如申請專利範圍第1 4項之循序電路，其中該至 少一重置正反器和該至少一設定-重置正反器的每一者皆 是以D型正反器爲基礎。 1 6 .如申請專利範圍第1 4項之循序電路，其中該至 少一重置正反器包含至少一非同步重置正反器，且其中該 至少一設定-重置正反器包含至少一非同步設定-重置正反 17.如申請專利範圍第1 4項之循序電路，其中該至 少一重置正反器包含至少一同步重置正反器，且其中該至 少一設定-重置正反器包含至少一同步設定-重置正反器。 1 8 .如申請專利範圍第1 4項之循序電路，其中該控 制模組包含： OR閘，耦合至該至少一設定-重置正反器；以及 AND閘，耦合至該至少一重置正反器。 1 9 . 一種裝置，包含‘· -21 - 201123731 循序電路，包含： 複數個組合邏輯電路； 至少一重置正反器，耦合至該等複數個組合邏輯 電路的每一者； 至少一設定-重置正反器，耦合至該等複數個組 合邏輯電路的該每一者；以及 控制模組，耦合至該至少一重置正反器和該至少 一設定-重置正反器，且被組態成當該循序電路的待命模 式被觸發時，重置該至少一重置正反器，並設定該至少一 設定-重置正反器。 20.如申請專利範圍第1 9項之裝置’更包含耦合至 該控制模組的電源管理單元’以在該循序電路的待命模式 被觸發時，轉送休眠信號。 -22-