JP5462703B2 - 順序回路におけるリーク電流の低減システム - Google Patents
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Description
なお、本明細書における図面は例示目的によってのみ記載されたものであり、本開示の範囲を制限するものではない。
Claims (10)
- デバイスであって、アクティブ・モード及びスタンバイ・モードを有する順序回路を備えており、該順序回路が、
第1の組合せ論理回路と、
第1セットの1つ以上のD型リセット・フリップフロップであって、それぞれが、(i)データ入力ポート、(ii)リセット・ポート、及び(iii)前記第1組合せ論理回路において対応するデータ入力ポートに結合されるデータ出力ポートを備える1つ以上のD型リセット・フリップフロップと、
第1セットの1つ以上のD型セット・リセット・フリップフロップであって、それぞれが、(i)データ入力ポート、(ii)セット・ポート、(iii)リセット・ポート、及び(iv)前記第1組合せ論理回路において対応するデータ入力ポートに結合されるデータ出力ポートを備えており、前記第1組合せ論理回路は、(i)各前記D型リセット・フリップフロップがデータ値「0」を供給し、且つ(ii)各D型セット・リセット・フリップフロップがデータ値「1」を、前記第1組合せ論理回路の前記対応するデータ入力ポートに供給するときに、低減したリーク電流を提供する、1つ以上のD型セット・リセット・フリップフロップと、
前記1つ以上のD型リセット・フリップフロップに、及び前記1つ以上のD型セット・リセット・フリップフロップに結合される制御モジュールであって、
前記順序回路がアクティブ・モードである間、(i)前記1つ以上のD型リセット・フリップフロップ及び(ii)前記1つ以上のD型セット・リセット・フリップフロップのデータ入力ポートに提示されるアクティブ・モード・データ値を、前記第1組合せ論理回路において前記対応するデータ入力ポートに適用し、
前記第1組合せ論理回路について前記低減したリーク電流を供給するように構成するために、前記順序回路がスタンバイ・モードである間、(i)各前記D型リセット・フリップフロップの前記データ出力ポートが前記第1組合せ論理回路において前記対応したデータ入力ポートにデータ値「0」を適用するように、前記1つ以上のD型リセット・フリップフロップをリセットし、且つ、(ii)各前記D型セット・リセット・フリップフロップのデータ出力ポートが前記第1組合せ論理回路における前記対応したデータ入力ポートにデータ値「1」を適用するように、前記1つ以上のD型セット・リセット・フリップフロップをセットする、制御モジュールと、
を備える、デバイス。 - 請求項1記載のデバイスにおいて、スタンバイ・モードの間、前記1つ以上のD型リセット・フリップフロップ及び前記1つ以上のD型セット・リセット・フリップフロップが、組合せ回路に対して最小リーク・ビットを供給するよう構成される、デバイス。
- 請求項2記載のデバイスにおいて、前記最小リーク・ビットが、入力ベクトル制御方法を用いて取得される、デバイス。
- 請求項1から3のいずれか一項に記載のデバイスにおいて、前記制御モジュールが、
ORゲートであって、(i)アクティブ・モード・セット信号及びスリープ信号を受け取り、(ii)ORゲート出力信号を各前記D型セット・リセット・フリップフロップのセット・ポートに供給するように結合され、前記順序回路がスタンバイ・モードであることを前記スリープ信号が示すときに、前記ORゲート出力信号が、各前記D型セット・リセット・フリップフロップが前記第1組合せ論理回路において前記対応するデータ入力ポートにデータ値「1」を適用することを保証する、ORゲートと、
ANDゲートであって、(i)アクティブ・モード・リセット信号及び前記スリープ信号を受け取り、(ii)ANDゲート出力信号を各前記D型リセット・フリップフロップのリセット・ポートに供給するように結合され、前記順序回路がスタンバイ・モードであることを前記スリープ信号が示すときに、各前記D型リセット・フリップフロップが前記第1組合せ論理回路において前記対応するデータ入力ポートにデータ値「0」を適用することを保証する、ANDゲートと、
を備える、デバイス。 - 請求項4記載のデバイスにおいて、
前記スリープ信号がアクティブ・ロー・スリープ信号であり、
前記ORゲートは、前記順序回路においてスタンバイ・モードがトリガされるときに、受信した前記アクティブ・ロー・スリープ信号に基づいて、各前記D型セット・リセット・フリップフロップをセットするように構成される、
デバイス。 - 請求項5記載のデバイスにおいて、
前記ORゲートが第1の入力ノード及び第2の入力ノードを備えており、
前記ORゲートが、前記第2入力ノードを介して前記アクティブ・ロー・スリープ信号を反転及び論理処理するように構成され、また、
前記順序回路においてスタンバイ・モードがトリガされるときに、前記ORゲートが、前記第2入力ノードを介して高スリープ信号を反転及び論理処理するように構成される、デバイス。 - 請求項4記載のデバイスにおいて、
前記スリープ信号がアクティブ・ロー・スリープ信号であり、
前記順序回路においてスタンバイ・モードがトリガされるときに、前記ANDゲートが、受信した前記アクティブ・ロー・スリープ信号に基づいて、各前記D型リセット・フリップフロップをリセットするように構成される、デバイス。 - 請求項7記載のデバイスにおいて、
前記ANDゲートが第1の入力端子及び第2の入力端子を備えており、
前記ANDゲートが、前記第1入力端子を介して前記アクティブ・ロー・スリープ信号を論理処理するように構成され、また、
前記順序回路においてアクティブ・モードがトリガされるときに、前記ANDゲートが、前記第1入力端子を介して高スリープ信号を論理処理するように構成される、
デバイス。 - 請求項1から8のいずれか一項に記載のデバイスであって、さらに、前記制御モジュールに結合された電力管理ユニットを備えており、前記順序回路においてスタンバイ・モードがトリガされるときにスリープ信号を転送する、デバイス。
- 請求項1から9のいずれか一項に記載のデバイスにおいて、
前記順序回路が、更に、前記第1組合せ論理回路、前記第1セットの1つ以上のD型リセット・フリップフロップ、及び前記第1セットの1つ以上のD型セット・リセット・フリップフロップと連続して構成される、1つ以上の他の組合せ論理回路、1つ以上の他セットの1つ以上のD型リセット・フリップフロップ、及び1つ以上の他セットの1つ以上のD型セット・リセット・フリップフロップを備えており、
各前記他セットの1つ以上のD型リセット・フリップフロップ及び各前記他セットの1つ以上のD型セット・リセット・フリップフロップが、前記第1セットの1つ以上のD型リセット・フリップフロップ及び前記第1セットの1つ以上のD型セット・リセット・フリップフロップが前記第1組合せ論理回路に対して及び前記制御モジュールに対して構成されるのと類似の方法で、対応する他の組合せ論理回路及び前記制御モジュールに対して構成される、デバイス。
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