JP2011130405A5 - - Google Patents

Claims (10)

1. デバイスであって、アクティブ・モード及びスタンバイ・モードを有する順序回路を備えており、該順序回路が、
   第１の組合せ論理回路と、
   第１セットの１つ以上のＤ型リセット・フリップフロップであって、それぞれが、（ｉ）データ入力ポート、（ｉｉ）リセット・ポート、及び（ｉｉｉ）前記第１組合せ論理回路において対応するデータ入力ポートに結合されるデータ出力ポートを備える１つ以上のＤ型リセット・フリップフロップと、
   第１セットの１つ以上のＤ型セット・リセット・フリップフロップであって、それぞれが、（ｉ）データ入力ポート、（ｉｉ）セット・ポート、（ｉｉｉ）リセット・ポート、及び（ｉｖ）前記第１組合せ論理回路において対応するデータ入力ポートに結合されるデータ出力ポートを備えており、前記第１組合せ論理回路は、（ｉ）各前記Ｄ型リセット・フリップフロップがデータ値「０」を供給し、且つ（ｉｉ）各Ｄ型セット・リセット・フリップフロップがデータ値「１」を、前記第１組合せ論理回路の前記対応するデータ入力ポートに供給するときに、低減したリーク電流を提供する、１つ以上のＤ型リセット・リセット・フリップフロップと、
   前記１つ以上のＤ型リセット・フリップフロップに、及び前記１つ以上のＤ型セット・リセット・フリップフロップに結合される制御モジュールであって、
   前記順序回路がアクティブ・モードである間、（ｉ）前記１つ以上のＤ型リセット・フリップフロップ及び（ｉｉ）前記１つ以上のＤ型セット・リセット・フリップフロップのデータ入力ポートに提示されるアクティブ・モード・データ値を、前記第１組合せ論理回路において前記対応するデータ入力ポートに適用し、
   前記第１組合せ論理回路について前記低減したリーク電流を供給するように構成するために、前記順序回路がスタンバイ・モードである間、（ｉ）各前記Ｄ型リセット・フリップフロップの前記データ出力ポートが前記第１組合せ論理回路において前記対応したデータ入力ポートにデータ値「０」を適用するように、前記１つ以上のＤ型リセット・フリップフロップをリセットし、且つ、（ｉｉ）各前記Ｄ型セット・リセット・フリップフロップのデータ出力ポートが前記第１組合せ論理回路における前記対応したデータ入力ポートにデータ値「１」を適用するように、前記１つ以上のＤ型セット・リセット・フリップフロップをセットする、制御モジュールと、
   を備える、デバイス。
2. 請求項１記載のデバイスにおいて、スタンバイ・モードの間、前記１つ以上のＤ型リセット・フリップフロップ及び前記１つ以上のＤ型セット・リセット・フリップフロップが、組合せ回路に対して最小リーク・ビットを供給するよう構成される、デバイス。
3. 請求項２記載のデバイスにおいて、前記最小リーク・ビットが、入力ベクトル制御方法を用いて取得される、デバイス。
4. 請求項１から３のいずれか一項に記載のデバイスにおいて、前記制御モジュールが、
   ＯＲゲートであって、（ｉ）アクティブ・モード・セット信号及びスリープ信号を受け取り、（ｉｉ）ＯＲゲート出力信号を各前記Ｄ型セット・リセット・フリップフロップのセット・ポートに供給するように結合され、前記順序回路がスタンバイ・モードであることを前記スリープ信号が示すときに、前記ＯＲゲート出力信号が、各前記Ｄ型セット・リセット・フリップフロップが前記第１組合せ論理回路において前記対応するデータ入力ポートにデータ値「１」を適用することを保証する、ＯＲゲートと、
   ＡＮＤゲートであって、（ｉ）アクティブ・モード・リセット信号及び前記スリープ信号を受け取り、（ｉｉ）ＡＮＤゲート出力信号を各前記Ｄ型リセット・フリップフロップのリセット・ポートに供給するように結合され、前記順序回路がスタンバイ・モードであることを前記スリープ信号が示すときに、各前記Ｄ型リセット・フリップフロップが前記第１組合せ論理回路において前記対応するデータ入力ポートにデータ値「０」を適用することを保証する、ＡＮＤゲートと、
   を備える、デバイス。
5. 請求項４記載のデバイスにおいて、
   前記スリープ信号がアクティブ・ロー・スリープ信号であり、
   前記ＯＲゲートは、前記順序回路においてスタンバイ・モードがトリガされるときに、受信した前記アクティブ・ロー・スリープ信号に基づいて、各前記Ｄ型セット・リセット・フリップフロップをセットするように構成される、デバイス。
6. 請求項５記載のデバイスにおいて、
   前記ＯＲゲートが第１の入力ノード及び第２の入力ノードを備えており、
   前記ＯＲゲートが、前記第２入力ノードを介して前記アクティブ・ロー・スリープ信号を反転及び論理処理するように構成され、また、
   前記順序回路においてスタンバイ・モードがトリガされるときに、前記ＯＲゲートが、前記第２入力ノードを介して高スリープ信号を反転及び論理処理するように構成される、デバイス。
7. 請求項４記載のデバイスにおいて、
   前記スリープ信号がアクティブ・ロー・スリープ信号であり、
   前記順序回路においてスタンバイ・モードがトリガされるときに、前記ＡＮＤゲートが、受信した前記アクティブ・ロー・スリープ信号に基づいて、各前記Ｄ型リセット・フリップフロップをリセットするように構成される、デバイス。
8. 請求項７記載のデバイスにおいて、
   前記ＡＮＤゲートが第１の入力端子及び第２の入力端子を備えており、
   前記ＡＮＤゲートが、前記第１入力端子を介して前記アクティブ・ロー・スリープ信号を論理処理するように構成され、また、
   前記順序回路においてアクティブ・モードがトリガされるときに、前記ＡＮＤゲートが、前記第１入力端子を介して高スリープ信号を論理処理するように構成される、デバイス。
9. 請求項１から８のいずれか一項に記載のデバイスであって、さらに、前記制御モジュールに結合された電力管理ユニットを備えており、前記順序回路においてスタンバイ・モードがトリガされるときにスリープ信号を転送する、デバイス。
10. 請求項１から９のいずれか一項に記載のデバイスにおいて、
    前記順序回路が、更に、前記第１組合せ論理回路、前記第１セットの１つ以上のＤ型リセット・フリップフロップ、及び前記第１セットの１つ以上のＤ型セット・リセット・フリップフロップと連続して構成される、１つ以上の他の組合せ論理回路、１つ以上の他セットの１つ以上のＤ型リセット・フリップフロップ、及び１つ以上の他セットの１つ以上のＤ型セット・リセット・フリップフロップを備えており、
    各前記他セットの１つ以上のＤ型リセット・フリップフロップ及び各前記他セットの１つ以上のＤ型セット・リセット・フリップフロップが、前記第１セットの１つ以上のＤ型リセット・フリップフロップ及び前記第１セットの１つ以上のＤ型セット・リセット・フリップフロップが前記第１組合せ論理回路に対して及び前記制御モジュールに対して構成されるのと類似の方法で、対応する他の組合せ論理回路及び前記制御モジュールに対して構成される、デバイス。