KR102226876B1 - 통합 클록 게이팅 로직을 포함하는 저전력 토글 래치 기반 플립플랍 회로 - Google Patents

통합 클록 게이팅 로직을 포함하는 저전력 토글 래치 기반 플립플랍 회로 Download PDF

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Abstract

본 발명은 글리치-프리(glitch-free)한 내부 클록 신호(internal clock signal)를 생성할 수 있는 통합 클록 게이팅 로직(integrated clock gating logic)을 포함한다. 본 발명은 통합 클록 게이팅 로직(integrated clock gating logic)에 연결되는 토글 래치를 더 포함한다. 토글 래치는 통합 클록 게이팅 로직(integrated clock gating logic)으로부터 내부 클록 신호(internal clock signal)를 수신할 수 있다. 토글 래치는 내부 클록 신호(internal clock signal)에 응답하여 데이터 값을 토글 및 래치할 수 있다. 통합 클록 게이팅 로직(integrated clock gating logic)은 클록 신호(clock signal)에 응답하여 클록 게이팅 로직 신호(clock gating logic signal)를 래치하는 래치를 포함할 수 있다. 클록 게이팅 로직 신호(clock gating logic signal)는 입력 데이터가 일정하게 유지될 때 정지하는 내부 클록 신호(internal clock signal)를 발생할 수 있다. 그로 인해 전력 소비는 보존될 수 있다.

Description

통합 클록 게이팅 로직을 포함하는 저전력 토글 래치 기반 플립플랍 회로{LOW POWER TOGGLE LATCH-BASED FLIP-FLOP CIRCUIT INCLUDING INTEGRATED CLOCK GATING LOGIC}
본 발명은 반도체 회로에 관한 것으로, 좀 더 구체적으로는 통합 클록 게이팅 로직을 포함하는, 저전력 토글 래치 기반의 플립플랍 회로에 관한 것이다.
마스터-슬레이브(Master-Slave) 플립플랍(Flip-Flop)은 중앙 처리 장치(Central Processing Unit, CPU) 계통의 반도체 회로에서 가장 많이 사용되는 표준 셀이다. CPU 기술 발전에 따라 CPU 코어 개수가 증가할 때, 특정한 CPU 설계 내에 예시된 플립플랍(Flip-Flop)의 개수도 계속 증가하고 있다. CPU가 일반적인 동작을 하는 동안, 데이터를 입력받는 플립플랍(Flip-Flop)은 종종 매우 낮은 변화 활동을 가진다. 그러나 내부 클록 활동은 계속 토글되고, 전력을 계속 소비한다. 플립플랍(Flip-Flop)은 CPU 계통의 반도체 회로에서 다른 표준 셀들에 비하여 대부분의 전력을 소비한다. 플립플랍(Flip-Flop)으로의 입력 데이터가 낮은 변화 활동을 하더라도 내부 클록 전력 소비는 매 클록 사이클 동안 계속된다. 높은 전력 소비는 모바일 장치의 배터리 수명에 영향을 준다. 또한, 높은 전력 소비는 다른 성능에 관련된 문제들을 야기하는 열의 축적으로 가져오고, 컴퓨터 서버나 데스크탑 시스템 같은 고정 장치들의 유지 및 전력 공급 장치에 들어가는 전체 비용을 증가시킨다.
본 발명의 목적은 입력 데이터가 일정하게 유지될 때 정지하는 내부 클록 신호(internal clock signal)를 발생하는 통합 클록 게이팅 로직(integrated clock gating logic)을 포함하여 전력 소비를 절감하는 토글 래치 기반 플립플랍(toggle latch-based flip-flop) 회로를 제공하는 데 있다.
본 발명에 따른 토글 래치 기반 플립플랍(toggle latch-based flip-flop) 회로는 글리치-프리(glitch-free)한 내부 클록 신호(internal clock signal)를 생성할 수 있다. 통합 클록 게이팅 로직(integrated clock gating logic)은 클록 신호(clock signal)에 응답하여 클록 게이팅 로직 신호(clock gating logic signal)를 래치하는 래치를 포함할 수 있다. 클록 게이팅 로직 신호(clock gating logic signal)는 입력 데이터가 일정하게 유지될 때 정지하는 내부 클록 신호(internal clock signal)를 발생할 수 있다. 그로 인해 전력 소비는 보존될 수 있다.
토글 래치 기반 플립플랍(toggle latch-based flip-flop) 회로는 제 1 논리 게이트, 제 1 논리 게이트의 입력 단자에 연결되는 토글 래치, 제 1 논리 게이트의 출력 단자 및 클록 신호(clock signal)에 연결되는 래치, 및 제 2 논리 게이트를 포함할 수 있다. 제 2 논리 게이트는 래치의 출력 단자에 연결되는 제 1 입력 단자, 클록 신호(clock signal)에 연결되는 제 2 입력 단자, 및 토글 래치에 연결되는 출력 단자를 포함할 수 있다.
래치는 클록 신호에 응답하여 제 1 논리 게이트의 출력 단자로부터 수신된 클록 게이팅 로직 신호(clock gating logic signal)를 래치할 수 있다. 제 2 논리 게이트는 래치의 출력 단자로부터 클록 게이팅 로직 신호(clock gating logic signal)를 수신할 수 있다. 제 2 논리 게이트는 클록 게이팅 로직 신호(clock gating logic signal) 및 클록 신호(clock signal)에 기초하여 논리 동작을 수행할 수 있다. 제 2 논리 게이트는 논리 동작에 응답하여 내부 클록 신호(internal clock signal)를 생성할 수 있다.
토글 래치는 제 2 논리 게이트의 출력 단자에 연결되고, 제 2 논리 게이트로부터 내부 클록 신호(internal clock signal)를 수신할 수 있다. 토글 래치의 출력 단자는 토글 래치의 입력 단자에 연결될 수 있다. 토글 래치는 제 2 논리 게이트로부터 수신된 내부 클록 신호(internal clock signal)에 응답하여 토글 래치의 출력 신호를 토글 및 래치할 수 있다.
제 1 논리 게이트의 입력 단자는 제 3 입력 단자로 지칭될 수 있다. 제 1 논리 게이트는 데이터 입력 신호를 수신하는 제 4 입력 단자를 더 포함할 수 있다. 제 1 논리 게이트는 XOR 게이트일 수 있다. 제 3 입력 단자는 XOR 게이트의 반전 입력 단자에 대응될 수 있다. 제 4 입력 단자는 XOR 게이트의 비반전 입력 단자에 대응될 수 있다.
토글 래치의 출력 단자는 상기 제 1 논리 게이트의 제 3 입력 단자에 연결될 수 있다. 토글 래치의 입력 단자는 상기 제 1 논리 게이트의 제 3 입력 단자에 연결될 수 있다. 플립플랍 회로의 출력 신호는 토글 래치의 출력 단자를 통해 출력될 수 있다.
토글 래치 기반 플립플랍(toggle latch-based flip-flop) 회로는 제 1 논리 게이트, 래치, 및 제 2 논리 게이트를 포함하는 통합 클록 게이팅 로직(integrated clock gating logic)을 더 포함할 수 있다. 통합 클록 게이팅 로직(integrated clock gating logic)은 글리치-프리(glitch-free)한 내부 클록 신호(internal clock signal)를 제공할 수 있다. 토글 래치는 글리치-프리(glitch-free)한 내부 클록 신호(internal clock signal)에 응답하여 상기 플립플랍 회로의 출력 신호를 토글 및 래치할 수 있다.
본 발명의 다른 실시 예로서, 토글 래치 기반 플립플랍(toggle latch-based flip-flop) 회로는 내부 클록 신호(internal clock signal)를 생성하는 통합 클록 게이팅 로직(integrated clock gating logic), 및 통합 클록 게이팅 로직(integrated clock gating logic)에 연결되어 상기 내부 클록 신호(internal clock signal)를 수신하는 토글 래치를 포함할 수 있다. 토글 래치는 상기 내부 클록 신호(internal clock signal)에 응답하여 데이터 값을 토글 및 래치할 수 있다.
통합 클록 게이팅 로직(integrated clock gating logic)은 제 1 논리 게이트, 제 1 논리 게이트 및 클록 신호(clock signal)에 연결되는 래치, 및 제 2 논리 게이트를 더 포함할 수 있다. 제 2 논리 게이트는 래치의 출력 단자에 연결되는 제 1 입력 단자, 클록 신호(clock signal)에 연결되는 제 2 입력 단자, 및 토글 래치에 연결되는 출력 단자를 포함할 수 있다.
래치는 클록 신호(clock signal)에 응답하여 제 1 논리 게이트의 출력 단자로부터 수신된 클록 게이팅 로직 신호(clock gating logic signal)를 래치할 수 있다. 제 2 논리 게이트는 래치의 출력 단자로부터 클록 게이팅 로직 신호(clock gating logic signal)를 수신할 수 있다. 제 2 논리 게이트는 클록 게이팅 로직 신호(clock gating logic signal) 및 클록 신호(clock signal)에 기초하여 논리 동작을 수행할 수 있다. 제 2 논리 게이트는 논리 동작에 응답하여 내부 클록 신호(internal clock signal)를 생성할 수 있다.
토글 래치는 제 1 인버터, 제 1 인버터에 연결되는 전송 게이트, 전송 게이트에 연결되는 바이어싱 인버터, 바이어싱 인버터에 연결되는 제 1 래치, 바이어싱 인버터에 연결되는 제 2 인버터, 및 제 2 인버터에 연결되는 제 2 래치를 더 포함할 수 있다.
제 2 인버터의 출력 단자는 제 1 인버터의 입력 단자에 연결될 수 있다. 토글 래치는 통합 클록 게이팅 로직(integrated clock gating logic)으로부터 수신된 내부 클록 신호(internal clock signal)에 응답하여 제 2 인버터의 출력 신호를 토글 및 래치할 수 있다.
본 발명의 또 다른 실시 예에 따르면, 토글 래치 기반 플립플랍(toggle latch-based flip-flop) 회로에 의해 수신된 클록 신호 게이팅 방법은, 플립플랍 회로로 입력되는 입력 데이터 값 및 상기 플립플랍 회로로부터 출력되는 출력 값 중 적어도 하나에 기초하여 제 1 논리 게이트에 의해 클록 게이팅 로직 신호(clock gating logic signal)를 생성하는 단계; 클록 신호(clock signal)에 응답하여 래치에 의해 상기 클록 게이팅 로직 신호(clock gating logic signal)를 래치하는 단계; 래치된 클록 게이팅 로직 신호(clock gating logic signal) 및 상기 클록 신호(clock signal)를 제 2 논리 게이트에서 수신하는 단계; 상기 제 2 논리 게이트에 의해 상기 래치된 클록 게이팅 로직 신호(clock gating logic signal)에 응답하여 상기 클록 신호(clock signal)를 게이팅하는 단계; 상기 제 2 논리 게이트에 의해 내부 클록 신호(internal clock signal)를 생성하는 단계; 그리고 상기 내부 클록 신호(internal clock signal)에 응답하여 토글 래치에 의해 상기 출력 값을 토글 및 래치하는 단계를 포함할 수 있다. 내부 클록 신호(internal clock signal)를 생성하는 단계는, 상기 제 2 논리 게이트에 의해 글리치-프리(glitch-free)한 내부 클록 신호(internal clock signal)를 생성하는 단계를 더 포함할 수 있다.
본 발명의 또 다른 실시 예는 버스, 버스에 연결되는 메모리, 그리고 버스와 메모리에 연결되고, 하나 이상의 토글 래치 기반 플립플랍(toggle latch-based flip-flop) 회로들을 포함하는 프로세싱 로직을 포함하는 컴퓨팅 시스템을 포함할 수 있다. 프로세싱 로직은 하나 이상의 토글 래치 기반 플립플랍(toggle latch-based flip-flop) 회로를 포함할 수 있다. 하나 이상의 토글 래치 기반 플립플랍(toggle latch-based flip-flop) 회로들 각각은 제 1 논리 게이트, 제 1 논리 게이트의 입력 단자에 연결되는 토글 래치, 제 1 논리 게이트의 출력 단자 및 클록 신호에 연결되는 래치, 및 제 2 논리 게이트를 포함할 수 있다. 제 2 논리 게이트는 래치의 출력 단자에 연결되는 제 1 입력 단자, 클록 신호에 연결되는 제 2 입력 단자, 및 토글 래치에 연결되는 출력 단자를 포함할 수 있다.
본 발명의 특정 실시 예는 ARM 프로세서 코어와 같은 프로세서에서 최적의 성능을 구현할 수 있을 것이다. 다른 타입의 프로세서들이나 ASIC들은 본 발명의 기술적 사상을 구현할 있을 것이다. 본 발명은 스마트 폰, 타블렛, 노트북 컴퓨터 등과 같은 다양한 모바일 장치들의 프로세서들이나 메모리 모듈들에서, 또는 데스크탑 컴퓨터, 라우터, 내장 장치 등과 같은 다양한 스테이션 장치들에서 구현될 수 있다.
본 발명에 따른 토글 래치 기반 플립플랍(toggle latch-based flip-flop) 회로는 글리치-프리(glitch-free)한 내부 클록 신호(internal clock signal)를 생성할 수 있다. 통합 클록 게이팅 로직(integrated clock gating logic)은 클록 신호(clock signal)에 응답하여 클록 게이팅 로직 신호(clock gating logic signal)를 래치하는 래치를 포함할 수 있다. 클록 게이팅 로직 신호(clock gating logic signal)는 입력 데이터가 일정하게 유지될 때 정지하는 내부 클록 신호(internal clock signal)를 발생할 수 있다. 그로 인해 전력 소비는 보존될 수 있다.
도 1a는 본 발명의 실시 예에 따른 통합 클록 게이팅 로직을 포함하는, 저전력 토글 래치 기반 플립플랍을 보여주는 회로도이다.
도 1b는 도 1a의 논리 게이트의 진리표를 예시적으로 보여주는 도면이다.
도 2는 도 1a의 플립플랍의 진리표를 예시적으로 보여주는 도면이다.
도 3a는 본 발명의 실시 예에 따른 통합 클록 게이팅 로직을 보여주는 회로도이다.
도 3b는 도 3a의 통합 클록 게이팅 로직에 포함된 논리 게이트의 진리표를 예시적으로 보여주는 도면이다.
도 4는 본 발명의 실시 예에 따른 클록 인버터를 보여주는 회로도이다.
도 5는 본 발명의 실시 예에 따른 토글 래치를 보여주는 회로도이다.
도 6은 본 발명의 실시 예에 따른 플립플랍의 타이밍도이다.
도 7은 본 발명의 다른 실시 예에 따른 플립플랍의 회로도이다.
도 8은 본 발명의 실시 예에 따른 플립플랍에 의해 수신된 클록 신호를 게이팅하는 방법을 보여주는 순서도이다.
도 9는 본 발명에 따른 플립플랍에 의해 구성되는 프로세서를 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
이하에서 본 발명의 실시 예들이 자세히 설명될 것이며, 실시 예들은 도면에 도시되어 있을 것이다. 이하의 상세한 설명에서, 본 발명의 개념을 철저하게 이해하기 위해 특정 세부 사항이 사용될 수 있다. 하지만, 이 기술 분야의 통상의 지식을 가진 사람은 이러한 특정 세부 사항에 의해 본 발명이 한정되지 않음을 이해할 것이다. 다른 예에서, 본 발명의 실시 예를 불필요하게 모호해지지 않도록 하기 위하여 잘 알려진 방법, 절차, 구성, 회로 및 네트워크는 상세하게 설명되지 않을 것이다.
다양한 구성들을 설명하게 위하여 “제 1”, “제 2” 등의 용어가 사용될 수 있다. 하지만, 다양한 구성들은 이러한 용어에 한정되지 않는다. 이러한 용어는 하나의 구성을 다른 구성과 구별하기 위해 사용될 뿐이다. 예를 들면, 제 1 회로는 제 2 회로를 지칭할 수 있고, 이와 유사하게, 제 2 회로는 본 발명의 범위을 벗어나지 않고 제 1 회로를 지칭할 수 있다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다. 도면들에 있어서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소를 나타낸다. 본 명세서에서 ‘및/또는’이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, ‘연결되는/결합되는’이란 표현은 다른 구성요소와 직접적으로 연결되거나 다른 구성요소를 통해 간접적으로 연결되는 것을 포함하는 의미로 사용된다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 명세서에서 사용되는 ‘포함한다’ 또는 ‘포함하는’으로 언급된 구성요소, 단계, 동작 및 소자는 하나 이상의 다른 구성요소, 단계, 동작, 소자 및 장치의 존재 또는 추가를 의미한다.
본 발명의 실시 예에 따른 저전력 토글 래치 기반 플립플랍은, 출력을 변경할 입력이 필요없음을 검출하면, 내부 클록 활동을 비활성화한다. 저전력 토글 래치 기반 플립플랍은 데이터 입력 상태에 따라 출력의 변화가 필요한지 검출할 수 있다. 만약 데이터 입력 상태가 출력의 변화를 필요로 하지 않으면, 플립플랍은 내부 클록을 비활성화시킬 수 있다. 만약, 새로운 데이터가 입력되면, 플립플랍은 출력을 토글할 수 있다. 이러한 방식으로 입력 데이터가 일정할 경우, 내부 클록 활동은 비활성화될 수 있다. 즉, 입력에 변화가 없는 동안, 플립플랍은 동적 전력 소비를 급격하게 감소시킬 수 있다. 통합 클록 게이팅 로직은 내부 클록을 게이팅 또는 비활성화할 수 있다. 또한, 새로운 입력이 감지되면, 토글 래치는 출력을 토글할 수 있다.
도 1a는 본 발명의 실시 예에 따른 통합 클록 게이팅 로직을 포함하는, 저전력 토글 래치 기반 플립플랍을 보여주는 회로도이다. 도 1b는 도 1a의 논리 게이트의 진리표를 예시적으로 보여주는 도면이다.
도 1a를 참조하면, 클록 단자(CK)에 의해 생성된 클록 신호는 논리 게이트(125)에 의해 게이팅된다. 따라서, 클록 단자(CK)에 의해 생성된 클록 신호는 필요하지 않을 때는 플립플랍(100)에 전파되지 않는다. 입력 데이터(D)에 의해 출력(QN)의 변화가 요구되지 않을 경우, 논리 게이트(125)는 내부 클록 신호(eck)를 비활성화시킬 수 있다. 입력 데이터(D)가 새로운 데이터인 경우, 플립플랍(100)은 출력 신호(QN)를 토글할 수 있다.
좀 더 구체적으로, 플립플랍(100)은 제 1 논리 게이트(110), 토글 래치(130) 및 래치(105)를 포함할 수 있다. 토글 래치(130)는 제 1 논리 게이트(110)의 입력 단자(120)에 연결될 수 있다. 래치(105)는 제 1 논리 게이트(110)의 출력 단자(112)에 연결될 수 있다. 래치(105)는 클록 단자(CK)에 연결될 수 있다. 또한, 플립플랍(100)은 제 2 논리 게이트(125)를 포함할 수 있다. 제 2 논리 게이트(125)는 제 1 입력 단자(127), 제 2 입력 단자(126) 및 출력 단자(132)을 포함할 수 있다. 제 1 입력 단자(127)은 래치(105)의 출력 단자(129)에 연결될 수 있다. 제 2 입력 단자(126)은 클록 신호(CK)에 연결될 수 있다. 출력 단자(132)은 토글 래치(130)에 연결될 수 있다.
제 1 논리 게이트(110)는 배타적 OR(Exclusive OR, 이하 XOR) 게이트일 수 있다. XOR 게이트(110)는 반전 입력 단자(115) 및 비반전 입력 단자(117)을 포함할 수 있다. 비반전 입력 단자(117)은 입력 데이터(D)를 수신할 수 있다. 제 2 논리 게이트(125)는 앤드(AND) 게이트일 수 있다. 본 발명의 개념을 벗어나지 않고, 동등한 역할을 하는 다른 종류의 논리 게이트들이 사용될 수 있음은 이해될 것이다.
도 1b는 제 1 논리 게이트(110)의 진리표를 보여준다. 진리표(102)는 제 1 논리 게이트(110)의 반전 입력 단자(115)의 신호, 비반전 입력 단자(117)의 신호, 출력 단자(112)의 신호 및 반전 입력 단자(115)에 입력되는 신호(120)를 보여준다. 출력 단자(112)의 출력 데이터 값은 입력 데이터 값(D)과 현재의 출력 데이터 값(QN)에 의존하게 된다. 예를 들면, 비반전 입력 단자(117)의 입력 데이터 값(D)이 논리 0이고, 현재의 출력 데이터 값(QN)이 논리 0이면, 출력 단자(112)의 출력 데이터 값은 논리 1이다. 비반전 입력 단자(117)의 입력 데이터 값(D)이 논리 0이고, 현재의 출력 데이터 값(QN)이 논리 1이면, 출력 단자(112)의 출력 데이터 값은 논리 0이다. 비반전 입력 단자(117)의 입력 데이터 값(D)이 논리 1이고, 현재의 출력 데이터 값(QN)이 논리 0이면, 출력 단자(112)의 출력 데이터 값은 논리 0이다. 비반전 입력 단자(117)의 입력 데이터 값(D)이 논리 1이고, 현재의 출력 데이터 값(QN)이 논리 1이면, 출력 단자(112)의 출력 데이터 값은 논리 1이다.
래치(105)는 클록 신호(CK)에 응답하여 제 1 논리 게이트(110)의 출력 단자(112)으로부터 수신된 클록 게이팅 논리 신호를 래치할 수 있다. 예를 들면, 클록 게이팅 로직 신호는 실질적으로 클록 신호(CK)의 상승 엣지(rising edge)에서 래치(105)에 의해 래치될 수 있다.
제 2 논리 게이트(125)는 래치(105)의 출력 단자(129)으로부터 클록 게이팅 논리 신호를 수신할 수 있다. 제 2 논리 게이트(125)는 클록 게이팅 논리 신호 및 클록 신호(CK)에 대하여 논리 연산을 수행할 수 있다. 예를 들면, 제 2 논리 게이트(125)는 클록 게이팅 논리 신호 및 클록 신호(CK)에 대하여 논리곱을 수행할 수 있다. 제 2 논리 게이트(125)는 이러한 논리 연산에 응답하여 내부 클록 신호(eck)를 생성할 수 있다.
토글 래치(130)는 제 2 논리 게이트(125)의 출력 단자(132)에 연결될 수 있다. 토글 래치(130)는 제 2 논리 게이트(125)로부터 내부 클록 신호(eck)를 수신할 수 있다. 토글 래치(130)의 출력 단자(134)은 토글 래치(130)의 입력 단자(136)과 연결될 수 있다. 토글 래치(130)의 출력 단자(134)은 제 1 논리 게이트(110)의 제 1 입력 단자(120)과 연결될 수 있다. 또한, 토글 래치(130)의 입력 단자(136)은 제 1 논리 게이트(110)의 제 1 입력 단자(120)과 연결될 수 있다.
토글 래치(130)는 제 2 논리 게이트(125)로부터 수신된 내부 클록 신호(eck)에 응답하여 토글 래치(130)의 출력 신호(QN)를 토글하여 래치할 수 있다. 예를 들면, 토글 래치(130)는 실질적으로 내부 클록 신호(eck)의 상승 엣지(rising edge)에 응답하여 토글 래치(130)의 출력 신호(QN)를 토글하여 래치할 수 있다. 토글 래치(130)의 출력 단자(134)은 플립플랍(100)의 출력 신호(QN)를 생성할 수 있다.
통합 클록 게이팅 로직(135)은 제 1 논리 게이트(110), 래치(105) 및 제 2 논리 게이트(125)를 포함할 수 있다. 통합 클록 게이팅 로직(135)은 글리치 프리(Glitch-free)한 내부 클록 신호(eck)를 제공할 수 있다. 토글 래치(130)는 글리치 프리(Glitch-free)한 내부 클록 신호(eck)에 응답하여 플립플랍(100)의 출력 신호(QN)를 토글하여 래치할 수 있다.
입력이 변경되는 출력 신호(QN)를 요구하지 않는 것이 검출되면, 통합 클록 게이팅 로직(135) 및 토글 래치(130)를 포함하는 플립플랍(100)은 내부 클록 및 데이터 활동을 비 활성화시킬 수 있다. 그에 의해 동적 파워는 70%까지 급격하게 감소할 수 있다. 저전력 토글 래치 기반 플립플랍(100)의 동작은 도 6에서 더 설명될 것이다.
도 2는 도 1a의 플립플랍의 진리표(200)를 예시적으로 보여주는 도면이다. 진리표(200)는 입력 데이터 값(D), 현재의 출력 데이터 값(QN), 내부 클록 신호(eck)의 상태, 및 다음의 출력 데이터 값(QN+)을 포함한다. 다음의 출력 데이터 값(QN+)은 입력 데이터 값(D) 및 현재의 출력 데이터 값(QN)에 따라 결정될 수 있다.
예를 들면, 입력 데이터 값(D)이 논리 0이고 현재의 출력 데이터 값(QN)이 논리 0인 경우, 내부 클록 신호(eck)는 클록 단자(CK)에 의해 생성된 클록 신호와 동일할 수 있다. 클록 신호는 도 1a의 토글 래치(130)를 스트로브(Strobe)할 수 있다. 그에 의해 현재의 출력 데이터 값(QN)은 논리 1로 토글될 수 있다. 즉, 다음의 출력 데이터 값(QN+)은 논리 1이 된다. 다른 예를 들면, 입력 데이터 값(D)이 논리 0이고 현재의 출력 데이터 값(QN)이 논리 1인 경우, 내부 클록 신호(eck)는 게이팅된다. 즉, 내부 클록 신호(eck)는 비 활성화되거나 논리 0으로 설정될 수 있다. 그에 의해 현재의 출력 데이터 값(QN)은 논리 1로 유지될 수 있다. 즉, 다음의 출력 데이터 값(QN+)은 논리 1이 된다. 또 다른 예를 들면, 입력 데이터 값(D)이 논리 1이고 현재의 출력 데이터 값(QN)이 논리 0인 경우, 내부 클록 신호(eck)는 게이팅된다. 즉, 내부 클록 신호(eck)는 비 활성화되거나 논리 0으로 설정될 수 있다. 그에 의해 현재의 출력 데이터 값(QN)은 논리 0으로 유지될 수 있다. 즉, 다음의 출력 데이터 값(QN+)은 논리 0이 된다. 또 다른 예를 들면, 입력 데이터 값(D)이 논리 1이고 현재의 출력 데이터 값(QN)이 논리 1인 경우, 내부 클록 신호(eck)는 클록 단자(CK)에 의해 생성된 클록 신호와 동일할 수 있다. 클록 신호는 도 1a의 토글 래치(130)를 스트로브(Strobe)할 수 있다. 그에 의해 현재의 출력 데이터 값(QN)은 논리 0으로 토글될 수 있다. 즉, 다음의 출력 데이터 값(QN+)은 논리 0이 된다.
도 3a는 본 발명의 실시 예에 따른 통합 클록 게이팅 로직을 보여주는 회로도이다. 도 3b는 도 3a의 통합 클록 게이팅 로직에 포함된 논리 게이트의 진리표를 예시적으로 보여주는 도면이다. 도 4는 본 발명의 실시 예에 따른 클록 인버터를 보여주는 회로도이다. 도 5는 본 발명의 실시 예에 따른 토글 래치를 보여주는 회로도이다. 이하에서, 도 3a, 도 3b, 도 4 및 도 5를 참조하여 설명한다.
토글 래치 기반 플립플랍(toggle latch-based flip-flop) 회로는 내부 클록 신호(eck)를 생성하는 통합 클록 게이팅 로직(335)을 포함할 수 있다. 토글 래치(530)는 통합 클록 게이팅 로직(335)에 연결될 수 있다. 토글 래치(530)는 통합 클록 게이팅 로직(335)로부터 내부 클록 신호(eck)를 수신할 수 있다. 토글 래치(530)는 내부 클록 신호(eck)에 응답하여 데이터 값(QN)을 토글(toggle) 및 래치(latch)할 수 있다. 예를 들면, 토글 래치(530)는 내부 클록 신호(eck)의 상승 엣지(rising edge)에 응답하여 데이터 값(QN)을 토글(toggle) 및 래치(latch)할 수 있다.
통합 클록 게이팅 로직(335) 제 1 논리 게이트(305)를 포함할 수 있다. 제 1 논리 게이트(305)는 배타적 NOR(XNOR) 게이트일 수 있다. XNOR 게이트는 입력 데이터 값(D)을 수신하는 비 반전 입력 단자(312) 및 현재의 출력 데이터 값(QN)을 수신하는 반전 입력 단자(310)를 포함할 수 있다.
도 3b는 제 1 논리 게이트(305)에 대한 진리표를 보여준다. 진리표(302)는 제 1 논리 게이트(305)의 입력 단자(315), 제 1 논리 게이트(305)의 입력 단자(313), 제 1 논리 게이트(305)의 반전 입력 단자(310), 및 제 1 논리 게이트(305)의 출력 단자(316)의 값을 포함한다. 출력 단자(316)에 의해 전송된 출력 데이터 값은 입력 데이터 값(D) 및 현재의 출력 데이터 값(QN)에 의해 결정될 수 있다. 예를 들면, 입력 단자(312)에서 입력 데이터 값(D)이 논리 0이고 입력 단자(313)에서 현재의 출력 데이터 값(QN)이 논리 0인 경우, 출력 단자(316)에 의해 전송된 출력 데이터 값은 논리 0이다. 다른 예를 들면, 입력 단자(312)에서 입력 데이터 값(D)이 논리 0이고 입력 단자(313)에서 현재의 출력 데이터 값(QN)이 논리 1인 경우, 출력 단자(316)에 의해 전송된 출력 데이터 값은 논리 1이다. 또 다른 예를 들면, 입력 단자(312)에서 입력 데이터 값(D)이 논리 1이고 입력 단자(313)에서 현재의 출력 데이터 값(QN)이 논리 0인 경우, 출력 단자(316)에 의해 전송된 출력 데이터 값은 논리 1이다. 또 다른 예를 들면, 입력 단자(312)에서 입력 데이터 값(D)이 논리 1이고 입력 단자(313)에서 현재의 출력 데이터 값(QN)이 논리 1인 경우, 출력 단자(316)에 의해 전송된 출력 데이터 값은 논리 0이다.
전송 게이트(314)는 제 1 논리 게이트(305)로부터 래치(337)로 클록 게이팅 로직 신호(clock gating logic signal)를 전송할 수 있다. 전송 게이트(314)는 클록 신호(CK) 및 반전 클록 신호(ckb)에 의해 제어될 수 있다. 반전 클록 신호(ckb)는 도 4에 도시된 클록 인버터(405)를 이용하여 생성될 수 있다.
래치(337)는 제 1 논리 게이트(305)의 출력 단자(316) 및 클록 신호(CK)에 연결될 수 있다. 래치(337)는 인버터(315) 및 3상태 인버터(320)를 포함할 수 있다. 3상태 인버터(320)는 클록 신호(CK)에 의해 제어될 수 있다. 인버터(315) 및 3상태 인버터(320)는 래치 회로를 구성하기 위해 배열될 수 있다. 래치(337)는 클록 신호(CK)에 응답하여 제 1 논리 게이트(305)의 출력 단자(316)로부터 수신된 클록 게이팅 로직 신호(clock gating logic signal)를 래치할 수 있다.
통합 클록 게이팅 로직(335)은 제 2 논리 게이트(325)를 더 포함할 수 있다. 제 2 논리 게이트(325)는 NAND 게이트일 수 있다. 제 2 논리 게이트(325)는 래치(337)의 출력 단자(329)에 연결된 제 1 입력 단자(327)를 포함할 수 있다. 제 2 입력 단자(332)는 클록 신호(CK)에 연결될 수 있다. 제 2 논리 게이트(325)는 래치(337)의 출력 단자(329)로부터 클록 게이팅 로직 신호(clock gating logic signal)를 수신할 수 있다. 제 2 논리 게이트(325)는 클록 게이팅 로직 신호(clock gating logic signal) 및 클록 신호(CK)에 따라 논리 동작(logic operation)을 수행할 수 있다. 예를 들면, 제 2 논리 게이트(325)는 낸드 논리 동작(NAND logic operation)을 수행할 수 있다. 제 2 논리 게이트(325)는 논리 동작(logic operation)에 응답하여 반전된 내부 클록 신호(eckb)을 생성하도록 구성될 수 있다. 통합 클록 게이팅 로직(335)은 내부 클록 신호(eck)를 생성하기 위해 제 2 논리 게이트(325)로부터 수신된 반전된 내부 클록 신호(eckb)를 반전하기 위한 인버터(330)를 더 포함할 수 있다. 출력 단자(334)는 내부 클록 신호(eck)를 전송할 수 있다.
도 5에서, 토글 래치(530)는 can include 제 1 인버터(505), 제 1 인버터(505)에 연결된 전송 게이트(510), 전송 게이트(510)에 연결된 바이어싱 인버터(515), 바이어싱 인버터(515)에 연결된 제 1 래치(545), 바이어싱 인버터(515)에 연결된 제 2 인버터(532), 및 제 2 인버터(532)에 연결된 제 2 래치(550). 제 2 인버터(532)의 출력 단자(534)는 제 1 인버터(505)의 입력 단자(536)에 연결될 수 있다. 토글 래치(530)는 통합 클록 게이팅 로직(335)로부터 수신된 내부 클록 신호(eck)에 응답하여 제 2 인버터(532)의 출력 신호(534)를 토글 및 래치할 수 있다.
래치들(545, 550) 각각은 인버터(520, 535) 및 3상태 인버터(525, 540)를 포함할 수 있다. 3상태 인버터(525)는 내부 클록 신호(eck)에 의해 제어될 수 있다. 3상태 인버터(550)는 반전된 내부 클록 신호(eckb)에 의해 제어될 수 있다. 래치(545)는 토글된 출력 신호(QN)를 래치할 수 있다. 토글된 출력 신호(QN)는 전송 게이트(510)로부터 수신된다. 바이어싱 인버터(515)는 4개의 입력을 포함할 수 있다. 바이어싱 인버터(515)는 2개의 반전 입력 단자 및 2개의 비반전 입력 단자를 포함할 수 있다. 또한, 인버터(515)는 인에이블(enable)된 인버터가 될 수 있다. 즉, 인버터(515)는 내부 클록 신호(eck)에 인에이블(enable)될 수 있다. 인버터(515)는 전송 게이트(510)에 연결된 인버터가 될 수 있다. 즉, 전송 게이트(510)는 내부 클록 신호(eck)에 의해 제어될 수 있다. 인버터(515)는 3상태 인버터가 될 수 있다. 즉, 인버터(515)는 내부 클록 신호(eck)에 의해 제어될 수 있다. 인버터(515)의 출력 신호는 인버터(532)에 전송될 수 있다. 인버터(532)는 인버터(515)의 출력 신호를 반전시켜서 토글 래치(530)에 의해 전송되는,토글된 출력 신호(QN+)를 야기할 수 있다.
도 6은 이상에서 설명된 본 발명의 실시 예에 따른 저전력 토글 래치 기반 플립플랍(low power toggle latch-based flip-flop) 회로의 동작과 관련된 예시적인 타이밍도(600)를 보여준다. 입력 클록(INPUT CK)은 실질적으로 주기적인 사각파 신호이다. 입력 클록(INPUT CK)은 이상에서 언급된 클록 신호(CK)일 수 있다. 입력 클록(INPUT CK)은 외부에서 플립플랍 회로로 입력되는 클록 신호로부터 수신될 수 있다. 데이터(D STIMULUS)는 플립플랍의 입력에서 수신된 데이터 입력 값(즉, 입력 신호)이다. 출력 신호(OUTPUT QN)는 플립플랍에 의해 생성된 데이터 출력 값(즉, 출력 신호, QN)이다. 내부 클록(INTERNAL CLOCK)은 이상에서 언급된 내부 클록 신호(eck)이다.
도 6에서, 내부 클록(INTERNAL CLOCK)은 입력 클록(INPUT CK)의 몇 주기 동안 정지되어 있다. 실제로, 내부 클록(INTERNAL CLOCK)은 플립플랍의 입력이 변경되기 위해 플립플랍의 출력을 요구하지 않는 소정의 적절한 시간 동안 정지 상태로 유지될 수 있다. 즉, 내부 클록(INTERNAL CLOCK)은 비활성화되거나 게이팅되거나 논리 0으로 설정될 수 있다. 다음의 출력 신호(OUTPUT QN)는 현재의 출력 신호(OUTPUT QN) 및 데이터(D STIMULUS)에 응답하여 변화할 수 있다.
예를 들면, 605 시점에, 현재의 출력 신호(OUTPUT QN)는 논리 1이고 데이터(D STIMULUS)는 논리 0이다. 도 2의 진리표(200) 및 이상에서 설명된 플립플랍의 동작에 따르면, 내부 클록(INTERNAL CLOCK)은 정지 상태로 유지된다. 즉, 내부 클록(INTERNAL CLOCK)은 비활성화되거나 게이팅되거나 논리 0으로 설정된다. 그러므로, 다음의 출력 신호(OUTPUT QN)는 논리 1로 유지된다(610 시점).
좀 더 구체적으로, 도 1a의 플립플랍 회로를 참조하면, 605 시점에, QN=1 및 D=0일 때, 제 1 논리 게이트(110)는 논리 0 을 발생하고, 그것은 래치(105)에 의해 래치된다. 제 2 논리 게이트(125)는 논리 0을 수신하고 클록 신호(CK)와 함께 AND 동작을 수행한다. 이러한 동작은 내부 클록 신호(eck)가 정지되도록 클록 신호(CK)를 게이트한다. 따라서, 610 시점에서 다음의 출력 신호(OUTPUT QN, 즉, QN+)는 논리 1로 유지된다.
도 3a의 통합 클록 게이팅 로직(335)을 참조하면, 605 시점에, QN=1 및 D=0 일 때, 제 1 논리 게이트(305)는 논리 1을 발생하고, 그것은 래치(337)에 의해 래치된다. 래치(337)은 논리 1을 논리 0으로 반전시키고, 그것은 제 2 논리 게이트(325)로 전송된다. 제 2 논리 게이트(325)는 논리 0을 수신하고 클록 신호(CK)와 함께 NAND 동작을 수행한다. 이러한 동작은 논리 1인 반전된 내부 클록 신호(eckb)을 생성한다. 반전된 내부 클록 신호(eckb)는 인버터(330)에 의해 반전되어 논리 0인 내부 클록 신호(eck)로 된다. 내부 클록 신호(eck)가 정지되도록 클록 신호(CK)는 게이트된다. 결과적으로 610 시점에서, 다음의 출력 신호(OUTPUT QN, 즉, QN+)는 논리 1로 유지된다.
앞의 예와 유사한 다른 예를 들면, 615 시점에, 현재의 출력 신호(OUTPUT QN)는 논리 1이고 데이터(D STIMULUS)는 논리 0이다. 도 2의 진리표(200) 및 이상에서 설명된 플립플랍 회로에 따르면, 내부 클록(INTERNAL CLOCK)은 정지 상태로 유지될 수 있다. 즉, 내부 클록(INTERNAL CLOCK)은 비활성화되거나 게이팅되거나 논리 0으로 설정될 수 있다. 따라서, 620 시점에, 다음의 출력 신호(OUTPUT QN)는 논리 1로 유지될 수 있다.
다른 예를 들면, 625 시점에, 현재의 출력 신호(OUTPUT QN)는 논리 1이고 데이터(D STIMULUS)는 논리 1이다. 도 2의 진리표(200) 및 이상에서 설명된 플립플랍 회로에 따르면, 내부 클록(INTERNAL CLOCK)은 통합 클록 게이팅 로직의 동작에 의해 실질적으로 클록 신호(CK)와 동일할 수 있다. 따라서, 630 시점에, 다음의 출력 신호(OUTPUT QN)는 논리 1로부터 논리 0으로 토글된다.
좀 더 구체적으로, 도 1a의 플립플랍 회로를 참조하면, 625 시점에, QN=1 및 D=1일 때, 제 1 논리 게이트(110)는 논리 1을 발생하고, 그것은 래치(105)에 의해 래치된다. 제 2 논리 게이트(125)는 논리 1을 수신하고 클록 신호(CK)와 함께 AND 동작을 수행한다. 이러한 동작은 내부 클록 신호(eck)로서 제 2 논리 게이트(125)를 통해 클록 신호(CK)를 통과시킨다. 따라서, 630 시점에서, 다음의 출력 신호(OUTPUT QN, 즉, QN+)는 논리 1로부터 논리 0으로 토글된다.
도 3a의 통합 클록 게이팅 로직(335)을 참조하면, 625 시점에, QN=1 및 D=1 일 때, 제 1 논리 게이트(305)는 논리 0을 발생하고, 그것은 래치(337)에 의해 래치된다. 래치(337)는 논리 0을 논리 1로 반전시키고, 그것을 제 2 논리 게이트(325)로 전송한다. 제 2 논리 게이트(325)는 논리 1을 수신하고 클록 신호(CK)와 함께 NAND 동작을 수행한다. 이러한 동작은 논리 0인 반전된 내부 클록 신호(eckb)를 생성한다. 반전된 내부 클록 신호(eckb)는 인버터(330)에 의해 반전되어 논리 1인 내부 클록 신호(eck)로 된다. 이 구간 동안, 내부 클록 신호(eck)는 실질적으로 클록 신호(CK)와 동일할 수 있다. 따라서, 630 시점에서, 다음의 출력 신호(OUTPUT QN, 즉, QN+)는 논리 1로부터 논리 0으로 토글된다.
다른 예를 들면, 635 시점에, 현재의 출력 신호(OUTPUT QN)는 논리 0이고 데이터(D STIMULUS)는 논리 1이다. 도 2의 진리표(200) 및 이상에서 설명된 플립플랍의 동작에 따르면, 내부 클록(INTERNAL CLOCK)은 정지 상태로 유지될 수 있다. 즉, 내부 클록(INTERNAL CLOCK)은 비활성화되거나 게이팅되거나 논리 0으로 설정될 수 있다. 따라서, 640 시점에, 다음의 출력 신호(OUTPUT QN)는 논리 0으로 유지될 수 있다.
좀 더 구체적으로, 도 1a의 플립플랍 회로를 참조하면, 635 시점에, QN=0 및 D=1일 때, 제 1 논리 게이트(110)는 논리 0 을 발생하고, 그것은 래치(105)에 의해 래치된다. 제 2 논리 게이트(125)는 논리 0을 수신하고 클록 신호(CK)와 함께 AND 동작을 수행한다. 이러한 동작은 내부 클록 신호(eck)가 정지되도록 클록 신호(CK)를 게이트한다. 따라서, 640 시점에서 다음의 출력 신호(OUTPUT QN, 즉, QN+)는 논리 0을로 유지된다.
도 3a의 통합 클록 게이팅 로직(335)을 참조하면, 635 시점에, QN=0 및 D=1 일 때, 제 1 논리 게이트(305)는 논리 1을 발생하고, 그것은 래치(337)에 의해 래치된다. 래치(337)은 논리 1을 논리 0으로 반전시키고, 그것은 제 2 논리 게이트(325)로 전송된다. 제 2 논리 게이트(325)는 논리 0을 수신하고 클록 신호(CK)와 함께 NAND 동작을 수행한다. 이러한 동작은 논리 1인 반전된 내부 클록 신호(eckb)을 생성한다. 반전된 내부 클록 신호(eckb)는 인버터(330)에 의해 반전되어 논리 0인 내부 클록 신호(eck)로 된다. 내부 클록 신호(eck)가 정지되도록 클록 신호(CK)는 게이트된다. 결과적으로 640 시점에, 다음의 출력 신호(OUTPUT QN, 즉, QN+)는 논리 0으로 유지된다.
다른 예를 들면, 645 시점에, 현재의 출력 신호(OUTPUT QN)는 논리 0이고 데이터(D STIMULUS)는 논리 0이다. 도 2의 진리표(200) 및 이상에서 설명된 플립플랍 회로에 따르면, 내부 클록(INTERNAL CLOCK)은 통합 클록 게이팅 로직의 동작에 의해 실질적으로 클록 신호(CK)와 동일할 수 있다. 따라서, 650 시점에, 다음의 출력 신호(OUTPUT QN)는 논리 0로부터 논리 1로 토글된다.
좀 더 구체적으로, 도 1a의 플립플랍 회로를 참조하면, 645 시점에, QN=0 및 D=0일 때, 제 1 논리 게이트(110)는 논리 1을 발생하고, 그것은 래치(105)에 의해 래치된다. 제 2 논리 게이트(125)는 논리 1을 수신하고 클록 신호(CK)와 함께 AND 동작을 수행한다. 이 구간 동안, 이러한 동작은 내부 클록 신호(eck)로서 제 2 논리 게이트(125)를 통해 클록 신호(CK)를 통과시킨다. 따라서, 650 시점에서, 다음의 출력 신호(OUTPUT QN, 즉, QN+)는 논리 0로부터 논리 1로 토글된다.
도 3a의 통합 클록 게이팅 로직(335)을 참조하면, 645 시점에, QN=0 및 D=0 일 때, 제 1 논리 게이트(305)는 논리 0을 발생하고, 그것은 래치(337)에 의해 래치된다. 래치(337)는 논리 0을 논리 1로 반전시키고, 그것을 제 2 논리 게이트(325)로 전송한다. 제 2 논리 게이트(325)는 논리 1을 수신하고 클록 신호(CK)와 함께 NAND 동작을 수행한다. 이러한 동작은 논리 0인 반전된 내부 클록 신호(eckb)를 생성한다. 반전된 내부 클록 신호(eckb)는 인버터(330)에 의해 반전되어 논리 1인 내부 클록 신호(eck)로 된다. 이 구간 동안, 내부 클록 신호(eck)는 실질적으로 클록 신호(CK)와 동일할 수 있다. 따라서, 650 시점에서, 다음의 출력 신호(OUTPUT QN, 즉, QN+)는 논리 0로부터 논리 1로 토글된다.
다른 예를 들면, 655 시점에, 현재의 출력 신호(OUTPUT QN)는 논리 1이고 데이터(D STIMULUS)는 논리 1이다. 도 2의 진리표(200) 및 이상에서 설명된 플립플랍의 동작에 따르면, 내부 클록(INTERNAL CLOCK)은 통합 클록 게이팅 로직의 동작에 의해 실질적으로 클록 신호(CK)와 동일할 수 있다. 따라서, 660 시점에, 다음의 출력 신호(OUTPUT QN)는 논리 1로부터 논리 0으로 토글된다.
또 다른 예를 들면, 665 시점에, 현재의 출력 신호(OUTPUT QN)는 논리 0이고 데이터(D STIMULUS)는 논리 1이다. 도 2의 진리표(200) 및 이상에서 설명된 플립플랍의 동작에 따르면, 내부 클록(INTERNAL CLOCK)은 정지 상태로 유지될 수 있다. 즉, 내부 클록(INTERNAL CLOCK)은 비활성화되거나 게이팅되거나 논리 0으로 설정될 수 있다. 따라서, 670 시점에, 다음의 출력 신호(OUTPUT QN)는 논리 0으로 유지될 수 있다.
도 6에 따르면, 글리치-프리(glitch-free)한 내부 클록(INTERNAL CLOCK)은 생성될 수 있다. 다른 말로 하면, 글리치-프리(glitch-free)한 내부 클록(INTERNAL CLOCK)은 인에이블(enable) 시에 하나 이상의 클록 구간 동안 스파이크(spike)나 이상없이 입력 클록(INPUT CK)의 파형을 실질적으로 모방할 수 있다. 이것은 이상에서 설명된 통합 클록 게이팅 로직(integrated clock gating logic) 때문에 가능하다. 또한, 데이터(D STIMULUS)가 출력 신호(OUTPUT QN)에서 변화를 요구하지 않는다면, 내부 클록(INTERNAL CLOCK)은 정지된다. 그에 의해 전력 소비는 감소될 수 있다.
도 7은 본 발명의 다른 실시 예에 따른 저전력 토글 래치 기반 플립플랍(low power toggle latch-based flip-flop, 700)의 회로도이다. 이 실시 예에서, 토글 래치 기반 플립플랍 회로(700)는 내부 클록 신호(eck)를 생성하는 통합 클록 게이팅 로직(735)를 포함할 수 있다. 토글 래치(737)는 통합 클록 게이팅 로직(735)에 연결될 수 있다. 토글 래치(737)는 통합 클록 게이팅 로직(735)로부터 내부 클록 신호(eck)를 수신할 수 있다. 토글 래치(737)는 내부 클록 신호(eck)에 응답하여 데이터(D)를 토글 및 래치할 수 있다. 예를 들면, 토글 래치(737)는 실질적으로 내부 클록 신호(eck)의 상승 엣지(rising edge)에 응답하여 데이터(D)를 토글 및 래치할 수 있다.
통합 클록 게이팅 로직(735)은 제 1 논리 게이트(705)를 포함할 수 있다. 제 1 논리 게이트(705)는 배타적 OR (XOR) 게이트일 수 있다. XOR 게이트(705)는 입력 데이터 값(D)을 수신하는 비반전 입력 단자(712), 및 현재의 출력 데이터 값(QN)을 수신하는 반전 입력 단자(710)를 포함할 수 있다. 도 1a의 진리표(102)는 XOR 게이트(705)에 적용될 수 있다. 따라서, 그에 대한 설명은 생략한다.
제 1 논리 게이트(705)는 제 1 논리 게이트(705)로부터 제 2 논리 게이트(725)로 클록 게이팅 로직 신호(clock gating logic signal)를 전송할 수 있다. 제 2 논리 게이트(725)는 NAND 게이트일 수 있다. 제 2 논리 게이트(725)는 제 1 논리 게이트(705)의 출력 단자(729)에 연결된 제 1 입력 단자(727)를 포함할 수 있다. 제 2 입력 단자(732)는 클록 신호(CK)에 연결될 수 있다. 제 2 논리 게이트(725)는 제 1 논리 게이트(705)의 출력 단자(729)로부터 인에이블 클록 신호(enable clock signal)를 수신할 수 있다. 제 2 논리 게이트(725)는 인에이블 클록 신호(enable clock signal) 및 클록 신호(CK)로 논리 동작(logic operation)을 수행할 수 있다. 예를 들면, 제 2 논리 게이트(725)는 낸드 논리 동작(NAND logic operation)을 수행할 수 있다. 제 2 논리 게이트(725)는 그러한 논리 동작에 응답하여 반전된 내부 클록 신호(eckb)를 생성할 수 있다. 또한, 통합 클록 게이팅 로직(735)은 제 2 논리 게이트(725)로부터 수신된 반전된 내부 클록 신호(eckb)를 반전하여 내부 클록 신호(eck)를 생성하는 인버터(730)를 포함할 수 있다. 출력 단자(734)는 내부 클록 신호(eck)를 전송할 수 있다.
토글 래치(737)는 인버터(755), 인버터(755)에 연결된 전송 게이트(760), 전송 게이트(760)에 연결된 바이어싱 인버터(770), 바이어싱 인버터(770)에 연결된 인버터(780), 및 바이어싱 인버터(770)와 인버터(780)에 연결된 전송 게이트(790)를 포함할 수 있다. 추가적으로, 전송 게이트(790)는 데이터 값(QN)을 출력하는 인버터(785)에 연결될 수 있다. 또한, 전송 게이트(790)는 인버터(765) 및 바이어싱 인버터(775)에 연결될 수 있다. 인버터(785)의 출력 단자(736)는 인버터(755)의 입력 단자(739)에 연결될 수 있다. 토글 래치(737)는 통합 클록 게이팅 로직(735)으로부터 수신된 내부 클록 신호(eck)에 응답하여 출력 신호(QN)를 토글 및 래치할 수 있다.
도 8은 본 발명의 실시 예에 따른 토글 래치 기반 플립플랍(toggle latch-based flip-flop)에 의해 수신된 클록 신호(clock signal)를 게이팅하는 방법을 보여주는 순서도이다. 805 단계에서, 클록 게이팅 로직 신호(clock gating logic signal)는 플립플랍 회로로 입력되는 적어도 하나의 입력 데이터 값(D) 및 플립플랍 회로로부터의 출력 값(QN)에 기초하여 제 1 논리 게이트에 의해 생성될 수 있다. 810 단계에서, 클록 게이팅 로직 신호(clock gating logic signal)는 래치에 의하여 클록 신호(clock signal)에 응답하여 래치될 수 있다. 815 단계에서, 래치된 클록 게이팅 로직 신호(clock gating logic signal) 및 클록 신호(clock signal)는 제 2 논리 게이트에 의해 수신된다. 820 단계에서, 클록 신호(clock signal)는 래치된 클록 게이팅 로직 신호(clock gating logic signal)에 응답하여 제 2 논리 게이트에 의해 게이팅될 수 있다. 825 단계에서, 내부 클록 신호(internal clock signal)는 제 2 논리 게이트에 의해 생성될 수 있다. 830 단계에서, 출력 값은 내부 클록 신호(internal clock signal)에 응답하여 토글 래치에 의해 토글 및 래치될 수 있다. 본 발명의 실시 예에 따르면, 제 2 논리 게이트는 글리치-프리(glitch-free)한 내부 클록 신호(internal clock signal)를 생성할 수 있다.
도 9는 본 발명의 실시 예에 따른 토글 래치 기반 플립플랍(932)에 관련된 프로세서(930)를 포함하는 컴퓨팅 시스템(900)의 블록도이다. 토글 래치 기반 플립플랍(932)은 이상에서 자세히 설명되었으므로 그 설명을 생략한다. 프로세서(930)는 시스템 버스(905)에 전기적으로 연결될 수 있다. 컴퓨팅 시스템(900)는 클록 발생기(910), 랜덤 액세스 메모리 및/또는 플래시 메모리(915), 메모리 컨트롤러(945), 사용자 인터페이스(920), 기저 대역 칩셋과 같은 모뎀(925), 자동 시험 장비(Automatic Test Equipment(ATE), 935), 그리고시스템 버스(905)에 전기적으로 연결될 수 있는 모든 장치들을 포함할 수 있다.
컴퓨팅 시스템(900)이 모바일 장치일 경우, 컴퓨팅 시스템(900)은 배터리(940)를 더 포함할 수 있다. 도 9에 도시되지 않았지만, 컴퓨팅 시스템(900)은 어플리케이션 칩셋(application chipset), 카메라 이미지 프로세서(camera image processor, CIS), 모바일 DRAM, 및 이와 같은 장치들을 더 포함할 수 있다. 메모리 컨트롤러(945) 및 플래시 메모리(915)는 데이터를 저장하기 위한 불 휘발성 메모리를 이용하는 솔리트 스테이트 드라이브(SSD)를 구성할 수 있다.
실시 예로서, 컴퓨팅 시스템(900)은 컴퓨터, 포터블 컴퓨터, 울트라 모바일 컴퓨터(Ultra Mobile PC, UMPC), 워크스테이션, 넷북, PDA, 웹 타블렛(web tablet), 무선 전화, 모바일 폰, 스마트 폰, 전자책(e-book), PMP(portable multimedia player), 디지털 카메라, 디지털 오디오 레코더/플레이어(digital audio recorder/player), 디지털 사진/영상 레코더/플레이어(digital picture/video recorder/player), 휴대용 게임기, 내비게이션 시스템, 블랙 박스, 3D TV, 무선 환경에서 정보의 송수신이 가능한 장치, 홈 네트워크를 구성하는 다양한 전자 장치 중 하나, 컴퓨터 네트워크를 구성하는 다양한 장치 중 하나, 텔레매틱스(telematics) 네트워크를 구성하는 다양한 전자 장치 중 하나, RFID, 또는 컴퓨팅 시스템을 구성하는 다양한 전자 장치 중 하나로 사용될 수 있다.
이하에서 본 발명의 개념의 구현될 수 있는 적합한 장치 또는 장치들의 간단하고 일반적인 설명이 제공될 것이다. 일반적으로, 장치 또는 장치들은 프로세스, 메모리, 즉, RAM, ROM, 또는 다른 상태 보존 매체, 저장 장치, 비디오 인터페이스, 및 입출력 인터페이스 포트들을 연결하기 위한 시스템 버스를 포함할 수 있다. 장치 또는 장치들은 키보드, 마우스 등 기존의 입력 장치로부터의 입력 뿐만 아니라 다른 장치로부터 수신된 지시들, 가상 현실 환경에서의 상호작용, 생체 피드백, 또는 다른 입력 신호에 의해, 적어도 부분적으로, 제어될 수 있다. 본 발명에서 사용된 “장치”라는 용어는 단일 장치, 가상 장치, 또는 장치들, 가상 장치들이나 동작 장치들을 함께 통신되도록 연결한 시스템을 포함할 수 있다. 예를 들면, 장치들은 개인 컴퓨터, 워크스테이션, 서버, 휴대용 컴퓨터, 핸드헬드 장치(handheld device), 전화기, 타블렛 등과 같은 컴퓨팅 장치들을 포함할 수 있다. 또한, 장치들은 개인이나 공공 운송 장치, 즉, 자동차, 기차, 택시 등과 같은 운송 장치들을 포함할 수 있다.
장치 또는 장치들은 프로그램 가능 또는 불가능한 로직 장치나 어레이(array), 주문형 반도체(Application Specific Integrated Circuits, ASICs), 내장 컴퓨터, 스마트 카드와 같은 내장된 컨트롤러를 포함할 수 있다. 장치 또는 장치들은 네트워크 인터페이스, 모뎀 또는 다른 통신 연결을 통해 하나 이상의 원격 장치들에 하나 이상의 연결을 사용할 수 있다. 장치들은 인트라넷, 인터넷, 로컬 영역 네트워크(local area network), 광역 네트워크(wide area network) 등과 같은 물리적 및/또는 논리적 네트워크 방법에 의해 서로 연결될 수 있다. 이 분야의 통상의 기술자는, 네트워크 통신은 라디오 주파수(RF), 위성, 마이크로웨이브, IEEE 545.11, 블루투스(Bluetooth®), 광(optical), 적외선(infrared), 케이블, 레이저 등 다양한 유무선 단거리 또는 장거리 캐리어(carrier) 및 프로토콜을 사용할 수 있음을 이해할 것이다.
본 발명의 실시 예들은 기능, 과정, 데이터 구조, 실행 프로그램 등을 포함하는 관련된 데이터를 참조하거나 그와 함께 설명될 수 있다. 관련된 데이터는 장치에 의해 액세스될 때 작업을 수행하거나 추상 데이터 타입(abstract data type) 또는 저레벨의 하드웨어 문맥(low-level hardware context)을 결정하는 결과를 가져온다. 예를 들면, 관련된 데이터는 휘발성이나 불 휘발성 메모리에 저장될 수 있다. 휘발성 또는 불 휘발성 메모리는 RAM, ROM, 또는 하드 드라이브, 플로피 디스크, 광학 저장 장치, 테이프, 플래시 메모리, 메모리 스틱, 디지털 비디어 디스크, 생물학적 저장 장치 등을 포함하는 다른 저장 장치 및 그와 관련된 저장 미디어에 저장될 수 있다. 관련된 데이터는 물리적 및/또는 논리적 네트워크, 패킷 형태, 직렬 데이터, 병렬 데이터, 전파 신호 등을 포함하는 전송 환경을 통해 전달될 수 있다. 관련된 데이터는 압축되거나 암호화된 형식을 사용할 수 있다. 관련된 데이터는 분산된 환경에서 사용될 수 있다. 관련된 데이터는 장치 액세스를 위해 로컬하게 또는 원격으로 저장될 수 있다.
본 발명의 실시 예에 따르면, 이상에서 설명된 실시 예들은 본 발명의 기술적 사상을 벗어나지 않고 배열 및 세부 사항이 변형될 수 있음은 인식될 것이다. 또한, 실시 예들은 본 발명의 기술적 사상을 벗어나지 않고 원하는 방식으로 결합될 수 있음은 인식될 것이다. 이상에서 특정한 실시 예로서 설명되었을지라도, 다른 구성들은 예상될 수 있다. 특히, “본 발명의 실시 예에 따른” 또는 이와 유사한 표현들이 사용될지라도, 이것은 일반적으로 가능한 실시 예를 의미한다. 따라서, 이러한 표현들은 본 발명을 특정한 실시 예로 제한하기 위해 사용된 것은 아니다. 본 발명에서, 이러한 표현들은 결합가능한 동일하거나 다른 실시 예들을 참조할 수 있다.
본 발명의 실시 예들은 하나 이상의 프로세서들에 의해 실행가능한 명령들을 포함하는 비 일시적인 머신-리더블 매체(non-transitory machine-readable medium)를 포함할 수 있다. 그 명령들은 본 발명의 구성 요소들을 수행하는 명령들일 수 있다.
본 발명의 실시 예들은 본 발명의 기술적 사상을 제한하는 것으로 해석되어서는 않된다. 특정한 실시 예들이 설명되었을지라도, 본 기술 분야의 통상의 지식을 가진 자라면 실질적으로 본 발명의 신규한 사항 및 이점들로부터 벗어나지 않고 다양한 변형들이 가능하다는 것은 쉽게 이해할 것이다. 따라서, 그러한 모든 변형들은 본 발명의 특허청구범위의 기술적 사상의 범주에 포함되는 것이다.
100, 700 : 플립플랍
105, 337, 545, 550 : 래치
110, 305, 705 : 제 1 논리 게이트
125, 325, 725 : 제 2 논리 게이트
130, 530, 737 : 토글 래치
135, 335, 735 : 통합 클록 게이팅 로직
314, 510, 760, 790 : 전송 게이트
315, 330, 505, 520, 532, 535, 730, 755, 765, 780, 785 : 인버터
320, 525, 540 : 3상태 인버터
405 : 클록 인버터
515, 770, 775 : 바이어싱 인버터
900 : 컴퓨팅 시스템
905 : 시스템 버스
910 : 클록 발생기
915 : 랜덤 액세스 메모리 및/또는 플래시 메모리
920 : 사용자 인터페이스
925 : 모뎀
930 : 프로세서
932 : 토글 래치 기반 플립플랍
935 : ATE
940 : 배터리
945 : 메모리 컨트롤러

Claims (10)

  1. 플립플랍 회로에 있어서:
    제 1 논리 게이트;
    토글 래치;
    상기 제 1 논리 게이트의 출력 단자 및 클록 신호에 연결되는 래치; 그리고
    상기 래치의 출력 단자에 연결되는 제 1 입력 단자, 상기 클록 신호에 연결되는 제 2 입력 단자, 및 상기 토글 래치에 연결되는 출력 단자를 포함하는 제 2 논리 게이트를 포함하되,
    상기 토글 래치의 입력 단자는 상기 제 1 논리 게이트의 제 1 입력 단자에 직접 연결되고,
    상기 제 1 논리 게이트의 제 2 입력 단자는 데이터 입력 신호를 수신하고,
    상기 제 1 논리 게이트는:
    상기 데이터 입력 신호가 논리 0이고 상기 토글 래치의 출력 단자에서의 데이터 출력 신호가 논리 0인 것에 응답하여, 상기 토글 래치는 상기 데이터 출력 신호를 토글하고,
    상기 데이터 입력 신호가 논리 0이고 상기 토글 래치의 출력 단자에서의 데이터 출력 신호가 논리 1인 것에 응답하여, 상기 토글 래치는 상기 데이터 출력 신호를 유지하고,
    상기 데이터 입력 신호가 논리 1이고 상기 토글 래치의 출력 단자에서의 데이터 출력 신호가 논리 0인 것에 응답하여, 상기 토글 래치는 상기 데이터 출력 신호를 유지하고, 그리고
    상기 데이터 입력 신호가 논리 1이고 상기 토글 래치의 출력 단자에서의 데이터 출력 신호가 논리 1인 것에 응답하여, 상기 토글 래치는 상기 데이터 출력 신호를 토글하도록 더 구성된 플립플랍 회로.
  2. 제 1 항에 있어서,
    상기 래치는 상기 클록 신호에 응답하여 상기 제 1 논리 게이트의 출력 단자로부터 수신된 클록 게이팅 로직 신호를 래치하는 플립플랍 회로.
  3. 제 2 항에 있어서,
    상기 제 2 논리 게이트는 상기 래치의 출력 단자로부터 상기 클록 게이팅 로직 신호를 수신하고,
    상기 제 2 논리 게이트는 상기 클록 신호 및 상기 클록 게이팅 로직 신호에 기초하여 논리 동작을 수행하고, 그리고
    상기 제 2 논리 게이트는 상기 논리 동작에 응답하여 내부 클록 신호를 생성하는 플립플랍 회로.
  4. 제 3 항에 있어서,
    상기 토글 래치는 상기 제 2 논리 게이트의 출력 단자에 연결되며, 상기 제 2 논리 게이트로부터 상기 내부 클록 신호를 수신하는 플립플랍 회로.
  5. 제 4 항에 있어서,
    상기 토글 래치의 출력 단자는 상기 토글 래치의 입력 단자에 연결되고,
    상기 토글 래치는 상기 제 2 논리 게이트로부터 수신된 상기 내부 클록 신호에 응답하여 상기 토글 래치의 출력 신호를 토글 및 래치시키는 플립플랍 회로.
  6. 삭제
  7. 제 1 항에 있어서,
    상기 제 1 논리 게이트는 XOR 게이트이고,
    상기 제 1 논리 게이트의 상기 제 1 입력 단자는 상기 XOR 게이트의 반전 입력 단자에 대응되고,
    상기 제 1 논리 게이트의 상기 제 2 입력 단자는 상기 XOR 게이트의 비반전 입력 단자에 대응되는 플립플랍 회로.
  8. 제 1 항에 있어서,
    상기 토글 래치의 출력 단자는 상기 제 1 논리 게이트의 제 1 입력 단자에 연결되고,
    상기 토글 래치의 입력 단자는 상기 제 1 논리 게이트의 제 1 입력 단자에 연결되는 플립플랍 회로.
  9. 제 8 항에 있어서,
    상기 플립플랍 회로의 출력 신호는 상기 토글 래치의 출력 단자를 통해 출력되는 플립플랍 회로.
  10. 삭제
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