CN113053428A - 锁存电路、存储器设备和方法 - Google Patents

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万和舟
吴经纬
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Abstract

本公开涉及锁存电路、存储器设备和方法。一种锁存电路，包括：锁存时钟生成器，被配置为基于时钟信号和第一使能信号来生成锁存时钟信号；以及输入锁存器，被耦合到锁存时钟生成器以接收锁存时钟信号。输入锁存器被配置为基于锁存时钟信号和输入信号来生成锁存输出信号。响应于第一使能信号具有禁用逻辑电平，锁存时钟生成器被配置为将锁存时钟信号的逻辑电平设置为相应禁用逻辑电平，而不考虑时钟信号。

Description

锁存电路、存储器设备和方法
技术领域
本发明涉及锁存电路、存储器设备和方法。
背景技术
处理器和存储器是电子设备的各个部分。存储器的性能(例如，容量、访问速度等)会影响电子设备的整体性能。功耗是存储器的设计考虑因素，尤其是在高级电子设备中。
发明内容
根据本公开的一个实施例，提供了一种锁存电路，包括：锁存时钟生成器，所述锁存时钟生成器被配置为基于时钟信号和第一使能信号来生成锁存时钟信号；以及输入锁存器，所述输入锁存器被耦合到所述锁存时钟生成器以接收所述锁存时钟信号，所述输入锁存器被配置为基于所述锁存时钟信号和输入信号来生成锁存输出信号；其中，响应于所述第一使能信号具有禁用逻辑电平，所述锁存时钟生成器被配置为将所述锁存时钟信号的逻辑电平设置为相应禁用逻辑电平，而不考虑所述时钟信号。
根据本公开的另一实施例，提供了一种存储器设备，包括：存储器单元；以及控制电路，所述控制电路被耦合以控制所述存储器单元的操作，所述控制电路包括：锁存时钟生成器，所述锁存时钟生成器被配置为基于时钟信号和使能信号来生成锁存时钟信号；以及输入锁存器，所述输入锁存器被耦合到所述锁存时钟生成器以接收所述锁存时钟信号，所述输入锁存器被配置为基于所述锁存时钟信号和输入信号来生成锁存输出信号；其中，所述使能信号对应于以下各项中的至少一项：芯片使能信号，用于使能或禁用所述存储器设备，或写入使能信号，用于使能或禁用对所述存储器单元的写入。
根据本公开的又一实施例，提供了一种操作具有存储器单元的存储器设备的方法，所述方法包括：基于时钟信号和使能信号来生成锁存时钟信号；以及基于所述锁存时钟信号和输入信号来生成用于控制所述存储器单元的操作的锁存输出信号，其中，在所述生成所述锁存时钟信号中，响应于所述使能信号具有禁用逻辑电平，所述锁存时钟信号的逻辑电平被设置为相应禁用逻辑电平，而不考虑所述时钟信号，在所述生成所述锁存输出信号中，响应于所述锁存时钟信号的所述相应禁用逻辑电平，所述锁存输出信号的逻辑电平保持不变，而不考虑所述输入信号。
附图说明
当结合附图阅读时，从以下详细描述中可以最好地理解本公开的各方面。应注意，根据工业中的标准实践，各种特征未按比例绘制。实际上，为了清楚讨论，可以任意增加或减小各种特征的尺寸。
图1A是根据一些实施例的锁存电路的示意框图。
图1B包括图1A的锁存电路中的各种信号的时间图。
图2是根据一些实施例的存储器设备的示意框图。
图3A是根据一些实施例的锁存电路的示意框图。
图3B包括图3A的锁存电路中的各种信号的时间图。
图4A是根据一些实施例的锁存电路的示意框图。
图4B包括图4A的锁存电路中的各种信号的时间图。
图5A是根据一些实施例的锁存时钟生成器的示例电路实现方式的示意电路图。
图5B是与图5A的锁存时钟生成器相对应的真值表。
图5C包括具有图5A的锁存时钟生成器的锁存电路中的各种信号的时间图。
图6是根据一些实施例的方法的流程图。
具体实施方式
下面的公开内容提供了用于实现所提供的主题的不同特征的许多不同的实施例或示例。下文描述了组件、值、操作、材料、布置等的具体示例以简化本公开。当然，这些仅仅是示例而不意图是限制性的。预期其他组件、值、操作、材料、布置等。例如，在下面的说明中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各种示例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且本身并不表示所讨论的各个实施例和/或配置之间的关系。
锁存器(latch)用于各种电子设备，包括但不限于存储器。锁存器被配置为接收输入信号和时钟信号。锁存器被配置为响应于时钟信号的第一逻辑电平(例如，逻辑“低”)将输入信号传递到锁存器的输出，这被称为锁存器的“传递(pass)”状态。锁存器还被配置为响应于时钟信号的第二逻辑电平(例如，逻辑“高”)保持输出不变，这被称为锁存器的“保持(hold)”状态。在一些其他方法中，当电子设备的功能或电路不被需要或要被禁用(disable)时，与该功能或电路相对应的锁存器仍将输入信号传递至锁存器的输出。当相应功能或电路要被禁用时，这种信号传递会不必要地消耗功率。为了解决这个问题，在一些实施例中，使能(enable)信号被提供给时钟生成器，该时钟生成器被配置为生成用于锁存器的时钟信号。当使能信号具有禁用逻辑电平以禁用与锁存器相对应的功能或电路时，时钟生成器被配置为将时钟信号设置为与锁存器的“保持”状态相对应的逻辑电平。作为结果，锁存器的输出保持不变，同时与锁存器相对应的功能或电路被禁用。在一个或多个实施例中，这种信号保持降低了功耗。一些实施例通过较少逻辑元件实现了功耗降低，而对芯片面积没有附加要求。在至少一个实施例中，减少了去往/来自电子设备中其他电路的噪声。
图1A是根据一些实施例的锁存电路100的示意框图。锁存电路100包括锁存时钟生成器110和输入锁存器120。锁存时钟生成器110被配置为基于时钟信号Internal_CLK和信号Enable来生成锁存时钟信号Latch_CKD。输入锁存器120被耦合到锁存时钟生成器110以接收锁存时钟信号Latch_CKD，并且被配置为基于锁存时钟信号Latch_CKD和输入信号Latch_Input来生成锁存输出信号Latch_Output。在图1A的示例配置中，信号Enable和时钟信号Internal_CLK被输入到锁存时钟生成器110。然而，其他配置落入各种实施例的范围内。例如，在至少一个实施例中，时钟信号Internal_CLK是在锁存时钟生成器110中生成的。
在一些实施例中，锁存时钟生成器110或输入锁存器120中的至少一者包括电路元件，该电路元件被耦合以执行本文所描述的功能和/或操作。这种电路元件的示例包括但不限于晶体管、二极管、电容器、电阻器。晶体管的示例包括但不限于金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结型晶体管(BJT)、高压晶体管、高频晶体管、p沟道和/或n沟道场效应晶体管(PFET/NFET)、FinFET、具有升高的源极/漏极的平面MOS晶体管等。在一个或多个实施例中，锁存时钟生成器110或输入锁存器120中的至少一者的电路元件被耦合以形成一个或多个逻辑元件。逻辑元件的示例包括但不限于反相器(NOT)、AND、OR、NAND、NOR、XOR、XNOR。参照图5A描述了锁存时钟生成器110的示例配置。在一些实施例中，输入锁存器120包括如本文所述的锁存器。示例锁存器配置是D锁存器。其他配置落入各种实施例的范围内。
图1B包括根据一些实施例的锁存电路100中的各种信号的时间图。信号Enable具有禁用逻辑电平(例如，在132处)，用于禁用与电子设备中的锁存电路100相关联的功能或电路。信号Enable还具有使能逻辑电平(例如，在131和133处)，用于使能与电子设备中的锁存电路100相关的功能或电路。在图1B中的示例中，信号Enable的禁用逻辑电平为逻辑“高”，如图1B中的标签“H”禁用所示，并且信号Enable的使能逻辑电平为逻辑“低”。其他配置(例如，禁用逻辑电平为逻辑“低”并且使能逻辑电平为逻辑“高”的情况下)落入各种实施例的范围内。
时钟信号Internal_CLK具有逻辑电平，该逻辑电平根据时钟频率在140、142、144、146处的逻辑“高”和141、143、145处的逻辑“低”之间周期性地切换。
响应于信号Enable具有使能逻辑电平，锁存时钟生成器110被配置为根据时钟信号Internal_CLK来切换锁存时钟信号Latch_CKD的逻辑电平。例如，当信号Enable在131、133处具有使能逻辑电平时，锁存时钟信号Latch_CKD的逻辑电平在150、156处的逻辑“高”(分别对应于时钟信号Internal_CLK在140、146处的逻辑“高”)与151、155和157处的逻辑“低”(分别对应于时钟信号Internal_CLK在141、145处的逻辑“低”)之间切换。
此外，响应于信号Enable具有禁用逻辑电平，锁存时钟生成器110被配置为将锁存时钟信号Latch_CKD的逻辑电平设置为相应禁用逻辑电平。例如，当信号Enable在132处具有禁用逻辑电平时，锁存时钟信号Latch_CKD的逻辑电平在152处被设置为逻辑“高”，而不考虑在142、144处的逻辑“高”与143处的逻辑“低”之间切换的时钟信号Internal_CLK。锁存时钟信号Latch_CKD的逻辑“高”是禁用逻辑电平，因为它对应于输入锁存器120的“保持”状态，并且禁用了输入锁存器120的输出处的逻辑电平切换，如本文所述。在图1B中的示例中，信号Enable在131与132之间的上升沿引起锁存时钟信号Latch_CKD在151与152之间的相应上升沿，并且信号Enable在132与133之间的下降沿引起锁存时钟信号Latch_CKD在152与155之间的相应下降沿。作为结果，锁存时钟信号Latch_CKD的逻辑电平在152处被设置为逻辑“高”，对应于信号Enable在132处的禁用逻辑电平。
锁存时钟信号Latch_CKD被从锁存时钟生成器110提供到输入锁存器120中，以用作输入锁存器120的时钟信号。在图1B中的示例配置中，当锁存时钟信号Latch_CKD的逻辑电平为逻辑“高”时，输入锁存器120处于“保持”状态，并且当锁存时钟信号Latch_CKD的逻辑电平为逻辑“低”时，输入锁存器120处于“传递”状态。其他配置(例如，当锁存时钟信号Latch_CKD的逻辑电平为逻辑“高”时，输入锁存器120处于“传递”状态，并且当锁存时钟信号Latch_CKD的逻辑电平逻辑“低”时，输入锁存器120处于“保持”状态)落入各种实施例的范围内。
如本文所述，当信号Enable具有使能逻辑电平时，锁存时钟信号Latch_CKD的逻辑电平根据时钟信号Internal_CLK被切换。响应于锁存时钟信号Latch_CKD的经切换的逻辑电平，输入锁存器120被配置为根据输入信号Latch_Input来切换锁存输出信号Latch_Output的逻辑电平。例如，当信号Enable在131处具有使能逻辑电平时，输入锁存器120在锁存时钟信号Latch_CKD在150处为逻辑“高”时处于“保持”状态，并且输入锁存器120在锁存时钟信号Latch_CKD在151处为逻辑“低”时处于“传递”状态。在图1B中的示例中，输入信号Latch_Input是差分信号，包括具有相反逻辑电平的两个分量信号。当两个分量信号中的一个分量信号从逻辑“高”切换到逻辑“低”并且另一分量信号从逻辑“低”切换到逻辑“高”时，输入信号Latch_Input的逻辑电平在161、162、163处切换。同样，锁存输出信号Latch_Output也是差分信号。在输入锁存器120处于与锁存时钟信号Latch_CKD在150处的逻辑“高”相对应的“保持”状态时，输入信号Latch_Input的逻辑电平在161处切换。输入信号Latch_Input的该逻辑电平切换161由输入锁存器120保持，并且在输入锁存器120处于与锁存时钟信号Latch_CKD在151处的逻辑“低”相对应的“传递”状态时被输出为锁存输出信号Latch_Output的逻辑电平切换171。类似地，输入信号Latch_Input的逻辑电平切换163由(处于与锁存时钟信号Latch_CKD在156处的逻辑“高”相对应的“保持”状态的)输入锁存器120保持，并且在输入锁存器120处于与锁存时钟信号Latch_CKD在157处的逻辑“低”相对应的“传递”状态时被输出作为锁存输出信号Latch_Output的逻辑电平切换173。换句话说，当信号Enable具有使能逻辑电平时，输入锁存器120传递输入信号Latch_Input。
如本文所述，当信号Enable具有禁用逻辑电平时，锁存时钟信号Latch_CKD的逻辑电平被设置为相应禁用逻辑电平。响应于锁存时钟信号Latch_CKD的相应禁用逻辑电平，输入锁存器120被配置为保持锁存输出信号的逻辑电平不变，而不考虑输入信号。例如，当信号Enable在132处具有禁用逻辑电平时，输入锁存器120处于与锁存时钟信号Latch_CKD在152处的相应禁用逻辑电平(即，逻辑“高”)相对应的“保持”状态。该“保持”状态被维持并且锁存输出信号Latch_Output不变，而不考虑在(与信号Enable在132处的禁用逻辑电平相对应的)禁用时间段175期间的输入信号Latch_Input的逻辑电平切换162。换句话说，在信号Enable具有禁用逻辑电平时，输入锁存器120不传递输入信号Latch_Input。
相反，在根据其他方法的比较电路中，当比较电路中的使能信号具有禁用逻辑电平时，锁存时钟信号的逻辑电平被设置为与比较电路的锁存器的“传递”状态相对应的逻辑“低”。作为结果，比较电路的锁存器传递输入信号，即使在与使能信号的禁用逻辑电平相对应的禁用时间段期间。由于在禁用时间段期间在锁存器的输出处进行了不必要的逻辑电平切换，比较电路不必要地消耗了额外的功率。根据一些实施例的锁存电路100通过在禁用时间段175期间保持输入锁存器120的输出不变，来避免这种额外的、不必要的功耗。根据一些实施例的锁存电路适用于(其中锁存器被包括并且在特定时间段内被禁用以减少功耗的)各种电路和/或电子设备。本文描述了示例电子设备，即，存储器设备。
图2是根据一些实施例的存储器设备200的示意框图。存储器设备200包括至少一个存储器单元MC和控制电路202，该控制电路202被耦合以控制存储器单元MC的操作。在图2中的示例配置中，存储器设备200包括布置在存储器阵列204中的多个列和行中的多个存储器单元MC。存储器设备200还包括沿着存储器单元MC的行延伸的多个(例如，m个)字线WL1至WLm，以及沿着存储器单元MC的列延伸的多个(例如，n个)位线BL1至BLn。每个存储器单元MC通过至少一个字线和至少一个位线被耦合到控制电路202。字线的示例包括但不限于读取字线(用于传输要从其进行读取的存储器单元MC的地址)，以及写入字线(用于传输要向其进行写入的存储器单元MC的地址)。在至少一个实施例中，一组字线被配置为既用作读取字线又用作写入字线。位线的示例包括读取位线(用于传输从由相应字线指示的存储器单元MC读取的数据)，以及写入位线(用于传输要写入到由相应字线指示的存储器单元MC的数据)。在至少一个实施例中，一组位线被配置为既用作读取位线又用作写入位线。在一个或多个实施例中，每个存储器单元MC耦合到被称为位线和位线条(bar)的一对位线。
在图2中的示例配置中，控制电路202包括时钟网络206、锁存电路210、解码器212、字线驱动器214、锁存电路220、写入驱动器222、和感测放大器(SA)224。时钟网络206被配置为生成用于控制电路202的其他元件的一个或多个时钟信号。锁存电路210被配置为对存储器阵列204中要被访问(例如，要被读取或写入)的一个或多个存储器单元MC的地址进行锁存。解码器212被配置为对锁存电路210输出的地址进行解码。字线驱动器214被耦合以驱动与由解码器212解码的地址相对应的一个或多个位线，以访问相应存储器单元MC。从访问的存储器单元MC读取的数据通过相应位线被获取，并且由SA 224感测。在至少一个实施例中，控制电路202还包括锁存电路，用于对由SA 224输出的读取数据进行锁存。要写入访问的存储器单元MC的数据被锁存电路220锁存，并且被输出到写入驱动器222，写入驱动器222被耦合以驱动一个或多个位线以将数据写入到相应存储器单元MC中。控制电路202还包括用于一个或多个信号(例如，地址信号、数据信号、控制信号等)的一个或多个输入/输出(I/O)端口或引脚(未示出)。控制电路202还包括配置为控制存储器设备200的其他组件的控制芯片(未示出)。所描述的存储器设备配置是示例，并且其他存储器设备配置落入各种实施例的范围内。在至少一个实施例中，存储器设备是静态随机存取存储器(SRAM)。其他类型的存储器落入各种实施例的范围内。
在一些实施例中，存储器设备200中包括的锁存电路210、锁存电路220、或任何其他锁存电路(未示出)中的一个或多个对应于关于图1A和/或图1B描述的锁存电路100。
在示例中，锁存电路210接收来自时钟网络206的时钟信号、芯片使能信号CEB、和地址信号ADDRESS。来自时钟网络206的时钟信号对应于关于图1A-图1B描述的时钟信号Internal_CLK，信号CEB对应于关于图1A-图1B描述的信号Enable，并且信号ADDRESS对应于关于图1A-图1B描述的输入信号Latch_Input。锁存电路210输出与锁存输出信号Latch_Output相对应的输出信号211。信号CEB是用于使能或禁用存储器设备200的信号。在至少一个实施例中，信号CEB通过存储器设备200的I/O引脚或端口从外部电路被接收。当信号CEB具有使能逻辑电平时(例如，逻辑“低”)，锁存电路210根据时钟信号对信号Address中的地址进行锁存，并且传递锁存地址作为输出信号211以用于解码器212和字线驱动器214，如本文所述。当信号CEB具有禁用逻辑电平(例如，逻辑“高”)时，锁存电路21保持其输出不变，而不考虑信号地址，从而在至少一个实施例中节省功耗，如本文所述。
在另一示例中，锁存电路220接收来自时钟网络206的时钟信号、信号CEB或写入使能信号WEB中的至少一个、以及数据信号DATA或位写入屏蔽信号BWEB中的至少一个。来自时钟网络206的时钟信号对应于关于图1A-图1B描述的时钟信号Internal_CLK，信号CEB或信号WEB中的至少一个对应于关于图1A-图1B描述的信号Enable，并且信号DATA或信号BWEB中的至少一个(在本文中称为信号DATA/BWEB)对应于关于图1A-图1B描述的输入信号Latch_Input。锁存电路220输出与锁存输出信号Latch_Output相对应的输出信号221。
信号WEB是用于使能或禁用对一个或多个存储器单元MC的写入的信号。信号DATA包括要写入到一个或多个存储器单元MC的数据。信号BWEB是用于控制对一个或多个存储器单元MC的选择性地写入(例如，对存储器字中的一个或多个存储器位的选择性地写入)的信号。当信号CEB和/或信号WEB具有使能逻辑电平(例如，逻辑“低”)时，锁存电路220根据时钟信号对信号DATA/BWEB进行锁存，并且传递锁存信号作为输出信号221以用于写入驱动器222，如本文所述。当信号CEB和/或信号WEB具有禁用逻辑电平(例如，逻辑“高”)时，锁存电路220保持其输出不变，而不考虑信号DATA/BWEB，从而在至少一个实施例中节省功耗，如本文所述。
图3A是根据一些实施例的锁存电路300的示意框图。在一些实施例中，锁存电路300对应于锁存电路210、锁存电路220、或存储器设备200中包括的任何其他锁存电路(未示出)中的一个或多个。锁存电路300包括锁存时钟生成器110、输入锁存器120、和使能锁存器330。使能锁存器330是具有信号WEB作为其输入信号、时钟信号Internal_CLK作为其时钟信号、以及使能信号WEBX作为其输出信号的锁存器。作为锁存器，使能锁存器330被配置为根据时钟信号Internal_CLK的不同逻辑电平来保持信号WEB，或传递信号WEB，如本文所述。使能信号WEBX从使能锁存器330输入到锁存时钟生成器110，并且对应于关于图1A和/或图1B描述的信号Enable。信号DATA/BWEB被输入到输入锁存器120中，并且对应于关于图1A和/或图1B描述的输入信号Latch_Input。所描述的配置是示例，并且其他配置落入各种实施例的范围内。例如，在至少一个实施例中，信号CEB被提供作为去往使能锁存器330的输入信号(代替信号WEB或与信号WEB组合)。在至少一个实施例中，信号ADDRESS被提供作为去往输入锁存器120的输入信号(代替输入信号DATA/BWEB)。
图3B包括根据一些实施例的锁存电路300中的各种信号的时间图。信号WEB在322处具有禁用逻辑电平(例如，逻辑“高”)，并且在321、323处具有使能逻辑电平(例如，逻辑“低”)。使能锁存器330根据时钟信号Internal_CLK来传递或保持信号WEB。例如，当时钟信号Internal_CLK的逻辑电平在141处为逻辑“低”时，信号WEB在321与322之间的上升沿被传递到使能锁存器330的输出。作为结果，使能信号WEBX具有在331处的逻辑“低”与332处的逻辑“高”之间的相应上升沿。此外，信号WEB在322与323之间的下降沿在时钟信号Internal_CLK的逻辑电平在144处为逻辑“高”时被保持，并且然后在时钟信号Internal_CLK的逻辑电平在145处变为逻辑“低”时被传递到使能锁存器330的输出。作为结果，使能信号WEBX具有在332处的逻辑“高”与333处的逻辑“低”之间的相应下降沿。使能信号WEBX对应于信号Enable，并且与时钟信号Internal_CLK一起由锁存时钟生成器110使用以生成锁存时钟信号Latch_CKD，该锁存时钟信号Latch_CKD随后被输入锁存器120用来保持或传递信号DATA/BWEB以输出锁存输出信号Latch_Output，如关于图1A和/或图1B所描述的。在与使能信号WEBX在332处的禁用逻辑电平相对应的禁用时间段175期间，锁存输出信号Latch_Output的逻辑电平保持不变。作为结果，与根据其他方法的比较电路相比，在至少一个实施例中降低了功耗，如关于图1A和/或图1B所描述的。
从图3B中可以看出，信号WEB在322处的禁用逻辑电平的持续时间短于使能信号WEBX在332处的禁用逻辑电平的持续时间。如果在没有使能锁存器330的情况下信号WEB被直接提供给锁存时钟生成器110，则与使能锁存器330被包括并且使能信号WEBX被提供给锁存时钟生成器110的情况相比，禁用时间段175将更短。在锁存电路300中包括使能锁存器330有效地使与信号WEB相对应的禁用时间段更长，并且进一步降低了功耗。
图4A是根据一些实施例的锁存电路400的示意框图。在一些实施例中，锁存电路400对应于锁存电路210、锁存电路220、或存储器设备200中包括的任何其他锁存电路(未示出)中的一个或多个。锁存电路400包括锁存时钟生成器110、输入锁存器120、和OR门440。OR门440具有信号CEB和信号WEB作为其输入信号，并且被配置为基于信号CEB和信号WEB来生成信号Enable。
图4B包括根据一些实施例的锁存电路400中的各种信号的时间图。如关于图3B所描述的，信号WEB在322处具有禁用逻辑电平(例如，逻辑“高”)，并且在321、323处具有使能逻辑电平(例如，逻辑“低”)。信号CEB在442处具有禁用逻辑电平(例如，逻辑“高”)，并且在441、443处具有使能逻辑电平(例如，在逻辑“低”)。OR门440在任意信号CEB或信号WEB处于逻辑“高”时生成处于逻辑“高”的信号Enable，使得信号Enable在132处具有逻辑“高”，并且在131、133处具有逻辑“低”。除了所描述的从信号CEB和信号WEB生成信号Enable之外，图4B与图1B进一步不同：时钟信号Internal_CLK在信号CEB的逻辑“高”处的禁用逻辑电平期间被禁用，其禁用包括锁存电路400的存储器设备。另外，锁存电路400以类似于锁存电路100的方式操作，并且在与信号Enable的禁用逻辑电平相对应的禁用时间段175期间，保持锁存输出信号Latch_Output的逻辑电平不变。作为结果，与根据其他方法的比较电路相比，在至少一个实施例中降低了功耗，如关于图1A和/或图1B所描述的。
从图4B中可以看出，信号Enable的禁用逻辑电平的持续时间对应于信号CEB和信号WEB的禁用逻辑电平的持续时间的组合。如果将信号CEB或信号WEB中的每一个单独地作为使能信号提供给锁存时钟生成器110，则与信号CEB和信号WEB由OR门440组合以生成信号Enable用于锁存时钟生成器110相比，禁用时间段175将更短。包括OR门440以组合信号CEB和信号WEB有效地使(用于保持输入锁存器120的输出的)禁用时间段更长，并且进一步降低了功耗。
图5A是根据一些实施例的锁存时钟生成器500的示例电路实现方式的示意电路图。在一些实施例中，锁存时钟生成器500对应于锁存电路100、锁存电路300、锁存电路400、锁存电路210、锁存电路220、或存储器设备包括中的任何其他锁存电路中的一个或多个的锁存时钟生成器。锁存时钟生成器500包括晶体管M1-M5、反相器INV1-INV3、和NAND门。晶体管M1和M2串联耦合在电压供应节点VDD和节点CKAWT_B之间。晶体管M3和M4并联耦合在节点CKAWT_B和节点ENC之间。晶体管M1和M3的栅极端子耦合到节点CLK，并且晶体管M2和M4的栅极端子耦合到节点CKP3。节点CLK上的信号对应于例如从本文描述的时钟网络提供给锁存时钟生成器500的外部时钟信号。节点CKP3上的信号是节点CLK上的外部时钟信号的反相信号。晶体管M5耦合在节点VDD和节点CKAWT_B之间。晶体管M5的栅极端子耦合到节点EN。节点EN上的信号是另一使能信号。节点CKAWT_B上的信号对应于本文所述的时钟信号Internal_CLK。
反相器INV1具有耦合到节点WEB以接收信号WEB的输入，以及耦合到节点WEB1B以向其输出信号WEB的反相信号的输出。信号WEB对应于本文所述的信号Enable。在至少一个实施例中，信号WEB是示例使能信号。在一些实施例中，另一使能信号(例如，信号CEB)(代替信号WEB，或与信号WEB组合)被提供给反相器INV1的输入，如本文所述。
NAND门具有耦合到节点CKAWT_B的第一输入、耦合到节点WEB1B的第二输入、以及输出(对节点CKAWT_B和节点WEB1B上的信号进行NAND运算的结果在该输出处被输出)。NAND门的输出通过串联耦合的反相器INV2和INV3被耦合到节点CKD。节点CKD上的信号对应于本文所述的锁存时钟信号Latch_CKD。
图5B是对应于图5A的锁存时钟生成器500的真值表510。真值表510的列512-514包括在锁存时钟生成器500中的节点WEB、EN、WEB1B、CKD处的各种信号的相应逻辑电平。为简单起见，每个节点上的信号由与该节点相同的名称来指代。在列512-514中，“0”表示逻辑“低”，“1”表示逻辑“高”，“0＝>1”表示从逻辑“低”到逻辑“高”的上升沿，并且“1＝>0”表示从逻辑“高”到逻辑“低”的下降沿。在列514中，“CKD”表示信号CKD保持其当前逻辑电平。
真值表510中的列515包括具有锁存时钟生成器500的锁存电路中的D锁存器的“保持”和“传递”状态。D锁存器被耦合以接收信号CKD作为其时钟信号，并且对应于本文描述的输入锁存器120。包括D锁存器和锁存时钟生成器500的锁存电路对应于锁存电路100、锁存电路300、锁存电路400、锁存电路210、锁存电路220、或存储器设备中包括的任何其他锁存电路中的一个或多个。
真值表510中的列516包括存储器设备的操作，该存储器设备包括具有D锁存器和锁存时钟生成器500的锁存电路。列516中的操作由信号WEB和信号EN的逻辑电平确定。例如，列516中的“写入”指示：当信号EN具有处于逻辑“高”的使能逻辑电平、并且信号WEB具有处于逻辑“低”的使能逻辑电平或经历从逻辑“低”到逻辑“高”的上升沿时，存储器设备被使能以执行写入操作以用于写入一个或多个相应存储器单元。在其他情况下，列516中的“非写入”指示存储器设备不在相应存储器单元中执行写入操作。
从真值表510的行517、518可以看出，当信号EN和信号WEB都具有禁用逻辑电平(分别为逻辑“低”和逻辑“高”)时，D锁存器处于“保持”状态，并且防止其输入信号传递到其输出，并且避免在其输出上进行不必要的逻辑电平切换。作为结果，在至少一个实施例中降低了功耗。关于图5C进一步描述了这种情况。
图5C包括具有锁存时钟生成器500的锁存电路中的各种信号的时间图。锁存电路(如关于图5B所描述的)包括对应于输入锁存器120的D锁存器。在图5C中，外部时钟信号CLK包括根据时钟频率的多个时钟脉冲。信号WEB对应于关于图1B描述的信号Enable，并且在532处具有逻辑“高”的禁用逻辑电平，并且在531、533处具有逻辑“低”的使能逻辑电平。信号CKAWT_B对应于关于图1B描述的时钟信号Internal_CLK，并且在信号EN具有逻辑“高”的使能逻辑电平时包括(与外部时钟信号CLK的时钟脉冲相对应的)多个时钟脉冲(图5C中未示出)。在信号EN具有逻辑“低”的禁用逻辑电平，信号CKAWT_B在542处具有逻辑“高”的逻辑电平。当信号EN和信号WEB都具有关于真值表510中的行517、518描述的禁用逻辑电平时的情况，对应于图5C中当信号WEB和信号CKAWT_B分别处于532和542处逻辑“高”时的时间段。NAND门对信号WEB的反相信号WEB1B(图5C中未示出)和信号CKAWT_B执行NAND操作，并且输出信号CKD，其与关于图1B描述的锁存时钟信号Latch_CKD相对应。信号CKD的逻辑电平在552处为逻辑“高”，对应于在信号EN和信号WEB都具有禁用逻辑电平时的情况。信号CKD作为时钟信号被提供给与输入锁存器120相对应的D锁存器，并且使得D锁存器在575处保持其输出信号D-Latch_Output不变，而不考虑其输入信号D-Latch_Input中的逻辑电平切换562、563。作为结果，在至少一个实施例中，避免了当信号EN和信号WEB都具有禁用逻辑电平时不必要的逻辑电平切换，并且降低了功耗。
在一些实施例中，通过在锁存器的时钟信号的生成中包括至少一个使能信号，在使能信号具有禁用逻辑电平时，锁存器的输出被保持不变，而不考虑锁存器的输入信号。作为结果，在至少一个实施例中降低了功耗。在一个或多个实施例中，DATA/BWEB引脚功率降低约
Figure BDA0002339156100000141
在一些实施例中，在锁存器的时钟信号的生成中包括至少一个使能信号是通过较少标准逻辑元件(例如，OR门、NAND门、反相器等)来实现的。作为结果，在至少一个实施例中，对功耗和/或芯片面积的附加要求可以忽略。在一个或多个实施例中，可将(用于在锁存器的时钟信号的生成中包括至少一个使能信号的)附加元件放置在预先存在的锁存时钟生成器的布局图中，而不增加芯片面积。
在一些实施例中，通过在使能信号具有禁用逻辑电平时减少或防止锁存器的输出处的信号切换，减少了耦合噪声，这进而产生更好的(更短的)时序。例如，在至少一个实施例中，减少了来自相应位线上的写入真(write true，WT)和/或写入互补(writecompliment，WC)线的耦合噪声，节省了大约11％的时序。
图6是根据一些实施例的方法600的流程图。在至少一个实施例中，方法600是由锁存电路100、锁存电路300、锁存电路400、锁存电路210、锁存电路220、或存储器设备中包括的任何其他锁存电路中的一个或多个执行的。
在操作615处，基于时钟信号和使能信号来生成锁存时钟信号。例如，基于时钟信号Internal_CLK和信号Enable来生成锁存时钟信号Latch_CKD，如参考图1A和/或图1B所描述的。此外，响应于使能信号具有禁用逻辑电平，锁存时钟信号的逻辑电平被设置为相应禁用逻辑电平，而不考虑时钟信号。例如，当信号Enable具有禁用逻辑电平(例如，在132处的逻辑“高”)时，锁存时钟信号Latch_CKD的逻辑电平被设置为相应禁用逻辑电平(例如，在152处的逻辑“高”)，而不考虑时钟信号Internal_CLK，如关于图1B所描述的。
在操作625处，基于锁存时钟信号和输入信号来生成用于控制存储器单元的操作的锁存输出信号。例如，基于锁存时钟信号Latch_CKD和输入信号Latch_Input来生成用于控制存储器单元的操作的锁存输出信号Latch_Output。此外，响应于锁存时钟信号的禁用逻辑电平，锁存输出信号的逻辑电平保持不变，而不考虑输入信号。例如，当锁存时钟信号Latch_CKD具有禁用逻辑电平(例如，在152处的逻辑“高”)时，锁存输出信号Latch_Output的逻辑电平保持不变(例如，在175处)，而不考虑输入信号Latch_Input，如关于图1B所描述的。
在至少一个实施例中，所有操作615、625在没有用户输入或干预的情况下自动执行。
所描述的方法和算法包括示例操作，并且不一定要求以所示顺序执行它们。根据本公开的实施例的精神和范围，操作可以被适当地增加、替换、改变顺序、和/或消除。对不同特征和/或不同实施例进行组合的实施例落入本公开的范围内，并且对于阅读本公开后的本领域普通技术人员将是显而易见的。
在一些实施例中，一种锁存电路，包括：锁存时钟生成器，被配置为基于时钟信号和第一使能信号来生成锁存时钟信号；以及输入锁存器，被耦合到锁存时钟生成器以接收锁存时钟信号。输入锁存器被配置为基于锁存时钟信号和输入信号来生成锁存输出信号。响应于第一使能信号具有禁用逻辑电平，锁存时钟生成器被配置为将锁存时钟信号的逻辑电平设置为相应禁用逻辑电平，而不考虑时钟信号。
在一些实施例中，一种存储器设备，包括：存储器单元；以及控制电路，被耦合以控制存储器单元的操作。控制电路包括：锁存时钟生成器，被配置为基于时钟信号和使能信号来生成锁存时钟信号；以及输入锁存器，被耦合到锁存时钟生成器以接收锁存时钟信号。输入锁存器被配置为基于锁存时钟信号和输入信号来生成锁存输出信号。使能信号对应于以下各项中的至少一项：芯片使能信号，用于使能或禁用存储器设备，或写入使能信号，用于使能或禁用对存储器单元的写入。
在一些实施例中，一种操作具有存储器单元的存储器设备的方法，包括：基于时钟信号和使能信号来生成锁存时钟信号；以及基于锁存时钟信号和输入信号来生成用于控制存储器单元的操作的锁存的输出信号。在生成锁存时钟信号中，响应于使能信号具有禁用逻辑电平，锁存时钟信号的逻辑电平被设置为相应禁用逻辑电平，而不考虑时钟信号。在生成锁存输出信号中，响应于锁存时钟信号的相应禁用逻辑电平，锁存输出信号的逻辑电平保持不变，而不考虑输入信号。
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例或示例的相同目的和/或实现本文介绍的实施例或示例的相同优点的基础。本领域技术人员还应该认识到，这样的等同配置不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
示例1.一种锁存电路，包括：锁存时钟生成器，所述锁存时钟生成器被配置为基于时钟信号和第一使能信号来生成锁存时钟信号；以及输入锁存器，所述输入锁存器被耦合到所述锁存时钟生成器以接收所述锁存时钟信号，所述输入锁存器被配置为基于所述锁存时钟信号和输入信号来生成锁存输出信号；其中，响应于所述第一使能信号具有禁用逻辑电平，所述锁存时钟生成器被配置为将所述锁存时钟信号的逻辑电平设置为相应禁用逻辑电平，而不考虑所述时钟信号。
示例2.根据示例1所述的锁存电路，其中，响应于所述锁存时钟信号的所述相应禁用逻辑电平，所述输入锁存器被配置为保持所述锁存输出信号的逻辑电平不变，而不考虑所述输入信号。
示例3.根据示例2所述的锁存电路，其中，响应于所述第一使能信号具有与所述禁用逻辑电平不同的使能逻辑电平，所述锁存时钟生成器被配置为根据所述时钟信号来切换所述锁存时钟信号的逻辑电平，并且响应于所述锁存时钟信号的经切换的逻辑电平，所述输入锁存器被配置为根据所述输入信号来切换所述锁存输出信号的逻辑电平。
示例4.根据示例1所述的锁存电路，还包括：使能锁存器，所述使能锁存器被配置为基于所述时钟信号和第二使能信号来生成所述第一使能信号，其中，所述锁存时钟生成器被耦合到所述使能锁存器以接收所述第一使能信号。
示例5.根据示例1所述的锁存电路，还包括：OR门，所述OR门被配置为基于第二使能信号和第三使能信号来生成所述第一使能信号，其中，所述锁存时钟生成器被耦合到所述OR门以接收所述第一使能信号。
示例6.根据示例1所述的锁存电路，其中，所述锁存时钟生成器包括：反相器，所述反相器被配置为生成所述第一使能信号的反相信号，以及NAND门，所述NAND门被耦合到所述反相器以接收所述第一使能信号的反相信号，并且所述NAND门被配置为基于所述时钟信号和所述第一使能信号的所述反相信号来生成所述锁存时钟信号。
示例7.根据示例1所述的锁存电路，其中，所述锁存时钟生成器被配置为基于所述时钟信号、所述第一使能信号和第二使能信号来生成所述锁存时钟信号。
示例8.根据示例7所述的锁存电路，其中，响应于所述第一使能信号和所述第二使能信号中的每一个具有禁用逻辑电平，所述锁存时钟生成器被配置为将所述锁存时钟信号的逻辑电平设置为相应禁用逻辑电平，并且响应于所述锁存时钟信号的所述相应禁用逻辑电平，所述输入锁存器被配置为保持所述锁存输出信号的逻辑电平不变，而不考虑所述输入信号。
示例9.根据示例8所述的锁存电路，其中，响应于所述第二使能信号具有与所述第二使能信号的所述禁用逻辑电平不同的使能逻辑电平，所述锁存时钟生成器被配置为根据所述第一使能信号来保持所述锁存时钟信号的逻辑电平不变或将所述锁存时钟信号的逻辑电平设置为禁用逻辑电平，并且响应于所述锁存时钟信号的未改变的逻辑电平或所述禁用逻辑电平，所述输入锁存器被配置为保持所述锁存输出信号的逻辑电平不变，而不考虑所述输入信号。
示例10.一种存储器设备，包括：存储器单元；以及控制电路，所述控制电路被耦合以控制所述存储器单元的操作，所述控制电路包括：锁存时钟生成器，所述锁存时钟生成器被配置为基于时钟信号和使能信号来生成锁存时钟信号；以及输入锁存器，所述输入锁存器被耦合到所述锁存时钟生成器以接收所述锁存时钟信号，所述输入锁存器被配置为基于所述锁存时钟信号和输入信号来生成锁存输出信号；其中，所述使能信号对应于以下各项中的至少一项：芯片使能信号，用于使能或禁用所述存储器设备，或写入使能信号，用于使能或禁用对所述存储器单元的写入。
示例11.根据示例10所述的存储器设备，其中，所述输入信号包括以下各项中的一项：数据信号，包括要被写入所述存储器单元的数据，位写入屏蔽信号，用于控制对所述存储器单元的选择性写入，或地址信号，包括所述存储器单元的地址。
示例12.根据示例10所述的存储器设备，其中，所述控制电路还包括使能锁存器，所述使能锁存器被配置为：接收所述时钟信号和所述写入使能信号，以及基于所述时钟信号和所述写入使能信号来生成所述使能信号，并且所述锁存时钟生成器被耦合到所述使能锁存器以接收所述使能信号。
示例13.根据示例12所述的存储器设备，其中，所述输入信号包括以下各项中的一项：数据信号，包括要被写入所述存储器单元的数据，或位写入屏蔽信号，用于控制对所述存储器单元的选择性写入。
示例14.根据示例10所述的存储器设备，其中，所述控制电路还包括OR门，所述OR门被配置为：接收所述芯片使能信号和所述写入使能信号，以及基于所述芯片使能信号和所述写入使能信号来生成所述使能信号，所述锁存时钟生成器被耦合到所述OR门以接收所述使能信号。
示例15.根据示例10所述的存储器设备，其中，所述使能信号是所述写入使能信号，并且所述输入信号包括以下各项中的一项：数据信号，包括要被写入所述存储器单元的数据，或位写入屏蔽信号，用于控制对所述存储器单元的选择性写入。
示例16.根据示例10所述的存储器设备，其中，所述锁存时钟生成器包括NAND门，所述NAND门被配置为：接收所述写入使能信号的反相信号和所述时钟信号，以及基于所述写入使能信号的所述反相信号和所述时钟信号来生成与所述锁存时钟信号相对应的信号。
示例17.一种操作具有存储器单元的存储器设备的方法，所述方法包括：基于时钟信号和使能信号来生成锁存时钟信号；以及基于所述锁存时钟信号和输入信号来生成用于控制所述存储器单元的操作的锁存输出信号，其中，在所述生成所述锁存时钟信号中，响应于所述使能信号具有禁用逻辑电平，所述锁存时钟信号的逻辑电平被设置为相应禁用逻辑电平，而不考虑所述时钟信号，在所述生成所述锁存输出信号中，响应于所述锁存时钟信号的所述相应禁用逻辑电平，所述锁存输出信号的逻辑电平保持不变，而不考虑所述输入信号。
示例18.根据示例17所述的方法，其中，在所述生成所述锁存时钟信号中，响应于所述使能信号具有与所述禁用逻辑电平不同的使能逻辑电平，所述锁存时钟信号的逻辑电平根据所述时钟信号被切换，并且在所述生成所述锁存输出信号中，响应于所述锁存时钟信号的经切换的逻辑电平，所述锁存输出信号的逻辑电平根据所述输入信号被切换。
示例19.根据示例17所述的方法，其中，所述使能信号对应于以下各项中的至少一项：芯片使能信号，用于使能或禁用所述存储器设备，或写入使能信号，用于使能或禁用对所述存储器单元的写入。
示例20.根据示例19所述的方法，其中，所述输入信号包括以下各项中的一项：数据信号，包括要被写入所述存储器单元的数据，位写入屏蔽信号，用于控制对所述存储器单元的选择性写入，或地址信号，包括所述存储器单元的地址。

Claims (10)

1.一种锁存电路，包括：
锁存时钟生成器，所述锁存时钟生成器被配置为基于时钟信号和第一使能信号来生成锁存时钟信号；以及
输入锁存器，所述输入锁存器被耦合到所述锁存时钟生成器以接收所述锁存时钟信号，所述输入锁存器被配置为基于所述锁存时钟信号和输入信号来生成锁存输出信号；
其中，响应于所述第一使能信号具有禁用逻辑电平，所述锁存时钟生成器被配置为将所述锁存时钟信号的逻辑电平设置为相应禁用逻辑电平，而不考虑所述时钟信号。
2.根据权利要求1所述的锁存电路，其中，
响应于所述锁存时钟信号的所述相应禁用逻辑电平，所述输入锁存器被配置为保持所述锁存输出信号的逻辑电平不变，而不考虑所述输入信号。
3.根据权利要求2所述的锁存电路，其中，
响应于所述第一使能信号具有与所述禁用逻辑电平不同的使能逻辑电平，
所述锁存时钟生成器被配置为根据所述时钟信号来切换所述锁存时钟信号的逻辑电平，并且
响应于所述锁存时钟信号的经切换的逻辑电平，所述输入锁存器被配置为根据所述输入信号来切换所述锁存输出信号的逻辑电平。
4.根据权利要求1所述的锁存电路，还包括：
使能锁存器，所述使能锁存器被配置为基于所述时钟信号和第二使能信号来生成所述第一使能信号，
其中，所述锁存时钟生成器被耦合到所述使能锁存器以接收所述第一使能信号。
5.根据权利要求1所述的锁存电路，还包括：
OR门，所述OR门被配置为基于第二使能信号和第三使能信号来生成所述第一使能信号，
其中，所述锁存时钟生成器被耦合到所述OR门以接收所述第一使能信号。
6.根据权利要求1所述的锁存电路，其中，
所述锁存时钟生成器包括：
反相器，所述反相器被配置为生成所述第一使能信号的反相信号，以及
NAND门，所述NAND门被耦合到所述反相器以接收所述第一使能信号的反相信号，并且所述NAND门被配置为基于所述时钟信号和所述第一使能信号的所述反相信号来生成所述锁存时钟信号。
7.根据权利要求1所述的锁存电路，其中，
所述锁存时钟生成器被配置为基于所述时钟信号、所述第一使能信号和第二使能信号来生成所述锁存时钟信号。
8.根据权利要求7所述的锁存电路，其中，
响应于所述第一使能信号和所述第二使能信号中的每一个具有禁用逻辑电平，
所述锁存时钟生成器被配置为将所述锁存时钟信号的逻辑电平设置为相应禁用逻辑电平，并且
响应于所述锁存时钟信号的所述相应禁用逻辑电平，所述输入锁存器被配置为保持所述锁存输出信号的逻辑电平不变，而不考虑所述输入信号。
9.一种存储器设备，包括：
存储器单元；以及
控制电路，所述控制电路被耦合以控制所述存储器单元的操作，所述控制电路包括：
锁存时钟生成器，所述锁存时钟生成器被配置为基于时钟信号和使能信号来生成锁存时钟信号；以及
输入锁存器，所述输入锁存器被耦合到所述锁存时钟生成器以接收所述锁存时钟信号，所述输入锁存器被配置为基于所述锁存时钟信号和输入信号来生成锁存输出信号；
其中，所述使能信号对应于以下各项中的至少一项：
芯片使能信号，用于使能或禁用所述存储器设备，或
写入使能信号，用于使能或禁用对所述存储器单元的写入。
10.一种操作具有存储器单元的存储器设备的方法，所述方法包括：
基于时钟信号和使能信号来生成锁存时钟信号；以及
基于所述锁存时钟信号和输入信号来生成用于控制所述存储器单元的操作的锁存输出信号，
其中，
在所述生成所述锁存时钟信号中，
响应于所述使能信号具有禁用逻辑电平，所述锁存时钟信号的逻辑电平被设置为相应禁用逻辑电平，而不考虑所述时钟信号，
在所述生成所述锁存输出信号中，
响应于所述锁存时钟信号的所述相应禁用逻辑电平，所述锁存输出信号的逻辑电平保持不变，而不考虑所述输入信号。
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