CN113193866A - 互补金属氧化物半导体（cmos）反相器电路装置 - Google Patents

Abstract

提供了一种CMOS反相器电路装置。所述CMOS反相器电路装置包括：延迟电路单元，被配置为在输入信号在高电平和低电平之间转换时分别生成PMOS晶体管和NMOS晶体管的各自栅极节点的不同的充电路径和放电路径。因此，本示例最小化或去除在输入信号转换时的短路电流的产生。示例可简化电路结构，并且可使CMOS反相器电路装置的尺寸更小。

Description

互补金属氧化物半导体(CMOS)反相器电路装置

本申请是于2014年10月16日提交到国家知识产权局的申请号为201410548797.9、发明名称为“互补金属氧化物半导体(CMOS)反相器电路装置”的发明专利申请的分案申请。

技术领域

以下的描述涉及一种互补金属氧化物半导体(CMOS)反相器电路装置。以下的描述还涉及一种使电路构造更简单并且当输入信号转换时还通过同时使包括在CMOS反相器的输出端中的P型金属氧化物半导体(PMOS)和N型金属氧化物半导体(NMOS)截止来防止短路电流的产生的CMOS反相器电路装置。这里使用PMOS和NMOS来表示晶体管的类型。

背景技术

电力消耗已成为限制芯片(诸如处理器)的性能的重要因素。随着由半导体技术的发展所引起的芯片的时钟速度和复杂度增加，电力需求增加。因此，当设计半导体时准确地估计CMOS反相器的电力消耗直接导致芯片的可靠性的保证的增加和设计时间的减小。

同时，对于具有长信号传递路径的高度复杂的半导体电路而言，通过在信号传递路径上包括阶梯式缓冲器并且考虑到最后输出端的可操作性来增强电路的最后输出端的可操作性。为了增强关于这点的可操作性，通常，缓冲器通过连接CMOS反相器电路被配置为阶梯式。

然而，使用配置有缓冲器的CMOS反相器导致当输入信号转换时产生短路电流的问题。即，当在输入端上输入信号的输入电平从高电平改变为低电平或者从低电平改变为高电平时产生短路电流。短路电流是指由于在如上的输入信号转换时配置在CMOS的输出端的PMOS和NMOS同时导通而导致电源端和地之间电流流动的现象。

当产生如上所述的短路电流时，电力消耗不必要地增加。被这种短路电流消耗的电力通常不会占整体电力消耗的很大一部分。然而，在降低电力效率的问题相关的情况下，被短路电流所使用的电力消耗掉整体电力消耗的20％或者更多的情况频繁发生。在这些情况下，短路电流导致的电力消耗更加重要并且不可忽略。

此外，当在PMOS和NMOS截止的时刻运行时短路电流变得异常高。因此，承受短路电流的一些或者全部电路元件可能会被物理地破坏或者损坏。结果是，从CMOS的输出端输出的输出信号无法被稳定地输出。在这方面，用于在CMOS反相器中最小化短路电流的方法将会避免这些问题中的一些。

在示例中，最小化短路电流的方法被公开，其中，在输入信号转换的瞬间，通过同时使位于输出端的PMOS和NMOS截止来最小化短路电流。

然而，在这样的示例中，当输入信号从低电平转换到高电平时，NMOS的栅极节点通过晶体管M4放电，然后，PMOS的栅极节点通过晶体管M5和晶体管M4放电。此时，PMOS的栅极节点具有从NMOS的栅极节点的信号得到反馈的反馈回路值。

相比之下，当输入信号从高电平转换到低电平时，PMOS的栅极节点通过晶体管M2被充电并且当晶体管M3导通时节点被放电，并且相应地，晶体管M6导通。因此，NMOS的栅极节点通过晶体管M6和M2的路径被充电。然而，即使在这种情况下，NMOS的栅极节点也具有从PMOS的栅极节点的信号得到反馈的反馈回路。

按照所述示例，所述示例还可被配置为最小化短路电流。

然而，如目前所描述，所述示例被配置为，为了同时使PMOS 580和NMOS 590截止，需要接收来自相反节点的反馈信号。因此，由于接收的问题，除了使充电和放电路径变长之外别无选择。

这种情况导致CMOS反相器的工作速度降低的问题。即，虽然该示例具有最小化短路电流的特性，但是还具有由于长的充电/放电路径的使用而导致CMOS反相器的工作速度降低的特性。此外，因反馈回路而产生更多的电力消耗。

此外，示例具有使用反馈回路的特性。因此，由于包括这样的反馈回路而导致电路设计变得更复杂以及这种处理器的整体尺寸增大的问题将与这种示例相关联。

发明内容

提供本发明内容从而以简化形式引入构思的选择，所述构思将在以下的具体实施方式中被进一步描述。本发明内容不是旨在确定要求保护的主题的关键特征或必要特征，也不是旨在用来协助确定要求保护的主题的范围。

本示例的目的在于解决所描述的问题。例如，本示例提供了一种使在转换输入信号时产生的短路电流最小化的同时还使用了简化的电路结构的CMOS反相器电路装置。

本示例的另一个目的在于通过使PMOS和NMOS截止的时序变得可控的同时，还根据CMOS反相器电路装置预期用途而考虑工作速度和电力消耗来提供一种优化的CMOS反相器电路装置。

在一个一般的方面，CMOS反相器电路装置包括：第一P型金属氧化物半导体(PMOS)晶体管和第一N型金属氧化物半导体(NMOS)晶体管以及第二PMOS晶体管和第二NMOS晶体管，被配置为均通过栅极端接收相同的输入信号并且分别串联连接；第三PMOS晶体管，连接到与第一PMOS晶体管和第一NMOS晶体管的漏极连接的第一节点；第三NMOS晶体管，连接到与第二PMOS晶体管和第二NMOS晶体管的漏极连接的第二节点；延迟电路单元，包括第四PMOS晶体管和第四NMOS晶体管，它们被配置为均通过各自的栅极接收输入信号，并且串联连接以使与第四PMOS晶体管和第四NMOS晶体管的漏极连接的第五节点被连接到与第一NMOS晶体管的源极和二PMOS晶体管的源极连接的第四节点。

第三PMOS晶体管、第一PMOS晶体管和第四PMOS晶体管的源极可连接到电源端，并且第三NMOS晶体管、第二NMOS晶体管和第四NMOS晶体管的源极可连接到接地端。

当输入信号为高电平时，通过第二NMOS晶体管的放电路径和通过第一NMOS晶体管和第四NMOS晶体管的放电路径可被生成。

第二节点可被放电并且第一节点可被放电。

第三PMOS晶体管和第三NMOS晶体管可保持在截止下状态直到第二节点被放电并且第一节点被放电为止。

当输入信号为低电平时，通过第一PMOS晶体管的充电路径和通过第四PMOS晶体管和第二PMOS晶体管的充电路径可被生成。

第一节点可被充电并且第二节点可被充电。

第三PMOS晶体管和第三NMOS晶体管可保持在截止状态下直到第一节点被充电并且第二节点被充电为止。

延迟电路还包括连接在电源端和第四PMOS晶体管之间的第五PMOS晶体管以及连接在接地端和第四NMOS晶体管之间的第五NMOS晶体管。

第五PMOS和第五NMOS的沟道长度可与第四PMOS晶体管和第四NMOS晶体管的沟道长度相同。

第五PMOS和第五NMOS的沟道长度可与第四PMOS晶体管和第四NMOS晶体管的沟道长度不同。

第一节点的充电时间和放电时间及第二节点的充电时间和放电时间可基于延迟单元电路的PMOS晶体管和NMOS晶体管的数量而被控制。

在另一个一般的方面，CMOS反相器电路装置包括：第一P型金属氧化物半导体(PMOS)晶体管和第一N型金属氧化物半导体(NMOS)晶体管以及第二PMOS晶体管和第二NMOS晶体管，被配置为均通过栅极端接收相同的输入信号并且分别串联连接；第三PMOS晶体管，连接到与第一PMOS晶体管和第一NMOS晶体管的漏极连接的第一节点；第三NMOS晶体管，连接到与第二PMOS晶体管和第二NMOS晶体管的漏极连接的第二节点；延迟电路单元，包括延迟PMOS晶体管和延迟NMOS晶体管，它们被配置为均通过各自的栅极接收输入信号，并且串联连接以使与延迟PMOS晶体管和延迟NMOS晶体管的漏极连接的第五节点被连接到与第一NMOS晶体管的源极和二PMOS晶体管的源极连接的节点。

第一节点的充电时间和放电时间及第二节点的充电时间和放电时间可基于延迟单元电路的延迟PMOS晶体管和延迟NMOS晶体管的数量而被控制。

附图说明

图1是示出根据第一示例的CMOS反相器电路装置的示意图。

图2和图3是示出在图1中示出的CMOS反相器电路装置的充电/放电路径的示意图。

图4是图1中示出的CMOS反相器电路装置的工作时序的示图。

图5是示出根据第二示例的CMOS反相器电路装置的示意图。

在整个附图和具体实施方式中，除非另外描述或提供，否则相同的附图参考标号将被理解为表示相同的元件、特征和结构。为了清楚、说明和方便，附图可不必成比例，并且可夸大附图中元件的相对尺寸、比例和描绘。

具体实施方式

提供以下详细描述以帮助读者获得对在此描述的方法、设备和/或系统的全面理解。然而，在此描述的系统、设备和/或方法的各种改变、修改和等同物对本领域的普通技术人员而言将是显然的。所描述的处理步骤和/或操作的进展是示例；然而，除了必需按特定顺序发生的步骤和操作之外，处理步骤和/或操作的顺序不限于在此阐述的顺序，并且可如本领域中公知地改变。此外，为了更加清楚和简明，可省略对本领域的普通技术人员公知的功能和构造的描述。

在此描述的特征可以以不同形式实现，并且不应被解释为限于在此描述的示例。相反地，提供在此描述的示例，使得本公开将是彻底和完整的，并且在此描述的示例将向本领域的普通技术人员传达本公开的全部范围。

将理解，当元件或层被称为“在”另一元件或层“上”或“连接到”另一元件或层时，其可直接地在另一元件或层上或直接地连接到另一元件或层或者可存在中间元件或层。相反，当元件被称为“直接在”另一元件或层“上”或“直接连接到”另一元件或层时，不存在中间元件或层。相同的标号始终表示相同的元件。如在此使用的，术语“和/或”包括一个或更多个相关联的列出项的任何组合和所有组合。

将理解，虽然在此可使用术语第一、第二、第三等来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应被这些术语限制。这些术语仅用于将一元件、组件、区域、层和/或部分与另一区域、层和/或部分进行区分。这些术语不必暗示元件、组件、区域、层和/或部分的特定顺序或布置。因此，在不脱离本发明的教导性描述的情况下，下面讨论的第一元件、组件、区域、层或部分可被叫做第二元件、组件、区域、层或部分。

为了便于描述，在这里可使用空间相对术语，诸如“下面的”、“上面的”等，用来描述如在图中所示的一个元件或特征与其它元件或特征的关系。应该理解的是，空间相对术语意在包含除了在附图中描述的方位之外的装置在使用或操作中的不同方位。例如，如果附图中的装置被翻转，则描述为“在”其它元件或特征“下方”或“之下”的元件随后将被定位为“在”其它元件或特征“上方”。因而，示例术语“在…下方”可包括“在…上方”和“在…下方”两种方位。所述装置可被另外定位(旋转90度或者在其它方位)，并对在这里使用的空间相对描述符做出相应的解释。

这里使用的术语只是出于描述特定实施例的目的，而不意图限制本发明。如这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。还应该理解，当在本说明书中使用术语“包含”和/或“包括”时，说明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其它特征、整体、步骤、操作、元件、组件和/或其组合。

除非另外定义，否则在此使用的所有术语(包括技术术语和科学术语)具有与本发明所属领域的普通技术人员通常所理解的意义相同的意义。还将理解，诸如那些在通常使用的字典中定义的术语应被解释为具有与它们在相关领域的上下文中的意义一致的意义，并且除非在此特别清楚地定义，否则将不被解释为理想的或过于正式的意义。

对从本示例的CMOS反相器电路装置获得的效果的描述如下。

即，本示例进一步提供一种当输入信号转换时分别单独地生成MP3和MN3的各自栅极节点的充电路径和放电路径的延迟电路单元。

因此，当输入信号转换时，来自PMOS MP3和NMOS MN3的各个栅极节点的一个节点首先被充电或者放电，并且在经过特定的时间间隔t1和t2之后另一个节点被充电或者放电，因此，PMOS MP3和NMOS MN3可在t1和t2之间的时间间隔期间同时截止。

通过使用这种方法，提供在转换输入信号时最小化或者减少在CMOS反相器产生的短路电流的效果。

此外，本示例能够提供一种与用于减少短路电流的传统电路结构相比更简单的电路结构。示例中，延迟电路单元只包括PMOS和NMOS。因此，示例中的电路的尺寸还可小于其他方法中的电路的尺寸。

此外，本示例可有效地防止或者有效地最小化短路电流的产生。这一目标由于当在延迟电路单元添加PMOS和NMOS时，PMOS MP3和NMOS MN3的栅极节点被充电和放电的时间t1和t2变化而被实现。

所提供的示例基本上以如下内容为特征：在CMOS反相器的输入信号转换的瞬间，通过根据延迟时间给输出端的PMOS和NMOS充电和放电来消除在输入信号转换时所生成的短路电流。即，示例防止在输入信号转换时，PMOS和NMOS同时导通。

参照附图对关于根据本描述提供这些特征的CMOS反相器电路装置的示例进行描述。

图1示出根据本公开的示例1的解释CMOS反相器电路装置的示意图。

如图1所示，当考虑到CMOS反相器电路装置100的结构时，PMOS MP1和NMOS MN1串联连接。PMOS MP1的源极被连接到电源电压端。此外，PMOS MP2和NMOS MN2彼此串联连接。NMOS MN1的源极被接地。在图1的示例中，PMOS MP1、NMOS MN1、PMOS MP2和NMOS MN2的栅极被配置为从输入端(IN)接收相同的信号。

此外，节点N1形成于PMOS MP1的漏极和NMOS MN1的漏极彼此连接的点。此外，节点N2形成于PMOS MP2的漏极和NMOS MN2的漏极彼此连接的点。

其中，节点N1连接到PMOS MP3的栅极，PMOS MP3的源极连接到电源电压端。节点N2连接到NMOS MN3的栅极，NMOS MN3的源极被接地。此外，节点N3形成于PMOS MP3的漏极和NMOS MN3的漏极连接的点。节点N3与输出电容器C_LOAD连接成一排。这里，输出电容器C_LOAD会是相对大的电容器，即，具有大电容量的巨大的电容器。因此，为了驱动大的负载，在反相器电路上会产生大的短路电流。

同时，节点N4形成于NMOS MN1的源极和PMOS MP2的源极连接的点。节点N4与延迟电路单元110连接。

延迟电路单元110包括串联连接的PMOS MP4和NMOS MN4。此外，PMOS MP4的源极被连接到电源电压端，NMOS MN4的源极被接地。

此外，延迟电路单元110提供用于连接节点N4和输入端(IN)的结构。例如，节点N5形成于PMOS MP4的漏极和NMOS MN4的漏极连接的点，节点N6形成于PMOS MP4的栅极和NMOSMN4的栅极连接的点。节点N5连接到节点N4，节点N6通过连接到输入端来接收输入信号。

如果CMOS反相器电路装置100被配置为如上所述，则分别生成充电和放电各自的两条路径。因此，在这样的示例中，防止了PMOS MP3和NMOS MN3同时导通。因此，通过避免PMOS MP3和NMOS MN3同时导通的情形，示例使得电源电压端和接地端之间产生的短路电流最小化。

参照图2至图4对如上所述的使短路电流的产生最小化的运行状态进一步进行描述。例如，图2和图3是示出在图1中示出的CMOS反相器电路装置的充电/放电路径的示意图。图4是在图1中示出的CMOS反相器电路装置的工作时序的示图。

作为最初的示例，对输入信号从低电平转换到高电平的情况进行描述。当输入信号转换到高电平时，输入信号被传送到NMOS MN2、NMOS MN1和NMOS MN4。

因此，NMOS MN2在导通状态下运行，节点N2被放电到接地端。同时，NMOS MN1和NMOS MN3在接通状态下运行，节点N1被放电到接地端。图2中示出所述的两条放电路径。

在图2中示出的这个示例方法中，节点N2首先被放电并且节点N1随后被放电。即，当放电时，节点N1经由通过在NMOS MN1和NMOS MN4的接通模式下运行而形成的放电路径来执行放电。在这个示例中，当放电时，节点N2经由仅通过在NMOS MN2的接通模式下运行而形成的放电路径来执行放电。

因此，如图4所示，当考虑到在输入信号从低电平转换到高电平的点A之后的节点N1和节点N2，节点N2首先变为低电平，节点N1在经过时间t1之后变为低电平。

因此，输出端的PMOS MP3和NMOS MN3在过渡时间段t1以内同时截止。因此，在输入信号从低电平转换到高电平的时间段t1以内不产生短路电流。

接下来，对输入信号从高电平转换到低电平的补充情况进行描述。当输入信号转换到低电平时，输入信号被传送到PMOS MP1、PMOS MP4和PMOS MP2。

因此，PMOS MP1导通，因此节点N1执行充电操作。同时，PMOS MP4和PMOS MP2同时导通，因此节点N2执行充电操作。图3中示出所述的两条充电路径。

在这个示例中，在充电处理期间，节点N1首先被充电并且节点N2随后被充电。即，节点N1经由通过在PMOS MP1的接通模式下运行而形成的充电路径来被充电，节点N2经由通过在PMOS MP4和PMOS MP2的接通模式下运行而形成的充电路径来被充电。

因此，如图4所示，当考虑到在输入信号从高电平转换到低电平的点B之后的节点N1和节点N2，节点N1首先变为高电平，节点N2在经过时间t2之后变为高电平。

因此，输出端的PMOS MP3和NMOS MN3在过渡时间段t2以内同时截止。因此，在输入信号从高电平转换到低电平的时间段t2以内不产生短路电流。

在查看如上提供的示例时，在节点N1和节点N2的充电操作和放电操作期间，提供了各自不同的充电路径和放电路径。因此，输出端的PMOS MP3和NMOS MN3没有变得同时导通。由于这种方法，当输入信号被传送时，节点N1和节点N2彼此无关而独立地被充电和放电。

同时，延迟电路单元110被添加到本公开的以上示例中。因此，在节点N1和节点N2被充电或放电之间的时间提供了时间延迟。即，节点N1通过经由所有NMOS MN1和NMOS MN4被放电，节点N2通过经由NMOS MN2被放电。因此，实质上，N1和N2的放电时间的代表性等式被定义为N1:N2＝2:1。换句话说，该等式意味着输出端的PMOS MP3和NMOS MN3截止的维持时间为可控的，这是因为可以错开充电和放电时间。

因此，本示例被配置为对设置在延迟电路单元110中的PMOS和NMOS的数量进行控制。通过控制PMOS和NMOS的数量，本示例能够多样地控制PMOS MP3和NMOS MN3截止的时间。当然，在这种情况下，被添加延迟电路单元110的PMOS和NMOS被形成为使得它们的沟道长度与现有PMOS和NMOS的沟道长度相同。通过考虑诸如为CMOS反相器电路装置100提供所需的工作速度和/或低电力的所有事实来执行对要添加的金属氧化物半导体(MOS)晶体管的选择。

图5示出根据以上描述的本公开的另一示例。图5是示出根据第二示例的CMOS反相器电路装置的示意图。

在比较第二示例的结构与此前描述的第一示例的结构时，第二示例仅在设置在延迟电路单元210中的PMOS和NMOS的数量上与第一示例不同。即，在图5的示例中，连接到输入端的PMOS MP1和MP2、NMOS MN2和MN1、输出端的PMOS MP3和NMOS MN3的结构全部相同。

然而，在考虑到图5中示出的延迟电路单元210时，提供了PMOS MP5和NMOS MN5分别额外地连接到串联连接的PMOS MP4和NMOS MN4的源极的结构。在图5的示例中，PMOS MP5和NMOS MN5的沟道长度与PMOS MP4和NMOS MN4的沟道长度相同。然而，沟道长度没有必要相同。在其他的示例中，沟道长度彼此不同。

在这个示例中，对节点N1和节点N2充电的时间被表示为代表性等式N1:N2＝1:3，放电的对应时间被表示为代表性等式N1:N2＝1:3。即，N1和N2之间的充电和放电的时序之间的比例可按照添加到延迟电路单元210的编号为N的MOS单元的数量来进行控制。

以上，第二示例提出了在延迟电路单元210中PMOS和NMOS的数量相同的结构。然而，本示例不限于这样的结构。在其他的示例中，通过使PMOS和NMOS的数量不同而使充电时间和放电时间不同。

如上所讨论，本示例中，当输入信号转换时，给位于CMOS反相器的输出端的PMOS和NMOS的栅极节点赋予延迟时间。本示例还通过以预定的顺序管理充电/放电处理来提供PMOS和NMOS同时截止的时间，从而最小化有害的短路电流的产生。

可使用硬件组件实现在此描述的设备和单元。硬件组件可包括例如控制器、传感器、处理器、产生器、驱动器以及其他等同的电子组件。硬件组件可使用一个或者更多个通用或专用计算机来实现，诸如处理器、控制器和算术逻辑单元、数字信号处理器、微型计算机、现场可编程阵列、可编程逻辑单元、微处理器或能够以定义的方式响应并执行指令的任何其他装置。硬件组件可运行操作系统(OS)和在OS上运行的一个或更多个软件应用。硬件组件还可响应于软件的执行而访问、存储、操纵、处理和创建数据。为了简洁的目的，对处理装置的描述用作单数；然而，本领域的技术人员将认识到，处理装置可包括多个处理元件和多种类型的处理元件。例如，硬件组件可包括多个处理器或者处理器和控制器。另外，不同的处理配置是可行的，诸如并行处理器。

上述方法可被编写为计算机程序、一条代码、指令或它们的一些组合，以独立地或者一起指示或配置处理装置根据需要进行操作。软件和数据可被永久或暂时地嵌入任何类型的机器、组件、实体或虚拟设备、能够将指令或数据提供到处理装置或者能够被处理装置解读的计算机存储介质或装置中。软件还可被分布于联网的计算机系统，使得软件以分布方式存储和执行。具体地讲，软件和数据可由一个或更多个非暂态计算机可读记录介质来存储。介质还可包括单独的或与软件程序指令组合的数据文件、数据结构等。非暂态计算机可读记录介质可包括可存储此后可由计算机系统或处理装置读取的数据的任何数据存储装置。非暂态计算机可读记录介质的示例包括只读存储器(ROM)、随机存取存储器(RAM)、致密盘只读存储器(CD-ROM)、磁带、USB、软盘、硬盘、光学记录介质(例如，CD-ROM或DVD)和PC接口(例如，PCI、PCI-express、WiFi等)。此外，本领域熟练的编程人员可基于附图中的流程图和框图和这里提供的对其对应的描述来解释用于实现这里公开的示例的功能程序、代码和代码段。

仅作为非详尽说明，在此描述的终端/装置/单元可表示诸如蜂窝电话、智能电话、可穿戴式智能装置(诸如戒指、手表、眼镜、手镯、踝架、腰带、项链、耳环、束发带、头盔、可嵌于衣服内的装置等)、个人计算机(PC)、平板个人计算机(平板)、平板手机、个人数字助理(PDA)、数字相机、便携式游戏控制台、MP3播发器、便携式/个人多媒体播放器(PMP)、手持电子书、超便携移动个人计算机(UMPC)、便携式膝上型PC、全球定位系统(GPS)导航的移动装置以及诸如高清晰度电视(HDTV)、光盘播放器、DVD播放器、蓝光播放器、机顶盒或能够进行与在此公开的通信一致的无线通信或网络通信的任何其他装置的装置。在非详尽的示例中，可穿戴式装置可被自行安装在用户身体上，诸如眼镜或手镯。在另一非详尽的示例中，可穿戴式装置可以通过附带式装置被安装在用户的身体上(诸如使用臂带将智能电话或平板电脑附着于用户的手臂，或用绳带将可穿戴装置悬挂在用户的脖子上)。

计算系统或计算机可包括电连接到总线、用户接口和存储器控制器的微处理器，并且还可包括闪速存储装置。所述闪速存储装置可通过存储器控制器存储N比特的数据。所述N比特的数据可以是已经被微处理器处理和/或将被微处理器处理的数据，并且N可以是等于或大于1的整数。如果计算系统或计算机是移动装置，则可提供电池来供电以操作计算系统或计算机。本领域的普通技术人员将会清楚，计算系统或计算机还可包括应用芯片组、相机图像处理器、移动动态随机存取存储器(DRAM)以及本领域普通技术人员所知的包括在计算系统或计算机中的其它任何装置。存储器控制器和闪速存储装置可构成使用非易失性存储器存储数据的固态驱动器或盘(SSD)。

虽然此公开包括了具体示例，但在不脱离权利要求及其等同物的精神和范围的情况下，可在这些示例中进行形式和细节上的各种改变，这对本领域的普通技术人员而言将是显然的。在此描述的示例将仅被视为描述性意义，而不是为了限制的目的。对各个示例中的特征或方面的描述将被认为适用于其他示例中的相似特征或方面。如果所描述的技术以不同顺序执行，和/或如果描述的系统、架构、装置或电路中的组件以不同的方式结合和/或被其他组件或其等同物替换或补充，则可实现合适的结果。因此，本公开的范围不是被具体实施方式限定，而是由权利要求及其等同物限定，并且在权利要求及其等同物的范围内的所有变化应被解释为包括在本公开中。

Claims (21)

1.一种CMOS反相器电路装置，包括：

第一P型金属氧化物半导体PMOS晶体管和第一N型金属氧化物半导体NMOS晶体管以及第二PMOS晶体管和第二NMOS晶体管，被配置为分别通过栅极端接收相同的输入信号并且分别串联连接；

第三PMOS晶体管，连接到与第一PMOS晶体管和第一NMOS晶体管的漏极连接的第一节点；

第三NMOS晶体管，连接到与第二PMOS晶体管和第二NMOS晶体管的漏极连接的第二节点；

延迟电路单元，包括：第四PMOS晶体管和第四NMOS晶体管，被配置为分别通过各自的栅极接收输入信号，并且串联连接以使与第四PMOS晶体管和第四NMOS晶体管的漏极连接的第五节点被连接到与第一NMOS晶体管的源极和二PMOS晶体管的源极连接的第四节点，

其中，第三PMOS晶体管和第三NMOS晶体管不同时处于导通状态。

2.根据权利要求1所述的CMOS反相器电路装置，其中，

第三PMOS晶体管、第一PMOS晶体管和第四PMOS晶体管的源极连接到电源端，并且

第三NMOS晶体管、第二NMOS晶体管和第四NMOS晶体管的源极连接到接地端。

3.根据权利要求2所述的CMOS反相器电路装置，其中，

当输入信号为高电平时，通过第二NMOS晶体管的放电路径和通过第一NMOS晶体管和第四NMOS晶体管的放电路径被生成。

4.根据权利要求3所述的CMOS反相器电路装置，其中，

第二节点比第一节点快地被放电。

5.根据权利要求4所述的CMOS反相器电路装置，其中，

第三NMOS晶体管被截止，第三PMOS晶体管稍后被导通。

6.根据权利要求2所述的CMOS反相器电路装置，其中，

当输入信号为低电平时，通过第一PMOS晶体管的充电路径和通过第四PMOS晶体管和第二PMOS晶体管的充电路径被生成。

7.根据权利要求6所述的CMOS反相器电路装置，其中，

第一节点比第二节点快地被充电。

8.根据权利要求7所述的CMOS反相器电路装置，其中，

第三PMOS晶体管被截止，第三NMOS晶体管稍后被导通。

9.根据权利要求1所述的CMOS反相器电路装置，其中，

延迟电路单元还包括连接在电源端和第四PMOS晶体管之间的第五PMOS晶体管以及连接在地和第四NMOS晶体管之间的第五NMOS晶体管。

10.根据权利要求9所述的CMOS反相器电路装置，其中，

第五PMOS和第五NMOS的沟道长度与第四PMOS晶体管和第四NMOS晶体管的沟道长度相同。

11.根据权利要求9所述的CMOS反相器电路装置，其中，

第五PMOS和第五NMOS的沟道长度与第四PMOS晶体管和第四NMOS晶体管的沟道长度不同。

12.根据权利要求9所述的CMOS反相器电路装置，其中，

第一节点的充电时间和放电时间及第二节点的充电时间和放电时间基于延迟电路单元的PMOS晶体管和NMOS晶体管的数量而被控制。

13.一种CMOS反相器电路装置，包括：

第一P型金属氧化物半导体PMOS晶体管和第一N型金属氧化物半导体NMOS晶体管以及第二PMOS晶体管和第二NMOS晶体管，被配置为分别通过栅极端接收相同的输入信号并且分别串联连接；

第三PMOS晶体管，连接到与第一PMOS晶体管和第一NMOS晶体管的漏极连接的第一节点；

第三NMOS晶体管，连接到与第二PMOS晶体管和第二NMOS晶体管的漏极连接的第二节点；

延迟电路单元，包括：第四PMOS晶体管和第四NMOS晶体管，被配置为分别通过各自的栅极接收输入信号，并且串联连接以使与第四PMOS晶体管和第四NMOS晶体管的漏极连接的第五节点被连接到与第一NMOS晶体管的源极和二PMOS晶体管的源极连接的第四节点，

其中，取决于输入信号的电平，第二节点比第一节点快地放电，或者第一节点比第二节点快地被充电。

14.根据权利要求13所述的CMOS反相器电路装置，其中，

第三PMOS晶体管、第一PMOS晶体管和第四PMOS晶体管的源极连接到电源端，并且

第三NMOS晶体管、第二NMOS晶体管和第四NMOS晶体管的源极连接到接地端。

15.根据权利要求14所述的CMOS反相器电路装置，其中，

当输入信号为高电平时，通过第二NMOS晶体管的放电路径和通过第一NMOS晶体管和第四NMOS晶体管的放电路径被生成。

16.根据权利要求14所述的CMOS反相器电路装置，其中，

当输入信号为低电平时，通过第一PMOS晶体管的充电路径和通过第四PMOS晶体管和第二PMOS晶体管的充电路径被生成。

17.根据权利要求13所述的CMOS反相器电路装置，其中，

延迟电路单元还包括连接在电源端和第四PMOS晶体管之间的第五PMOS晶体管以及连接在地和第四NMOS晶体管之间的第五NMOS晶体管。

18.根据权利要求19所述的CMOS反相器电路装置，其中，

第五PMOS和第五NMOS的沟道长度与第四PMOS晶体管和第四NMOS晶体管的沟道长度相同。

19.根据权利要求19所述的CMOS反相器电路装置，其中，

第五PMOS和第五NMOS的沟道长度与第四PMOS晶体管和第四NMOS晶体管的沟道长度不同。

20.根据权利要求19所述的CMOS反相器电路装置，其中，

第一节点的充电时间和放电时间及第二节点的充电时间和放电时间基于延迟电路单元的PMOS晶体管和NMOS晶体管的数量而被控制。

21.根据权利要求19所述的CMOS反相器电路装置，其中，

第一节点的充电时间和放电时间及第二节点的充电时间和放电时间基于延迟电路单元的PMOS晶体管和NMOS晶体管的数量而被控制。

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