JP2006279315A

JP2006279315A - チョッパ型コンパレータ

Info

Publication number: JP2006279315A
Application number: JP2005092868A
Authority: JP
Inventors: Hidemitsu Baba; 秀光馬場
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2005-03-28
Filing date: 2005-03-28
Publication date: 2006-10-12
Also published as: TWI313969B; CN1841928A; TW200640141A; US20070096766A1; KR20060103874A; CN1841928B; KR100739278B1

Abstract

【課題】低電圧動作を実現するため、単純にコンパレータを構成するトランジスタのスレショルド電圧を下げると、スタンバイ時にオフリークが発生しやすいと言った問題があった。
【解決手段】構成するインバータを、スレショルド電圧が通常より低いトランジスタと、通常のトランジスタ組み合わせて構成し、スタンバイ信号によりスタンバイ時、オフリークの発生を防ぐことを特徴とする。
【選択図】図１

Description

本発明は、チョッパ型コンパレータに関する。特に、逐次比較型Ａ／Ｄ変換器等に使用されるチョッパ型コンパレータに関する。

例えば、８ビットの逐次比較型Ａ／Ｄ変換器のように、２の８乗の分解能を８回の比較動作で実現するＡ／Ｄ変換方式が従来から知られている。図２は一般的な逐次比較型Ａ／Ｄ変換器であり、チョッパ型コンパレータ１、８ビットのＤＡＣ２、逐次比較論理回路３から構成される。

上記の構成では、チョッパ型コンパレータ１は、外部から入力されるアナログ入力電圧（ＡＩＮ）をサンプルホールドする。サンプルホールドされたＡＩＮは、チョッパ型コンパレータ１において、８ビットＤＡＣ２からのＤＡＣ出力と比較され、比較結果はＲＥＳＵＬＴ（信号）として、逐次比較論理回路３へ出力される。８ビットＤＡＣ２では、８ビットのＭＳＢ側からデジタル値を逐次求めて行く。

上記の比較を８回行うことで、ＡＩＮを８ビットのデジタル値に変換することが出来る。逐次比較論理回路３は、変換されたデジタル値をＤＯＵＴとして出力する。

図２の逐次比較型Ａ／Ｄ変換器に使用される従来の一般的なチョッパ型コンパレータを図３に示す。図３に示されたＴＧ１、ＴＧ２、ＴＧ３、ＴＧ４はトランスファ・ゲートであり、Ｃ１、Ｃ２はコンデンサであり，ＢＵＦ１はバッファ回路であり、ＩＮＶ１、ＩＮＶ２、ＩＮＶ３はインバータ回路である。

ＩＮＶ１、ＩＮＶ２、ＩＮＶ３のインバータは、ＣＭＯＳのＴｒで構成されており、ＰチャネルＴｒとＮチャネルＴｒを組み合わせた回路からなっている。

図３の動作の概要を説明するため、分かり易いように、図３のトランジスタ表記を図５の論理ベースの表記に変更する。

図５を用いて、動作の詳細を説明する。図５において、コンデンサＣ１の直前の位置をｎ１、ＩＮＶ１の直前の位置をｎ２、ＩＮＶ１の直後の位置をｎ３、ＩＮＶ２の直前の位置をｎ４、ＩＮＶ２の直後の位置をｎ５とする。

先ず、ＴＧ１、ＴＧ３、ＴＧ４をオンし、ＴＧ２はオフする。この時、アナログ入力電圧（ＡＩＮ）をコンデンサＣ１に取り込む。アナログ入力電圧の電圧値をＶａｉｎとすると、図５のｎ１での電圧レベルをＶｎ１とすると、ＶａｉｎとＶｎ１の電位は等しくなる。

ＴＧ１、ＴＧ３、ＴＧ４をオンした状態において、より分かり易いように、ＴＧ１、ＴＧ２、ＴＧ３、ＴＧ４を省略したブロック図を図６に示す。

ＴＧ３、ＴＧ４がオンすると、ＩＮＶ１とＩＮＶ２の前後で、ループバックする経路が出来る。一般的なインバータでは、入力と出力をショート（そのまま接続）すると、入力段と出力段の電位をブイティースターという電圧付近の近郊で保とうという性質がある。

上記のことから、ｎ２とｎ３での電位は共に、ブイティースターという電圧であるＶａとほぼ等しくなる。図７に、ブイティースターという電位を示す。入力と出力をショートすると、図７のａ点にバイアスされる。このａ点はゲインがいちばん高い点であり、一般的には電源電圧（ＶＣＣ）の半分の値になっていることが多く、ここでの電位をＶａとする。ｎ２での電位をＶｎ２とし、ｎ３での電位をＶｎ３とすると、Ｖｎ２とＶｎ３は、Ｖａと等しくなる。同様に、Ｖｎ４とＶｎ５もＶａと等しくなる。

ここで、ｎ１での電位がＶａｉｎであり、ｎ２での電位がＶａとなることから、コンデンサＣ１に蓄えられる電位Ｖｃ１は、Ｖａｉｎから、Ｖａを引いた差分の値となる。以下、このとき電位を第１式から第４式に表記する。
Ｖｎ１＝Ｖａｉｎ・・・・第１式
Ｖｎ２＝Ｖｎ３＝Ｖａ・・・・第２式
Ｖｎ３＝Ｖｎ４＝Ｖａ・・・・第３式
Ｖｃ１＝Ｖａｉｎ−Ｖａ・・・・第４式
その後、ＴＧ１、ＴＧ３、ＴＧ４をオフし、ＴＧ２はオンする。すると、今度は、ｎ１の電位は、ＤＡＯＵＴ端子から、図２の８ビットＤＡＣ２からの参照電圧であるＶｄａｃを取り込み、Ｖｄａｃと等しくなる。このとき、ｎ２の電位は、ｎ１での電位から、先ほどまでコンデンサＣ１に蓄えられていた電位（Ｖａｉｎ−Ｖａ）を引いた値になる。従って、Ｖｎ２の電位は、ＶｄａｃからＶａｉｎを引き、Ｖａを足した値となる。以下、このとき電位を第５式から第６式に表記する。
Ｖｎ１＝Ｖｄａｃ・・・・第５式
Ｖｎ２＝Ｖｄａｃ−（Ｖａｉｎ―Ｖａ）
＝（Ｖｄａｃ−Ｖａｉｎ）＋Ｖａ・・・・第６式
第６式から、ＶｄａｃがＶａｉｎより大きければ、ｎ２の電位は、スレショルド電圧より高くなるので、ＩＮＶ１はＬレベルを出力する。逆に、ＶｄａｃがＶａｉｎより小さければ、ｎ２の電位は、スレショルド電圧より低くなるので、ＩＮＶ１はＨレベルを出力する。

Ｃ２とＩＮＶ２については、ＩＮＶ１の結果を受けて、増幅器として働き、参照電圧Ｖｄａｃとアナログ入力電圧Ｖａｉｎとの電位差を増幅する。電位差が増幅されることで、ＩＮＶ３では、ＨレベルとＬレベルの判定が容易となる。

また同時に、電位差が増幅されることで、ＩＮＶ１の入力段では、スレショルド電圧近傍であった電位も、ＩＮＶ３での入力される時点では、電源電圧レベルもしくはグランドレベルに近い電位となる。入力される電位が、電源電圧レベルもしくはグランドレベルとなることで、ＩＮＶ３の出力される電圧も、Ｈレベルの場合はほぼ電源電圧レベルと同等となり、Ｌレベルの場合はグランドレベルと同等となり、ＨレベルとＬレベルの区別が明確になる。

更に、ＩＮＶ３の出力をＢＵＦ１に入力し、波形整形してから、ＲＥＳＵＬＴとして出力端子から出力する。

上記の比較動作を８回実行することで、アナログ入力電圧（ＡＩＮ）と８ビットのデジタル値に変換する。求められた８ビットのデジタル値は、逐次比較論理回路３から、デジタル出力（ＤＯＵＴ）として出力される。
特開平２００４−７１３１号公報

図３に示すような従来のチョッパ型コンパレータの回路構成では、広域な動作電源での低電圧動作を実現しようとした場合、コンパレータを構成するトランジスタのスレショルド電圧を下げる必要がある。しかしながら、コンパレータを構成するトランジスタのスレショルド電圧を、単純に下げると、スタンバイ時にオフリークが発生し易くなり、消費電力が増大するといった問題点があった。

本発明に係る主たる発明は、サンプリングによって測定するアナログ電圧と比較基準となる参照電圧との比較が行われ、該比較結果に応じてＨレベルかＬレベルの信号が出力されるチョッパ型コンパレータにおいて、前記アナログ電圧と前記参照電圧との電位差を蓄えるコンデンサと、該コンデンサからの出力信号を受けるインバータと、該インバータをスタンバイ状態とするスタンバイ信号と、を備え、前記インバータは、スレショルド電圧が低い第１のＰチャンネル型のＴｒトランジスタと、第２のＰチャンネル型のＴｒトランジスタと、第１のＮチャンネル型のＴｒトランジスタと、スレショルド電圧が低い第２のＮチャンネル型のＴｒトランジスタから成り、前記スタンバイ信号によりリーク電流を削減し、スタンバイ状態とすることを特徴とする。

また、本発明の他の特徴は、添付図面及び本明細書の記載により明らかとなる。

本発明によれば、広域な範囲で低電圧動作を実現することが出来る。低電圧動作でも、入力された信号のＨとＬの判定を正確に行うことが出来、尚且つ、消費電力を削減することが出来る。特にスタンバイ時のオフリークを抑えることで、ポータブルで使用された場合、バッテリー駆動による長時間動作を実現するといったことが可能となる。

本発明の詳細を図面に従って具体的に説明する。図１は本発明のチョッパ型コンパレータを示すブロック図である。

図１のＴＧ１０、ＴＧ２０、ＴＧ３０、ＴＧ４０はトランスファ・ゲート、Ｃ１０、Ｃ２０はコンデンサ、ＢＵＦ１０はバッファ回路、ＩＮＶ１０、ＩＮＶ２０，ＩＮＶ３０はインバータ回路である。

図１のチョッパ型コンパレータは、図２に示した逐次比較型Ａ／Ｄ変換器に用いることが出来る。アナログ入力電圧（ＡＩＮ）をサンプルホールドし、デジタル値を逐次求める手順については、背景技術に記載した内容と同様であり、求められたデジタル値も、同様に逐次比較論理回路３から、デジタル出力（ＤＯＵＴ）として出力される。

図１に示す本願のチョッパ型コンパレータを構成するインバータであるＩＮＶ１０、ＩＮＶ２０，ＩＮＶ３０は、ＣＭＯＳ−Ｔｒで構成される。ＩＮＶ１０、ＩＮＶ２０，ＩＮＶ３０は、通常のスレショルド電圧より低いＰチャネルＴｒ（ＰＶ）と通常のＰチャネルＴｒ（Ｐ）と通常のＮチャネルＴｒ（Ｎ）と通常のスレショルド電圧より低いＮチャネルＴｒ（ＮＶ）との４つＴｒを組み合わせた構成となっている。

コンデンサ１０からの入力信号は、通常のスレショルド電圧より低いＰチャネルＴｒと通常のスレショルド電圧より低いＮチャネルＴｒに印加される。通常より、低いスレショルド電圧を用いていることで、ＩＮＶ１０、ＩＮＶ２０，ＩＮＶ３０に印加される電源電圧（ＶＤＤ）が通常より低い電圧になっても、入力される信号のＨレベルとＬレベルを問題なく識別することが出来る。例えば、通常５Ｖの電源電圧を供給し、スレショルド電圧が２．５Ｖとすると、単純に、電源電圧だけ３Ｖまで下げると、スレショルド電圧は変わらないため、ＨレベルとＬレベルの判定が難しい状態となる。

ここで、ＳＴＢＹＢ信号は、スタンバイ信号である。ＳＴＢＹＢ信号は、本願のチョッパ型コンパレータを構成するインバータを使用しない場合に用いる。ＳＴＢＹＢ信号は、通常動作時はＨレベルであり、スタンバイ時はＬレベルになる。ＳＴＢＹＢ信号がスタンバイ時になると、ＩＮＶ１０、ＩＮＶ２０，ＩＮＶ３０の通常のＰチャネルＴｒはＨレベルが印加され、ＩＮＶ１０、ＩＮＶ２０，ＩＮＶ３０の通常のＮチャネルＴｒはＬレベルが印加される。ＩＮＶ４０、ＩＮＶ５０を用いて、ＳＴＢＹＢ信号がアクティブ時に、ＰチャネルＴｒにはＨレベル、ＮチャネルＴｒにはＬレベルを印加出来る構成とする。

スタンバイ時、通常のＰチャネルＴｒ（Ｐ）は入力がＨレベルの場合、オフ状態になる。通常のＮチャネルＴｒ（Ｎ）は入力がＬレベルの場合、オフ状態になる。オフ状態では、通常のＰチャネルＴｒ（Ｐ）、通常のＮチャネルＴｒ（Ｎ）の抵抗は、非常に大きくなり、リーク電流が流れなくなる。これにより、スタンバイ時に、リーク電流が多く発生する不具合を防止することが出来る。

比較的に長い時間、本願のチョッパ型コンパレータを使用しない場合には、ＳＴＢＹＢ信号をＬにすることで、消費電流を削減できる構成となっている。

本願の図１に示したＩＮＶ１０、ＩＮＶ２０，ＩＮＶ３０の構成は、上から順番に、通常のスレショルド電圧より低いＰチャネルＴｒ、通常のＰチャネルＴｒ、通常のＮチャネルＴｒ、通常のスレショルド電圧より低いＮチャネルＴｒの順番であったが、通常のＰチャネルＴｒ、通常のスレショルド電圧より低いＰチャネルＴｒ、通常のスレショルド電圧より低いＮチャネルＴｒ、通常のＮチャネルＴｒの順番でも良い。具体的な構成を図４に示す。

図４は、本願の一実施例に関わるブロック図である。但し、図１と同様に、コンデンサ１０からの入力信号は、通常のスレショルド電圧より低いＰチャネルＴｒと通常のスレショルド電圧より低いＮチャネルＴｒに印加され、ＳＴＢＹＢ信号は、通常のＰチャネルＴｒと通常のＮチャネルＴｒに印加される。

以上のように、本発明によれば、印加される電源電圧（ＶＤＤ）が低い電圧でも、動作を実現することが出来る。低電圧動作であっても、スタンバイ信号により、消費電力を削減することが出来る。特にスタンバイ時のオフリークを抑えることで、ポータブルで使用される場合、バッテリー駆動による長時間動作を実現するといったことが可能となる。

本願の一実施例に係るチョッパ型コンパレータを示すブロック図である。従来のチョッパ型コンパレータを示すブロック図である。本発明及び従来のチョッパ型コンパレータを含む逐次比較形Ａ／Ｄ変換器を示すブロック図である。本願の一実施例に係るチョッパ型コンパレータを示すブロック図である。チョッパ型コンパレータを示す概略のブロック図である。チョッパ型コンパレータを示す概略のブロック図である。ブイティースターの電位を示す図である。

符号の説明

１チョッパ型コンパレータ、２８ビットのＤＡＣ、３逐次比較論理回路。

Claims

サンプリングによって測定するアナログ電圧と比較基準となる参照電圧との比較が行われ、該比較結果に応じてＨレベルかＬレベルの信号が出力されるチョッパ型コンパレータにおいて、
前記アナログ電圧と前記参照電圧との電位差を蓄えるコンデンサと、該コンデンサからの出力信号を受けるインバータと、該インバータをスタンバイ状態とするスタンバイ信号と、を備え、
前記インバータは、スレショルド電圧が低い第１のＰチャンネル型のＴｒトランジスタと、第２のＰチャンネル型のＴｒトランジスタと、第１のＮチャンネル型のＴｒトランジスタと、スレショルド電圧が低い第２のＮチャンネル型のＴｒトランジスタから成り、前記スタンバイ信号によりリーク電流を削減し、スタンバイ状態とすることを特徴とするチョッパ型コンパレータ。
前記インバータは、前記第１のＰチャンネル型のＴｒトランジスタのソースは電源電位に接続し、前記第１のＰチャンネル型のＴｒトランジスタのドレインは前記第２のＰチャンネル型のＴｒトランジスタのソースに接続し、前記第２のＰチャンネル型のＴｒトランジスタのドレインは前記Ｎチャンネル型の第３のＴｒトランジスタのソースに接続し、前記第１のＮチャンネル型のＴｒトランジスタのドレインは前記第２のＮチャンネル型のＴｒトランジスタのソースに接続し、前記第２のＮチャンネル型のＴｒトランジスタのドレインは接地電位に接続されることを特徴とする請求項１記載のチョッパ型コンパレータ。
前記コンデンサから出力信号は、前記Ｐチャンネル型の第１のＴｒトランジスタのゲート及び前記Ｎチャンネル型の第４のＴｒトランジスタのゲートに印加し、前記スタンバイ信号は前記Ｎチャンネル型の第３のＴｒトランジスタのゲートに印加し、前記スタンバイ信号の反転信号は前記Ｐチャンネル型の第２のＴｒトランジスタのゲートに印加することを特徴とする請求項１記載のチョッパ型コンパレータ。