JPH07183812A - アナログ・デジタルコンバータ回路 - Google Patents

Abstract

(57)【要約】 【構成】 アナログ電圧信号１０１、基準電圧信号１２
１生成するラダー抵抗１０２、アナログ電圧信号１０１
と基準電圧信号１２１とを比較するコンパレータ回路１
０３およびコンパレータ出力を２進数にコード化するエ
ンコーダ回路１０４で構成するアナログ・デジタルコン
バータ回路において、コンパレータ回路１０３を構成す
るインバータ回路１１３を第１のＰ型トランジスタ１０
８と、第１のＮ型トランジスタ１０９と、第２のＰ型ト
ランジスタ１１５と、第２のＮ型トランジスタ１１６と
で構成する。 【効果】 コンパレータ回路を構成するインバータ回路
に流れる貫通電流を大幅に削減することにより、ＡＤコ
ンバータ回路全体の消費電力を大幅に削減する事が可能
になる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はアナログ・デジタルコン
バータ（以下、ＡＤコンバータと記載する）回路の構成
に関し、更に詳しくは並列型ＡＤコンバータ回路の回路
構成に関する。

【０００２】

【従来の技術】アナログ電圧信号を”１”あるいは”
０”で表現するディジタル信号に変換するＡＤコンバー
タ回路のうち、並列型ＡＤコンバータ回路は、複数のコ
ンパレータ回路を有し、各々のコンパレータは同時にア
ナログ電圧信号と基準電圧信号とを比較し、高速にデジ
タル信号処理ができることから一般に広く使用されてい
る。

【０００３】図３は従来の並列型ＡＤコンバータ回路の
構成を示す回路図であり、図４は従来の並列型ＡＤコン
バータ回路の動作タイミングを示す波形図である。図３
を用いて並列型ＡＤコンバー回路の構成を説明する。

【０００４】並列型ＡＤコンバータ回路は、アナログ電
圧信号３０１と、基準電圧信号３２１を生成するための
ラダー抵抗３０２と、アナログ電圧信号３０１と基準電
圧信号３２１とを比較するコンパレータ回路３０３と、
各々のコンパレータ回路３０３の出力を２進数にコード
化するエンコーダ回路３０４と、および複数ビット幅か
らなるエンコーダ出力信号線３２０とで構成する。ラダ
ー抵抗群の両端は電源電位３１２および接地電位３１４
に接続する。

【０００５】ラダー抵抗３０２およびコンパレータ回路
３０３は必要とするエンコーダ出力信号線３２０の分解
能に併せて数を増やす必要がある。例えばエンコーダ出
力信号線３２０を４ビットのディジタル信号に変換する
なら１６個のラダー抵抗３０２と１５個のコンパレータ
回路３０３が必要になる。

【０００６】以下に図３を用いてコンパレータ回路３０
３の構成を説明する。コンパレータ回路３０３は基準電
圧信号３２１を入力する第１の半導体スイッチ３０５
と、アナログ電圧信号３０１を入力する第２の半導体ス
イッチ３０６と、電荷比較用コンデンサ３０７と、Ｐ型
トランジスタ３０８とＮ型トランジスタ３０９とからな
るインバータ回路３１３と、インバータ回路３１３の入
力と出力を同電位にするための第３の半導体スイッチ３
１０と、コンパレータ回路３０３のコンパレータ出力線
３１１とで構成する。

【０００７】第１の半導体スイッチ３０５は制御信号Ｃ
Ｋ３０１と制御信号ＣＫ３０１Ｂとで制御し、第２の半
導体スイッチ３０６は制御信号ＣＫ３０２と制御信号Ｃ
Ｋ３０２Ｂとで制御し、第３の半導体スイッチ３１０は
制御信号ＣＫ３０３と制御信号ＣＫ３０３Ｂとで制御す
る。制御信号ＣＫ３０１と制御信号ＣＫ３０１Ｂ、制御
信号ＣＫ３０２と制御信号ＣＫ３０２Ｂ、制御信号ＣＫ
３０３と制御信号ＣＫ３０３Ｂはそれぞれ逆相の信号で
ある。

【０００８】次に図３と図４の動作タイミングを用いて
従来の並列型ＡＤコンバータ回路の動作を説明する。第
２の半導体スイッチを３０６を導通する前に、ＣＫ３０
３の制御信号を”ハイ”にし、第３の半導体スイッチ３
１０を導通し、インバータ回路３１３の入力と出力を同
電位にする。すなちノードＢは電源電位の２分の１にな
る。

【０００９】同時にＣＫ３０１の制御信号も”ハイ”に
し、第１の半導体スイッチ３０５を導通する事により、
ノードＡは基準電圧信号３２１の電位となり、電荷比較
用コンデンサ３０７の両端に基準電圧信号３２１の電位
と電源電位の２分の１の電位との差の電荷が蓄積する。

【００１０】電荷が蓄積した後、ＣＫ３０１とＣＫ３０
３の制御信号を”ロー”にし、第１の半導体スイッチ３
０５と第３の半導体スイッチ３１０を同時に非導通にす
る。このとき電荷比較用コンデンサ３０７の両端の電荷
は保持し、ノードＡおよびＢの電位が保たれる。

【００１１】この後ＣＫ３０２の制御信号を”ハイ”に
し、第２の半導体スイッチ３０６を導通するとアナログ
電圧信号３０１の電位によってノードＡに電荷が流入出
することにより、電荷比較用コンデンサ３０７のノード
Ｂの電位も変化する。

【００１２】第２の半導体スイッチ３０６を導通する
前、インバータ回路３１３の入力すなわちノードＢは電
源電位の２分の１になっていたので、第２の半導体スイ
ッチ３０６を導通するとノードＢの電位の僅かな変化で
インバータ回路３１３の出力は変化する。

【００１３】例えばアナログ電圧信号３０１が基準電圧
信号３２１よりも高い電位であればインバータ回路３１
３の出力は”ロー”に、アナログ電圧信号３０１が基準
電圧信号３２１よりも低い電位であれば”ハイ”に変化
する。

【００１４】各々のコンパレータ回路３０３にはラダー
抵抗３０２で作る異なった基準電圧信号３２１を供給す
る。また隣合うコンパレータ３０３へ入力する基準電圧
信号３２１の電位差はＡＤ変換の最小分解能の電位にな
る。

【００１５】上記のように、各々のコンパレータ回路３
０３を一斉に動作をさせる事により、各々のコンパレー
タ回路３０３の出力は一斉に変化しアナログ電圧信号３
０１のディジタル信号への変換は同時に終了する。各々
のコンパレータ回路３０３から出力するディジタル信号
はエンコーダ回路３０４で２進数表現に変換する。

【００１６】

【発明が解決しようとする課題】前述の動作説明で明か
のように、インバータ回路３１３の入力を電源電位の２
分の１にするときに、インバータ回路３１３を構成する
Ｐ型トランジスタ３０８とＮ型トランジスタ３０９の両
方が同時に導通状態になるため、電源電位３１２からＰ
型トランジスタ３０８とＮ型トランジスタ３０９とをか
いして接地電位３１４へと貫通電流ｉｄｓが流れる。

【００１７】Ｐ型トランジスタ３０８とＮ型トランジス
タ３０９を同時に導通状態にするのはノードＢを電源電
位の２分の１にするためであり、貫通する電流は全く無
駄になる。

【００１８】貫通電流ｉｄｓの発生するタイミングを明
らかにするために図４を用いて説明する。信号線ＣＫ３
０１とＣＫ３０３は同相でありＣＫ３０３が”ハイ”で
ある間、インバータ回路３１３を構成するＰ型トランジ
スタ３０８とＮ型トランジスタ３０９とは導通状態とな
り貫通電流ｉｄｓが流れ続ける。装置の低消費電力化の
ためには上記貫通電流ｉｄｓを削減させる必要がある。

【００１９】本発明の目的は上記課題を解決して、イン
バータ回路に流れる貫通電流を削減し、ＡＤコンバータ
回路全体の消費電力を減らす回路を提供することであ
る。

【００２０】

【課題を解決するための手段】上記目的を達成するため
本発明では、相補性金属酸化膜半導体により構成される
並列型アナログ・デジタルコンバータ回路で、そのアナ
ログ・デジタルコンバータ回路を構成するコンパレータ
回路において、電圧を比較するインバータ回路を第１の
Ｐ型トランジスタと、第１のＮ型トランジスタと、第１
のＰ型トランジスタに直列に接続する第２のＰ型トラン
ジスタと、第１のＮ型トランジスタに直列に接続する第
２のＮ型トランジスタとで構成することを特徴とする。

【００２１】

【作用】本発明によれば、インバータ回路を構成する第
１のＰ型トランジスタと、第１のＮ型トランジスタと、
第１のＰ型トランジスタに直列に接続する第２のＰ型ト
ランジスタと、第１のＮ型トランジスタに直列に接続す
る第２のＮ型トランジスタとを有する構造とすることに
より、必要なときのみ第２のＰ型トランジスタと第２の
Ｎ型トランジスタとを動作することで貫通電流を大幅に
削減することができる。

【００２２】

【実施例】以下本発明のＡＤコンバータ回路の実施例に
ついて説明する。図１は本発明の並列型ＡＤコンバータ
回路の構成を示す回路図であり、図２は本発明の並列型
ＡＤコンバータ回路の動作タイミングを示す図である。

【００２３】まず本発明の回路の構成を図１を用いて説
明する。アナログ電圧信号１０１と、基準電圧信号１２
１を生成するラダー抵抗１０２と、アナログ電圧信号１
０１と基準電圧信号１２１とを比較するコンパレータ回
路１０３と、各々のコンパレータ回路１０３の出力を２
進数にコード化するエンコーダ回路１０４と、および複
数のビット線からなるエンコーダ出力信号線１２０とで
構成する。ラダー抵抗群の両端は電源電位１１２および
接地電位１１４に接続する。

【００２４】以下に図１を用いてコンパレータ回路１０
３の構成を説明する。コンパレータ回路１０３は、基準
電圧信号１２１を入力する第１の半導体スイッチ１０５
と、アナログ電圧信号１０１を入力する第２の半導体ス
イッチ１０６と、電荷比較用コンデンサ１０７と、イン
バータ回路１１３と、インバータ回路１１３の入力と出
力を同電位にするための第３の半導体スイッチ１１０
と、コンパレータ回路１０３のコンパレータ出力線１１
１とで構成する。

【００２５】またインバータ回路１１３は第１のＰ型ト
ランジスタ１０８と、第１のＮ型トランジスタ１０９
と、電源電位１１２と第１のＰ型トランジスタ１０８と
の間に接続する第２のＰ型トランジスタ１１５と、接地
電位１１４と第１のＮ型トランジスタ１０９との間に接
続する第２のＮ型トランジスタ１１６とで構成する。

【００２６】第１の半導体スイッチ１０５は制御信号Ｃ
Ｋ１０１と制御信号ＣＫ１０１Ｂで制御し、第２の半導
体スイッチ１０６は制御信号ＣＫ１０２と制御信号ＣＫ
１０２Ｂで制御し、第３の半導体スイッチ１１０は制御
信号ＣＫ１０３と制御信号ＣＫ１０３Ｂで制御し、第２
のＰ型トランジスタ１１５は制御信号ＣＫ１０４Ｂで制
御し、第２のＮ型トランジスタ１１６は制御信号ＣＫ１
０４で制御する。

【００２７】また制御信号ＣＫ１０１と制御信号ＣＫ１
０１Ｂ、制御信号ＣＫ１０２と制御信号ＣＫ１０２Ｂ、
制御信号ＣＫ１０３と制御信号ＣＫ１０３Ｂ、制御信号
ＣＫ１０４と制御信号ＣＫ１０４Ｂは、それぞれ逆相の
信号である。

【００２８】次に図１と図２の動作タイミングを用いて
本発明の並列型ＡＤコンバータ回路の動作を説明する。
第２の半導体スイッチ１０６を導通する前に、ＣＫ１０
３の制御信号を”ハイ”にし、第３の半導体スイッチ１
１０を導通し、インバータ回路１１３の入力と出力を同
電位にする。同時にＣＫ１０１の制御信号を”ハイ”に
し、第１の半導体スイッチ１０５を導通することによ
り、ノードＡを基準電圧信号１２１の電位にする。

【００２９】この状態でＣＫ１０４の制御信号を短い時
間”ハイ”にし、インバータ回路１１３を構成する第２
のＰ型トランジスタ１１５と、同じくインバータ回路１
１３を構成する第２のＮ型トランジスタ１１６を短い時
間導通して、インバータ回路１１３の入力と出力を同電
位でかつ電源電圧の２分の１にする。すなわちノードＢ
を電源電圧の２分の１にする。

【００３０】これにより電荷比較用コンデンサ１０７に
は、ノードＡの基準電圧信号１２１の電位とノードＢの
電源電圧の２分の１の電位差に比例した電荷が蓄積す
る。第２のＰ型トランジスタ１１５、第２のＮ型トラン
ジスタ１１６が導通する時間は短くてもインバータ回路
１１３の入力と出力を同電位にするには十分である。ま
たこの時、貫通する電流は僅かである。

【００３１】次にＣＫ１０１とＣＫ１０３の制御信号
を”ロー”にし、第１の半導体スイッチ１０５と第３の
半導体スイッチ１１０を同時に非導通にする。この時電
荷比較用コンデンサ１０７の両端の電荷は保持し、ノー
ドＡおよびＢの電位が保たれる。

【００３２】この後ＣＫ１０２の制御信号を”ハイ”に
し、第２の半導体スイッチ１０６を導通すると、アナロ
グ電圧信号１０１の電位によってノードＡに電荷が流入
出し、同時に電荷比較用コンデンサ１０７をかいして、
ノードＢの電位が変化する。しかしこれだけではインバ
ータ回路１１３の出力は変化しない。

【００３３】そこで第２の半導体スイッチ１０６を導通
状態にしたまま、ＣＫ１０４の制御信号を短い時間”ハ
イ”にし、インバータ回路１１３を構成する第２のＰ型
トランジスタ１１５と、第２のＮ型トランジスタ１１６
を短い時間導通する。これによってインバータ回路１１
３は出力が確定する。

【００３４】第２のＰ型トランジスタ１１５と、第２の
Ｎ型トランジスタ１１６とが導通する時間は短くても、
インバータ回路１１３の入力は既に決定しているためイ
ンバータ回路１１３の出力を変化することができる。こ
の時貫通する電流は僅かである。

【００３５】インバータ回路１１３の出力が確定した
後、第２のＰ型トランジスタ１１５と、第２のＮ型トラ
ンジスタ１１６とを非導通にしても、インバータ回路１
１３の出力はコンパレータ出力線１１１に接続するゲー
ト容量または寄生容量に蓄積する電荷によって変化する
ことはない。

【００３６】図２の本発明の並列型ＡＤコンバータ回路
の動作タイミングの波形図と、図４の従来の並列型ＡＤ
コンバータ回路の動作タイミングの波形図とにより、貫
通電流の相違について説明をする。

【００３７】図２の波形図では制御信号ＣＫ１０１と制
御信号ＣＫ１０３とが”ハイ”で、制御信号ＣＫ１０４
が”ハイ”のとき、または制御信号ＣＫ１０２が”ハ
イ”で、制御信号ＣＫ１０４が”ハイ”のときのみ貫通
電流ｉｄｓが流れている。

【００３８】しかしながら、図４の従来の波形図では制
御信号ＣＫ３０１と制御信号ＣＫ３０３とが”ハイ”の
間、また制御信号ＣＫ３０１と制御信号ＣＫ３０３と
が”ハイ”から”ロー”になっても貫通電流ｉｄｓは流
れつづけ、制御信号ＣＫ３０２が”ハイ”となっても、
しばらくは貫通電流ｉｄｓは流れつづける。しかしイン
バータ３１３の入力が電源電圧の中間レベル付近では、
貫通電流ｉｄｓは流れつづけることになる。

【００３９】上記の説明から明らかなように、本発明で
はインバータ回路１１３が中間状態になっているタイミ
ングが少なく貫通電流が流れる期間が短く大幅に消費電
流を削減できる。したがってＡＤコンバータ回路全体の
低消電力化を実現する事ができる。

【００４０】上記実施例では、第２のＰ型トランジスタ
を電源電位１１２と第１のＰ型トランジスタの間に接続
し、第２のＮ型トランジスタを接地電位１１４と第１の
Ｎ型トランジスタの間に接続する例であるが、第２のＰ
型トランジスタをインバータ１１３の出力と第１のＰ型
トランジスタの間に接続し、第２のＮ型トランジスタを
インバータ１１３の出力と第１のＮ型トランジスタの間
に接続しても同じ結果を得ることができる。

【００４１】

【発明の効果】以上の説明で明らかなように、本発明に
よればＡＤコンバータ回路を構成するコンパレータ回路
において電圧を比較するインバータ回路に第２のＰ型ト
ランジスタと、第２のＮ型トランジスタをと追加する事
により、これらのトランジスタを必要なときのみ動作す
ることで、貫通電流を削減させることができ、ＡＤコン
バータ回路全体の消費電力を大幅に削減する事が可能に
なる。

【図面の簡単な説明】

【図１】本発明の並列型ＡＤコンバータ回路の構成を示
す回路図である。

【図２】本発明の並列型ＡＤコンバータ回路の動作タイ
ミングを示す波形図である。

【図３】従来の並列型ＡＤコンバータ回路のの構成を示
す回路図である。

【図４】従来の並列型ＡＤコンバータ回路の動作タイミ
ングを示す波形図である。

【符号の説明】

１０１ アナログ電圧信号 １０２ ラダー抵抗 １０３ コンパレータ回路 １０４ エンコーダ回路 １０５ 第１の半導体スイッチ １０６ 第２の半導体スイッチ １０７ 電荷比較用コンデンサ １０８ 第１のＰ型トランジスタ １０９ 第１のＮ型トランジスタ １１０ 第３の半導体スイッチ １１１ コンパレータ出力線 １１２ 電源電位 １１３ インバータ回路 １１４ 接地電位 １１５ 第２のＰ型トランジスタ １１６ 第２のＮ型トランジスタ １２０ エンコーダ出力信号線 １２１ 基準電圧信号

Claims (1)

【特許請求の範囲】
1. 【請求項１】 相補性金属酸化膜半導体により構成され
   る並列型アナログ・デジタルコンバータ回路で、そのア
   ナログ・デジタルコンバータ回路を構成するコンパレー
   タ回路において、電圧を比較するインバータ回路を第１
   のＰ型トランジスタと、第１のＮ型トランジスタと、第
   １のＰ型トランジスタに直列に接続する第２のＰ型トラ
   ンジスタと、第１のＮ型トランジスタに直列に接続する
   第２のＮ型トランジスタとで構成することを特徴とする
   アナログ・デジタルコンバータ回路。