KR20230148310A - 아날로그-디지털 변환기 및 이를 이용한 반도체 장치 - Google Patents

아날로그-디지털 변환기 및 이를 이용한 반도체 장치 Download PDF

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Abstract

본 기술은 데이터 출력단의 드라이버를 복제하여 구성되며, 제 1 코드와 제 2 코드에 따라 자신의 전류량을 가변시키도록 구성된 복제 드라이버; 외부 저항; 상기 복제 드라이버의 내부 저항과 상기 외부 저항의 저항 분배 비에 따라 분배된 분배 전압과 기준 전압을 비교한 결과를 출력하도록 구성된 비교기; 상기 비교기의 출력에 따라 상기 제 1 코드를 가변시키도록 구성된 제 1 레지스터 어레이; 및 상기 비교기의 출력에 따라 상기 제 2 코드를 가변시키도록 구성된 제 2 레지스터 어레이를 포함할 수 있다.

Description

아날로그-디지털 변환기 및 이를 이용한 반도체 장치{ANALOG TO DIGITAL CONVERTER AND SEMICONDUCTOR APPARATUS USING THE SAME}
본 발명은 반도체 회로에 관한 것으로서, 특히 아날로그-디지털 변환기 및 이를 이용한 반도체 장치에 관한 것이다.
반도체 장치는 아날로그 신호들을 디지털 신호로 변환하여 저장하기 위해 아날로그-디지털 변환기를 포함할 수 있다.
따라서 반도체 장치는 아날로그-디지털 변환기를 포함함에 따른 회로 면적 증가 및 소비 전력 증가가 필연적이므로 아날로그-디지털 변환기의 로직 설계를 간소화함으로써 이를 포함하는 반도체 장치의 회로 면적 증가를 최소화하고 소비 전력 또한 줄일 수 있도록 하는 것이 중요하다.
본 발명의 실시예는 회로 면적 증가를 최소화하고 소비 전력 또한 줄일 수 있는 아날로그-디지털 변환기 및 이를 이용한 반도체 장치를 제공한다.
본 발명의 실시예는 제 1 코드에 따라 제 1 노드를 통해 출력되는 기준 전압의 레벨을 가변시키도록 구성된 제 1 디지털-아날로그 변환 유닛; 상기 제 1 노드를 기준으로 상기 제 1 디지털-아날로그 변환 유닛과 병렬 연결되며, 제 2 코드에 따라 상기 기준 전압의 레벨을 가변시키도록 구성된 제 2 디지털-아날로그 변환 유닛; 입력 전압과 상기 기준 전압을 비교하여 비교 결과 신호를 생성하도록 구성된 비교기; 및 상기 제 1 코드와 상기 제 2 코드를 각각의 초기 값으로 저장하며, 상기 비교 결과 신호에 따라 상기 제 1 코드 및 상기 제 2 코드의 값을 가변시켜 저장하도록 구성된 레지스터 어레이를 포함할 수 있다.
본 발명의 실시예는 제 1 코드에 따라 활성화되는 복수의 제 1 래그 회로, 및 제 2 코드에 따라 활성화되며 제 1 노드를 기준으로 상기 복수의 제 1 래그 회로와 병렬 연결되는 복수의 제 2 래그 회로를 포함하며, 상기 제 1 코드와 상기 제 2 코드 각각의 초기 값을 상기 복수의 제 1 래그 회로와 상기 복수의 제 2 래그 회로 중에서 어느 하나를 모두 활성화시키고 다른 하나를 모두 비 활성화시킬 수 있는 레벨로 설정하며, 상기 복수의 제 1 래그 회로와 상기 복수의 제 2 래그 회로에 의해 가변되는 기준 전압과 입력 전압을 비교한 결과에 따라 상기 제 1 코드 및 상기 제 2 코드를 조정하도록 구성될 수 있다.
본 발명의 실시예는 데이터 출력단의 드라이버를 복제하여 구성되며, 제 1 코드와 제 2 코드에 따라 자신의 전류량을 가변시키도록 구성된 복제 드라이버; 외부 저항; 상기 복제 드라이버의 내부 저항과 상기 외부 저항의 저항 분배 비에 따라 분배된 분배 전압과 기준 전압을 비교한 결과를 출력하도록 구성된 비교기; 상기 비교기의 출력에 따라 상기 제 1 코드를 가변시키도록 구성된 제 1 레지스터 어레이; 및 상기 비교기의 출력에 따라 상기 제 2 코드를 가변시키도록 구성된 제 2 레지스터 어레이를 포함할 수 있다.
본 기술은 아날로그-디지털 변환기를 포함하는 반도체 장치의 회로 면적 증가를 최소화하고 소비 전력 또한 줄일 수 있다.
도 1은 본 발명의 실시예에 따른 아날로그-디지털 변환기(100)의 구성을 나타낸 도면,
도 2A 내지 도 2C는 도 1의 제 1 및 제 2 디지털-아날로그 변환 유닛(101, 102)의 구성 예를 나타낸 도면,
도 3은 본 발명의 실시예에 따른 아날로그-디지털 변환기(100)의 동작을 설명하기 위한 타이밍도,
도 4는 도 1의 비교 결과 신호(CMP)에 따른 제 1 레지스터 어레이(105) 및 제 2 레지스터 어레이(106)의 저장 값 변동을 나타낸 도표,
도 5는 본 발명의 다른 실시예에 따른 아날로그-디지털 변환기(200)의 구성을 나타낸 도면이고,
도 6은 본 발명의 실시예에 따른 반도체 장치(300)의 구성을 나타낸 도면이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 아날로그-디지털 변환기(100)는 제 1 디지털-아날로그 변환 유닛(101), 제 2 디지털-아날로그 변환 유닛(102), 비교기(103), 쉬프터(104), 제 1 레지스터 어레이(105) 및 제 2 레지스터 어레이(106)를 포함할 수 있다.
제 1 디지털-아날로그 변환 유닛(101) 및 제 2 디지털-아날로그 변환 유닛(102)은 제 1 코드(R3H, R2H, R1H) 및 제 2 코드(R3L, R2L, R1L)에 따라 기준 전압(VREF)의 레벨을 가변시켜 출력할 수 있다.
제 1 디지털-아날로그 변환 유닛(101)은 기준 전압(VREF)이 출력되는 출력 노드(ND1)를 기준으로 직렬 연결된 복수의 제 1 래그 회로들(4C, 2C, C, C)을 포함할 수 있다.
이때 복수의 제 1 래그 회로들(4C, 2C, C, C)은 바이너리 웨이티드(binary weighted) 방식의 커패시턴스(Capacitance)를 갖도록 한 것으로서, 예를 들어, 2C는 C에 비해 2배의 커패시턴스를 가질 수 있고, 4C는 C에 비해 4배의 커패시턴스를 가질 수 있다.
제 1 디지털-아날로그 변환 유닛(101)의 복수의 제 1 래그 회로들(4C, 2C, C, C) 중에서 래그 회로들 4C, 2C, C에는 제 1 코드(R3H, R2H, R1H)가 각각 입력될 수 있으며, 마지막 래그 회로 C에 입력되는 신호는 로직 하이(H)로 고정시킬 수 있다.
제 1 코드(R3H, R2H, R1H) 중에서 로직 하이의 값을 가지는 신호를 입력 받는 래그 회로가 활성화될 수 있다.
제 2 디지털-아날로그 변환 유닛(102)은 기준 전압(VREF)이 출력되는 출력 노드(ND1)를 기준으로 직렬 연결된 복수의 제 2 래그 회로들(4C, 2C, C, C)을 포함할 수 있다.
제 2 디지털-아날로그 변환 유닛(102)의 복수의 제 2 래그 회로들(4C, 2C, C, C) 중에서 래그 회로들 4C, 2C, C에는 제 2 코드(R3L, R2L, R1L)가 각각 입력될 수 있으며, 마지막 래그 회로 C에 입력되는 신호는 로직 로우(L)로 고정시킬 수 있다.
제 2 코드(R3L, R2L, R1L) 중에서 로직 하이의 값을 가지는 신호를 입력 받는 래그 회로가 활성화될 수 있다.
제 1 디지털-아날로그 변환 유닛(101)의 복수의 제 1 래그 회로들(4C, 2C, C, C)과 제 2 디지털-아날로그 변환 유닛(102)의 복수의 제 2 래그 회로들(4C, 2C, C, C)은 기준 전압(VREF)이 출력되는 출력 노드(ND1)를 기준으로 병렬 연결될 수 있다.
즉, 출력 노드(ND1)를 기준으로 제 1 디지털-아날로그 변환 유닛(101)의 래그 회로(4C)는 제 2 디지털-아날로그 변환 유닛(102)의 래그 회로(4C)와 병렬 연결될 수 있다.
출력 노드(ND1)를 기준으로 제 1 디지털-아날로그 변환 유닛(101)의 래그 회로(2C)는 제 2 디지털-아날로그 변환 유닛(102)의 래그 회로(2C)와 병렬 연결될 수 있다.
출력 노드(ND1)를 기준으로 제 1 디지털-아날로그 변환 유닛(101)의 래그 회로(C)는 제 2 디지털-아날로그 변환 유닛(102)의 래그 회로(C)와 병렬 연결될 수 있다.
제 1 디지털-아날로그 변환 유닛(101)의 복수의 제 1 래그 회로들(4C, 2C, C, C)은 출력 노드(ND1)를 기준으로 직렬 연결되어 있다. 따라서 예를 들어, 복수의 제 1 래그 회로들(4C, 2C, C, C)이 모두 활성화된 경우 제 1 디지털-아날로그 변환 유닛(101)은 4C, 2C, C, C 각각을 합산한 8C의 커패시턴스의 절반에 해당하는 4C 만큼의 커패시턴스를 가질 수 있다.
다른 예를 들어, 제 1 디지털-아날로그 변환 유닛(101)의 복수의 제 1 래그 회로들(4C, 2C, C, C) 중에서 래드 회로들 2C, C, C가 활성화된 경우 제 1 디지털-아날로그 변환 유닛(101)은 4C, 2C, C, C 각각을 합산한 8C의 커패시턴스의 1/4에 해당하는 2C 만큼의 커패시턴스를 가질 수 있다.
비교기(103)는 입력 전압(VIN)과 기준 전압(VREF)을 비교하여 비교 결과 신호(CMP)를 생성할 수 있다.
비교기(103)는 입력 전압(VIN)이 기준 전압(VREF)에 비해 높을 경우 비교 결과 신호(CMP)를 로직 하이로 출력하고, 입력 전압(VIN)이 기준 전압(VREF)에 비해 낮을 경우 비교 결과 신호(CMP)를 로직 로우로 출력할 수 있다.
쉬프터(104)는 클럭 신호(CLK)에 따라 레지스터 제어 신호(SHIFT<3:0>)를 생성할 수 있다.
쉬프터(104)는 클럭 신호(CLK)를 2 분주(Frequency Division)하고 쉬프트시켜 레지스터 제어 신호(SHIFT<3:0>)로서 출력할 수 있다.
제 1 레지스터 어레이(105)는 복수의 제 1 레지스터들(REG3H, REG2H, REG1H)을 포함할 수 있다.
복수의 제 1 레지스터들(REG3H, REG2H, REG1H)은 저장된 신호를 제 1 코드(R3H, R2H, R1H)로서 출력할 수 있다.
제 1 레지스터 어레이(105)는 제 1 코드(R3H, R2H, R1H)를 기 설정된 초기 값으로 저장하며, 레지스터 제어 신호(SHIFT<3:0>)에 따라 비교 결과 신호(CMP)를 제 1 코드(R3H, R2H, R1H) 중 어느 하나로서 대체하여 저장할 수 있다.
예를 들어, 제 1 레지스터 어레이(105)는 제 1 코드(R3H, R2H, R1H)를 기 모두 로직 하이로 저장하며, 비교 결과 신호(CMP)를 복수의 레지스터(REG3H, REG2H, REG1H) 중에서 레지스터 제어 신호(SHIFT<3:0>)에 따라 활성화된 레지스터에 저장할 수 있다.
제 2 레지스터 어레이(106)는 복수의 제 2 레지스터(REG3L, REG2L, REG1L, REG0L)를 포함할 수 있다.
복수의 제 2 레지스터들(REG3L, REG2L, REG1L, REG0L) 중에서 레지스터들(REG3L, REG2L, REG1L)은 저장된 신호를 제 2 코드(R3L, R2L, R1L)로서 출력할 수 있다.
제 2 레지스터 어레이(106)는 제 2 코드(R3L, R2L, R1L)를 기 설정된 초기 값으로 저장하며, 레지스터 제어 신호(SHIFT<3:0>)에 따라 비교 결과 신호(CMP)를 제 2 코드(R3L, R2L, R1L, R0L) 중 어느 하나로서 대체하여 저장할 수 있다.
예를 들어, 제 2 레지스터 어레이(106)는 제 2 코드(R3L, R2L, R1L, ROL)를 기 모두 로직 로우로 저장하며, 비교 결과 신호(CMP)를 복수의 레지스터(REG3L, REG2L, REG1L, REG0L) 중에서 레지스터 제어 신호(SHIFT<3:0>)에 따라 활성화된 레지스터에 저장할 수 있다.
제 1 디지털-아날로그 변환 유닛(101)의 복수의 제 1 래그 회로들(4C, 2C, C)은 제 1 레지스터 어레이(105)의 복수의 제 1 레지스터들(REG3H, REG2H, REG1H)과 직접 연결(Directly Coupled) 될 수 있다.
제 2 디지털-아날로그 변환 유닛(102)의 복수의 제 1 래그 회로들(4C, 2C, C, C)은 제 2 레지스터 어레이(106)의 복수의 제 2 레지스터들(REG3L, REG2L, REG1L, REG0L)과 직접 연결될 수 있다.
본 발명의 실시예에 따른 제 1 및 제 2 디지털-아날로그 변환 유닛(101, 102)은 도 2A 내지 도 2C 중에서 어느 하나와 같이 구성될 수 있다.
도 2A에 도시된 바와 같이, 제 1 및 제 2 디지털-아날로그 변환 유닛(101, 102)은 도 1을 참조하여 설명한 바와 같이, 바이너리 웨이티드 방식의 커패시턴스를 갖도록 복수의 커패시터(111)로 구성할 수 있다.
도 2B에 도시된 바와 같이, 제 1 및 제 2 디지털-아날로그 변환 유닛(101, 102)은 바이너리 웨이티드 방식의 레지스턴스(Resistance)를 갖도록 복수의 저항(112)으로 구성할 수 있다.
도 2C에 도시된 바와 같이, 제 1 및 제 2 디지털-아날로그 변환 유닛(101, 102)은 바이너리 웨이티드 방식에 따른 양의 전류가 흐르도록 복수의 트랜지스터(113)로 구성할 수 있다. 제 1 및 제 2 디지털-아날로그 변환 유닛(101, 102)을 통해 흐르는 전류를 도 2A 및 도 2B의 기준 전압(VREF) 대신 기준 전류(IREF)로서 사용할 수 있다.
도 3 및 도 4를 참조하여 본 발명의 실시예에 따른 아날로그-디지털 변환기(100)의 동작을 설명하기로 한다.
먼저, 도 1을 참조하여 이미 언급한 바와 같이, 초기 동작 시 제 1 코드(R3H, R2H, R1H)는 모두 로직 하이의 값을 가지고, 제 2 코드(R3L, R2L, R1L, ROL)는 모두 로직 로우의 값을 가지고 있다.
활성화된 제 1 디지털-아날로그 변환 유닛(101)의 커패시턴스는 커패시터 직렬 연결 구조로 인하여 최대 커패시턴스 대비 절반이 될 수 있다.
따라서 정전용량 분배(Capacitive Division)에 의해 초기 동작 시 기준 전압(VREF)은 절반 예를 들어, 전원전압의 절반에 해당하는 레벨을 가질 수 있다.
클럭 신호(CLK)의 라이징 엣지를 기준으로 클럭 신호(CLK)의 한 주기 간격으로 레지스터 제어 신호(SHIFT<3:0>)가 순차적으로 활성화될 수 있다.
클럭 신호(CLK)의 폴링 엣지를 기준으로 비교 결과 신호(CMP)가 로직 하이 또는 로직 로우로 천이될 수 있다.
클럭 신호(CLK)의 라이징 엣지를 기준으로 SHIFT<3>이 활성화됨에 따라 비교 결과 신호(CMP)가 제 1 코드(R3H, R2H, R1H) 및 제 2 코드(R3L, R2L, R1L, ROL)의 최상위 비트(MSB: Most Significant Bit) 즉, R3H 및 R3L에 대응되는 레지스터들(REG3H, REG3L)에 동시 저장될 수 있다.
이때 레지스터들(REG3H, REG3L)에 동시 저장되는 신호 값이 로직 하이 또는 로직 로우로 동일하므로 편의상 R3로 표기하기로 한다.
예를 들어, R3가 로직 로우인 경우, 기준 전압(VREF)은 전원전압의 1/4에 대응되는 레벨로 조정될 수 있다.
상술한 방식으로 상승 또는 강하된 기준 전압(VREF)과 입력 전압(VIN)을 비교하여 생성된 비교 결과 신호(CMP)가 레지스터들(REG2H, REG2L)에 R2로서 동시 저장될 수 있다.
클럭 신호(CLK)를 기준으로 다음 순번의 비교 결과 신호(CMP)가 레지스터들(REG1H, REG1L)에 R1으로서 동시 저장될 수 있다.
그리고 클럭 신호(CLK)를 기준으로 다음 순번의 비교 결과 신호(CMP)가 제 2 코드(R3L, R2L, R1L, ROL)의 최하위 비트(LSB: Least Significant Bit)에 대응되는 레지스터(REG0L)에 R0로서 저장됨으로써 아날로그-디지털 변환 동작이 완료될 수 있다.
아날로그-디지털 변환 동작 완료 시, 제 1 코드(R3H, R2H, R1H)와 제 2 코드(R3L, R2L, R1L)는 서로 동일한 값을 가질 수 있다.
따라서 제 2 코드(R3L, R2L, R1L, ROL)가 입력 전압(VIN)을 디지털 신호로 변환한 최종 출력으로서 외부에 제공될 수 있다.
도 5에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 차동(Differential) 타입의 아날로그-디지털 변환기(200)는 제 1 디지털-아날로그 변환 유닛(201), 제 2 디지털-아날로그 변환 유닛(202), 비교기(203), 쉬프터(204), 제 1 레지스터 어레이(205) 및 제 2 레지스터 어레이(206)를 포함할 수 있다.
제 1 디지털-아날로그 변환 유닛(201)은 도 1의 제 1 디지털-아날로그 변환 유닛(101)과 제 2 디지털-아날로그 변환 유닛(102)을 합한 구조와 동일하게 구성할 수 있다.
제 1 디지털-아날로그 변환 유닛(201)은 도 1을 참조하여 설명한 제 1 코드(R3H, R2H, R1H) 및 제 2 코드(R3L, R2L, R1L, ROL) 각각과 동일한 값을 가질 수 있는 CODE_H와 CODE_L에 따라 출력 전압을 생성할 수 있다.
제 2 디지털-아날로그 변환 유닛(202)은 제 1 디지털-아날로그 변환 유닛(201)과 동일하게 구성할 수 있으며, CODE_H와 CODE_L 각각의 차동 신호인 /CODE_H와 /CODE_L에 따라 출력 전압을 생성할 수 있다.
비교기(203)는 제 1 디지털-아날로그 변환 유닛(201)의 출력 전압과 제 2 디지털-아날로그 변환 유닛(202)의 출력 전압을 비교하여 차동 형태의 출력 신호를 생성할 수 있다.
쉬프터(204)는 도 1의 쉬프터(104)와 동일하게 구성할 수 있다.
제 1 레지스터 어레이(205)는 비교기(203)의 출력 및 쉬프터(204)의 출력에 따라 CODE_H와 CODE_H의 차동 신호인 /CODE_H를 생성할 수 있다.
제 1 레지스터 어레이(205)는 도 1의 제 1 레지스터 어레이(105)의 구성을 포함할 수 있고, 이를 이용하여 CODE_H를 생성할 수 있으며, /CODE_H를 생성하기 위한 회로 구성 예를 들어, 인버터 어레이를 더 포함할 수 있다.
제 2 레지스터 어레이(206)는 비교기(203)의 출력 및 쉬프터(204)의 출력에 따라 CODE_L과 CODE_L의 차동 신호인 /CODE_L을 생성할 수 있다.
제 2 레지스터 어레이(206)는 제 1 레지스터 어레이(205)와 동일하게 구성할 수 있다.
본 발명의 실시예에 따른 반도체 장치(300)는 아날로그-디지털 변환기를 이용한 임피던스 조정 회로일 수 있다.
도 6에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 장치(300)는 복제 드라이버(301), 비교기(303), 쉬프터(304), 제 1 레지스터 어레이(305) 및 제 2 레지스터 어레이(306)를 포함할 수 있다.
복제 드라이버(301)는 반도체 장치의 데이터 출력단에 구성된 드라이버 즉, 데이터 신호를 풀업(Pull-up) 시키기 위한 풀업 드라이버 또는 데이터 신호를 풀다운(Pull-down) 시키기 위한 풀다운 드라이버를 복제한 구성일 수 있다.
복제 드라이버(301)는 예를 들어, 도 2C의 구성을 기준으로 한 도 1의 제 1 디지털-아날로그 변환 유닛(101)과 제 2 디지털-아날로그 변환 유닛(102) 중에서 어느 하나를 포함하거나, 둘의 구성을 모두 포함할 수 있다.
복제 드라이버(301)는 CODE_H와 CODE_L에 따라 전류량을 가변시킬 수 있다.
복제 드라이버(301)를 통해 흐르는 전류가 복제 드라이버(301)의 내부 저항과 외부 저항(RZQ)의 저항 분배 비에 따라 분배된 분배 전압(VZQ)으로 변환될 수 있다.
비교기(303)는 분배 전압(VZQ)과 기준 전압(VREFZQ)을 비교하여 출력 신호를 생성할 수 있다.
쉬프터(304)는 도 1의 쉬프터(104)와 동일하게 구성할 수 있다.
제 1 레지스터 어레이(305)는 비교기(303)의 출력 및 쉬프터(304)의 출력에 따라 CODE_H를 생성할 수 있다.
제 1 레지스터 어레이(305)는 도 1의 제 1 레지스터 어레이(105)의 구성을 포함할 수 있으며, 이를 이용하여 CODE_H를 생성할 수 있다.
제 2 레지스터 어레이(306)는 비교기(303)의 출력 및 쉬프터(304)의 출력에 따라 CODE_L을 생성할 수 있다.
제 2 레지스터 어레이(306)는 제 1 레지스터 어레이(305)와 동일하게 구성할 수 있다.
제 1 레지스터 어레이(305)와 제 2 레지스터 어레이(306)에서 생성된 CODE_H와 CODE_L은 반도체 장치의 데이터 출력단에 구성된 풀업 드라이버와 풀다운 드라이버 각각에 제공될 수 있다.
CODE_H와 CODE_L에 따라 풀업 드라이버와 풀다운 드라이버의 저항 값이 목표 값으로 조정될 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (6)

  1. 데이터 출력단의 드라이버를 복제하여 구성되며, 제 1 코드와 제 2 코드에 따라 자신의 전류량을 가변시키도록 구성된 복제 드라이버;
    외부 저항;
    상기 복제 드라이버의 내부 저항과 상기 외부 저항의 저항 분배 비에 따라 분배된 분배 전압과 기준 전압을 비교한 결과를 출력하도록 구성된 비교기;
    상기 비교기의 출력에 따라 상기 제 1 코드를 가변시키도록 구성된 제 1 레지스터 어레이; 및
    상기 비교기의 출력에 따라 상기 제 2 코드를 가변시키도록 구성된 제 2 레지스터 어레이를 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 레지스터 어레이 및 상기 제 2 레지스터 어레이는 상기 복제 드라이버와 직접 연결되는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 복제 드라이버는
    상기 제 1 코드에 따라 활성화되는 복수의 제 1 래그 회로, 및
    상기 제 2 코드에 따라 활성화되며 제 1 노드를 기준으로 상기 복수의 제 1 래그 회로와 병렬 연결되는 복수의 제 2 래그 회로를 포함하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 제 1 코드와 상기 제 2 코드 각각의 초기 값을 상기 복수의 제 1 래그 회로와 상기 복수의 제 2 래그 회로 중에서 어느 하나를 모두 활성화시키고 다른 하나를 모두 비 활성화시킬 수 있는 레벨로 설정하도록 구성되는 반도체 장치.
  5. 제 1 항에 있어서,
    클럭 신호에 따라 상기 제 1 레지스터 어레이 및 상기 제 2 레지스터 어레이의 레지스터들을 선택적으로 활성화시키기 위한 쉬프터를 더 포함하는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 제 1 레지스터 어레이 및 상기 제 2 레지스터 어레이는
    클럭 신호에 따라 순차적으로 생성되는 상기 비교기의 출력 신호를 상기 제 1 코드와 상기 제 2 코드의 비트들의 순번에 맞게 순차적으로 저장하도록 구성되는 반도체 장치.
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