TW201830872A - 類比數位轉換器和利用該類比數位轉換器的半導體裝置 - Google Patents

類比數位轉換器和利用該類比數位轉換器的半導體裝置 Download PDF

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Abstract

一種類比數位轉換器包括：第一數位類比轉換（digital to analog conversion, DAC）單元，其被配置為根據第一碼來改變透過第一節點輸出的參考電壓的位準；第二DAC單元，其基於第一節點而並聯耦接到第一DAC單元，並且被配置為根據第二碼來改變參考電壓的位準；比較器，其被配置為透過將輸入電壓與參考電壓進行比較來產生比較結果信號；以及至少一個暫存器陣列，其被配置為儲存具有初始值的第一碼和第二碼，並且透過根據比較結果信號改變第一碼和第二碼的值來儲存第一碼和第二碼。

Description

類比數位轉換器和利用該類比數位轉換器的半導體裝置
各種實施例整體而言可以關於一種半導體電路，更具體地，關於一種類比數位轉換器（analog to digital converter, ADC）以及利用該類比數位轉換器的半導體裝置。
半導體裝置可以包括透過將類比信號轉換成數位信號來儲存類比信號的類比數位轉換器（analog to digital converter, ADC）。
因此，半導體裝置中的電路面積和功耗可能由於包括在半導體裝置中的ADC而不可避免地增加。重要的是透過簡化ADC的邏輯設計來最小化包括ADC的半導體裝置中的電路面積的增加並降低功耗。
相關申請案的交叉引用： 本申請案請求2017年2月13日向韓國智慧財產局提交的申請號為10-2017-0019541的韓國專利申請案的優先權，其全部內容透過引用合併於此。
為能夠最小化電路面積的增加並降低功耗的類比數位轉換器（analog to digital converter, ADC）以及利用該ADC的半導體裝置提供各種實施例。
在本發明的實施例中，一種類比數位轉換器（ADC）可以包括：第一數位類比轉換（digital to analog conversion, DAC）單元，其被配置為根據第一碼來改變透過第一節點輸出的參考電壓的位準；第二DAC單元，其基於第一節點而並聯耦接到第一DAC單元，並且被配置為根據第二碼來改變參考電壓的位準；比較器，其被配置為透過將輸入電壓與參考電壓進行比較來產生比較結果信號；以及至少一個暫存器陣列，其被配置為儲存具有初始值的第一碼和第二碼，並且透過根據比較結果信號改變第一碼和第二碼的值來儲存第一碼和第二碼。
在本發明的一個實施例中，一種類比數位轉換器（ADC）可以包括：多個第一落後電路，其根據第一碼而被啟動；以及多個第二落後電路，其根據第二碼而被啟動，並且基於第一節點而並聯耦接到多個第一落後電路。第一碼和第二碼的初始值可以被設定為用於將多個第一落後電路中的至少一個和多個第二落後電路中的至少一個啟動並且將多個第一落後電路中的其它電路和多個第二落後電路中的其它電路都止動的位準。可以根據輸入電壓與根據多個第一落後電路和多個第二落後電路而變化的參考電壓的比較結果來調整第一碼和第二碼。
在本發明的另一個實施例中，一種半導體裝置可以包括：複製驅動器，其透過複製數據輸出端的驅動器來配置，並且被配置為根據第一碼和第二碼來改變複製驅動器的電流量；外部電阻器；比較器，其被配置為透過將參考電壓與分配電壓進行比較來輸出比較結果，所述分配電壓是根據複製驅動器的內部電阻器與外部電阻器的電阻分配比來分配的；第一暫存器陣列，其被配置為根據比較器的輸出信號來改變第一碼；以及第二暫存器陣列，其被配置為根據比較器的輸出信號來改變第二碼。
在以下標題為「實施方式」的部分描述這些和其他的特點、方面以及實施例。
本發明的各種實施例將參照附圖而更具體地被描述。附圖是各種實施例（以及中間結構）的示意性圖示。照此，可以預料到圖示的配置和形狀的變化是緣於例如製造技術和/或公差。因而，所述的實施例不應被解釋為侷限於本文所示的特定配置和形狀，而是可以包括不脫離如所附申請專利範圍所限定的本發明的精神和範圍的配置和形狀的偏差。
在本文中，參考本發明的理想化實施例的截面圖和/或平面圖描述了本發明內容。然而，本發明的實施例不應被解釋為限制本發明的構思。儘管將示出和描述本發明的一些實施例，但是本領域普通技術人員將會理解的是，在不脫離本發明的原理和精神的情況下，可以對這些實施例進行改變。
如圖1所示，根據一個實施例的類比數位轉換器（以下稱為ADC）100可以包括：第一數位類比轉換（以下稱為DAC）單元101、第二DAC單元102、比較器103、移位器104、第一暫存器陣列105和第二暫存器陣列106。
第一DAC單元101和第二DAC單元102可以根據第一碼R3H、第一碼R2H和第一碼R1H以及第二碼R3L、第二碼R2L和第二碼R1L來改變參考電壓VREF的位準，並且輸出位準變化的參考電壓VREF。
第一DAC單元101可以包括基於輸出參考電壓VREF的輸出節點ND1而串聯耦接的多個第一落後電路4C、第一落後電路2C、第一落後電路C和第一落後電路C。
多個第一落後電路4C、第一落後電路2C、第一落後電路C和第一落後電路C可以被配置為具有二進位加權的電容。例如，落後電路2C可以具有為落後電路C的電容兩倍大的電容，並且落後電路4C可以具有為落後電路C的電容四倍大的電容。
可以將第一碼R3H、第一碼R2H和第一碼R1H的位元信號R3H、位元信號R2H和位元信號R1H輸入到第一DAC單元101中的多個第一落後電路4C、第一落後電路2C、第一落後電路C和第一落後電路C之中的落後電路4C、第一落後電路2C和第一落後電路C，並且輸入到最後的落後電路C的信號可以被固定為邏輯高H。
在多個第一落後電路之中輸入具有邏輯高位準的第一碼R3H、第一碼R2H和第一碼R1H的位元信號的至少一個落後電路可以被啟動。第一碼R3H、第一碼R2H和第一碼R1H的初始值可以被設定為用於啟動多個第一落後電路4C、第一落後電路2C、第一落後電路C和第一落後電路C中的至少一個並且止動多個第一落後電路4C、第一落後電路2C、第一落後電路C和第一落後電路C中的一個或更多個的位準。
第二DAC單元102可以包括基於輸出參考電壓VREF的輸出節點ND1串聯耦接的多個第二落後電路4C、第二落後電路2C、第二落後電路C和第二落後電路C。
第二碼R3L、第二碼R2L和第二碼R1L的位元信號R3L、位元信號R2L和位元信號R1L可以被輸入到第二DAC單元102中的多個第二落後電路4C、第二落後電路2C、第二落後電路C和第二落後電路C之中的落後電路4C、落後電路2C和落後電路C，並且輸入到最後的落後電路C的信號可以被固定為邏輯低L。
在多個第二落後電路之中輸入具有邏輯高位準的第二碼R3L、第二碼R2L和第二碼R1L的位元信號中的一個的至少一個落後電路可以被啟動。第二碼R3L、第二碼R2L和第二碼R1L的初始值可以被設定為用於啟動多個第二落後電路4C、第二落後電路2C、第二落後電路C和第二落後電路C中的至少一個並且止動多個第二落後電路4C、第二落後電路2C、第二落後電路C和第二落後電路C中的一個或更多個的位準。
第一DAC單元101中的多個第一落後電路4C、第一落後電路2C、第一落後電路C和第一落後電路C可以基於輸出參考電壓VREF的輸出節點ND1而與第二DAC單元102中的多個第二落後電路4C、第二落後電路2C、第二落後電路C和第二落後電路C並聯耦接。
例如，第一DAC單元101中的落後電路4C可以基於輸出節點ND1而與第二DAC單元102中的落後電路4C並聯耦接。
第一DAC單元101中的落後電路2C可以基於輸出節點ND1而與第二DAC單元102中的落後電路2C並聯耦接。
第一DAC單元101中的落後電路C可以基於輸出節點ND1而與第二DAC單元102中的落後電路C並聯耦接。在更高的水平處，第一DAC單元101可以基於輸出節點ND1而與第二DAC單元102並聯耦接。
第一DAC單元101中的多個第一落後電路4C、第一落後電路2C、第一落後電路C和第一落後電路C可以基於輸出節點ND1而串聯耦接。例如，當多個第一落後電路4C、第一落後電路2C、第一落後電路C和第一落後電路C中的全部落後電路都被啟動時，第一DAC單元101可以具有與8C的1/2相對應的電容4C，8C是多個第一落後電路4C、第一落後電路2C、第一落後電路C和第一落後電路C的電容4C、電容2C、電容C和電容C之和。
在另一個示例中，當第一DAC單元101中的多個第一落後電路4C、第一落後電路2C、第一落後電路C和第一落後電路C中的落後電路2C、落後電路C和落後電路C被啟動時，第一DAC單元101可以具有與8C的1/4相對應的電容2C，8C是多個第一落後電路4C、第一落後電路2C、第一落後電路C和第一落後電路C的電容4C、電容2C、電容C和電容C之和。
比較器103可以透過將輸入電壓VIN與參考電壓VREF進行比較來產生比較結果信號CMP。
當輸入電壓VIN大於參考電壓VREF時，比較器103可以輸出邏輯高H的比較結果信號CMP，而當輸入電壓VIN小於參考電壓VREF時，比較器103可以輸出邏輯低L的比較結果信號CMP。
移位器104可以根據時脈信號CLK來產生暫存器控制信號SHIFT＜3:0＞。
移位器104可以對時脈信號CLK執行2分頻，並且透過移位分頻的時脈信號來將分頻的時脈信號輸出為暫存器控制信號SHIFT＜3:0＞。
第一暫存器陣列105可以包括多個第一暫存器REG3H、第一暫存器REG2H和第一暫存器REG1H。
多個第一暫存器REG3H、第一暫存器REG2H和第一暫存器REG1H可以將儲存在其中的信號輸出為第一碼R3H、第一碼R2H和第一碼R1H。
第一暫存器陣列105可以根據暫存器控制信號SHIFT＜3:0＞來依序地儲存具有預設初始值的第一碼R3H、第一碼R2H和第一碼R1H的位元信號以及透過利用比較結果信號CMP替換第一碼R3H、第一碼R2H和第一碼R1H的位元信號中的任意一個來依序地儲存比較結果信號CMP。
例如，第一暫存器陣列105可以儲存具有邏輯高H的第一碼R3H、第一碼R2H和第一碼R1H的所有位元信號，並且可以將比較結果信號CMP儲存在多個第一暫存器REG3H、第一暫存器REG2H和第一暫存器REG1H之中根據暫存器控制信號SHIFT＜3:0＞而被啟動的暫存器中。
第二暫存器陣列106可以包括多個第二暫存器REG3L、第二暫存器REG2L、第二暫存器REG1L和第二暫存器REG0L。
多個第二暫存器REG3L、第二暫存器REG2L、第二暫存器REG1L和第二暫存器REG0L之中的暫存器REG3L、暫存器REG2L和暫存器REG1L可以將儲存在其中的信號輸出為第二碼R3L、第二碼R2L和第二碼R1L的位元信號R3L、位元信號R2L和位元信號R1L。
第二暫存器陣列106可以根據暫存器控制信號SHIFT＜3:0＞來依序地儲存具有預設初始值的第二碼R3L、第二碼R2L和第二碼R1L的位元信號以及透過利用比較結果信號CMP替換第二碼R3L、第二碼R2L、第二碼R1L和第二碼R0L的位元信號中的任意一個來依序地儲存比較結果信號CMP。
例如，第二暫存器陣列106可以儲存具有邏輯低L的第二碼R3L、第二碼R2L、第二碼R1L和第二碼R0L的所有位元信號，並且可以將比較結果信號CMP儲存在多個第二暫存器REG3L、第二暫存器REG2L、第二暫存器REG1L和第二暫存器REG0L之中根據暫存器控制信號SHIFT＜3:0＞而被啟動的暫存器中。
在一個實施例中，第一DAC單元101中的多個第一落後電路4C、第一落後電路2C和第一落後電路C可以直接耦接到第一暫存器陣列105中的多個第一暫存器REG3H、第一暫存器REG2H和第一暫存器REG1H。
在一個實施例中，第二DAC單元102中的多個第二落後電路4C、第二落後電路2C、第二落後電路C和第二落後電路C可以直接耦接到第二暫存器陣列106中的多個第二暫存器REG3L、第二暫存器REG2L、第二暫存器REG1L和第二暫存器REG0L。
根據一個實施例的第一DAC單元101和第二DAC單元102可以被配置為具有圖2A至2C所示的DAC單元中的任意一個。
如圖2A所示，第一DAC單元101和第二DAC單元102可以由多個電容器111構成，以具有如參照圖1所述的二進位加權的電容。
如圖2B所示，第一DAC單元101和第二DAC單元102可以由多個電阻器112構成，以具有二進位加權的電阻。
如圖2C所示，第一DAC單元101和第二DAC單元102可以由多個電晶體113構成，使得根據二進位加權方式的一定量電流流動。流過第一DAC單元101和第二DAC單元102的電流可以作為除了圖2A和2B的參考電壓VREF之外的參考電流IREF。
將參照圖3和4來描述根據一個實施例的ADC100的操作。
首先，在初始操作中，第一碼R3H、第一碼R2H和第一碼R1H的所有位元信號可以具有邏輯高位準，而第二碼R3L、第二碼R2L、第二碼R1L和第二碼R0L的所有位元信號可以具有邏輯低位準，如參考圖1所述。
被啟動的DAC單元101的電容可以由於電容器串聯連接結構而為1/2的最大電容。
因此，參考電壓VREF可以具有例如與在透過電容分配的初始操作中的1/2功率電壓相對應的位準。
暫存器控制信號SHIFT＜3:0＞的位元信號（例如SHIFT＜3＞、SHIFT＜2＞、SHIFT＜1＞和SHIFT＜0＞）可以在時脈信號CLK的上升邊緣處，在時脈信號CLK的一個週期時段內依序地被啟動。
比較結果信號CMP可以在時脈信號CLK的下降邊緣處，被依序地產生或轉換到邏輯高H或邏輯低L。
當暫存器控制信號SHIFT＜3:0＞的位元信號SHIFT＜3＞在時脈信號CLK的上升邊緣處被啟動時，比較結果信號CMP可以被同時儲存在與第一碼R3H、第一碼R2H和第一碼R1H和第二碼R3L、R2L、第二碼R1L和第二碼R0L的最高有效位元（MSB）信號（例如，R3H和R3L）相對應的暫存器REG3H和暫存器REG3L中。
同時儲存在暫存器REG3H和暫存器REG3L中的信號值彼此相同。例如，同時儲存在暫存器REG3H和暫存器REG3L中的信號值可以同樣具有邏輯高位準或邏輯低位準。因此，為了清楚起見，暫存器REG3H和暫存器REG3L可以共同地稱作為R3。
例如，當暫存器R3為邏輯低時，參考電壓VREF可以被調整到與1/4功率電壓相對應的位準。
透過將輸入電壓VIN與透過上述方法升壓或降低的參考電壓VREF進行比較而產生的比較結果信號CMP可以被同時儲存在共同地稱作為R2的暫存器REG2H和暫存器REG2L中。
基於時脈信號CLK的下一個比較結果信號CMP可以被儲存在共同地稱作為R1的暫存器REG1H和暫存器REG1L中。
基於時脈信號CLK的下一個比較結果信號CMP可以被儲存在與第二碼R3L、第二碼R2L、第二碼R1L和第二碼R0L的最低有效位元（LSB）信號相對應的電阻器REG0L（被稱作為R0）中，並且因此可以完成類比數位轉換操作。
當類比數位轉換操作完成時，第一碼R3H、第一碼R2H和第一碼R1H的位元信號可以具有與第二碼R3L、第二碼R2L和第二碼R1L的位元信號相同的值。
第二碼R3L、第二碼R2L、第二碼R1L和第二碼R0L可以作為將輸入電壓VIN轉換為數位信號的最終輸出而被提供給外部。
如圖5所示，根據另一個實施例的差分型ADC200可以包括：第一DAC單元201、第二DAC單元202、比較器203、移位器204、第一暫存器陣列205和第二暫存器陣列206。
第一DAC單元201可以被配置為具有與圖1的組合的第一DAC單元101和第二DAC單元102的結構相同的結構。
第一DAC單元201可以根據信號CODE_H和信號CODE_L來產生輸出電壓，所述信號CODE_H和信號CODE_L具有與參照圖1所述的第一碼R3H、第一碼R2H和第一碼R1H以及第二碼R3L、第二碼R2L、第二碼R1L和第二碼R0L相同的值。
第二DAC單元202可以具有與第一DAC單元201相同的配置，並且可以根據作為信號CODE_H和信號CODE_L的差分信號的信號/CODE_H和信號/CODE_L來產生輸出電壓。
比較器203可以透過將第一DAC單元201的輸出電壓與第二DAC單元202的輸出電壓進行比較來產生差分型輸出信號。
移位器204可以被配置為具有與圖1的移位器104相同的配置。
第一暫存器陣列205可以根據比較器203的輸出和移位器204的輸出中的至少一個來改變並產生信號CODE_H和作為信號CODE_H的差分信號的信號/CODE_H中的至少一個。
第一暫存器陣列205可以包括圖1的第一暫存器105的配置，並且可以利用第一暫存器陣列105的配置來產生信號CODE_H。第一暫存器陣列205還可以包括被配置為產生差分信號/CODE_H的電路部件，例如逆變器陣列。
第二暫存器陣列206可以根據比較器203的輸出和移位器204的輸出中的至少一個來改變並產生信號CODE_L和信號CODE_L的差分信號/CODE_L中的至少一個。
第二暫存器陣列206可以被配置為具有與第一暫存器陣列205相同的配置。
根據一個實施例的半導體裝置300可以是使用ADC的阻抗調整電路。
如圖6所示，根據一個實施例的半導體裝置300可以包括：複製驅動器301、比較器303、移位器304、第一暫存器陣列305和第二暫存器陣列306。
複製驅動器301可以透過複製配置在半導體裝置的數據輸出端中的驅動器（例如，被配置為上拉數據信號的上拉驅動器或被配置為下拉數據信號的下拉驅動器）來配置。
例如，基於圖2C的配置，複製驅動器301可以包括圖1的第一DAC單元101和第二DAC102中的任意一個。在另一個示例中，基於圖2C的配置，複製驅動器301可以包括圖1的第一DAC單元101和第二DAC102兩者。
複製驅動器301可以根據信號CODE_H和信號CODE_L來改變電流量。
可以將流過複製驅動器301的電流轉換成根據複製驅動器301的內部電阻器與外部電阻器RZQ的電阻分配比來分配的分配電壓VZQ。
比較器303可以透過將分配電壓VZQ與參考電壓VREFZQ進行比較來產生比較結果。
移位器304可以具有與圖1的移位器104相同的配置。
第一暫存器陣列305可以根據比較器303的輸出和移位器304的輸出來產生信號CODE_H。第一暫存器陣列305可以經由比較器303而耦接到複製驅動器301。
第一暫存器陣列305可以包括圖1的第一暫存器陣列105的配置，並且可以利用第一暫存器陣列105的配置來產生信號CODE_H。
第二暫存器陣列306可以根據比較器303的輸出和移位器304的輸出來產生信號CODE_L。第二暫存器陣列306可以經由比較器303耦接到複製驅動器301。
第二暫存器陣列306可以具有與第一暫存器陣列305相同的配置。
從第一暫存器陣列305和第二暫存器陣列306產生的信號CODE_H和信號CODE_L可以被提供給配置在半導體裝置的數據輸出端中的上拉驅動器和下拉驅動器。
可以根據信號CODE_H和信號CODE_L將上拉驅動器和下拉驅動器的電阻值調整到目標值。
本發明的上述實施例旨在說明而非限制本發明。各種替代形式和等同形式都是可能的。本發明不受本文所述的實施例的限制。本發明也不限於任何特定類型的半導體器件。鑒於本發明內容，其它添加、刪減或修改是顯而易見的，並且旨在落入所附申請專利範圍的範圍內。
100‧‧‧類比數位轉換器
101‧‧‧第一數位類比轉換單元
102‧‧‧第二數位類比轉換單元
103‧‧‧比較器
104‧‧‧移位器
105‧‧‧第一暫存器陣列
106‧‧‧第二暫存器陣列
111‧‧‧電容器
112‧‧‧電阻器
113‧‧‧電晶體
200‧‧‧差分型ADC
201‧‧‧第一DAC單元
202‧‧‧第二DAC單元
203‧‧‧比較器
204‧‧‧移位器
205‧‧‧第一暫存器陣列
206‧‧‧第二暫存器陣列
2C‧‧‧第一落後電路
300‧‧‧半導體裝置
301‧‧‧複製驅動器
303‧‧‧比較器
304‧‧‧移位器
305‧‧‧第一暫存器陣列
306‧‧‧第二暫存器陣列
4C‧‧‧第一落後電路
/CODE_H‧‧‧信號
/CODE_L‧‧‧信號
C‧‧‧第一落後電路
CLK‧‧‧時脈信號
CMP‧‧‧比較結果信號
CODE_H‧‧‧信號
CODE_L‧‧‧信號
H‧‧‧邏輯高
L‧‧‧邏輯低
ND1‧‧‧輸出節點
R0‧‧‧電阻器
R1‧‧‧暫存器
R2‧‧‧暫存器
R3‧‧‧暫存器
R0L‧‧‧第二碼
R1L‧‧‧第二碼
R2L‧‧‧第二碼
R3L‧‧‧第二碼
R1H‧‧‧第一碼
R2H‧‧‧第一碼
R3H‧‧‧第一碼
REG1H‧‧‧第一暫存器
REG2H‧‧‧第一暫存器
REG3H‧‧‧第一暫存器
REG0L‧‧‧第二暫存器
REG1L‧‧‧第二暫存器
REG2L‧‧‧第二暫存器
REG3L‧‧‧第二暫存器
RZQ‧‧‧外部電阻器
SHIFT＜3:0＞‧‧‧暫存器控制信號
VIN‧‧‧輸入電壓
VREF‧‧‧輸出參考電壓
VREFZQ‧‧‧參考電壓
VZQ‧‧‧分配電壓
從下面結合附圖的詳細描述中將更加清楚地理解本發明的主題的以上和其他的方面、特徵以及優點，其中： 圖1是示出根據本發明的一個實施例的類比數位轉換器（analog to digital converter, ADC）的配置的示圖； 圖2A至圖2C是示出圖1中的第一數位類比轉換（digital to analog conversion, DAC）單元和第二數位類比轉換（digital to analog conversion, DAC）單元的配置示例的示圖； 圖3是說明根據本發明的一個實施例的ADC的操作的時序圖； 圖4是示出根據圖1的比較結果信號而儲存在第一暫存器陣列和第二暫存器陣列中的值的變化的圖表； 圖5是示出根據本發明的另一個實施例的ADC的配置的示圖；以及 圖6是示出根據本發明的一個實施例的半導體裝置的配置的示圖。
無

Claims (20)

  1. 一種類比數位轉換器（analog to digital converter, ADC），其包括： 第一數位類比轉換（digital to analog conversion, DAC）單元，其被配置為根據第一碼來改變透過第一節點輸出的參考電壓的位準； 第二數位類比轉換單元，其基於第一節點而並聯耦接到第一數位類比轉換單元，並且被配置為根據第二碼來改變參考電壓的位準； 比較器，其被配置為透過將輸入電壓與參考電壓進行比較來產生比較結果信號；以及 至少一個暫存器陣列，其被配置為儲存具有初始值的第一碼和第二碼，並且透過根據比較結果信號改變第一碼和第二碼的值來儲存第一碼和第二碼。
  2. 如請求項1所述的類比數位轉換器，還包括移位器，其被配置為產生用於根據時脈信號來選擇性地啟動所述至少一個暫存器陣列的暫存器的暫存器控制信號。
  3. 如請求項1所述的類比數位轉換器，還包括移位器，其被配置為產生用於透過分頻和移位時脈信號來選擇性地啟動所述至少一個暫存器陣列的暫存器的暫存器控制信號。
  4. 如請求項1所述的類比數位轉換器，其中，第一數位類比轉換單元包括基於第一節點而串聯耦接的多個第一落後電路。
  5. 如請求項4所述的類比數位轉換器，其中，所述多個第一落後電路被配置為具有二進位加權的電容。
  6. 如請求項4所述的類比數位轉換器，其中，第二數位類比轉換單元包括基於第一節點而串聯耦接的多個第二落後電路，以及 所述多個第一落後電路基於第一節點而並聯耦接到所述多個第二落後電路。
  7. 如請求項1所述的類比數位轉換器，其中，第一數位類比轉換單元和第二數位類比轉換單元直接耦接到所述至少一個暫存器陣列。
  8. 如請求項1所述的類比數位轉換器，其中，所述多個第一落後電路和所述多個第二落後電路直接耦接到所述至少一個暫存器陣列的多個暫存器。
  9. 一種類比數位轉換器，其包括： 多個第一落後電路，其根據第一碼而被啟動；以及 多個第二落後電路，其根據第二碼而被啟動並且基於第一節點而並聯耦接至所述多個第一落後電路， 其中，第一碼和第二碼的初始值被設定為用於將所述多個第一落後電路中的至少一個和所述多個第二落後電路中的至少一個啟動並且將所述多個第一落後電路中的其它電路和所述多個第二落後電路中的其它電路都止動的位準，以及 根據輸入電壓與根據所述多個第一落後電路和所述多個第二落後電路而變化的參考電壓的比較結果來調整第一碼和第二碼。
  10. 如請求項9所述的類比數位轉換器，還包括： 比較器，其被配置為透過將輸入電壓與參考電壓進行比較來產生比較結果信號；以及 至少一個暫存器陣列，其被配置為儲存具有初始值的第一碼和第二碼，並且透過根據比較結果信號改變第一碼和第二碼的值來儲存第一碼和第二碼。
  11. 如請求項10所述的類比數位轉換器，還包括移位器，其被配置為根據時脈信號來選擇性地啟動所述至少一個暫存器陣列的暫存器。
  12. 如請求項10所述的類比數位轉換器，其中，所述多個第一落後電路和所述多個第二落後電路直接耦接到所述至少一個暫存器陣列的暫存器。
  13. 如請求項10所述的類比數位轉換器，其中，所述至少一個暫存器陣列被配置為依序地儲存根據時脈信號依序產生的比較結果信號，並且根據第一碼和第二碼的位元信號的次序來依序地儲存比較結果信號。
  14. 如請求項9所述的類比數位轉換器，其中，所述多個第一落後電路被配置為具有二進位加權的電容。
  15. 一種半導體裝置，其包括： 複製驅動器，其透過複製數據輸出端的驅動器來配置，並且被配置為根據第一碼和第二碼來改變複製驅動器的電流量； 外部電阻器； 比較器，其被配置為透過將參考電壓與分配電壓進行比較來輸出比較結果，所述分配電壓是根據複製驅動器的內部電阻器與外部電阻器的電阻分配比來分配的； 第一暫存器陣列，其被配置為根據比較器的輸出信號來改變第一碼；以及 第二暫存器陣列，其被配置為根據比較器的輸出信號來改變第二碼。
  16. 如請求項15所述的半導體裝置，其中，第一暫存器陣列和第二暫存器陣列耦接到複製驅動器。
  17. 如請求項15所述的半導體裝置，其中，複製驅動器包括： 多個第一落後電路，其根據第一碼而被啟動；以及 多個第二落後電路，其根據第二碼而被啟動，並且基於第一節點而並聯耦接到所述多個第一落後電路。
  18. 如請求項17所述的半導體裝置，其中，第一碼和第二碼的初始值被設定為用於將所述多個第一落後電路中的一個電路和所述多個第二落後電路中的一個電路都啟動並且將所述多個第一落後電路中的其它電路和所述多個第二落後電路中的其它電路都止動的位準。
  19. 如請求項15所述的半導體裝置，還包括移位器，其被配置為根據時脈信號來選擇性地啟動第一暫存器陣列和第二暫存器陣列的暫存器。
  20. 如請求項15所述的半導體裝置，其中，第一暫存器陣列和第二暫存器陣列被配置為依序地儲存根據時脈信號而依序產生的比較器的輸出信號，並且根據第一碼和第二碼的位元信號的次序來依序地儲存比較結果信號。
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