KR101094984B1 - 반도체 집적회로의 임피던스 조정 장치 - Google Patents

반도체 집적회로의 임피던스 조정 장치 Download PDF

Info

Publication number
KR101094984B1
KR101094984B1 KR1020100029337A KR20100029337A KR101094984B1 KR 101094984 B1 KR101094984 B1 KR 101094984B1 KR 1020100029337 A KR1020100029337 A KR 1020100029337A KR 20100029337 A KR20100029337 A KR 20100029337A KR 101094984 B1 KR101094984 B1 KR 101094984B1
Authority
KR
South Korea
Prior art keywords
code
converter
generate
generator
voltages
Prior art date
Application number
KR1020100029337A
Other languages
English (en)
Other versions
KR20110109552A (ko
Inventor
김철
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020100029337A priority Critical patent/KR101094984B1/ko
Priority to US12/970,921 priority patent/US9374088B2/en
Publication of KR20110109552A publication Critical patent/KR20110109552A/ko
Application granted granted Critical
Publication of KR101094984B1 publication Critical patent/KR101094984B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0005—Modifications of input or output impedance

Abstract

반도체 집적회로의 임피던스 조정 장치는 코드에 따라 아날로그 전압을 생성하도록 구성된 D/A 변환부, 아날로그 전압을 이용하여 복수의 가상 코드전압을 생성하도록 구성된 가상 코드전압 발생부, 복수의 가상 코드전압 각각과 기준 전압을 비교하여 복수의 비교 신호를 생성하도록 구성된 비교부, 및 복수의 비교 신호를 이용하여 코드를 생성하도록 구성된 코드 발생부를 포함한다.

Description

반도체 집적회로의 임피던스 조정 장치{IMPEDANCE CALIBRATION APPARATUS OF SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은 반도체 집적회로에 관한 것으로서, 특히 반도체 집적회로의 임피던스 조정 장치에 관한 것이다.
반도체 집적회로는 출력 데이터의 안정성을 높이기 위하여, 데이터 출력 드라이버의 임피던스가 일정한 값 예를 들어, 240옴(Ohm)을 갖도록 하는 것이 중요하다.
이때 데이터 출력 드라이버는 코드에 따라 원하는 임피던스 값을 가질 수 있도록 설계된다.
따라서 데이터 출력 드라이버를 복제한 D/A 변환회로의 임피던스가 240옴과 실질적으로 같아지도록 코드 조정 동작을 수행할 수 있는 임피던스 조정 회로가 구비된다.
도 1에 도시된 바와 같이, 종래의 기술에 따른 반도체 집적회로의 임피던스 조정 장치(1)는 복수의 분배 저항(10, 20), 복수의 비교기(30 ~ 50), 복수의 카운터(60, 70) 및 복수의 D/A 변환기(80, 90)를 포함한다.
이와 같이 구성된 종래의 임피던스 조정 장치(1)는 명령(CMD1, CMD2)에 따라 복수의 D/A 변환기(80, 90)가 활성화된다.
그리고 제 1 코드(PCODE<0:N>)를 카운트하여 그 코드 값을 변화시킨다.
그리고 제 1 코드(PCODE<0:N>)를 변환하여 생성한 코드 전압(VP)이 제 1 기준 전압(VREF1)과 제 2 기준 전압(VREF2) 사이의 레벨이 될 때까지 제 1 코드(PCODE<0:N>)를 변화시키는 과정을 반복하여 제 1 코드(PCODE<0:N>)에 대한 임피던스 조정을 완료한다.
이어서 조정 완료된 제 1 코드(PCODE<0:N>)를 D/A 변환기(90)에 적용하고, 상술한 과정과 동일한 방식을 통해 제 2 코드(NCODE<0:N>)에 대한 임피던스 조정을 완료한다.
상술한 종래 기술은 제 1 코드(PCODE<0:N>) 및 제 2 코드(NCODE<0:N>)를 순차적으로 증가시키는 방식이므로 최대 512 클럭(clk) 만큼의 시간이 필요하며, 그에 따라 카운터(60, 70)의 면적이 증가한다.
또한 종래 기술은 제 1 기준 전압(VREF1)과 제 2 기준 전압(VREF2)을 생성하기 위한 복수의 분배 저항(10, 20) 각각에 높은 전압(VDDQ VSSQ)이 인가되므로 많은 수의 저항이 필요하여 이 또한 면적 증가의 요인으로 작용한다.
본 발명의 실시예는 임피던스 조정 시간 및 회로 면적을 감소시킬 수 있도록 한 반도체 집적회로의 임피던스 조정 장치를 제공함에 그 목적이 있다.
본 발명의 실시예는 임피던스 조정 장치는 코드에 따라 아날로그 전압을 생성하도록 구성된 D/A 변환부, 아날로그 전압을 이용하여 복수의 가상 코드전압을 생성하도록 구성된 가상 코드전압 발생부, 복수의 가상 코드전압 각각과 기준 전압을 비교하여 복수의 비교 신호를 생성하도록 구성된 비교부, 및 복수의 비교 신호를 이용하여 코드를 생성하도록 구성된 코드 발생부를 포함함을 특징으로 한다.
본 발명의 실시예는 제 1 코드에 따라 제 1 아날로그 전압을 생성하도록 구성된 제 1 D/A 변환부, 제 2 코드에 따라 제 2 아날로그 전압을 생성하도록 구성된 제 2 D/A 변환부, 제 1 아날로그 전압 또는 제 2 아날로그 전압을 이용하여 복수의 가상 코드전압을 생성하도록 구성된 가상 코드전압 발생부, 복수의 가상 코드전압 각각과 기준 전압을 비교하여 복수의 비교 신호를 생성하도록 구성된 비교부, 복수의 비교 신호를 이용하여 제 1 코드를 생성하도록 구성된 제 1 코드 발생부; 및 복수의 비교 신호를 이용하여 제 2 코드를 생성하도록 구성된 제 2 코드 발생부를 포함함을 다른 특징으로 한다.
본 발명의 실시예는 가상 코드 전압을 이용한 병렬 비교 방식을 통해 임피던스 조정을 수행하므로 임피던스 조정 시간 및 회로 면적을 감소시킬 수 있다.
도 1은 종래의 기술에 따른 반도체 집적회로의 임피던스 조정 장치(10)의 블록도,
도 2는 본 발명의 실시예에 따른 반도체 집적회로의 임피던스 조정 장치(100)의 블록도,
도 3은 도 2의 가상 코드 전압 발생부(220)의 내부 구성을 나타낸 회로도,
도 4는 도 2의 비교부(230)의 회로도,
도 5는 도 2의 제어부(400)의 출력 파형도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 집적회로의 임피던스 조정 장치(100)는 제 1 D/A 변환부(210), 가상 코드 전압 발생부(220), 비교부(230), 제 1 코드 발생부(240), 제 2 D/A 변환부(310), 제 2 코드 발생부(340), 제어부(400) 및 제 1 내지 제 4 스위치(SW1 ~ SW4)를 포함한다.
제 1 D/A 변환부(210)는 인에이블 신호(CDB)에 응답하여 활성화되며, 디지털 형태의 제 1 코드(PCODE<0:N>)를 아날로그 전압으로 변환하도록 구성된다.
제 1 D/A 변환부(210)는 제 1 스위치(SW1)를 통해 외부 저항 패드(ZQ)와 연결된다. 외부 저항 패드(ZQ)는 반도체 집적회로 외부 저항(RZQ)와 연결된다.
제 2 D/A 변환부(310)는 인에이블 신호(CD)에 응답하여 활성화되며, 디지털 형태의 제 2 코드(NCODE<0:N>)를 아날로그 전압으로 변환하도록 구성된다.
제 1 D/A 변환부(210)와 제 2 D/A 변환부(310)는 데이터 출력 드라이버와 실질적으로 동일한 임피던스를 구현할 수 있도록 설계된 회로로서, 각각 복수의 PMOS 트랜지스터와 복수의 NMOS 트랜지스터를 포함한다.
제 1 D/A 변환부(210)와 제 2 D/A 변환부(310)가 제 3 스위치(SW3)를 통해 연결된다.
가상 코드전압 발생부(220)는 제 1 D/A 변환부(210)와 제 2 D/A 변환부(310) 사이의 제 1 노드(NODa) 및 제 2 노드(NODb)에 연결된다.
가상 코드전압 발생부(220)는 전압 생성 제어 신호(VGCNTL<1:2>)에 응답하여 제 1 D/A 변환부(210)에서 출력된 아날로그 전압 또는 제 2 D/A 변환부(310)에서 출력된 아날로그 전압을 이용하여 복수의 가상 코드전압(VNOD<1:m>)을 생성하도록 구성된다.
이때 복수의 가상 코드전압(VNOD<1:m>)은 제 1 코드(PCODE<0:N>) 또는 제 2 코드(NCODE<0:N>)의 코드 값 변화에 따라 제 1 D/A 변환부(210) 또는 제 2 D/A 변환부(310)에서 생성할 수 있는 아날로그 전압들과 실질적으로 동일한 레벨을 갖는다. 즉, 복수의 가상 코드전압(VNOD<1:m>)은 제 1 코드(PCODE<0:N>) 또는 제 2 코드(NCODE<0:N>)의 코드 값을 최소 값에서 순차적으로 최대 값까지 변화시킴에 따라 제 1 D/A 변환부(210) 또는 제 2 D/A 변환부(310)에서 생성되는 아날로그 전압들과 실질적으로 동일한 레벨을 갖는다.
비교부(230)는 복수의 가상 코드전압(VNOD<1:m>) 각각과 기준 전압(VREF)을 비교하여 복수의 비교 신호(CMP<1:m>)를 생성하도록 구성된다.
이때 기준 전압(VREF)은 VDDQ/2가 될 수 있다.
제 1 코드 발생부(240)는 복수의 비교 신호(CMP<1:m>)를 이용하여 제 1 코드(PCODE<0:N>)를 생성하여 래치하도록 구성된다.
제 1 코드 발생부(240)는 코드 제어 신호(HPCODE, LPCODE)에 응답하여 최대 또는 최소의 코드 값을 갖는 제 1 코드(PCODE<0:N>)를 출력할 수 있도록 구성된다.
이때 제 1 코드(PCODE<0:N>)의 코드 값이 최대인 경우, 제 1 D/A 변환부(210)의 모든 PMOS 트랜지스터가 턴 온 됨으로써 제 1 D/A 변환부(210)에서 출력되는 아날로그 전압이 최고 레벨이 된다.
한편, 제 1 코드(PCODE<0:N>)의 코드 값이 최소인 경우, 인에이블 신호(CDB)를 입력 받는 하나의 PMOS 트랜지스터만 턴 온 됨으로써 제 1 D/A 변환부(210)에서 출력되는 아날로그 전압이 최저 레벨이 된다.
제 2 코드 발생부(340)는 복수의 비교 신호(CMP<1:m>)를 이용하여 제 2 코드(NCODE<0:N>)를 생성하여 래치하도록 구성된다.
제 2 코드 발생부(340)는 코드 제어 신호(HNCODE, LNCODE)에 응답하여 최대 또는 최소의 코드 값을 갖는 제 2 코드(NCODE<0:N>)를 출력할 수 있도록 구성된다.
이때 제 2 코드(NCODE<0:N>)의 코드 값이 최대인 경우, 제 2 D/A 변환부(310)의 모든 NMOS 트랜지스터가 턴 온 됨으로써 제 2 D/A 변환부(310)에서 출력되는 아날로그 전압이 최고 레벨이 된다.
한편, 제 2 코드(NCODE<0:N>)의 코드 값이 최소인 경우, 인에이블 신호(CD)를 입력 받는 하나의 NMOS 트랜지스터만 턴 온 됨으로써 제 2 D/A 변환부(310)에서 출력되는 아날로그 전압이 최저 레벨이 된다.
제 1 스위치(SW1)는 스위칭 제어 신호(CNTL)에 응답하여 제 1 D/A 변환부(210)와 외부 저항 패드(ZQ)를 연결되도록 구성된다.
제 2 스위치(SW2)는 스위칭 제어 신호(CNTL)에 응답하여 비교부(230)와 제 1 코드 발생부(240)를 연결하도록 구성된다.
제 3 스위치(SW3)는 스위칭 제어 신호(CNTLB)에 응답하여 제 1 D/A 변환부(210)와 제 2 D/A 변환부(310)를 연결하도록 구성된다.
제 4 스위치(SW4)는 스위칭 제어 신호(CNTLB)에 응답하여 비교부(230)와 제 2 코드 발생부(340)를 연결하도록 구성된다.
이때 스위칭 제어 신호(CNTLB)는 스위칭 제어 신호(CNTL)와 반대의 위상을 갖는 신호이다.
제어부(400)는 외부 명령 예를 들어, 임피던스 조정 명령(CAL_EN)에 응답하여 각각의 타이밍에 맞도록 인에이블 신호(CD, CDB), 스위칭 제어 신호(CNTL, CNTLB), 복수의 코드 제어 신호(HPCODE, LPCODE, HNCODE, LNCODE) 및 전압 생성 제어 신호(VGCNTL<1:2>)를 생성하도록 구성된다.
도 3에 도시된 바와 같이, 가상 코드전압 발생부(220)는 복수의 스위치(SW11, SW12), 복수의 커패시터(C1, C2), 복수의 증폭기(221, 222) 및 분배 저항 어레이(223)를 포함한다.
스위치(SW11)는 일단이 제 1 노드(NODa)와 연결되고 타단이 증폭기(221)와 연결되며, 전압 생성 제어 신호(VGCNTL<1>)에 응답하여 제 1 노드(NODa)와 증폭기(221)를 연결하도록 구성된다.
스위치(SW12)는 일단이 제 2 노드(NODb)와 연결되고 타단이 증폭기(222)와 연결되며, 전압 생성 제어 신호(VGCNTL<2>)에 응답하여 제 2 노드(NODb)와 증폭기(222)를 연결하도록 구성된다.
복수의 커패시터(C1, C2)는 복수의 증폭기(221, 222)의 비반전 단자(+)와 접지단 사이에 연결된다.
복수의 커패시터(C1, C2)는 정해진 시차를 두고 제 1 D/A 변환부(210)에서 출력되는 최고 레벨의 아날로그 전압과 최저 레벨의 아날로그 전압을 각각 충전한다.
복수의 증폭기(221, 222)는 푸시/풀 동작을 통해 분배 저항 어레이(223) 양단의 전압(VH - VL)을 복수의 커패시터(C1, C2)에 충전된 전압과 실질적으로 동일한 전압으로 유지시키도록 구성된다.
이때 제 1 코드(PCODE<0:N>) 또는 제 2 코드(NCODE<0:N>)의 코드 값이 최대인 경우, 제 1 D/A 변환부(210)또는 제 2 D/A 변환부(310)에서 출력되는 아날로그 전압이 최고 레벨이 된다. 따라서 분배 저항 어레이(223)의 전압(VH)은 제 1 D/A 변환부(210) 또는 제 2 D/A 변환부(310)에서 출력된 최고 레벨의 아날로그 전압과 실질적으로 동일한 레벨이 될 수 있다.
한편, 제 1 코드(PCODE<0:N>) 또는 제 2 코드(NCODE<0:N>)의 코드 값이 최소인 경우, 제 1 D/A 변환부(210) 또는 제 2 D/A 변환부(310)에서 출력되는 아날로그 전압이 최저 레벨이 된다. 따라서 분배 저항 어레이(223)의 전압(VL)은 제 1 D/A 변환부(210) 또는 제 2 D/A 변환부(310)에서 출력된 최저 레벨의 아날로그 전압과 실질적으로 동일한 레벨이 될 수 있다.
분배 저항 어레이(223)는 양단의 전압(VH - VL)을 복수의 저항을 통해 복수의 가상 코드전압(VNOD<1:m>)으로 분배한다.
이때 제 1 코드(PCODE<0:N>) 또는 제 2 코드(NCODE<0:N>)의 해상도 즉, 코드 값 변화에 따라 출력되는 아날로그 전압의 변화량이 가상 코드전압(VNOD<1:m>)들 간의 레벨 차이와 같도록 분배 저항 어레이(223)를 설계할 수 있다.
도 4에 도시된 바와 같이, 비교부(230)는 복수의 증폭기(OPAMP)를 이용하여 복수의 가상 코드전압(VNOD<1:m>) 각각과 기준 전압(VREF)을 비교하여 비교 신호(CMP<1:m>)를 생성하도록 구성된다.
이하, 본 발명의 실시예에 따른 반도체 집적회로의 임피던스 조정 장치(100)의 동작을 설명하면 다음과 같다.
먼저, 제어부(400)는 임피던스 조정 명령(CAL_EN)이 입력되면, 도 5와 같은 타이밍으로 인에이블 신호(CD, CDB), 스위칭 제어 신호(CNTL, CNTLB), 복수의 코드 제어 신호(HPCODE, LPCODE, HNCODE, LNCODE) 및 전압 생성 제어 신호(VGCNTL<1:2>)를 생성한다.
인에이블 신호(CD, CDB)가 활성화됨에 따라 제 1 D/A 변환부(210) 및 제 2 D/A 변환부(310)가 활성화된다.
스위칭 제어 신호(CNTL)가 활성화됨에 따라 제 1 D/A 변환부(210)와 외부 저항 패드(ZQ)가 연결되고, 비교부(230)와 제 1 코드 발생부(240)가 연결된다.
코드 제어 신호(HPCODE, LPCODE)가 순차적으로 활성화됨에 따라 제 1 코드 발생부(240)가 최대 값을 갖는 제 1 코드(PCODE<0:N>)와 최소 값을 갖는 제 1 코드(PCODE<0:N>)를 출력한다.
제 1 D/A 변환부(210)가 최대 값을 갖는 제 1 코드(PCODE<0:N>)와 최소 값을 갖는 제 1 코드(PCODE<0:N>)에 따라 최고 레벨의 아날로그 전압과 최저 레벨의 아날로그 전압을 생성한다.
도 5와 같이, 전압 생성 제어 신호(VGCNTL<1:2>)에 따라 도 3의 복수의 스위치(SW11, SW12)가 온/오프를 반복함으로써 커패시터(C1, C2)에 제 1 D/A 변환부(210)에서 출력된 최고 레벨과 최저 레벨의 아날로그 전압이 각각 충전된다.
푸시/풀 증폭기(221, 222)에 의해 분배 저항 어레이(223) 양단의 전압 레벨이 커패시터(C1, C2)에 충전된 전압 레벨과 실질적으로 동일한 전압 레벨(VH VL)로 유지된다.
또한 분배 저항 어레이(223)의 분배 저항들에 의해 가상 코드전압(VNOD<1:m>)이 생성된다.
따라서 가상 코드전압(VNOD<1:m>)은 제 1 D/A 변환부(210)에서 제 1 코드(PCODE<0:N>)의 코드 값 변화에 따라 출력 가능한 모든 레벨의 아날로그 전압을 갖게 된다.
비교부(230)는 가상 코드전압(VNOD<1:m>)을 각각 기준 전압(VREF)과 비교하여 비교 신호(CMP<1:m>)를 생성한다.
궁극적으로, 임피던스 조정 즉, 제 1 코드(PCODE<0:N>) 조정은 제 1 D/A 변환부(210)가 외부 저항(RQZ)와 동일한 저항 값을 갖도록 하는 것이다.
제 1 D/A 변환부(210)가 외부 저항(RQZ)과 동일한 저항 값을 갖게 되는 경우 출력되는 아날로그 전압은 VDDQ/2 즉, 기준 전압(VREF)과 실질적으로 동일한 값을 갖게 되며, 이 때의 코드 값을 목표 코드 값이라 한다.
따라서 비교 신호(CMP<1:m>)는 제 1 D/A 변환부(210)가 외부 저항(RQZ)와 동일한 저항 값을 갖게 되는 목표 코드 값에 대한 정보를 포함하고 있다.
따라서 제 1 코드 발생부(240)는 비교 신호(CMP<1:m>)를 인코딩하여 목표 코드 값을 갖는 제 1 코드(PCODE<0:N>)를 생성하고 이를 래치한다.
이후, 스위칭 제어 신호(CNTLB)가 활성화되면 제 1 D/A 변환부(210)와 제 2 D/A 변환부(310)가 연결되고, 비교부(230)와 제 2 코드 발생부(340)가 연결된다.
한편, 스위칭 제어 신호(CNTL)가 비활성화되므로 제 1 D/A 변환부(210)와 외부 저항 패드(ZQ)가 전기적으로 분리되고, 제 1 코드 발생부(240)와 비교부(230)가 전기적으로 분리된다.
코드 제어 신호(HNCODE, LNCODE)가 순차적으로 활성화됨에 따라 제 2 코드 발생부(340)가 최대 값을 갖는 제 2 코드(NCODE<0:N>)와 최소 값을 갖는 제 2 코드(NCODE<0:N>)를 출력한다.
제 2 D/A 변환부(210)가 최대 값을 갖는 제 1 코드(PCODE<0:N>)와 최소 값을 갖는 제 1 코드(PCODE<0:N>)에 따라 최고 레벨의 아날로그 전압과 최저 레벨의 아날로그 전압을 생성한다.
이후, 제 1 코드(PCODE<0:N>) 조정과 동일한 방식을 통해 비교 신호(CMP<1:m>)가 생성된다.
이때 제 2 코드(PCODE<0:N>) 조정 목적은 제 2 D/A 변환부(310)가 제 1 D/A 변환부(210)와 동일한 저항 값을 갖도록 하는 것이다.
제 2 D/A 변환부(310)가 제 1 D/A 변환부(210)와 동일한 저항 값을 갖게 되는 경우 출력되는 아날로그 전압은 VDDQ/2 즉, 기준 전압(VREF)과 실질적으로 동일한 값을 갖게 되며, 이 때의 코드 값을 목표 코드 값이라 한다.
따라서 비교 신호(CMP<1:m>)는 제 2 D/A 변환부(310)가 제 1 D/A 변환부(210)와 동일한 저항 값을 갖게 되는 목표 코드 값에 대한 정보를 포함하고 있다.
따라서 제 2 코드 발생부(340)는 비교 신호(CMP<1:m>)를 인코딩하여 목표 코드 값을 갖는 제 2 코드(NCODE<0:N>)를 생성하고 이를 래치한다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (16)

  1. 코드에 따라 아날로그 전압을 생성하도록 구성된 D/A 변환부;
    상기 아날로그 전압을 이용하여 복수의 가상 코드전압을 생성하도록 구성된 가상 코드전압 발생부;
    상기 복수의 가상 코드전압 각각과 기준 전압을 비교하여 복수의 비교 신호를 생성하도록 구성된 비교부; 및
    상기 복수의 비교 신호를 이용하여 상기 코드를 생성하도록 구성된 코드 발생부를 포함하는 반도체 집적회로의 임피던스 조정 장치.
  2. 제 1 항에 있어서,
    상기 복수의 가상 코드전압은
    상기 코드의 코드 값을 최소 값에서 순차적으로 최대 값까지 변화시킴에 따라 상기 D/A 변환부에서 생성되는 아날로그 전압들과 실질적으로 동일한 레벨을 갖는 반도체 집적회로의 임피던스 조정 장치.
  3. 제 1 항에 있어서,
    상기 가상 코드전압 발생부는
    상기 아날로그 전압을 충전하고, 충전된 전압을 분배하여 상기 복수의 가상 코드전압을 생성하도록 구성되는 반도체 집적회로의 임피던스 조정 장치.
  4. 제 1 항에 있어서,
    상기 가상 코드전압 발생부는
    상기 D/A 변환부와 연결된 제 1 커패시터,
    제 1 입력단에 상기 제 1 커패시터가 연결되고, 제 2 입력단이 출력단과 연결된 제 1 증폭기,
    상기 제 1 커패시터와 병렬로 상기 D/A 변환부와 연결된 제 2 커패시터,
    제 1 입력단에 상기 제 2 커패시터가 연결되고, 제 2 입력단이 출력단과 연결된 제 2 증폭기, 및
    상기 제 1 증폭기의 출력단과 상기 제 2 증폭기의 출력단 사이에 연결된 분배 저항 어레이를 포함하는 반도체 집적회로의 임피던스 조정 장치.
  5. 제 1 항에 있어서,
    상기 코드 발생부는
    상기 복수의 비교 신호를 인코딩하여 상기 코드를 생성하도록 구성되는 반도체 집적회로의 임피던스 조정 장치.
  6. 제 1 항에 있어서,
    상기 코드 발생부는
    코드 제어 신호에 응답하여 상기 D/A 변환부에 최대의 코드 값을 갖는 상기 코드와 최소의 코드 값을 갖는 상기 코드를 순차적으로 제공하도록 구성되는 반도체 집적회로의 임피던스 조정 장치.
  7. 제 6 항에 있어서,
    임피던스 조정 명령에 응답하여 상기 코드 제어 신호를 생성하도록 구성된 제어부를 더 포함하는 반도체 집적회로의 임피던스 조정 장치.
  8. 제 1 코드에 따라 제 1 아날로그 전압을 생성하도록 구성된 제 1 D/A 변환부;
    제 2 코드에 따라 제 2 아날로그 전압을 생성하도록 구성된 제 2 D/A 변환부;
    상기 제 1 아날로그 전압 또는 상기 제 2 아날로그 전압을 이용하여 복수의 가상 코드전압을 생성하도록 구성된 가상 코드전압 발생부;
    상기 복수의 가상 코드전압 각각과 기준 전압을 비교하여 복수의 비교 신호를 생성하도록 구성된 비교부;
    상기 복수의 비교 신호를 이용하여 상기 제 1 코드를 생성하도록 구성된 제 1 코드 발생부; 및
    상기 복수의 비교 신호를 이용하여 상기 제 2 코드를 생성하도록 구성된 제 2 코드 발생부를 포함하는 반도체 집적회로의 임피던스 조정 장치.
  9. 제 8 항에 있어서,
    상기 복수의 가상 코드전압은
    상기 제 1 코드 또는 상기 제 2 코드의 코드 값을 최소 값에서 순차적으로 최대 값까지 변화시킴에 따라 상기 제 1 D/A 변환부 또는 상기 제 2 D/A 변환부에서 생성되는 아날로그 전압들과 실질적으로 동일한 레벨을 갖는 반도체 집적회로의 임피던스 조정 장치.
  10. 제 8 항에 있어서,
    상기 가상 코드전압 발생부는
    상기 제 1 D/A 변환부 또는 상기 제 2 D/A 변환부에서 생성된 아날로그 전압을 충전하고, 충전된 전압을 분배하여 상기 복수의 가상 코드전압을 생성하도록 구성되는 반도체 집적회로의 임피던스 조정 장치.
  11. 제 8 항에 있어서,
    상기 가상 코드전압 발생부는
    상기 제 1 D/A 변환부 및 상기 제 2 D/A 변환부와 연결된 제 1 커패시터,
    제 1 입력단에 상기 제 1 커패시터가 연결되고, 제 2 입력단이 출력단과 연결된 제 1 증폭기,
    상기 제 1 커패시터와 병렬로 상기 제 1 D/A 변환부 및 상기 제 2 D/A 변환부와 연결된 제 2 커패시터,
    제 1 입력단에 상기 제 2 커패시터가 연결되고, 제 2 입력단이 출력단과 연결된 제 2 증폭기, 및
    상기 제 1 증폭기의 출력단과 상기 제 2 증폭기의 출력단 사이에 연결된 분배 저항 어레이를 포함하는 반도체 집적회로의 임피던스 조정 장치.
  12. 제 8 항에 있어서,
    상기 제 1 코드 발생부는
    제 1 코드 제어 신호에 응답하여 상기 제 1 D/A 변환부에 최대의 코드 값을 갖는 상기 제 1 코드와 최소의 코드 값을 갖는 상기 제 1 코드를 순차적으로 제공하도록 구성되는 반도체 집적회로의 임피던스 조정 장치.
  13. 제 12 항에 있어서,
    상기 제 2 코드 발생부는
    제 2 코드 제어 신호에 응답하여 상기 제 2 D/A 변환부에 최대의 코드 값을 갖는 상기 제 2 코드와 최소의 코드 값을 갖는 상기 제 2 코드를 순차적으로 제공하도록 구성되는 반도체 집적회로의 임피던스 조정 장치.
  14. 제 13 항에 있어서,
    임피던스 조정 명령에 응답하여 상기 제 1 코드 제어 신호 및 상기 제 2 코드 제어 신호를 생성하도록 구성된 제어부를 더 포함하는 반도체 집적회로의 임피던스 조정 장치.
  15. 제 8 항에 있어서,
    상기 제 1 D/A 변환부와 외부 저항 사이에 연결된 제 1 스위치,
    상기 비교부와 상기 제 1 코드 발생부 사이에 연결된 제 2 스위치,
    상기 제 1 D/A 변환부와 상기 제 2 D/A 변환부 사이에 연결된 제 3 스위치, 및
    상기 비교부와 상기 제 2 코드 발생부 사이에 연결된 제 4 스위치를 더 포함하는 반도체 집적회로의 임피던스 조정 장치.
  16. 제 15 항에 있어서,
    임피던스 조정 명령에 응답하여 상기 제 1 D/A 변환부와 상기 외부 저항이 연결되고, 상기 비교부와 상기 제 1 코드 발생부가 연결되며,
    상기 제 1 D/A 변환부와 상기 제 2 D/A 변환부가 전기적으로 분리되고, 상기 비교부와 상기 제 2 코드 발생부가 전기적으로 분리되도록 상기 제 1 내지 제 4 스위치를 제어하는 제어부를 더 포함하는 반도체 집적회로의 임피던스 조정 장치.
KR1020100029337A 2010-03-31 2010-03-31 반도체 집적회로의 임피던스 조정 장치 KR101094984B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020100029337A KR101094984B1 (ko) 2010-03-31 2010-03-31 반도체 집적회로의 임피던스 조정 장치
US12/970,921 US9374088B2 (en) 2010-03-31 2010-12-16 Impedance calibration apparatus of semiconductor integrated circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100029337A KR101094984B1 (ko) 2010-03-31 2010-03-31 반도체 집적회로의 임피던스 조정 장치

Publications (2)

Publication Number Publication Date
KR20110109552A KR20110109552A (ko) 2011-10-06
KR101094984B1 true KR101094984B1 (ko) 2011-12-20

Family

ID=44708875

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100029337A KR101094984B1 (ko) 2010-03-31 2010-03-31 반도체 집적회로의 임피던스 조정 장치

Country Status (2)

Country Link
US (1) US9374088B2 (ko)
KR (1) KR101094984B1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9484916B1 (en) * 2015-03-16 2016-11-01 Altera Corporation Adaptive on-chip termination circuitry
KR102363346B1 (ko) * 2015-08-20 2022-02-16 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
KR102635549B1 (ko) * 2016-10-25 2024-02-13 에스케이하이닉스 주식회사 임피던스 교정 회로 및 이를 포함하는 반도체 메모리 장치
TWI632771B (zh) * 2017-08-18 2018-08-11 瑞昱半導體股份有限公司 阻抗校正裝置及其方法
KR102310508B1 (ko) * 2017-09-12 2021-10-08 에스케이하이닉스 주식회사 임피던스 조절 회로 및 이를 포함하는 집적 회로
KR20210077976A (ko) * 2019-12-18 2021-06-28 에스케이하이닉스 주식회사 임피던스 조정회로 및 이를 포함하는 반도체 장치
KR20210099862A (ko) * 2020-02-05 2021-08-13 삼성전자주식회사 임피던스 캘리브레이션 회로, 그것의 임피던스 캘리브레이팅 방법 및 메모리 장치
KR102359600B1 (ko) * 2020-06-19 2022-02-07 윈본드 일렉트로닉스 코포레이션 임피던스 캘리브레이션 회로

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100937951B1 (ko) 2008-09-05 2010-01-21 주식회사 하이닉스반도체 캘리브래이션 회로, 온 다이 터미네이션 장치 및 반도체 메모리 장치

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0845298A (ja) * 1994-07-29 1996-02-16 Nec Corp 差動サンプル・ホールド回路
KR100266747B1 (ko) 1997-12-31 2000-09-15 윤종용 임피던스 조정 회로를 구비한 반도체 장치
US6636821B2 (en) * 2001-07-03 2003-10-21 International Business Machines Corporation Output driver impedance calibration circuit
KR100500921B1 (ko) * 2003-08-25 2005-07-14 주식회사 하이닉스반도체 데이터 출력드라이버의 임피던스를 조정할 수 있는 반도체메모리 장치
KR100610007B1 (ko) 2004-06-14 2006-08-08 삼성전자주식회사 임피던스 랜지 시프팅 기능을 갖는 반도체 장치의프로그래머블 임피던스 콘트롤 회로 및 그에 따른임피던스 랜지 시프팅 방법
KR100655083B1 (ko) 2005-05-11 2006-12-08 삼성전자주식회사 반도체 장치에서의 임피던스 콘트롤 회로 및 임피던스콘트롤 방법
KR100588601B1 (ko) 2005-06-09 2006-06-14 삼성전자주식회사 임피던스 제어 회로
US7479800B1 (en) * 2005-09-29 2009-01-20 Cypress Semiconductor Corporation Variable impedance sense architecture and method
JP4618600B2 (ja) 2005-10-17 2011-01-26 エルピーダメモリ株式会社 キャリブレーション回路及びこれを備えた半導体装置
KR100681879B1 (ko) * 2006-01-16 2007-02-15 주식회사 하이닉스반도체 온-다이 터미네이션 제어 장치
US7528626B2 (en) * 2006-06-30 2009-05-05 Hynix Semiconductor Inc. Semiconductor memory device with ZQ calibration circuit
KR100772533B1 (ko) * 2006-09-27 2007-11-01 주식회사 하이닉스반도체 온 다이 터미네이션 회로 및 그의 구동 방법
US7443193B1 (en) * 2006-12-30 2008-10-28 Altera Corporation Techniques for providing calibrated parallel on-chip termination impedance
JP5495477B2 (ja) 2007-04-23 2014-05-21 ピーエスフォー ルクスコ エスエイアールエル 出力インピーダンス調節回路を備えた半導体装置及び出力インピーダンスの試験方法
KR100875673B1 (ko) * 2007-05-14 2008-12-24 주식회사 하이닉스반도체 온 다이 터미네이션 장치 및 이의 캘리브래이션 방법
KR100899570B1 (ko) * 2008-04-21 2009-05-27 주식회사 하이닉스반도체 온 다이 터미네이션 장치의 캘리브래이션 회로
KR101045086B1 (ko) 2009-06-08 2011-06-29 주식회사 하이닉스반도체 터미네이션 회로 및 이를 포함하는 임피던스 매칭 장치
JP2011040983A (ja) * 2009-08-11 2011-02-24 Renesas Electronics Corp 半導体集積回路、半導体記憶装置、及びインピーダンス調整方法
TWI500261B (zh) * 2012-03-07 2015-09-11 Realtek Semiconductor Corp 阻抗校正裝置與方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100937951B1 (ko) 2008-09-05 2010-01-21 주식회사 하이닉스반도체 캘리브래이션 회로, 온 다이 터미네이션 장치 및 반도체 메모리 장치

Also Published As

Publication number Publication date
US9374088B2 (en) 2016-06-21
KR20110109552A (ko) 2011-10-06
US20110241653A1 (en) 2011-10-06

Similar Documents

Publication Publication Date Title
KR101094984B1 (ko) 반도체 집적회로의 임피던스 조정 장치
US6888482B1 (en) Folding analog to digital converter capable of calibration and method thereof
US10637495B2 (en) SAR ADCs with dedicated reference capacitor for each bit capacitor
KR101047062B1 (ko) 임피던스 조정 회로 및 이를 이용한 반도체 장치
JP2014007527A (ja) 固体撮像装置
US10884674B2 (en) Semiconductor memory device
US11509323B2 (en) Adaptive low power common mode buffer
JP2011130440A (ja) Ｄａ変換装置および試験装置
US9576618B2 (en) Memory devices, memory device operational methods, and memory device implementation methods
JPH0424887B2 (ko)
KR20230148310A (ko) 아날로그-디지털 변환기 및 이를 이용한 반도체 장치
JP4941029B2 (ja) Ｄ／ａ変換器
JP2019047395A (ja) アナログ／デジタル変換回路及び無線通信機
TWI478174B (zh) 降低電磁干擾的控制電路
TW201532391A (zh) 逐漸趨近式類比至數位轉換器與轉換方法
US20160149552A1 (en) Data transmitter
US10084465B2 (en) Analog-to-digital converters with a plurality of comparators
US10547320B1 (en) Integrated circuit and reference voltage generation circuit
US20190097609A1 (en) Five-Level Switched-Capacitance DAC Using Bootstrapped Switches
US20150205312A1 (en) Calibration circuit and semiconductor device including the same
US11296698B2 (en) Impedance calibration circuit
CN114094995A (zh) 用于控制时钟信号的设备和方法
JP2013046302A (ja) Ｄａ変換回路
JP5559823B2 (ja) デジタル／アナログコンバータ
CN117997104A (zh) 用于高度精确的dc-dc转换器的修整过程和代码重用

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20141126

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20151120

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20161125

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20171124

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20181126

Year of fee payment: 8