JP2014007527A - 固体撮像装置 - Google Patents

Abstract

【課題】高速且つ高精度なＡＤ変換器を提供するために有利な技術を提供する。
【解決手段】バイナリウェイトの容量値を有する複数のキャパシタと、複数のキャパシタから１つ以上のキャパシタを選択するスイッチ回路とを有し、選択した１つ以上のキャパシタの合成容量値に応じた比較信号を生成する生成回路１０１と、アナログ値と比較信号の値とを比較する比較回路ＣＭＰと、比較回路からの比較結果に基づいて合成容量値を変更することにより比較信号の値を変更しながら二分探索を行ってアナログ値を含む範囲を絞り込む第１比較動作と、比較信号を一定の変化率で変化させている間の比較回路からの比較結果に基づいてアナログ値を含む範囲を絞り込む第２比較動作とを実行する制御回路１０２とを有する。
【選択図】図１

Description

本発明は固体撮像装置に関する。

一般に、デジタルカメラやデジタルビデオに使われる固体撮像装置はアナログ値の画像信号をデジタル値に変換するためのＡＤ変換器を有する。さまざまなタイプのＡＤ変換器が知られているが、その１つにランプ型ＡＤ変換器がある。ランプ型ＡＤ変換器では比較器を用いて入力アナログ信号とランプ信号との大小関係を比較し、ランプ信号が変化を始めてから比較器の出力が反転するまでの時間を測定することによってデジタル信号を決定する。ランプ型ＡＤ変換器は小規模な回路で構成できるが、ｎビットの分解能でＡＤ変換を行う場合に２^(n-1)クロックを要するので高速化に不向きである。また、別のタイプに逐次比較型ＡＤ変換器がある。逐次比較型ＡＤ変換器は、バイナリウェイトを有する複数のキャパシタを有し、このキャパシタを用いて比較信号を変更し、アナログ値を含む範囲を半減していく。逐次比較型ＡＤ変換器は、ｎクロックでｎビットの分解能を実現できるので高速化に向くが、キャパシタの容量比（すなわち面積比）が最大で１：２^(n-1)となってしまい、回路規模が大きくなる。

このような現状に対して、特許文献１はハイブリッド型のＡＤ変換器を提案する。このＡＤ変換器では、複数のキャパシタを用いてデジタル値を含むサブレンジを決定し、ランプ信号を用いてサブレンジからデジタル値を決定する。

特開２０１２−５４９１３号公報

特許文献１に記載された構成では、フォトダイオードから出力された信号に対して、相関二重サンプリングを施すことによってノイズを低減した信号をＡＤ変換器でデジタル信号に変換する。ところが、特許文献１に記載の方法では、ＡＤ変換器そのものが有するオフセット成分が重畳されたデジタル信号が得られるため、ＡＤ変換の精度が十分にならないおそれがある。そこで、本発明は、高速且つ高精度なＡＤ変換器を提供するために有利な技術を提供することを目的とする。

上記課題に鑑みて、本発明の１つの側面では、アナログ値をデジタル値に変換するＡＤ変換器と、前記ＡＤ変換器にアナログ信号を供給する複数の画素を有する画素アレイとを有する固体撮像装置であって、前記ＡＤ変換器は、バイナリウェイトの容量値を有する複数のキャパシタと、前記複数のキャパシタから１つ以上のキャパシタを選択するスイッチ回路とを有し、前記選択した１つ以上のキャパシタの合成容量値に応じた比較信号を生成する生成回路と、前記アナログ値と前記比較信号の値とを比較する比較回路と、前記比較回路からの比較結果に基づいて前記合成容量値を変更することにより前記比較信号の値を変更しながら二分探索を行って前記アナログ値を含む範囲を絞り込む第１比較動作と、前記比較信号を一定の変化率で変化させている間の前記比較回路からの比較結果に基づいて前記アナログ値を含む範囲を絞り込む第２比較動作とを実行する制御回路とを有し、前記制御回路は、前記第１比較動作と前記第２比較動作との一方を実行した後に他方を実行し、先の比較動作で絞り込まれた範囲に基づいて後の比較動作を実行して前記デジタル値を決定し、前記画素アレイは、画素のリセットレベルに相当する基準信号と、画像情報を有する画像信号とを前記ＡＤ変換器に供給し、前記ＡＤ変換器は、前記基準信号が供給された場合に前記先の特定を実行せずに前記後の特定を実行することを特徴とする固体撮像装置が提供される。

上記手段により、高速且つ高精度なＡＤ変換器を提供するために有利な技術が提供される。

本発明の実施形態のＡＤ変換器１００の構成例を説明する図。 本発明の実施形態のＡＤ変換器１００の動作原理を説明する図。 本発明の実施形態のＡＤ変換器３００の構成例を説明する図。 本発明の実施形態のＡＤ変換器３００の動作例を説明する図。 本発明の実施形態のＡＤ変換器３００の動作例を説明する図。 本発明の実施形態のＡＤ変換器６００の構成例を説明する図。 本発明の実施形態のＡＤ変換器６００の動作例を説明する図。 本発明の実施形態の固体撮像装置８００の構成例を説明する図。 本発明の実施形態の各種発生回路の構成例を説明する図。 本発明の実施形態の増幅器８０４の構成例を説明する図。 本発明の実施形態の増幅器８０４の動作例を説明する図。

添付の図面を参照しつつ本発明の実施形態について以下に説明する。様々な実施形態を通じて同様の要素には同一の参照符号を付して重複する説明を省略する。また、各実施形態は適宜変更、組み合わせが可能である。

図１を用いて、本発明の１つの実施形態に係るＡＤ変換器１００の回路構成例を説明する。ＡＤ変換器１００は入力端子ＩＮ及び出力端子ＯＵＴを有し、入力端子ＩＮから入力されたアナログ信号Ｓｉｎをデジタル信号Ｓｏｕｔに変換して出力端子ＯＵＴから出力する。ＡＤ変換器１００はアナログ信号Ｓｉｎを１４ビットの分解能でデジタル信号Ｓｏｕｔに変換する。すなわち、アナログ信号Ｓｉｎの値（アナログ値）に相当する０以上２¹⁴−１以下の何れかの整数値（デジタル値）をデジタル信号Ｓｏｕｔとして出力する。

ＡＤ変換器１００はアナログ信号Ｓｉｎとの比較に用いられる比較信号を生成する生成回路１０１を更に有する。生成回路１０１はバイナリウェイトの容量値を有する複数のキャパシタｃｐ０〜ｃｐ４と、キャパシタｃｐ０〜ｃｐ４に接続された複数のスイッチｓｗ０〜ｓｗ４とを有する。複数のスイッチｓｗ０〜ｓｗ４によって、キャパシタｃｐ０〜ｃｐ４のうちの１つ以上を選択するスイッチ回路が構成される。バイナリウェイトとは、公比２の等比数列をなす重み（容量値）の集合のことである。図１の例では、キャパシタｃｐ０〜ｃｐ４は順に、１Ｃ、２Ｃ、４Ｃ、８Ｃ、１６Ｃの容量値を有する。キャパシタｃｐ０〜ｃｐ４の一方の電極は生成回路１０１の供給端子ＳＰＬに接続され、他方の電極はそれぞれスイッチｓｗ０〜ｓｗ４に接続される。スイッチｓｗ０〜ｓｗ４はそれぞれ、一端がキャパシタｃｐ０〜ｃｐ４に接続され、他端が端子Ａと端子Ｂとの間をトグルする。端子Ａには接地電位ＧＮＤが供給され、端子Ｂには基準電圧Ｖｒｅｆが供給される。基準電圧ＶｒｅｆはＡＤ変換器１００の外部から供給される定電圧であり、接地電位ＧＮＤよりも大きな値である。スイッチｓｗ０が端子Ａにトグルすると、キャパシタｃｐ０に接地電位ＧＮＤが供給され、スイッチｓｗ０が端子Ｂにトグルすると、キャパシタｃｐ０に基準電圧Ｖｒｅｆが供給される。他のスイッチｓｗ１〜ｓｗ４についても同様である。スイッチｓｗ０〜ｓｗ４が切り替わることによって、供給端子ＳＰＬと基準電圧Ｖｒｅｆとの間に接続されるキャパシタの合成容量値が変化し、その結果として供給端子ＳＰＬから出力される比較信号Ｖｃｍｐの値が変化する。

生成回路１０１の供給端子ＳＰＬには更に、ＡＤ変換器１００の外部からのランプ信号Ｖｒｍｐがキャパシタｃｐ５を介して供給される。キャパシタｃｐ５はランプ信号Ｖｒｍｐの大きさを調整するためのキャパシタであり、１Ｃの容量値を有する。すなわち、キャパシタｃｐ５の容量値は、バイナリウェイトの容量値を有するキャパシタ群ｃｐ０〜ｃｐ４の最小の容量値と等しい。ランプ信号Ｖｒｍｐの値が変化すると供給端子ＳＰＬから出力される比較信号Ｖｃｍｐの値も変化する。

供給端子ＳＰＬと基準電圧Ｖｒｅｆとの間に接続されるキャパシタの集合と、ランプ信号Ｖｒｍｐの値とを組み合わせることによって、比較信号Ｖｃｍｐは接地電位ＧＮＤ以上、基準電圧Ｖｒｅｆ以下の任意の値を取りうる。

ＡＤ変換器１００は比較器ＣＭＰを更に有する。比較器ＣＭＰはアナログ信号Ｓｉｎの値と比較信号Ｖｃｍｐの値とを比較して、比較結果に応じた信号を出力する。比較器ＣＭＰの非反転端子にはキャパシタｃｐ６を介してアナログ信号Ｓｉｎが供給され、比較器ＣＭＰの反転端子には生成回路１０１の供給端子ＳＰＬから比較信号Ｖｃｍｐが供給される。それにより、アナログ信号Ｓｉｎの値が比較信号Ｖｃｍｐの値以上の場合にＨｉｇｈが出力され、アナログ信号Ｓｉｎの値が比較信号Ｖｃｍｐの値未満の場合にＬｏｗが出力される。この例ではアナログ信号Ｓｉｎの値と比較信号Ｖｃｍｐの値が等しい場合にＨｉｇｈを出力しているが、Ｌｏｗを出力してもよい。キャパシタｃｐ６はアナログ信号Ｓｉｎの値を比較信号Ｖｃｍｐとの比較が可能な範囲に調整する。本実施形態では、説明を簡単にするために、アナログ信号Ｓｉｎの値は接地電位ＧＮＤ以上、基準電圧Ｖｒｅｆ以下であり、アナログ信号Ｓｉｎと同じ大きさの信号が比較器ＣＭＰの非反転端子に供給される場合を扱う。

図１の例ではアナログ信号Ｓｉｎを比較器ＣＭＰの非反転端子に供給し、比較信号Ｖｃｍｐを比較器ＣＭＰの反転端子に供給するが、アナログ信号Ｓｉｎの値と比較信号Ｖｃｍｐの値との大小関係を判定できれば他の構成も取りうる。例えば、アナログ信号Ｓｉｎと比較信号Ｖｃｍｐとの差分を比較器ＣＭＰの非反転端子に供給し、接地電位ＧＮＤを比較器ＣＭＰの反転端子に供給してもよい。

ＡＤ変換器１００はスイッチｓｗ５、ｓｗ６を更に有する。これらのスイッチｓｗ５、ｓｗ６が導通状態になると、比較器ＣＭＰの非反転端子、反転端子に接地電位ＧＮＤが供給され、比較器ＣＭＰがリセットされる。

比較器ＣＭＰは制御回路１０２及びカウンタ１０３を更に備える。制御回路１０２には比較器ＣＭＰから比較結果が供給され、制御回路１０２はこの比較結果に基づいてデジタル信号Ｓｏｕｔを生成し、出力端子ＯＵＴから出力する。制御回路１０２はまた、各スイッチｓｗ０〜ｓｗ６に制御信号を送信してその状態を切り替える。カウンタ１０３は制御回路１０２からの指示に従ってカウントを開始し、制御回路１０２からの後続の指示に従って現在のカウント値を制御回路１０２へ返す。

続いて、図２のタイミングチャートを用いて、ＡＤ変換器１００によるＡＤ変換動作の原理を説明する。ＡＤ変換器１００は逐次比較期間にキャパシタ群ｃｐ０〜ｃｐ４を用いて比較信号Ｖｃｍｐを変化させて二分探索する第１比較動作（以下、逐次比較）を実行し、デジタル信号Ｓｏｕｔの値の上位５ビットを決定する。続いて、ランプ比較期間（第２期間）にランプ信号Ｖｒｍｐを用いて比較信号Ｖｃｍｐを変化させてアナログ信号Ｓｉｎとの比較する第２比較動作（以下、ランプ比較）を実行し、デジタル信号Ｓｏｕｔの値の下位９ビットを決定する。図２において、Ｖｒｍｐはランプ信号Ｖｒｍｐの値を示す。ランプ信号Ｖｒｍｐの値はランプ比較期間が始まるまでは接地電位ＧＮＤに等しく、ランプ比較期間において基準電圧Ｖｒｅｆに等しくなるまで単調に変化する。図２の例では、ランプ信号Ｖｒｍｐの値は一定の変化率で増加し、すなわち単位時間ごとに等しい値だけ増加する。ＡＤ変換器１００では、ランプ信号Ｖｒｍｐの値はクロックごとにＶｒｅｆ／２⁹だけ増加する。これによって、ＡＤ変換器１００はランプ比較期間に９ビットの分解能でアナログ信号Ｓｉｎと比較信号Ｖｃｍｐとの比較を行える。すなわち、制御回路１０２は、ランプ比較によって、アナログ信号Ｓｉｎの値を含む範囲をＶｒｅｆ／２⁹の幅の範囲に絞り込めるので、この範囲に相当するデジタル値を決定する。

本実施形態では、ランプ信号Ｖｒｍｐの変化量は基準電圧Ｖｒｅｆに等しい。このようなランプ信号ＶｒｍｐをＡＤ変換器１００に供給することによって、ランプ信号Ｖｒｍｐが供給されるキャパシタｃｐ５の容量値をバイナリウェイトの容量値と整数比になるように設定できる。モノリシックＩＣでは比が整数値であるウェイト（容量値）を有するキャパシタを容易に構成できるので、ランプ比較における比較信号Ｖｃｍｐの変化量をキャパシタｃｐ５の容量値だけで設定できるＡＤ変換器１００の構成は有利である。

図２において、ｓｗ０〜ｓｗ６は制御回路１０２からスイッチｓｗ０〜ｓｗ６に供給される制御信号の値を示す。スイッチｓｗ０〜ｓｗ４は、供給される制御信号がＨｉｇｈである場合に端子Ｂへトグルし、制御信号がＬｏｗである場合に端子Ａへトグルする。スイッチｓｗ５、ｓｗ６は、供給される制御信号がＨｉｇｈである場合に導通状態となり、制御信号がＬｏｗである場合に非導通状態となる。図２の下側にはアナログ信号Ｓｉｎ及び比較信号Ｖｃｍｐが示される。図２では、アナログ信号Ｓｉｎの値が１０進デジタル値３３８２（２進数で00 1101 0011 0110）に相当する場合を例として扱う。

続いて、ＡＤ変換器１００のＡＤ変換動作を時系列に沿って説明する。制御回路１０２は準備期間において、スイッチｓｗ０〜ｓｗ４に供給される制御信号をＬｏｗにし、スイッチｓｗ５、ｓｗ６に供給される制御信号をＨｉｇｈにする。これにより、比較器ＣＭＰの非反転端子及び反転端子が接地電位ＧＮＤにリセットされるとともに、比較信号Ｖｃｍｐの値が接地電位ＧＮＤに等しくなる。その後、制御回路１０２はスイッチｓｗ５、ｓｗ６に供給される制御信号をＬｏｗにする。以降の動作において、比較器ＣＭＰの非反転端子にはアナログ信号Ｓｉｎが供給され続ける。

次に、逐次比較期間が始まると、制御回路１０２はスイッチｓｗ４に供給される制御信号をＨｉｇｈに変更する。これにより、スイッチｓｗ４は端子Ｂにトグルし、バイナリウェイトの中で１番目に大きな容量値を有するキャパシタｃｐ４を介して生成回路１０１の供給端子ＳＰＬに基準電圧Ｖｒｅｆが印加される。その結果、比較信号ＶｃｍｐがＶｒｅｆ／２だけ増加し、比較信号Ｖｃｍｐの値はＶｒｅｆ／２に等しくなる。制御回路１０２は、比較器ＣＭＰからの比較結果に基づいて、アナログ信号Ｓｉｎの値が比較信号Ｖｃｍｐの値（Ｖｒｅｆ／２）よりも小さいと判定し、スイッチｓｗ４に供給される制御信号をＬｏｗに戻す。それにより、比較信号Ｖｃｍｐの値は接地電位ＧＮＤに戻る。この比較結果は、デジタル信号Ｓｏｕｔの値のＭＳＢ（ＬＳＢを０ビット目とした場合に１３ビット目）が０であることを意味する。

次に、制御回路１０２はスイッチｓｗ３に供給される制御信号をＨｉｇｈに変更する。これにより、バイナリウェイトの中で２番目に大きな容量値を有するキャパシタｃｐ３を介して生成回路１０１の供給端子ＳＰＬに基準電圧Ｖｒｅｆが印加される。その結果、比較信号ＶｃｍｐがＶｒｅｆ／４だけ増加し、比較信号Ｖｃｍｐの値はＶｒｅｆ／４に等しくなる。制御回路１０２は、比較器ＣＭＰからの比較結果に基づいて、アナログ信号Ｓｉｎの値が比較信号Ｖｃｍｐの値（Ｖｒｅｆ／４）よりも小さいと判定し、スイッチｓｗ３に供給される制御信号をＬｏｗに戻す。それにより、比較信号Ｖｃｍｐの値は接地電位ＧＮＤに戻る。この比較結果は、デジタル信号Ｓｏｕｔの値の１２ビット目が０であることを意味する。

次に、制御回路１０２はスイッチｓｗ２に供給される制御信号をＨｉｇｈに変更する。これにより、バイナリウェイトの中で３番目に大きな容量値を有するキャパシタｃｐ２を介して生成回路１０１の供給端子ＳＰＬに基準電圧Ｖｒｅｆが印加される。その結果、比較信号ＶｃｍｐがＶｒｅｆ／８だけ増加し、比較信号Ｖｃｍｐの値はＶｒｅｆ／８に等しくなる。制御回路１０２は、比較器ＣＭＰからの比較結果に基づいて、アナログ信号Ｓｉｎの値が比較信号Ｖｃｍｐの値（Ｖｒｅｆ／８）よりも大きいと判定し、スイッチｓｗ２に供給される制御信号をＨｉｇｈのままにする。それにより、比較信号Ｖｃｍｐの値はＶｒｅｆ／８に維持される。この比較結果は、デジタル信号Ｓｏｕｔの値の１１ビット目が１であることを意味する。

次に、制御回路１０２はスイッチｓｗ１に供給される制御信号をＨｉｇｈに変更する。これにより、バイナリウェイトの中で４番目に大きな容量値を有するキャパシタｃｐ１と、キャパシタｃｐ２とを介して生成回路１０１の供給端子ＳＰＬに基準電圧Ｖｒｅｆが印加される。その結果、比較信号ＶｃｍｐがＶｒｅｆ／１６だけ増加し、比較信号Ｖｃｍｐの値はＶｒｅｆ＊３／１６に等しくなる。制御回路１０２は、比較器ＣＭＰからの比較結果に基づいて、アナログ信号Ｓｉｎの値が比較信号Ｖｃｍｐの値（Ｖｒｅｆ＊３／１６）よりも大きいと判定し、スイッチｓｗ１に供給される制御信号をＨｉｇｈのままにする。それにより、比較信号Ｖｃｍｐの値はＶｒｅｆ＊３／１６に維持される。この比較結果は、デジタル信号Ｓｏｕｔの値の１０ビット目が１であることを意味する。

最後に、制御回路１０２はスイッチｓｗ０に供給される制御信号をＨｉｇｈに変更する。これにより、バイナリウェイトの中で５番目に大きな容量値を有するキャパシタｃｐ０と、ｃｐ１、ｃｐ２とを介して生成回路１０１の供給端子ＳＰＬに基準電圧Ｖｒｅｆが印加される。その結果、比較信号ＶｃｍｐがＶｒｅｆ／３２だけ増加し、比較信号Ｖｃｍｐの値はＶｒｅｆ＊７／３２に等しくなる。制御回路１０２は、比較器ＣＭＰからの比較結果に基づいて、アナログ信号Ｓｉｎの値が比較信号Ｖｃｍｐの値（Ｖｒｅｆ＊７／３２）よりも小さいと判定し、スイッチｓｗ０に供給される制御信号をＬｏｗに戻す。それにより、比較信号Ｖｃｍｐの値はＶｒｅｆ＊３／１６に戻る。この比較結果は、デジタル信号Ｓｏｕｔの値の９ビット目が０であることを意味する。

以上の逐次比較により、制御回路１０２はアナログ信号Ｓｉｎの値を含む範囲を、Ｖｒｅｆ＊３／１６以上、Ｖｒｅｆ＊７／３２未満の範囲に絞り込める。これにより、制御回路１０２はデジタル信号Ｓｏｕｔの値の上位ビットが00110であると決定する。すなわち、制御回路１０２はデジタル信号Ｓｏｕｔの値が２進数で00 1100 0000 0000以上、00 1101 1111 1111以下に含まれることを特定する。そこで、続いて行われるランプ比較において、ＡＤ変換器１００は絞り込んだ範囲からデジタル信号Ｓｏｕｔの値を決定する。

ランプ比較が始まると、ランプ信号Ｖｒｍｐが増加を開始する。制御回路１０２は、ランプ信号Ｖｒｍｐの増加開始と共に、カウンタ１０３にカウントを開始させる。ランプ信号Ｖｒｍｐの供給源は、制御回路１０２からの要求に応じてランプ信号Ｖｒｍｐの増加を開始してもよいし、要求を受けることなく所定のタイミングで開始してもよい。ランプ信号Ｖｒｍｐが接地電位ＧＮＤから基準電圧Ｖｒｅｆまで変化する間に、比較信号Ｖｃｍｐの値もＶｒｅｆ＊３／１６からＶｒｅｆ＊７／３２まで変化する。制御回路１０２は比較回路ＣＭＰからの出力が反転した時点でカウンタ１０３からカウント値を取得する。このカウント値はアナログ信号Ｓｉｎの値からＶｒｅｆ＊３／１６を引いた値に相当し、図２の例では、1 0011 0110（２進数）である。この値はデジタル信号Ｓｏｕｔの下位ビットに一致する。制御回路１０２はこのランプ比較によってアナログ信号Ｓｉｎの値を含む範囲をさらに絞り込める。制御回路１０２はさらに絞り込んだ範囲に対応するデジタル値を求め、アナログ信号Ｓｉｎの値に相当するデジタル値は３３８２であると決定し、この値を出力端子ＯＵＴから出力する。

以上のように、ＡＤ変換器１００は逐次比較によってデジタル信号Ｓｏｕｔの値の上位ビットを決定するので、全ビットをランプ比較によって決定するＡＤ変換器と比較して、ＡＤ変換に要する時間を短縮できる。また、バイナリウェイトの容量値を有するキャパシタ群を用いて逐次比較を行っているので、逐次比較を行うための回路規模を低減できる。上述の例では、ランプ信号Ｖｒｍｐが単調増加する場合を扱ったが、ランプ信号Ｖｒｍｐは単調減少してもよい。この場合には、逐次比較によって絞り込まれた範囲の上限から下限まで比較信号Ｖｃｍｐの値が単調減少する。

続いて、図８を用いて、本実施形態に係る固体撮像装置８００の構成例を説明する。固体撮像装置８００は図８に示す構成要素を有しうる。画素アレイ８０１には複数の画素８０２がアレイ状に配置されている。垂直走査回路８０３は画素８０２を行単位で走査し、画素列で共有される垂直信号線に画素信号を出力するタイミングを制御する。増幅器８０４は垂直信号線からの信号を増幅してＡＤ変換器８０５へ供給する。増幅器８０４は例えばゲインが可変である増幅器である。ＡＤ変換器８０５は例えば上述のＡＤ変換器１００、３００、６００の何れかである。ＡＤ変換器８０５は増幅器８０４から供給されたアナログ値の画素信号をデジタル値の画素信号に変換して、メモリ８０６に格納する。基準電圧発生回路８０７は基準電圧ＶｒｅｆをＡＤ変換器８０５に供給し、ランプ信号発生回路８０８はランプ信号ＶｒｍｐをＡＤ変換器８０５に供給する。制御部８０９は固体撮像装置８００の各構成要素にクロック信号や制御信号を供給する。

固体撮像装置８００において、画素８０２からの信号は画素ソースフォロワのような画素増幅器によって出力されるのが一般的である。この場合に、画素８０２は、画素のリセットレベルに相当する基準信号と、光電変換素子から電荷を転送した後の画像情報を含む画像信号とをアナログ信号として出力する。本実施例では、ＡＤ変換器８０５は基準信号と画像信号とをそれぞれＡＤ変換して、この両者の信号の差分をとる。これにより、画素８０２に固有の固定ノイズを低減するＣＤＳ（相関２重サンプリング）動作を行うと同時に、ＡＤ変換器８０５に固有の固定ノイズを低減する。
基準信号をＡＤ変換して得られるデジタル信号には、ＡＤ変換器８０５に固有の固定ノイズ（オフセット）が重畳されている。同様に、画像信号をＡＤ変換して得られるデジタル信号にも、ＡＤ変換器８０５に固有のオフセットも重畳されている。したがって、これらの２つのデジタル信号の差分処理を行うことで、画素に固有の固定ノイズを低減するとともに、ＡＤ変換器８０５に固有の固定ノイズも低減できる。

基準信号の値は画像信号の値と比較して小さな値となる。そこで、ＡＤ変換器８０５は画像信号をＡＤ変換する場合に上述のＡＤ変換動作のすべてを行い、基準信号をＡＤ変換する場合に上述のＡＤ変換動作の一部を省略する。例えば、ＡＤ変換器８０５がＡＤ変換器１００であるとする。ＡＤ変換器１００が基準信号をＡＤ変換する場合には、制御回路１０２は逐次比較を省略して、ランプ比較だけを行ってもよい。具体的には、制御回路１０２は、逐次比較を行わず、逐次比較によって絞り込まれる最小の範囲である０以上、Ｖｒｅｆ／３２未満の範囲にアナログ信号Ｓｉｎが含まれると判定し、この範囲でランプ比較を行ってもよい。そして、制御回路１０２はランプ比較終了後に、逐次比較によって決定される上位ビットがすべて０であるとしてデジタル値を決定する。これにより、逐次比較に要する時間を短縮できる。また、ＡＤ変換器１００は逐次比較の一部の処理のみを行ってもよい。例えば、キャパシタｃｐ２〜ｃｐ４を用いて決定される上位３ビットを予め０であると仮定して、キャパシタｃｐ２を用いて上位４ビット目から逐次比較を開始してもよい。基準信号に対してどの範囲でＡＤ変換を行うかは画素８０２の特性などによって適宜設計される。

さらに、ＡＤ変換器８０５がＡＤ変換器１００であり、基準信号をＡＤ変換する場合に、制御回路１０２が逐次比較を省略して、ランプ比較だけを行う場合を考える。さらに、カウンタ１０３がアップカウント・ダウンカウント切り替え機能を有しているとする。この場合に、制御回路１０２は、基準信号をＡＤ変換する際にカウンタ１０３にダウンカウントさせ、画像信号をＡＤ変換する際に、カウンタ１０３にアップカウントさせてもよい。これにより、ＡＤ変換器１００から出力されるデジタル値の画像信号は基準信号を減算した値が出力される。このようにＡＤ変換器１００が自動的にＣＤＳ動作を行うことで、キャパシタのばらつき等によるＡＤ変換器の変換誤差を低減できると共に、画像信号から基準信号を別途減算するための時間を短縮できる。

ここでは固体撮像装置を例に取って説明したが、固体撮像装置に限らず、信号源からの基準信号のＡＤ変換結果と、基準信号に信号成分が重畳された信号のＡＤ変換結果とを減算することで、ＡＤ変換器の特性に起因するオフセットを低減できる。特に、固体撮像装置８００のように画素の各列にＡＤ変換器が設けられた構成においては、ＡＤ変換器間のオフセットの相違は、取得される画像にスジ状のノイズとして現れるため、ＡＤ変換器のオフセットを低減することが効果的である。

続いて、本発明の別の実施形態に係るＡＤ変換器について説明する。先の実施例では、画素のリセットレベルに相当する基準信号と、光電変換素子から電荷を転送した後の画像情報を含む画像信号とを用いてＡＤ変換器のオフセットを低減したが、本実施例では、増幅器の出力を用いてＡＤ変換器のオフセットを低減する。ここでは、図８の固体撮像装置８００において、増幅器８０４が容量帰還型の増幅器である場合を説明する。

図１０は本実施例に係る増幅器の構成例を示す。図１０において、増幅器８０４は演算増幅器ＯＰと、入力容量Ｃｉｎと、帰還容量Ｃｆと、リセットスイッチＳＷｒとを含む。入力容量Ｃｉｎ及び帰還容量Ｃｆの少なくとも一方の容量値を可変とすることで、増幅器８０４のゲインを可変にできる。

図１１は、図１０に係る増幅器８０４の動作例を説明するためのタイミングチャートである。まず、信号φＲをＨｉｇｈレベルとして、スイッチＳｗｒをオンする。これにより、帰還容量Ｃｆの両端の電位がＶｒｅｆにリセットされる。この期間に、画素をリセットした場合の画素信号を増幅器８０４に入力する。その後、信号φＲをＬｏｗレベルにした場合の増幅器８０４の出力を基準信号として、ＡＤ変換を行う（ＡＤ変換１）。

基準信号のＡＤ変換が終了した後に、画素から画像信号を増幅器８０４に入力する。これにより、画素に起因するノイズが入力容量によって低減されて、増幅器８０４から出力される。この場合の増幅器８０４からの出力を映像信号として、ＡＤ変換を行う（ＡＤ変換２）。

その後、ＡＤ変換１で得られたデジタル信号と、ＡＤ変換２で得られたデジタル信号との差分を取ることにより、ＡＤ変換器に固有のオフセットを低減できる。差分処理の仕方は、先の実施例と同様に、アップカウント・ダウンカウント切り替え機能を有するカウンタを用いて行ってもよい。

続いて、図３を用いて、本発明の別の実施形態に係るＡＤ変換器３００の回路構成例を説明する。ＡＤ変換器３００は生成回路１０１及び制御回路１０２の代わりに生成回路３０１及び制御回路３０２を有する点で上述のＡＤ変換器１００と異なる。以下ではＡＤ変換器１００との相違点を中心にＡＤ変換器３００を説明する。ＡＤ変換器３００はアナログ信号Ｓｉｎを１３ビットの分解能でデジタル信号Ｓｏｕｔに変換する。すなわち、アナログ信号Ｓｉｎの値（アナログ値）に相当する０以上、２¹³−１以下の何れかの整数値（デジタル値）をデジタル信号Ｓｏｕｔとして出力する。ＡＤ変換器を高速に動作させる場合に、セトリング不足などの要因によって、比較器が誤判定することがある。本実施形態に係るＡＤ変換器３００は比較器ＣＭＰが誤判定をした場合でも正しくＡＤ変換を行える。

生成回路３０１は、生成回路１０１の構成要素のほかにキャパシタｃｐａとスイッチｓｗａとを更に有する。キャパシタｃｐａの一方の電極は生成回路１０１の供給端子ＳＰＬに接続され、他方の電極はスイッチｓｗａに接続される。スイッチｓｗａは、一端がキャパシタｃｐａに接続され、他端が端子Ａと端子Ｂとの間をトグルする。端子Ａには接地電位ＧＮＤが供給され、端子Ｂには基準電圧Ｖｒｅｆが供給される。スイッチｓｗａが端子Ａにトグルすると、キャパシタｃｐａに接地電位ＧＮＤが供給され、スイッチｓｗａが端子Ｂにトグルすると、キャパシタｃｐａに基準電圧Ｖｒｅｆが供給される。キャパシタｃｐａの容量値はＣ／２である。すなわち、キャパシタｃｐａの容量値は、バイナリウェイトの容量値を有するキャパシタ群ｃｐ０〜ｃｐ４の最小の容量値の半分の値である。さらに、生成回路３０１において、キャパシタＣＰ５の容量値は２Ｃである。すなわち、キャパシタｃｐ５の容量値は、バイナリウェイトの容量値を有するキャパシタ群ｃｐ０〜ｃｐ４の２番目に小さい容量値と同じである。

続いて、図４、図５のタイミングチャートを用いて、ＡＤ変換器３００によるＡＤ変換動作の例を説明する。図４、図５においても、図２と同様に、ランプ信号Ｖｒｍｐの値はランプ比較期間が始まるまでは接地電位ＧＮＤに等しく、ランプ比較期間において基準電圧Ｖｒｅｆに等しくなるまで一定の変化率で変化する。ＡＤ変換器３００でも、ランプ信号Ｖｒｍｐの値はクロックごとにＶｒｅｆ／２⁹だけ増加する。これによって、ＡＤ変換器３００はランプ比較期間に９ビットの分解能でアナログ信号Ｓｉｎと比較信号Ｖｃｍｐとの比較を行える。図４、図５において、ｓｗａは制御回路３０２からスイッチｓｗａに供給される制御信号の値を示す。スイッチｓｗａは、供給される制御信号がＨｉｇｈである場合に端子Ｂへトグルし、制御信号がＬｏｗである場合に端子Ａへトグルする。

まず、図４を用いて、比較器ＣＭＰが誤判定をしなかった場合の例を説明する。図４では、アナログ信号Ｓｉｎの値が１０進デジタル値１７１８（２進数で0 0110 1011 0110）に相当する場合を例として扱う。制御回路３０２は準備期間において、スイッチｓｗ０〜ｓｗ４に供給される制御信号をＬｏｗにし、スイッチｓｗａ、ｓｗ５、ｓｗ６に供給される制御信号をＨｉｇｈにする。これにより、比較器ＣＭＰの非反転端子及び反転端子が接地電位ＧＮＤにリセットされるとともに、比較信号Ｖｃｍｐの値が接地電位ＧＮＤに等しくなる。その後、制御回路３０２はスイッチｓｗ５、ｓｗ６に供給される制御信号をＬｏｗにする。以降の動作において、比較器ＣＭＰの非反転端子にはアナログ信号Ｓｉｎが供給され続ける。また、制御回路３０２は逐次比較期間にスイッチｓｗａに供給される制御信号をＨｉｇｈに維持する。

次に、逐次比較期間の動作が行われるが、この期間のＡＤ変換器３００による逐次比較はＡＤ変換器１００と同様のため、説明を省略する。逐次比較の終了後、制御回路３０２はアナログ信号Ｓｉｎの値を含む範囲をＶｒｅｆ＊３／１６以上、Ｖｒｅｆ＊７／３２未満の範囲（矢印４０１で示す範囲）に絞り込む。言い換えると、制御回路３０２はデジタル信号Ｓｏｕｔの値の上位ビットが00110であると決定する。しかしながら、逐次比較において比較器ＣＭＰが誤判定をした場合には、アナログ信号Ｓｉｎの値がこの範囲に含まれない場合がある。そこで、制御回路１０２はこの範囲よりも広い範囲でランプ比較を行う。具体的には逐次比較で決定された範囲よりも両側にＶｒｅｆ／６４ずつ広いＶｒｅｆ＊１１／６４以上、Ｖｒｅｆ＊１５／６４未満の範囲（矢印４０２で示す範囲）を変化する比較信号ＣＭＰの値とアナログ信号Ｓｉｎの値とを比較する。すなわち、制御回路１０２は、誤判定を修正するために、デジタル信号Ｓｏｕｔの値を２進数で0 0101 1000 0000以上、0 0111 0111 1111以下の範囲に絞り込む。この範囲での比較を行うために、制御回路３０２は逐次比較が終了すると、スイッチｓｗａに供給される制御信号をＬｏｗに切り替える。その結果、スイッチｓｗａに供給される電圧は基準電圧Ｖｒｅｆから接地電位ＧＮＤに切り替わり、比較信号Ｖｃｍｐの値はＶｒｅｆ／６４だけ小さくなり、Ｖｒｅｆ＊１１／６４となる。

ランプ比較期間が始まると、ランプ信号Ｖｒｍｐの増加と共に、比較信号ＶｃｍｐもＶｒｅｆ＊１１／６４から増加する。ＡＤ変換器３００ではキャパシタｃｐ５の容量値が２Ｃであるので、ランプ信号がＶｒｅｆだけ増加すると、比較信号ＶｃｍｐはＶｒｅｆ／１６だけ増加する。そのため、ランプ比較期間において、比較信号Ｖｃｍｐの値はＶｒｅｆ＊１１／６４からＶｒｅｆ＊１５／６４まで変化する。比較器ＣＭＰからの出力が反転したときのカウント値はアナログ信号Ｓｉｎの値からＶｒｅｆ＊１１／６４を引いた値に相当し、図４の例では、1 0011 0110（２進数）である。そこで、制御回路３０２は以下の計算を行ってデジタル信号Ｓｏｕｔの値を決定する。
デジタル値＝上位ビット＊２５６−１２８＋下位ビット
ここで、「上位ビット」は逐次比較により決定された値であり、図４の例では６（１０進数）である。「＊２５６」は上位ビットを８ビットだけ左にシフトすることを意味する。「１２８」は逐次比較終了後に比較信号ＣＭＰの値を低減した値（Ｖｒｅｆ／６４）に相当する。「下位ビット」はランプ比較により決定された値であり、図４の例では３１０（１０進数）である。従って、図４の例では６＊２５６−１２８＋３１０＝１７１８が決定されたデジタル値となる。

次に、図５を用いて、比較器ＣＭＰが誤判定をした場合の例を説明する。図５でも図４と同様にアナログ信号Ｓｉｎの値が１０進デジタル値１７１８（２進数で0 0110 1011 0110）に相当する場合を例として扱う。準備期間の説明は図４と同様であるため省略する。

逐次比較において、制御回路３０２がスイッチｓｗ０に供給される制御信号をＨｉｇｈに変更した際に比較器ＣＭＰが誤判定をしたとする。すなわち、比較器ＣＭＰは、比較信号Ｖｃｍｐの値（Ｖｒｅｆ＊７／３２）よりもアナログ信号が小さいにもかかわらず、その逆の結果を出力する。これにより、制御回路３０２は、比較器ＣＭＰからの比較結果に基づいて、アナログ信号Ｓｉｎの値が比較信号Ｖｃｍｐの値（Ｖｒｅｆ＊７／３２）よりも大きいと判定し、スイッチｓｗ０に供給される制御信号をＨｉｇｈに維持する。それにより、比較信号Ｖｃｍｐの値はＶｒｅｆ＊７／３２に維持される。この比較結果は、デジタル信号Ｓｏｕｔの値の１０ビット目が１であることを意味する。

逐次比較の終了後、制御回路３０２はアナログ信号Ｓｉｎの値を含む範囲をＶｒｅｆ＊７／３２以上、Ｖｒｅｆ／４未満の範囲（矢印５０１で示す範囲）に絞り込む。言い換えると、制御回路３０２はデジタル信号Ｓｏｕｔの値の上位ビットが00111であると決定する。しかしながら、逐次比較において比較器ＣＭＰが誤判定をしたので、アナログ信号Ｓｉｎの値はこの範囲に含まれない。本実施形態に係るＡＤ変換器３００の制御回路１０２はこの範囲よりも広い範囲でランプ比較を行うので、この誤判定を修正できる。具体的には逐次比較で決定された範囲よりも両側にＶｒｅｆ／６４ずつ広いＶｒｅｆ＊１３／６４以上、Ｖｒｅｆ＊１７／６４未満（矢印５０２で示す範囲）を変化する比較信号ＣＭＰの値とアナログ信号Ｓｉｎの値とを比較する。すなわち、制御回路１０２は、誤判定を修正するために、デジタル信号Ｓｏｕｔの値をを２進数で0 0110 1000 0000以上、0 1000 0111 1111以下に絞り込む。この範囲での比較を行うために、制御回路３０２は逐次比較が終了すると、スイッチｓｗａに供給される制御信号をＬｏｗに切り替える。その結果、スイッチｓｗａに供給される電圧は基準電圧Ｖｒｅｆから接地電位ＧＮＤに切り替わり、比較信号Ｖｃｍｐの値はＶｒｅｆ／６４だけ小さくなり、Ｖｒｅｆ＊１３／６４となる。

ランプ比較期間が始まると、ランプ信号Ｖｒｍｐの増加と共に、比較信号ＶｃｍｐもＶｒｅｆ＊１３／６４から増加する。ＡＤ変換器３００ではキャパシタｃｐ５の容量値が２Ｃであるので、ランプ信号がＶｒｅｆだけ増加すると、比較信号ＶｃｍｐはＶｒｅｆ／１６だけ増加する。そのため、ランプ比較期間において、比較信号Ｖｃｍｐの値はＶｒｅｆ＊１３／６４からＶｒｅｆ＊１７／６４まで変化する。比較器ＣＭＰからの出力が反転したときのカウント値はアナログ信号Ｓｉｎの値からＶｒｅｆ＊１３／６４を引いた値に相当し、図４の例では、0 0011 0110（２進数）である。そこで、制御回路３０２は先程と同じ計算式により、７＊２５６−１２８＋５４＝１７１８が決定されたデジタル値となる。この値は、図４で説明した誤判定をしなかった場合と等しい。

以上のように、ＡＤ変換器３００はＡＤ変換器１００の上述の利点に加えて、比較器ＣＭＰによる誤判定を修正できるという利点を有する。上述の例では、ランプ比較での比較範囲を逐次比較で決定した範囲よりも両側にＶｒｅｆ／６４ずつ広くしている。これにより、ＡＤ変換器３００は比較器ＣＭＰによるＶｒｅｆ／６４の誤差の誤判定までを許容できる。ランプ比較での比較範囲を広くすればするほど、より広い範囲の誤差を許容できるが、それに伴い、ＡＤ変換の分解能が低下するか、ランプ比較に要する時間が長くなる。そこで、上述の例のように、ランプ比較での比較範囲を逐次比較により絞り込んだ範囲の２倍としてもよいし、２倍以下にしてもよい。また、上述の例では、比較範囲を両側に同じ幅だけ広げたが、これらの幅が異なっていてもよいし、上側又は下側の一方のみを広げてもよい。

続いて、図６を用いて、本発明の別の実施形態に係るＡＤ変換器６００の回路構成例を説明する。ＡＤ変換器６００は生成回路１０１及び制御回路１０２の代わりに生成回路６０１及び制御回路６０２を有する点で上述のＡＤ変換器１００と異なる。以下ではＡＤ変換器１００との相違点を中心にＡＤ変換器６００を説明する。ＡＤ変換器６００はアナログ信号Ｓｉｎを９ビットの分解能でデジタル信号Ｓｏｕｔに変換する。すなわち、アナログ信号Ｓｉｎの値（アナログ値）に相当する０以上、２⁹−１以下の何れかの整数値（デジタル値）をデジタル信号Ｓｏｕｔとして出力する。ＡＤ変換器６００はランプ比較によってアナログ信号Ｓｉｎの値を含む範囲を絞り込んだ後に、逐次比較によってデジタル信号Ｓｏｕｔの値を決定する。

生成回路３０１は、生成回路１０１の構成要素のほかにキャパシタｃｐｈとスイッチｓｗｈとを更に有する。スイッチｓｗｈはキャパシタｃｐ５とランプ信号Ｖｒｍｐとの間に接続される。キャパシタｃｐｈの一方の電極はスイッチｓｗｈとキャパシタｃｐ５との間に接続され、他方の電極には接地電位ＧＮＤが供給される。キャパシタｃｐｈの容量値は６４Ｃである。すなわち、キャパシタｃｐｈの容量値は、バイナリウェイトの容量値を有するキャパシタ群ｃｐ０〜ｃｐ４の最大の容量値の４倍の値である。

続いて、図７のタイミングチャートを用いて、ＡＤ変換器６００によるＡＤ変換動作の例を説明する。ランプ信号Ｖｒｍｐの値はランプ比較期間が始まるまでは接地電位ＧＮＤに等しく、ランプ比較期間において基準電圧Ｖｒｅｆから接地電位ＧＮＤに等しくなるまで一定の変化率で変化する。図７の例では、ランプ信号Ｖｒｅｆは線形に減少する。ＡＤ変換器６００は、ランプ信号Ｖｒｍｐの値はクロックごとにＶｒｅｆ／２⁴だけ減少する。これによって、ＡＤ変換器６００はランプ比較期間に４ビットの分解能でアナログ信号Ｓｉｎと比較信号Ｖｃｍｐとの比較を行える。その結果、アナログ信号Ｓｉｎの値を含む範囲を、Ｖｒｅｆ／２⁴の幅の範囲に絞り込める。図７において、ｓｗｈは制御回路６０２からスイッチｓｗｈに供給される制御信号の値を示す。スイッチｓｗｈは、供給される制御信号がＨｉｇｈである場合に導通状態となり、制御信号がＬｏｗである場合に非導通状態となる。

続いて、ＡＤ変換器６００のＡＤ変換動作を時系列に沿って説明する。制御回路６０２は準備期間において、スイッチｓｗ０〜ｓｗ４に供給される制御信号をＬｏｗにし、スイッチｓｗｈ、ｓｗ５、ｓｗ６に供給される制御信号をＨｉｇｈにする。これにより、比較器ＣＭＰの非反転端子及び反転端子が接地電位ＧＮＤにリセットされるとともに、比較信号Ｖｃｍｐの値が接地電位ＧＮＤに等しくなる。その後、制御回路３０２はスイッチｓｗ５、ｓｗ６に供給される制御信号をＬｏｗにする。以降の動作において、比較器ＣＭＰの非反転端子にはアナログ信号Ｓｉｎが供給され続ける。また、制御回路３０２はランプ比較期間の開始時点でスイッチｓｗｈに供給される制御信号をＨｉｇｈに維持する。

ランプ比較期間が始まると、ランプ信号ＶｒｍｐはＶｒｅｆまで増加した後、減少を開始する。制御回路６０２は、ランプ信号Ｖｒｍｐの減少開始と共に、カウンタ１０３にカウントを開始させる。ランプ信号Ｖｒｍｐが基準電圧Ｖｒｅｆから接地電位ＧＮＤまで変化する間に、比較信号Ｖｃｍｐの値も基準電圧Ｖｒｅｆからクロックあたり（単位時間あたり）Ｖｒｅｆ／１６（矢印７０１の範囲）だけ減少する。制御回路６０２は比較回路ＣＭＰからの出力が反転した時点でカウンタ１０３からカウント値を取得するとともに、スイッチｓｗｈに供給される制御信号をＬｏｗに切り替える。これにより、キャパシタｃｐｈにこの時点の比較信号Ｖｃｍｐの値がサンプリングされる。取得したカウント値はデジタル信号Ｓｏｕｔの上位ビットに相当する。さらに、制御回路６０２は、アナログ信号Ｓｉｎの値を含む範囲を矢印７０２に示す範囲に絞り込める。そこで、続く逐次比較において、制御回路６０２はキャパシタｃｐ０〜ｃｐ４を用いて二分探索を行い、デジタル信号Ｓｏｕｔの下位ビットを決定する。

以上のように、ＡＤ変換器６００も、ＡＤ変換器１００と同様に、ＡＤ変換に要する時間を短縮しつつ、逐次比較を行うための回路規模を低減できる。また、ＡＤ変換器６００でもＡＤ変換器３００と同様にキャパシタｃｐａ及びスイッチｓｗａを追加して、ランプ比較により絞り込まれた範囲を広げてから逐次比較によってデジタル信号Ｓｏｕｔの値を決定してもよい。これにより、ランプ信号Ｖｒｍｐの値とアナログ信号Ｓｉｎの値の比較において比較器ＣＭＰが誤判定をした場合であっても、後続の逐次比較によってその誤判定を修正できる。

ＡＤ変換器６００もＡＤ変換器１００や３００と同様に、固体撮像装置に適用することができる。ＡＤ変換器６００が基準信号をＡＤ変換する場合に、制御回路１０２はランプ比較を省略して、逐次比較だけを行ってもよい。具体的には、制御回路１０２は、ランプ比較を行わず、逐次比較によって絞り込まれる最小の範囲である０以上、Ｖｒｅｆ／１６未満にアナログ信号Ｓｉｎが含まれると判定し、この範囲で逐次比較を行ってもよい。そして、制御回路１０２は逐次比較終了後に、ランプ比較によって決定される上位ビットがすべて０であるとしてデジタル値を決定する。これにより、逐次比較に要する時間を短縮できる。また、ＡＤ変換器６００はランプ比較の一部の処理のみを行ってもよい。例えば、比較信号Ｖｃｍｐの単調減少をＶｒｅｆ／４から開始して、ランプ比較によって上位ビットを決定する。これは、デジタル値の上位２ビットを予め０であると仮定している。

続いて、図９を用いて、基準電圧発生回路８０７及びランプ信号発生回路８０８の回路構成例を説明する。図９に示すように、ランプ信号発生回路８０８はバイナリウェイトを有する複数のｐチャネルトランジスタｐｔ０〜ｐｔｎを有する。ｐチャネルトランジスタｐｔ０〜ｐｔｎのゲートにはバイアスブロックから所定の電圧ＢＩＡＳが印加される。ｐチャネルトランジスタｐｔ０〜ｐｔｎはそれぞれスイッチｓｂ０〜ｓｂｎを介して抵抗素子ｒｔ１に接続されている。スイッチｓｂ０〜ｓｂｎのうち、導通状態にするものの組合せによって抵抗素子ｒｔ１に流れる電流値が変化し、この電流値が抵抗素子ｒｔ１によって電圧に変換されてランプ信号Ｖｒｍｐとして出力される。カウンタｃｎｔが各スイッチｓｂ０〜ｓｂｎをオン・オフすることによって、時間に対して所定の変化をするランプ信号Ｖｒｍｐが生成される。

基準電圧発生回路８０７は、ｐチャネルトランジスタｐｔｒと抵抗素子ｒｔ２とを有する。ｐチャネルトランジスタｐｔｒにも電圧ＢＩＡＳが印加され、ｐチャネルトランジスタｐｔｒを流れる電流が抵抗素子ｒｔ２により電圧に変換され、オペアンプＯＰに供給される。オペアンプＯＰはボルテージフォロアとして動作し、基準電圧Ｖｒｅｆを出力する。ｐチャネルトランジスタｐｔｒのウェイトを調整することによって、ランプ信号Ｖｒｍｐの変化量（振幅）と基準電圧Ｖｒｅｆとの値を同じにできる。

Claims (6)

1. アナログ値をデジタル値に変換するＡＤ変換器と、
   前記ＡＤ変換器にアナログ信号を供給する複数の画素を有する画素アレイとを有する固体撮像装置であって、
   前記ＡＤ変換器は、
   バイナリウェイトの容量値を有する複数のキャパシタと、前記複数のキャパシタから１つ以上のキャパシタを選択するスイッチ回路とを有し、前記選択した１つ以上のキャパシタの合成容量値に応じた比較信号を生成する生成回路と、
   前記アナログ値と前記比較信号の値とを比較する比較回路と、
   前記比較回路からの比較結果に基づいて前記合成容量値を変更することにより前記比較信号の値を変更しながら二分探索を行って前記アナログ値を含む範囲を絞り込む第１比較動作と、前記比較信号を一定の変化率で変化させている間の前記比較回路からの比較結果に基づいて前記アナログ値を含む範囲を絞り込む第２比較動作とを実行する制御回路とを有し、
   前記制御回路は、前記第１比較動作と前記第２比較動作との一方を実行した後に他方を実行し、先の比較動作で絞り込まれた範囲に基づいて後の比較動作を実行して前記デジタル値を決定し、
   前記画素アレイは、画素のリセットレベルに相当する基準信号と、画像情報を有する画像信号とを前記ＡＤ変換器に供給し、
   前記ＡＤ変換器は、前記基準信号が供給された場合に前記先の特定を実行せずに前記後の特定を実行することを特徴とする固体撮像装置。
2. 前記制御回路は、前記先の比較動作によって絞り込まれた範囲よりも幅が広い範囲から前記後の比較動作を開始することを特徴とする請求項１に記載の固体撮像装置。
3. 前記制御回路は、前記先の比較動作によって絞り込まれた範囲の２倍以下の幅の範囲から前記後の比較動作を開始することを特徴とする請求項２に記載の固体撮像装置。
4. 前記制御回路は、前記第１比較動作を実行して前記アナログ値を含む範囲を絞り込み、前記絞り込まれた範囲に基づいて前記第２比較動作を実行して前記デジタル値を決定することを特徴とする請求項１乃至３の何れか１項に記載の固体撮像装置。
5. 前記制御回路は、前記第２比較動作を実行して前記アナログ値を含む範囲を絞り込み、前記絞り込まれた範囲に基づいて前記第１比較動作を実行して前記デジタル値を決定することを特徴とする請求項１乃至３の何れか１項に記載の固体撮像装置。
6. 前記生成回路は、基準電圧を前記合成容量値で変換して前記比較信号を生成し、ランプ信号を前記比較信号に加えて前記比較信号を変化させ、
   前記第２比較動作の間の前記ランプ信号の変化量は前記基準電圧に等しいことを特徴とする請求項１乃至５の何れか１項に記載の固体撮像装置。

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