JPWO2018163896A1 - 固体撮像装置、およびそれを用いるカメラシステム - Google Patents

固体撮像装置、およびそれを用いるカメラシステム Download PDF

Info

Publication number
JPWO2018163896A1
JPWO2018163896A1 JP2019504487A JP2019504487A JPWO2018163896A1 JP WO2018163896 A1 JPWO2018163896 A1 JP WO2018163896A1 JP 2019504487 A JP2019504487 A JP 2019504487A JP 2019504487 A JP2019504487 A JP 2019504487A JP WO2018163896 A1 JPWO2018163896 A1 JP WO2018163896A1
Authority
JP
Japan
Prior art keywords
comparator
conversion
imaging device
solid
state imaging
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2019504487A
Other languages
English (en)
Other versions
JP7303103B2 (ja
Inventor
阿部　豊
豊 阿部
西村　佳壽子
佳壽子 西村
洋 藤中
洋 藤中
範彦 角谷
範彦 角谷
陽介 東
陽介 東
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Intellectual Property Management Co Ltd
Original Assignee
Panasonic Intellectual Property Management Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Intellectual Property Management Co Ltd filed Critical Panasonic Intellectual Property Management Co Ltd
Publication of JPWO2018163896A1 publication Critical patent/JPWO2018163896A1/ja
Application granted granted Critical
Publication of JP7303103B2 publication Critical patent/JP7303103B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
    • H03M1/16—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps
    • H03M1/164—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H03F3/45183—Long tailed pairs
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H03F3/45237—Complementary long tailed pairs having parallel inputs and being supplied in series
    • H03F3/45242—Non-folded cascode stages
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
    • H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
    • H03K5/2481—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors with at least one differential stage
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/50—Analogue/digital converters with intermediate conversion to time interval
    • H03M1/56—Input signal compared with linear ramp
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/1205—Multiplexed conversion systems
    • H03M1/123—Simultaneous, i.e. using one converter per channel but with common control or reference circuits for multiple converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
    • H03M1/466—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors
    • H03M1/468—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors in which the input S/H circuit is merged with the feedback DAC array
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K39/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic radiation-sensitive element covered by group H10K30/00
    • H10K39/30—Devices controlled by radiation
    • H10K39/32—Organic image sensors

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Analogue/Digital Conversion (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

固体撮像装置は、列毎に第１のＡＤ変換回路（４１）および第２のＡＤ変換回路（４２）を備え、第１のＡＤ変換回路は、第１の比較器（４０４）を用いて、アナログ信号の電位が含まれる範囲を二分探索により絞り込むとともに、二分探索の結果に基づいて、デジタル信号の上位側部分である第１のデジタル信号を生成する第１のＡＤ変換を行い、第２のＡＤ変換回路（４２）は、絞り込まれたアナログ信号とＲＡＭＰ信号との大小関係を比較する第２の比較器（４０５）の出力が反転するまでの時間を計測することで、デジタル信号の残りの下位側部分である第２のデジタル信号を生成する第２のＡＤ変換を行う。

Description

本開示は、固体撮像装置、およびそれを用いるカメラシステムに関する。
周辺回路を同一チップ内に混在させることができるＭＯＳ型イメージセンサは、特に画素数の多いイメージセンサにおいて、列毎の画素出力信号を同時にＡＤ変換するカラムＡＤ変換方式が主流である。
また、近年、更に固体撮像装置の高フレームレート化が進むとともに、デジタル出力データの高ビット化も進んでおり、高速でかつ高分解能なＡＤ変換を行うため、上位ビット側と下位ビット側とで異なるＡＤ変換方式を取るような構成のＡＤ変換回路が提案されるようになってきている。
その一例として、特許文献１は、上位ビットを逐次比較型ＡＤ変換方式でデジタル変換し、下位ビットをシングルスロープ型ＡＤ変換方式でデジタル変換するカラムＡＤ変換回路を開示している。
特開２０１４−００７５２７号公報
上位ビットのＡＤ変換を逐次比較ＡＤ変換（以降、ＳＡＲ変換と呼ぶ）で行い、下位ビットのＡＤ変換をシングルスロープ型ＡＤ変換（以降、ＳＳ変換と呼ぶ）で行うＳＡＲ＋ＳＳ型ＡＤ変換においては、ＳＡＲ変換時に入力信号の二分探索を行ってアナログ値の絞込みを行い、絞り込んだアナログ信号に対してＳＳ変換を行う。
しかしながら、特許文献１に示された従来技術は、ＳＡＲ変換時にノイズが混入しても、絞り込んだ範囲よりも広い範囲でＳＳ変換を行うことで、最終的なデジタル値には影響しないが、ＳＳ変換時にノイズが混入すると、最終的なデジタル値に変換誤差が生じるという課題を有している。
また、特許文献１に示された従来技術は、ＳＳ変換におけるノイズの混入を抑制しようとすると動作帯域を低速に絞る必要があり、ＳＡＲ変換の動作速度が上がらずトータルのＡＤ変換時間が長くなるという別の課題も有している。
前記課題を鑑み、本開示は、ＳＳ変換におけるノイズの混入を抑制しながら、高速なＳＡＲ変換を実現し、高画質で高フレームレートな読み出しを行う固体撮像装置を提供することを目的とする。
上記課題を解決するため本開示の一態様における固体撮像装置は、光信号を電気信号に変換する光電変換部を各々に持ち、Ｘ方向およびＹ方向に配列される複数の画素セルと、複数の前記画素セルに接続され、前記電気信号をアナログ信号として伝達するＸ方向に配列される複数の垂直信号線と、複数の前記垂直信号線に接続され、前記アナログ信号をデジタル信号に変換するＸ方向に配列される複数のＡＤ変換部と、を備え、前記ＡＤ変換部は、第１の比較器を有する第１のＡＤ変換回路と、第２の比較器を有する第２のＡＤ変換回路と、を備え、前記第１のＡＤ変換回路は、前記第１の比較器を用いて、前記アナログ信号の電位が含まれる範囲を二分探索により絞り込むとともに、二分探索の結果に基づいて、前記デジタル信号の上位側部分である第１のデジタル信号を生成する第１のＡＤ変換を行い、前記第２のＡＤ変換回路は、絞り込まれたアナログ信号とＲＡＭＰ信号との大小関係を比較する前記第２の比較器の出力が反転するまでの時間を計測することで、前記デジタル信号の残りの下位側部分である第２のデジタル信号を生成する第２のＡＤ変換を行う。
また、本開示におけるカメラシステムは、上記の固体撮像装置を備える。
本開示によると、ノイズを抑制しつつ、高速なＡＤ変換を実現し、高フレームレート・高画質な撮像が出来る。
図１は、実施の形態１に係る固体撮像装置の構成例を示す図である。 図２は、実施の形態１に係る画素セルの構成例を示す図である。 図３は、実施の形態１に係るＡＤ変換部の構成例を示す例である。 図４は、実施の形態１に係る固体撮像装置の動作タイミングチャートである。 図５は、実施の形態１に係る固体撮像装置の動作タイミングチャートである。 図６は、実施の形態１に係る固体撮像装置の動作タイミングチャートである。 図７Ａは、実施の形態１に係る第１の比較器の構成例を示す図である。 図７Ｂは、実施の形態１に係る第１の比較器の他の構成例を示す図である。 図７Ｃは、実施の形態１に係る第２の比較器の構成例を示す図である。 図７Ｄは、実施の形態１に係る第２の比較器の他の構成例を示す図である。 図８Ａは、実施の形態１に係る画素セルの他の構成例を示す図である。 図８Ｂは、実施の形態１に係る画素セルの他の構成例を示す断面図である。 図９は、実施の形態２に係るＡＤ変換部の構成例を示す図である。 図１０は、実施の形態２に係るＡＤ変換部の構成例を示す図である。 図１１は、実施の形態３に係る固体撮像装置の構成例を示す図である。 図１２は、実施の形態３に係るＡＤ変換部の構成例を示す図である。 図１３は、実施の形態３に係るＡＤ変換部の構成例を示す図である。 図１４は、実施の形態３に係るバッファ回路の構成例を示す図である。 図１５は、実施の形態４に係るカメラシステムの構成例を示す図である。
以下、本開示の実施の形態について、図面を用いて詳細に説明する。なお、以下で説明する実施の形態は、いずれも本開示の一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、駆動タイミング等は、一例であり、本開示を限定する主旨ではない。また、以下の実施の形態における構成要素のうちの、本開示の最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。また、各図は、必ずしも厳密に図示したものではない。各図において、実質的に同一の構成について、重複する説明は省略又は簡略化する。
（実施の形態１）
図１は、実施の形態１に係る固体撮像装置の全体構成を示す図である。
同図の固体撮像装置は、画素アレイ部１、垂直走査回路２、電流源部３、ＡＤ部４、メモリ部５および出力選択回路６を備える。
画素アレイ部１は、光信号を電気信号に変換する光電変換部を各々に持つ複数の画素セル（単位セル）１０を有する。複数の画素セル１０は、Ｘ方向およびＹ方向にアレイ状に（つまり二次元状に）配列される。同じ列に属する画素セル１０は共通の垂直信号線１１が接続される。また同じ行に属する画素セル１０は共通の転送信号線１２、リセット信号線１３および選択信号線１５が接続される。
垂直走査回路２は、転送信号線１２、リセット信号線１３、選択信号線１５を用いて画素アレイ部１を行単位で順次走査する。
電流源部３は、Ｘ方向に複数配列される電流源３０を有する。各電流源３０は、走査により選択された画素セル１０内の読み出しトランジスタと対をなす、ソースフォロア回路を形成する。
ＡＤ（Analog Digital）部４は、Ｘ方向に複数配列されＡＤ変換部４０を有する。
メモリ部５は、Ｘ方向に複数配列されるメモリ回路５０を有する。
出力選択回路６は、メモリ回路５０を選択しし画素セル１０毎のデジタル信号を出力する。
図２は、実施の形態１に係る画素セル１０の構成例を示す図である。図２に示す画素セル１０は、フォトダイオード１００と、ＦＤ部１０１と、転送トランジスタ（転送Ｔｒ）１０２と、リセットトランジスタ（リセットＴｒ）１０３と、読み出しトランジスタ（読み出しＴｒ）１０４と、選択トランジスタ（選択Ｔｒ）１０５とを有する。
フォトダイオード１００は、光信号を電気信号に変換する光電変換素子（光電変換部、受光部、画素とも呼ばれる）である。
ＦＤ部１０１は、フォトダイオード１００で発生した信号電荷が転送され、電気信号として一時的に保持する。
転送トランジスタ１０２は、フォトダイオード１００とＦＤ部１０１との間に設けられ、フォトダイオード１００からＦＤ部１０１に信号電荷を転送する。
リセットトランジスタ１０３は、ＦＤ部１０１と接続され、ＦＤ部１０１をリセットする。
読み出しトランジスタ１０４は、ゲートがＦＤ部１０１に接続され、ＦＤ部１０１の電位に応じた電位を出力する。
選択トランジスタ１０５は、読み出しトランジスタ１０４と垂直信号線１１との間に設けられ、読み出しトランジスタ１０４の出力を選択し、画素セル１０から垂直信号線１１に電位信号を出力する。
転送トランジスタ１０２のゲートは転送信号線１２に、リセットトランジスタ１０３のゲートはリセット信号線１３に、選択トランジスタ１０５のゲートは選択信号線１５にそれぞれ接続される。
垂直走査回路２は、転送信号線１２、リセット信号線１３および選択信号線１５に接続され、画素セル１０が行毎に、光信号に応じた電気信号を発生し出力するよう各画素セル１０の制御をおこなう。
電流源部３は、列ごとに設けられた電流源３０を有する。電流源３０は、各列の垂直信号線１１に接続され、対応する列の各画素セルの読み出しトランジスタ１０４と合わせソースフォロア回路を形成する。ＦＤ部１０１の電位は形成されるソースフォロア回路によって垂直信号線１１に読み出される。
ＡＤ部４は、垂直信号線１１毎に設けられたＡＤ変換部４０を有する。ＡＤ変換部４０は垂直信号線１１に接続され、垂直信号線１１に読み出されるアナログ信号をデジタル値に変換する。
メモリ回路５０は、ＡＤ変換部４０で変換されたデジタル信号を一時的に保持する。
出力選択回路６は、メモリ回路５０に保持されたデジタル信号を、あらかじめ定められている列の単位毎に順次選択し、出力する。
図３は、本実施の形態に係るＡＤ変換部４０の構成例を示す図である。
図３に示すＡＤ変換部４０は、第１のスイッチ４０１と、第１のＡＤ変換回路４１と、第２のＡＤ変換回路４２とを備える。第１のＡＤ変換回路４１は、キャパシタ群４００と、第１の電位Ｖ１をもつ第１の信号線Ｓ１と、第２の電位Ｖ２をもつ第２の信号線Ｓ２と、第１の比較器４０４と、第１の制御回路４０６と、スイッチ群４０８とを有する。キャパシタ群４００は、複数のキャパシタ４００＿０〜Ｎ（Ｎは２以上の整数）からなる。スイッチ群４０８は、複数のキャパシタ４００＿１〜Ｎに対応して設けられる複数のスイッチ４０８＿１〜Ｎからなる。
複数のキャパシタ４００＿０〜４００＿Ｎのそれぞれの一方の電極は、第１のノードｎ１に結合される。また、複数のキャパシタ４００＿０〜４００＿Ｎは、重みづけされた容量値を持ち、本実施例では２０×Ｃ、２０×Ｃ、２１×Ｃ、・・・、２Ｎ×Ｃ、（Ｎは２以上の整数）のようなバイナリウェイト型の容量値としているが、必ずしもこれに限定はされない。
第１のスイッチ４０１は、垂直信号線１１と第１のノードｎ１の間に配置され、オン状態になることにより、垂直信号線１１から出力されるアナログ信号を第１のノードｎ１に伝達し、オフ状態となることによりキャパシタ群４００に総電荷量を保持させる。
第１の比較器４０４は、第１のノードｎ１に接続され、第１のノードｎ１の電位Ｖｓｈと基準信号線４１４の基準電位Ｖｒｅｆとの大小関係を比較し、その結果を第１の制御回路４０６に出力する。
第２のスイッチ４０８＿１〜４０８＿Ｎは、対応するキャパシタ４００＿１〜４００＿Ｎに第１の電位Ｖ１か第２の電位Ｖ２のどちらか一方を、第１の制御回路４０６の出力に応じて選択し、供給する。
第１の制御回路４０６は、第１のノードｎ１の電位Ｖｓｈが含まれる範囲を二分探索により絞り込まれるように、第１の比較器４０４の出力に応じて第２のスイッチ４０８＿１〜４０８＿Ｎの制御を行うとともに、二分探索の結果に応じた第１のデジタル信号を生成する。第１のデジタル信号は、垂直信号線１１のアナログ信号を変換したデジタル信号のうちの上位側部分である。
第２の比較器４０５は、第１のノードｎ１に接続され、第１のノードｎ１の電位ＶｓｈとＲＡＭＰ信号４１３のランプ信号との大小関係を比較し、その結果を第２の制御回路４０７に出力する。
第２の制御回路４０７は、第１のノードｎ１の電位ＶｓｈとＲＡＭＰ信号の電位との大小関係が入れ替わるまでの時間を計測し、計測した時間に応じた第２のデジタル信号を生成する。第２のデジタル信号は、垂直信号線１１のアナログ信号を変換したデジタル信号のうちの残り下位側部分である。
出力選択回路６は、各々のＡＤ変換部４０で生成される第１のデジタル信号及び第２のデジタル信号を、選択的に読み出して出力する。
図４、図５および図６は、図１の固体撮像装置の動作タイミングチャートである。ただし、図３中のＮを４としている。
図４、図５および図６において、横軸は時刻、縦軸は各信号の電位を表す。φＲＳは、所定の行のリセットトランジスタを共通に制御するパルス信号を示す。φＴＸは、所定の行の転送トランジスタを共通に制御するパルス信号を示す。φＳＥＬは、所定の行の選択トランジスタを共通に制御するパルス信号を示す。Ｖｐｉｘは所定の画素セルに接続される垂直信号線１１の電位を示す。φＳＨは第１のスイッチ４０１を共通に制御するパルス信号を示す。Ｖｓｈは所定の列のＡＤ変換部４０の第１のノードｎ１の電位を示す。ＶｒａｍｐはＲＡＭＰ信号線４１３の電位を示す。Ｖｒｅｆは基準信号線４１４の電位を示す。Ｖ１（図中のＶ１）は第１の電位を示す。Ｖ２（図中のＶ２）は第２の電位、を示す。φＳＷ２＿１〜φＳＷ２＿４は、所定の列の複数の第２のスイッチを制御するパルス信号を表す。
第２のスイッチ４０８＿１〜４０８＿４は、それぞれを制御するパルス信号φＳＷ２＿１〜φＳＷ２＿４が“Ｌ”レベルの時には第２の電位Ｖ２を対応するキャパシタ４００＿１〜４００＿４に供給し、“Ｈ”レベルの時には第１の電位Ｖ１を対応するキャパシタ４００＿１〜４００＿４に供給する。
まず、図４において、時刻ｔ１でφＳＥＬ及びφＲＳを“Ｈ”レベルにすると、φＳＥＬ及びφＲＳと接続される選択トランジスタ１０５およびリセットトランジスタ１０３が全てオンし、該当する行のＦＤ部１０１の電位はリセットされ、垂直信号線１１の電位Ｖｐｉｘはリセットレベルを示すＶｒｓｔとなる。
時刻ｔ２でφＳＨを“Ｈ”レベルにすると、φＳＨと接続する第１のスイッチ４０１が全てオンし、各列の垂直信号線１１の電位と、各列の第１のノードｎ１の電位は等しくなる。従って、ＶｓｈはＶｒｓｔへと遷移する。時刻ｔ３でφＳＨを“Ｌ”レベルにすることで、ＶｓｈはＶｒｓｔで保持されることとなる。
時刻ｔ４〜時刻ｔ５の間に第１のＡＤ変換を行うが、その詳細については図５に示す。
図５において、時刻ｔ２１でφＳＷ２＿１を“Ｈ”レベルにすると、キャパシタ４００＿１に供給される信号が第２の電位Ｖ２から第１の電位Ｖ１に切り替わる。φＳＨ１は“Ｌ”レベルであるので、キャパシタ４００＿０〜Ｎの総電荷量は変化しないことから、Ｖｓｈは（Ｖ１−Ｖ２）／２だけ上昇する。
時刻ｔ２２で第１の比較器４０４にてＶｒｅｆとＶｓｈを比較し、Ｖｓｈの方が高ければ第１の制御回路４０６はφＳＷ２＿１を“Ｌ”レベルに戻し、低ければ“Ｈ”レベルを維持するように動作する。ここでは、Ｖｓｈの方が高いため、φＳＷ２＿１は“Ｌ”レベルに戻り、キャパシタ４００＿１に供給される信号も第２の電位Ｖ２に戻り、ＶｓｈはＶｒｓｔに戻る。
時刻ｔ２３でφＳＷ２＿２を“Ｈ”レベルにすると、Ｖｓｈは（Ｖ１−Ｖ２）／２２だけ上昇する。ｔ２４でＶｒｅｆとＶｓｈを比較し、Ｖｓｈが高ければ第１の制御回路４０６はφＳＷ２＿２を“Ｌ”レベルに戻し、低ければ“Ｈ”レベルを維持するように動作する。ここでは、Ｖｓｈの方が高いため、φＳＷ２＿２は“Ｌ”レベルに戻り、キャパシタ４００＿２に供給される信号もＶ２に戻り、ＶｓｈはＶｒｓｔに戻る。
時刻ｔ２５でφＳＷ２＿３を“Ｈ”レベルにすると、Ｖｓｈは（Ｖ１−Ｖ２）／２３だけ上昇する。ｔ２６でＶｒｅｆとＶｓｈを比較し、Ｖｓｈが高ければ第１の制御回路４０６はφＳＷ２＿３“Ｌ”レベルに戻し、低ければ“Ｈ”レベルを維持するように動作する。ここでは、Ｖｓｈの方が低いため、φＳＷ２＿３は“Ｈ”レベルを維持し、キャパシタ４００＿３に供給される信号も第１の電位Ｖ１が維持され、ＶｓｈもＶｒｓｔ＋（Ｖ１−Ｖ２）／２３が維持される。
時刻ｔ２７でφＳＷ２＿４を“Ｈ”レベルにすると、Ｖｓｈは（Ｖ１−Ｖ２）／２４だけ上昇する。ｔ２８でＶｒｅｆとＶｓｈを比較し、Ｖｓｈが高ければ第１の制御回路４０６はφＳＷ２＿４を“Ｌ”レベルに戻し、低ければ“Ｈ”レベルを維持するように動作する。ここでは、Ｖｓｈの方が高いため、φＳＷ２＿２は“Ｌ”レベルに戻り、キャパシタ４００＿４に供給される信号もＶ２に戻り、ＶｓｈもＶｒｓｔ＋（Ｖ１−Ｖ２）／２３に戻る。
φＳＷ２＿１〜φＳＷ２＿４の状態ｒ１〜ｒ４を、それぞれ“Ｌ”レベルにある時を０、“Ｈ”レベルにある時を１とすると、上記に示した第１のＡＤ変換動作により第１の制御回路４０６は、第１のデジタル信号Ｄ１＿ｒｓｔ＝｛ｒ１、ｒ２、ｒ３、ｒ４｝＝｛０、０、１、０｝を出力し、ＶｓｈはＶｒｓｔ＋（Ｖ１−Ｖ２）／２３となる。
図４において、時刻ｔ６でＶｒａｍｐはスウィープを開始し、第２の制御回路４０７は、ＶｓｈとＶｒａｍｐの大小関係が入れ替わる時刻ｔ７（ｔ７は図示されていない）までの時間Ｔｄを計測、Ｔｄに応じた第２のデジタル信号Ｄ２＿ｒｓｔを出力する。Ｖｒａｍｐのスウィープは時刻ｔ８で停止する。
時刻ｔ３〜ｔ８の間にφＴＸが“Ｈ”レベルにすると、φＴＸに接続される転送トランジスタ１０２が全てオンし、該当する行のフォトダイオード１００で発生した電子がＦＤ部１０１に転送され、垂直信号線１１の電位Ｖｐｉｘは転送される電子の数に対応する電位分だけＶｒｓｔから低下した、Ｖｓｉｇとなる。
時刻ｔ９でφＳＨが“Ｈ”レベルにすると、φＳＨと接続される第１のスイッチ４０１が全てオンし、各列の垂直信号線電位Ｖｐｉｘと、各列の第１のノードｎ１の電位は等しくなる。従って、ＶｓｈはＶｓｉｇへと遷移する。時刻ｔ１０でφＳＨを“Ｌ”レベルにすることで、ＶｓｈはＶｓｉｇで保持されることとなる。
時刻ｔ１１〜時刻ｔ１２の間に第１のＡＤ変換を行うが、その詳細については図６に示す。
なお、図示されていないが、時刻ｔ８〜時刻ｔ９の間にＳＷ２＿１〜ＳＷ２＿４は全て“Ｌ”レベルにリセットされる。
図６において、時刻ｔ３１でφＳＷ２＿１を“Ｈ”レベルにすると、キャパシタ４００＿１に供給される信号が第２の電位Ｖ２から第１の電位Ｖ１に切り替わり、Ｖｓｈは（Ｖ１−Ｖ２）／２だけ上昇する。
時刻ｔ３２で第１の比較器４０４にてＶｒｅｆとＶｓｈを比較し、Ｖｓｈの方が高ければ第１の制御回路４０６はφＳＷ２＿１を“Ｌ”レベルに戻し、低ければ“Ｈ”レベルを維持するように動作する。ここでは、Ｖｓｈの方が高いため、φＳＷ２＿１は“Ｌ”レベルに戻り、キャパシタ４００＿１に供給される信号も第２の電位Ｖ２に戻り、ＶｓｈはＶｓｉｇに戻る。
時刻ｔ３３でφＳＷ２＿２を“Ｈ”レベルにすると、Ｖｓｈは（Ｖ２−Ｖ１）／２２だけ上昇する。ｔ３４でＶｒｅｆとＶｓｈを比較し、Ｖｓｈが高ければ第１の制御回路４０６はφＳＷ２＿２を“Ｌ”レベルに戻し、低ければ“Ｈ”レベルを維持するように動作する。ここでは、Ｖｓｈの方が低いため、φＳＷ２＿２は“Ｈ”レベルを維持し、キャパシタ４００＿２に供給される信号もＶ１が維持され、ＶｓｈもＶｓｉｇ＋（Ｖ１−Ｖ２）／２２が維持される。
時刻ｔ３５でφＳＷ２＿３を“Ｈ”レベルにすると、Ｖｓｈは（Ｖ１−Ｖ２）／２３だけ上昇する。ｔ１６でＶｒｅｆとＶｓｈを比較し、Ｖｓｈが高ければ第１の制御回路４０６はφＳＷ２＿３“Ｌ”レベルに戻し、低ければ“Ｈ”レベルを維持するように動作する。ここでは、Ｖｓｈの方が高いため、φＳＷ２＿３はＬ”レベルに戻り、キャパシタ４００＿１に供給される信号もＶ２に戻り、ＶｓｈはＶｒｓｔ＋（Ｖ１−Ｖ２）／２２に戻る。
時刻ｔ３７でφＳＷ２＿４を“Ｈ”レベルにすると、Ｖｓｈは（Ｖ１−Ｖ２）／２４だけ上昇する。ｔ３８でＶｒｅｆとＶｓｈを比較し、Ｖｓｈが高ければ第１の制御回路４０６はφＳＷ２＿４を“Ｌ”レベルに戻し、低ければ“Ｈ”レベルを維持するように動作する。ここでは、Ｖｓｈの方が低いため、φＳＷ２＿４は“Ｈ”レベルを維持し、キャパシタ４００＿４に供給される信号もＶ１が維持され、ＶｓｈもＶｒｓｔ＋（Ｖ１−Ｖ２）／２２＋（Ｖ１−Ｖ２）／２４が維持される。
φＳＷ２＿１〜φＳＷ２＿４の状態ｓ１〜ｓ４を、それぞれ“Ｌ”レベルにある時を０、“Ｈ”レベルにある時を１とすると、上記に示した第１のＡＤ変換動作により第１の制御回路４０６は、第１のデジタル信号Ｄ１＿ｒｓｔ＝｛ｓ１、ｓ２、ｓ３、ｓ４｝＝｛０、１、０、１｝を出力し、ＶｓｈはＶｒｓｔ＋（Ｖ１−Ｖ２）／２２＋（Ｖ１−Ｖ２）／２４となる。
図４において、時刻ｔ１３でＶｒａｍｐはスウィープを開始し、第２の制御回路４０７は、ＶｓｈとＶｒａｍｐの大小関係が入れ替わる時刻ｔ１４（ｔ１４は図示されていない）までの時間Ｔｕを計測、Ｔｕに応じた第２のデジタル信号Ｄ２＿ｓｉｇを出力する。Ｖｒａｍｐのスウィープは時刻ｔ１５で停止する。
上述の通り、第１の比較器４０４は、二分探索により第１のデジタル信号の取得する第１のＡＤ変換に用いられる。第１の比較器４０４のノイズは、第１のデジタル信号にノイズを重畳することになるが、上式に示すとおり、第１のノードｎ１の電位にもそのノイズを足すことになるため、第２のＡＤ変換時にそのノイズはキャンセルされ、最終的に得られるデジタル変換値に影響を与えない。一方で、第１の比較器４０４の動作速度が遅いと、第１のＡＤ変換に必要な時間が長くなってしまう。
このように、第１のＡＤ変換動作におけるノイズは最終的に得られるデジタル変換値に影響を与えないことから、第１の比較器４０４には高速性に優れた、例えば図７Ａに示すようなラッチ型比較回路や図７Ｂに示すようなチョッパ型比較回路を用いることで、ＡＤ変換精度に影響を与えることなく、高速なデジタル変換が出来る。
それに対して、第２の比較器４０５のノイズは、第２のデジタル信号にノイズを重畳することとなり、ＡＤ変換の誤差の要因となる。一方、第２のＡＤ変換に必要な変換時間は、時間計測を行うためのクロック周波数に依存し、第２の比較器の動作速度が遅くても、第２のＡＤ変換に必要な時間は長くはならない。そこで、第２の比較器４０５には低ノイズ性に優れた、例えば図７Ｃや図７Ｄに示すような差動増幅型の比較回路を用いることで、ＡＤ変換速度に影響を与えることなく、高精度なデジタル変換が出来る。
以上のように、本実施の形態は、アナログデジタル変換において、上位ビット側を逐次比較ＡＤ変換、下位ビット側をシングルスロープＡＤ変換で行う。逐次比較ＡＤ変換に使用する比較器とシングルスロープＡＤ変換に使用する比較器を異なるものとしている。逐次比較ＡＤ変換には高速に動作する比較器を、シングルスロープＡＤ変換にはノイズ混入を抑制する比較器を使用することで、低ノイズで高分解能なＡＤ変換を高速に行うことが出来、高画質・高フレームレートなイメージセンサが実現できる。
なお、図２の画素セル１０は、フォトダイオード１００、転送トランジスタ１０２、ＦＤ部１０１、リセットトランジスタ１０３、読み出しトランジスタ１０４及び選択トランジスタ１０５を有する構造、いわゆる１画素１セル構造である。これに限らず、画素セル１０は、複数の画素（つまり複数のフォトダイオード１００）を含み、さらに、ＦＤ部１０１、リセットトランジスタ１０３、読み出しトランジスタ１０４及び選択トランジスタ１０５のいずれか、あるいは、すべてを１つの画素セル内で共有する構造、いわゆる多画素１セル構造を用いることが出来る。すなわち、図２の画素セル１０では、一つの画素（つまりフォトダイオード１００）に対応してリセットトランジスタ１０３、読み出しトランジスタ１０４及び選択トランジスタ１０５がひとつずつ設けられているが、隣接する複数の画素セルでリセットトランジスタ１０３、読み出しトランジスタ１０４及び選択トランジスタ１０５が共有化されれば、実質的に１画素あたりのトランジスタ数を少なくすることが出来る。
また、図１の固体撮像装置は、画素が半導体基板の表面、すなわち、トランジスタのゲート端子及び配線が形成される面と同じ面側に形成される構造とともに、画素が半導体基板の裏面、すなわちトランジスタのゲート端子及び配線が形成される面に対して裏面側に形成される、いわゆる、裏面照射型イメージセンサ（裏面照射型固体撮像装置）の構造を用いることも出来る。
他にも、図８Ａに示すように、光電変換膜（一例として、有機材料を用いた光電変換膜）を用いるイメージセンサの構造を用いることも出来る。
光電変換膜１１０を用いるイメージセンサの場合は、図８Ｂに示す断面図のように、透明電極８１０と、画素電極８０８と、これらの間に介在する光電変換層８０９とを有した構成となる。図８Ｂは、実施の形態１に係る画素セルの他の構成例を示す断面図である。図８Ｂの画素セルは、半導体基板８０１と、ゲート電極８０２と、コンタクトプラグ８０３と、配線層８０７と、光電変換膜１１０と、カラーフィルタ８１２と、オンチップレンズ８１３とを備える。ここで、ＦＤ部１０１は、半導体基板８０１内に設けられ、コンタクトプラグ８０３を介して画素電極８０８に電気的に接続される。上記の光電変換層８０９に光が照射され、透明電極８１０と画素電極８０８との間にバイアス電位が印加されると、電界が生じ、光電変換によって生じる正および負の電荷のうちの一方が画素電極８０８によって収集され、収集される電荷はＦＤ部１０１に蓄積される。ＦＤ部１０１に蓄積される電荷の読み出しは、基本的には図２のフォトダイオードタイプと同様である。
また、図８Ｂでは、転送トランジスタなしの画素回路例を示したが、転送トランジスタを用いることも出来る。
また、本実施例において、Ｖｒｅｆは基準電位としているが、光照射がない時に画素セルから出力される電位とすることも可能である。その場合、時刻ｔ２１から時刻ｔ２８までの動作を行っても、Ｄ１＿ｒｓｔは{０、０、０、０}であり、時刻ｔ２８におけるＶｓｈもＶｒｓｔとなるので、時刻ｔ２１から時刻ｔ２８までの動作を省略してもよい。
以上のように、実施の形態１に係る固体撮像装置は、光信号を電気信号に変換する光電変換部を各々に持ち、Ｘ方向およびＹ方向に配列される複数の画素セル１０と、複数の画素セル１０に接続され、電気信号をアナログ信号として伝達するＸ方向に配列される複数の垂直信号線１１と、複数の垂直信号線１１に接続され、アナログ信号をデジタル信号に変換するＸ方向に配列される複数のＡＤ変換部４０と、を備え、ＡＤ変換部４０は、第１の比較器４０４を有する第１のＡＤ変換回路４１と、第２の比較器４０５を有する第２のＡＤ変換回路４２と、を備え、第１のＡＤ変換回路４１は、第１の比較器４０４を用いて、アナログ信号の電位が含まれる範囲を二分探索により絞り込むとともに、二分探索の結果に基づいて、デジタル信号の上位側部分である第１のデジタル信号を生成する第１のＡＤ変換を行い、第２のＡＤ変換回路４２は、絞り込まれたアナログ信号とＲＡＭＰ信号との大小関係を比較する第２の比較器４０５の出力が反転するまでの時間を計測することで、デジタル信号の残りの下位側部分である第２のデジタル信号を生成する第２のＡＤ変換を行う。
これによれば、ノイズの混入を抑制しながら、高速なＡＤ変換を実現し、高画質で高フレームレートすることが容易である。
ここで、第１の比較器４０４は、第２の比較器４０５よりも高速であり、第２の比較器４０５は、第１の比較器４０４よりもノイズの混入に強くてもよい。
これによれば、ノイズの混入を抑制しながら高速なＡＤ変換を実現することが、さらに容易になる。
ここで、第１のＡＤ変換回路４１は、第１の比較器４０４の出力に基づいて、アナログ信号の電位が含まれる範囲を二分探索により絞り込むとともに、二分探索の結果に基づいて第１のデジタル信号を生成する制御を行う第１の制御回路４０６を備え、第２のＡＤ変換回路４２は、第２の比較器４０５の出力が反転するまでの時間を計測し、計測した時間に応じて第２のデジタル信号を生成する制御を行う第２の制御回路４０７を備えてもよい。
これによれば、第１のＡＤ変換（いわゆるＳＡＲ変換）を高速化し、かつ第２のＡＤ変換（いわゆるＳＳ変換）でノイズを抑制することができる。
ここで、第１のＡＤ変換回路４１は、第１のノードｎ１に結合されている複数のキャパシタ４００＿１〜４００＿Ｎと、垂直信号線１１と第１のノードｎ１間に配置される第１のスイッチ４０１と、第１の電位Ｖ１をもつ第１の信号線Ｓ１と、第２の電位Ｖ２をもつ第２の信号線Ｓ２と、複数のキャパシタ４００＿１〜４００＿Ｎに接続され、第１の信号線Ｓ１または第２の信号線Ｓ２を選択してキャパシタに接続する複数の第２のスイッチ４０８＿１〜４０８＿Ｎ）と、第１のノードｎ１に接続される第１の比較器４０４と、第１の比較器４０４に接続される基準信号線４１４と、第１の比較器４０４の出力に接続される第１の制御回路４０６と、を有し、第２のＡＤ変換回路４２は、第１のノードｎ１に接続される第２の比較器４０５と、第２の比較器４５０に接続されるランプ信号線４１３と、第２の比較器４０５の出力に接続される第２の制御回路４０７と、を有し、複数のキャパシタ４００＿１〜４００＿Ｎは、第１のスイッチ４０１を介してアナログ信号に応じた電位を保持してもよい。
ここで、個体撮像装置は、第１のＡＤ変換を行った後に、第２のＡＤ変換を行ってもよい。
ここで、第１の比較器４０４と第２の比較器４０５とは、異なる構成であってもよい。
ここで、第１の比較器４０４は、ラッチ型の比較回路であってもよい。
ここで、第１の比較器４０４は、チョッパ型の比較回路であってもよい。
ここで、第２の比較器４０５は、差動増幅型の比較回路であってもよい。
ここで、光電変換部は、光電変換膜を有していてもよい。
（実施の形態２）
実施の形態２に係る固体撮像装置については、図９、および図１０を用いて説明する。
図９は、実施の形態２に係る固体撮像装置の構成例を示す図である。図９の固体撮像装置は、図１の固体撮像装置と比べて、ＡＤ部４内のＡＤ変換部４０の代わりにＡＤ変換部１４０を備える点が異なっている。以下、異なる点を中心に説明する。
図１０は本実施の形態に係るＡＤ変換部１４０の構成例を示す図である。図１０のＡＤ変換部１４０は、図３のＡＤ変換部４０と比べて、第３のスイッチ４０９が追加されている点が異なっている。
第３のスイッチ４０９は、第１のノードｎ１と第２の比較器４０５との間に挿入され、オン状態の時には第１のノードｎ１の電位を第２の比較器４０５に伝搬し、オフ状態の時には、第２の比較器４０５と第１のノードｎ１とを切断する。
第２の比較器は、少なくとも第３のスイッチがオン状態の時に、第１のノードｎ１の電位とＲＡＭＰ信号の電位との大小関係を比較し、その結果を第２の制御回路に出力する。
本実施の形態に係る固体撮像装置の動作は、実施の形態１の固体撮像装置の動作タイミングチャートとして示した図４、図５および図６とほぼ同じであるが、図４において、少なくともｔ４〜ｔ５の期間、第３のスイッチ４０９をオフ状態にする。これにより、第１のＡＤ変換中に第２の比較器の負荷が切り離されるだけでなく、第２の比較器４０５に接続するための配線負荷も切り離されることとなる。固体撮像装置の列回路は、一般的には数μｍオーダーの幅であるため、配線が長くなることが多く、配線負荷も大きくなることが多い。第１のＡＤ変換中、第３のスイッチ４０９をオフ状態にすることで、第１のノードｎ１に寄生する配線負荷が小さくなり、第１のノードｎ１の電位変化が速くなる。すなわち、第１のＡＤ変換時間が高速になる。
従って、本実施の形態においては、第１のＡＤ変換に必要な時間を短縮し、さらに高速なＡＤ変換を実現でき、高画質・高フレームレートを実現できる。
なお、実施の形態１と同様に、図９の画素セル１０は、１画素１セル構造でなくてもよく、多画素１セル構造であってもよい。
また、図９の固体撮像装置は、裏面照射型固体撮像装置を用いることも出来る。
他にも、図９中の画素セル１０は、図８Ａおよび図８Ｂに示した、光電変換膜（一例として、有機材料を用いた光電変換膜）を用いるイメージセンサの構造を用いることも出来る。
以上のように、実施の形態２に係る固体撮像装置において、第１のＡＤ変換回路４１は、第１のノードｎ１に結合されている複数のキャパシタ４００＿１〜４００＿Ｎと、垂直信号線１１と第１のノードｎ１間に配置される第１のスイッチ４０１と、第１の電位をもつ第１の信号線Ｓ１と、第２の電位をもつ第２の信号線Ｓ２と、複数のキャパシタ４００＿１〜４００＿Ｎに接続され、第１の信号線Ｓ１または第２の信号線Ｓ２を選択してキャパシタ４００＿１〜４００＿Ｎに接続する複数の第２のスイッチ４０８＿１〜４０８＿Ｎと、第１のノードｎ１に接続される第１の比較器４０４と、第１の比較器４０４に接続される基準電位をもつ基準信号線４１４と、第１の比較器４０４の出力に接続される第１の制御回路４０６と、を有し、第２のＡＤ変換回路４２は、第１のノードｎ１に第３のスイッチ４０９を介して接続される第２の比較器４０５と、第２の比較器に接続されるランプ信号線４１３と、第２の比較器４０５の出力に接続される第２の制御回路４０７と、を有し、第１のノードｎ１は、第１のスイッチ４０１を介してアナログ信号に応じた電位を保持する。
これによれば、第１のＡＤ変換中、第３のスイッチをオフ状態にすることで、第１のノードｎ１に寄生する配線負荷が小さくなり、第２のスイッチの動作による第１のノードｎ１の電位変化が速くなる。すなわち、第１のＡＤ変換をより高速にすることができる。
ここで、第３のスイッチ４０９は、第１のＡＤ変換の間に第１のノードｎ１と第２の比較器４０５とを電気的に切り離してもよい。
（実施の形態３）
実施の形態３に係る固体撮像装置については、図１１および図１２を用いて説明する。
図１１は、実施の形態３に係る固体撮像装置の構成例を示す図である。図１１の固体撮像装置は、図１の固体撮像装置と比べて、ＡＤ部４内のＡＤ変換部４０の代わりにＡＤ変換部２４０を備える点が異なっている。以下、異なる点を中心に説明する。
図１２は、実施の形態３に係るＡＤ変換部２４０の構成例を示す図である。図１２のＡＤ変換部２４０は、図３のＡＤ変換部４０と比べて、バッファ回路４１１が追加されている点が異なっている。
バッファ回路４１１は、第１のノードｎ１、と第１の比較器４０４および第２の比較器４０５との間に挿入され、第１のノードｎ１に保持されるアナログ信号をバッファリングして第１の比較器４０４および第２の比較器４０５に伝搬する。
第１の比較器４０４は、バッファ回路４１１に接続され、バッファ回路４１１の出力と基準電位との大小関係を比較し、その結果を第１の制御回路４０６に出力する。
第２の比較器４０５は、バッファ回路４１１に接続され、バッファ回路４１１から出力される信号の電位とＲＡＭＰ信号の電位との大小関係を比較し、その結果を第２の制御回路４０７に出力する。
第２の制御回路４０７は、バッファ回路４１１から出力される信号の電位とＲＡＭＰ信号の電位との大小関係が入れ替わるまでの時間を計測し、計測した時間に応じた第２のデジタル信号を生成する。
本実施の形態に係る固体撮像装置の動作は、実施の形態１の固体撮像装置の動作タイミングチャートとして示した図４、図５および図６と同じであるが、第１のノードｎ１と、第１の比較器４０４および第２の比較器４０５の間にバッファ回路４１１が配置されることで、第１のノードｎ１に寄生する容量負荷を著しく低減することになる。第１のノードｎ１に寄生する容量負荷は、第１のＡＤ変換に必要な時間を増加させるだけでなく、第１のＡＤ変換中の容量切り替え時の容量の比率に誤差を生じさせ、ＡＤ変換の高精度化を阻害する要因となる。バッファ回路を挿入することで、第１のノードｎ１に寄生する容量負荷を低減することで、容量切り替え時の容量の比率の誤差を低減し、ＡＤ変換の高精度化が可能になる。
従って、本実施の形態は、第１のＡＤ変換時の誤差を低減し、さらに高精度ＡＤ変換を実現でき、高画質・高フレームレートなイメージセンサが実現できる。
なお、図１３に示すよう、バッファ回路４１１と第２の比較器４０５の間に第３のスイッチ４０９を設け、第１のＡＤ変換中に第３のスイッチ４０９をオフ状態になるよう制御しても良い。
また、バッファ回路４１１は、図１４に示すようなソースフォロア回路で構成してもよい。
以上のように、実施の形態３に係る固体撮像装置は、前記第１のノードｎ１と前記第２の比較器４０５との間に、バッファ回路４１１を備える。
これによれば、第１のＡＤ変換中、第１のノードｎ１から第２の比較器の配線負荷を、バッファ回路４１１の存在によって小さくするので、第１のノードｎ１に寄生する配線負荷が小さくなり、第１のＡＤ変換をより高速にすることができる。
ここで、前記第１のノードｎ１と前記第３のスイッチ４０９との間に、バッファ回路４１１を備えてもよい。
ここで、前記バッファ回路４１１は、ソースフォロア回路であってもよい。
（実施の形態４）
実施の形態４に係るカメラシステムについて説明する。図１５は、実施の形態４に係る、固体撮像装置を備えたカメラシステムの構成の一例を示す。
本カメラシステムは、光学系２３１、固体撮像装置２３２、システムコントローラ２３４を備える。
光学系２３１は、１つ以上のレンズを含む。
固体撮像装置２３２は、上述した実施の形態１〜３のいずれかの固体撮像装置である。
信号処理部２３３は、固体撮像装置２３２で撮ったデータを信号処理し、画像またはデータとして出力する。
システムコントローラ２３４は、固体撮像装置２３２や信号処理部２３３を制御する。
本実施の形態におけるカメラシステムは、上述した実施の形態（実施の形態１〜３）のいずれかの固体撮像装置を用いることにより、ノイズを抑制しつつ、高速なＡＤ変換を実現し、高フレームレート・高画質な撮像が出来る。したがって、高速高精度なセンサ撮像が出来、結果、画像特性の良好なカメラシステムを提供することが出来る。
以上のように、実施の形態４に係るカメラシステムは、実施の形態１〜３で説明したいずれかの固体撮像装置を備える。
これによれば、ノイズを抑制しつつ、高速なＡＤ変換を実現し、高フレームレート・高画質な撮像ができる。
本開示は、本開示は、固体撮像装置およびカメラに好適に利用可能である。
１０ 画素セル
１１ 垂直信号線
４０、１４０、２４０ ＡＤ変換部
４１ 第１のＡＤ変換回路
４２ 第２のＡＤ変換回路
１１０ 光電変換膜
４００＿０〜４００＿Ｎ キャパシタ
４０１ 第１のスイッチ
４０４ 第１の比較器
４０５ 第２の比較器
４０６ 第１の制御回路
４０７ 第２の制御回路
４０８＿１〜４０８＿Ｎ 第２のスイッチ
４０９ 第３のスイッチ
４１１ バッファ回路
４１３ ランプ信号線
４１４ 基準信号線
Ｓ１ 第１の信号線
Ｓ２ 第２の信号線

Claims (16)

  1. 光信号を電気信号に変換する光電変換部を各々に持ち、Ｘ方向およびＹ方向に配列される複数の画素セルと、
    複数の前記画素セルに接続され、前記電気信号をアナログ信号として伝達するＸ方向に配列される複数の垂直信号線と、
    複数の前記垂直信号線に接続され、前記アナログ信号をデジタル信号に変換するＸ方向に配列される複数のＡＤ変換部と、を備え、
    前記ＡＤ変換部は、
    第１の比較器を有する第１のＡＤ変換回路と、
    第２の比較器を有する第２のＡＤ変換回路と、を備え、
    前記第１のＡＤ変換回路は、前記第１の比較器を用いて、前記アナログ信号の電位が含まれる範囲を二分探索により絞り込むとともに、二分探索の結果に基づいて、前記デジタル信号の上位側部分である第１のデジタル信号を生成する第１のＡＤ変換を行い、
    前記第２のＡＤ変換回路は、絞り込まれたアナログ信号とＲＡＭＰ信号との大小関係を比較する前記第２の比較器の出力が反転するまでの時間を計測することで、前記デジタル信号の残りの下位側部分である第２のデジタル信号を生成する第２のＡＤ変換を行う
    固体撮像装置。
  2. 前記第１の比較器は、前記第２の比較器よりも高速であり、
    前記第２の比較器は、前記第１の比較器よりもノイズの混入に強い
    請求項１に記載の固体撮像装置。
  3. 前記第１のＡＤ変換回路は、第１の比較器の出力に基づいて、前記アナログ信号の電位が含まれる範囲を二分探索により絞り込むとともに、二分探索の結果に基づいて前記第１のデジタル信号を生成する制御を行う第１の制御回路を備え、
    前記第２のＡＤ変換回路は、第２の比較器の出力が反転するまでの時間を計測し、計測した時間に応じて前記第２のデジタル信号を生成する制御を行う第２の制御回路を備える
    請求項１または２に記載の固体撮像装置。
  4. 前記第１のＡＤ変換回路は、
    第１のノードに結合されている複数のキャパシタと、
    前記垂直信号線と前記第１のノード間に配置される第１のスイッチと、
    第１の電位をもつ第１の信号線と、
    第２の電位をもつ第２の信号線と、
    複数の前記キャパシタに接続され、前記第１の信号線または前記第２の信号線を選択して前記キャパシタに接続する複数の第２のスイッチと、
    前記第１のノードに接続される前記第１の比較器と、
    前記第１の比較器に接続される基準信号線と、
    前記第１の比較器の出力に接続される第１の制御回路と、を有し、
    前記第２のＡＤ変換回路は、
    前記第１のノードに接続される前記第２の比較器と、
    前記第２の比較器に接続されるランプ信号線と、
    前記第２の比較器の出力に接続される第２の制御回路と、を有し、
    複数の前記キャパシタは、前記第１のスイッチを介して前記アナログ信号に応じた電位を保持する
    請求項１または２に記載の固体撮像装置。
  5. 前記第１のノードと前記第２の比較器との間に、バッファ回路を備える
    請求項４に記載の固体撮像装置。
  6. 前記第１のＡＤ変換回路は、
    前記第１のノードに結合されている複数のキャパシタと、
    前記垂直信号線と前記第１のノード間に配置される第１のスイッチと、
    第１の電位をもつ第１の信号線と、
    第２の電位をもつ第２の信号線と、
    複数の前記キャパシタに接続され、前記第１の信号線または前記第２の信号線を選択して前記キャパシタに接続する複数の前記第２のスイッチと、
    前記第１のノードに接続される前記第１の比較器と、
    前記第１の比較器に接続される基準電位をもつ基準信号線と、
    前記第１の比較器の出力に接続される第１の制御回路と、を有し、
    前記第２のＡＤ変換回路は、
    前記第１のノードに第３のスイッチを介して接続される前記第２の比較器と、
    前記第２の比較器に接続されるランプ信号線と、
    前記第２の比較器の出力に接続される第２の制御回路と、を有し、
    前記第１のノードは、前記第１のスイッチを介して前記アナログ信号に応じた電位を保持する
    請求項１または２に記載の固体撮像装置。
  7. 前記第３のスイッチは、前記第１のＡＤ変換の間に前記第１のノードと前記第２の比較器とを電気的に切り離す
    請求項６に記載の固体撮像装置。
  8. 前記第１のノードと前記第３のスイッチとの間に、バッファ回路を備える
    請求項７に記載の固体撮像装置。
  9. 前記バッファ回路は、ソースフォロア回路である
    請求項５または８に記載の固体撮像装置。
  10. 前記第１のＡＤ変換を行った後に、前記第２のＡＤ変換を行う
    請求項１〜９のいずれか一項に記載の固体撮像装置。
  11. 前記第１の比較器と前記第２の比較器とは、異なる構成をもつ
    請求項１〜１０のいずれか一項に記載の固体撮像装置。
  12. 前記第１の比較器は、ラッチ型の比較回路である
    請求項１〜１０のいずれか一項に記載の固体撮像装置。
  13. 前記第１の比較器は、チョッパ型の比較回路である
    請求項１〜１０のいずれか一項に記載の固体撮像装置。
  14. 前記第２の比較器は、差動増幅型の比較回路である
    請求項１〜１３のいずれか一項に記載の固体撮像装置。
  15. 前記光電変換部は、光電変換膜を有する
    請求項１〜１４のいずれか一項に記載の固体撮像装置。
  16. 請求項１〜１５のいずれか１項に記載の固体撮像装置を備えるカメラシステム。
JP2019504487A 2017-03-08 2018-02-27 固体撮像装置、およびそれを用いるカメラシステム Active JP7303103B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201762468551P 2017-03-08 2017-03-08
US62/468,551 2017-03-08
PCT/JP2018/007107 WO2018163896A1 (ja) 2017-03-08 2018-02-27 固体撮像装置、およびそれを用いるカメラシステム

Publications (2)

Publication Number Publication Date
JPWO2018163896A1 true JPWO2018163896A1 (ja) 2020-01-09
JP7303103B2 JP7303103B2 (ja) 2023-07-04

Family

ID=63448142

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019504487A Active JP7303103B2 (ja) 2017-03-08 2018-02-27 固体撮像装置、およびそれを用いるカメラシステム

Country Status (3)

Country Link
US (1) US10931908B2 (ja)
JP (1) JP7303103B2 (ja)
WO (1) WO2018163896A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11363227B1 (en) * 2020-12-28 2022-06-14 Semiconductor Components Industries, Llc Image sensors with hybrid analog-to-digital converter architecture

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010258817A (ja) * 2009-04-24 2010-11-11 Sony Corp 積分型ａｄ変換装置、固体撮像素子、およびカメラシステム
WO2011093225A1 (ja) * 2010-01-26 2011-08-04 国立大学法人静岡大学 固体撮像装置、及び固体撮像装置の画素アレイから信号を読み出す方法
JP2013150255A (ja) * 2012-01-23 2013-08-01 Tohoku Univ アナログデジタル変換器および固体撮像装置
JP2014007517A (ja) * 2012-06-22 2014-01-16 Seiko Epson Corp プロジェクター、画像表示システム、プロジェクターの制御方法
JP2014007527A (ja) * 2012-06-22 2014-01-16 Canon Inc 固体撮像装置
JP2014120868A (ja) * 2012-12-14 2014-06-30 Canon Inc 撮像装置の駆動方法、撮像装置、撮像システム
JP2014519793A (ja) * 2011-06-30 2014-08-14 インテル コーポレイション 逐次近似レジスタ（ｓａｒ）及び時間−デジタル変換器（ｔｄｃ）を用いる二段式アナログ−デジタル変換器
JP2016005171A (ja) * 2014-06-18 2016-01-12 キヤノン株式会社 Ａｄ変換装置及び固体撮像装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010258817A (ja) * 2009-04-24 2010-11-11 Sony Corp 積分型ａｄ変換装置、固体撮像素子、およびカメラシステム
WO2011093225A1 (ja) * 2010-01-26 2011-08-04 国立大学法人静岡大学 固体撮像装置、及び固体撮像装置の画素アレイから信号を読み出す方法
JP2014519793A (ja) * 2011-06-30 2014-08-14 インテル コーポレイション 逐次近似レジスタ（ｓａｒ）及び時間−デジタル変換器（ｔｄｃ）を用いる二段式アナログ−デジタル変換器
JP2013150255A (ja) * 2012-01-23 2013-08-01 Tohoku Univ アナログデジタル変換器および固体撮像装置
JP2014007517A (ja) * 2012-06-22 2014-01-16 Seiko Epson Corp プロジェクター、画像表示システム、プロジェクターの制御方法
JP2014007527A (ja) * 2012-06-22 2014-01-16 Canon Inc 固体撮像装置
JP2014120868A (ja) * 2012-12-14 2014-06-30 Canon Inc 撮像装置の駆動方法、撮像装置、撮像システム
JP2016005171A (ja) * 2014-06-18 2016-01-12 キヤノン株式会社 Ａｄ変換装置及び固体撮像装置

Also Published As

Publication number Publication date
WO2018163896A1 (ja) 2018-09-13
JP7303103B2 (ja) 2023-07-04
US10931908B2 (en) 2021-02-23
US20200014873A1 (en) 2020-01-09

Similar Documents

Publication Publication Date Title
US7321329B2 (en) Analog-to-digital converter and semiconductor device
US7567280B2 (en) Solid-state imaging device, analogue-digital converting method in solid-state imaging device and imaging apparatus
US10237504B2 (en) Solid-state imaging device and camera system with columm parallel ADC
US8350941B2 (en) A/D converter, solid-state image sensing device, and camera system
Theuwissen CMOS image sensors: State-of-the-art
Theuwissen CMOS image sensors: State-of-the-art and future perspectives
US8358361B2 (en) A/D converter unit for image sensor
US7768562B2 (en) Method, apparatus and system providing imager vertical binning and scaling using column parallel sigma-delta digital conversion
KR20100134518A (ko) Ａ／ｄ 변환기, 고체 촬상 장치, 및 전자 정보 기기
WO2015111398A1 (ja) 固体撮像装置
JP2013251874A (ja) 撮像装置、撮像装置の駆動方法、撮像システム、撮像システムの駆動方法
JP7214622B2 (ja) 固体撮像装置、およびそれを用いるカメラシステム
JP4157862B2 (ja) アナログ‐デジタル変換器及びその動作方法、撮像装置並びにランプ発生器の動作方法
JP7303103B2 (ja) 固体撮像装置、およびそれを用いるカメラシステム
US11950007B2 (en) Solid-state imaging device and electronic apparatus
US11122230B2 (en) Imaging apparatus and imaging method
JP2023127108A (ja) 光電変換装置
JP2024000254A (ja) 固体撮像素子、撮像装置、およびａｄ変換器
JP2017050577A (ja) 固体撮像装置
JP2013150091A (ja) 固体撮像素子、電子機器、及び、固体撮像素子の駆動方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20200217

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20200520

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210129

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220405

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220408

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220809

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220928

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20221220

C60 Trial request (containing other claim documents, opposition documents)

Free format text: JAPANESE INTERMEDIATE CODE: C60

Effective date: 20230207

C22 Notice of designation (change) of administrative judge

Free format text: JAPANESE INTERMEDIATE CODE: C22

Effective date: 20230404

C22 Notice of designation (change) of administrative judge

Free format text: JAPANESE INTERMEDIATE CODE: C22

Effective date: 20230425

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230622

R150 Certificate of patent or registration of utility model

Ref document number: 7303103

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150