KR20100134518A - Ａ／ｄ 변환기, 고체 촬상 장치, 및 전자 정보 기기 - Google Patents

Ａ／ｄ 변환기, 고체 촬상 장치, 및 전자 정보 기기 Download PDF

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Abstract

[과제] 센서 칩에 대하여 면적을 대폭 증가시키지 않고, 그리고 화질을 저노이즈로 유지한 채, 리셋 레벨 및 시그널 레벨의 샘플링 기간이 각각 단축될 수 있고, 토털 화소의 판독 기간을 단축할 수 있고, 고속 프레임 레이트로 또한 광량을 정확하게 A/D 변환 가능한 CMOS 이미지 센서를 얻는다.
[해결 수단] 아날로그 입력 신호 전압과 램프파 신호 전압을 유지하는 샘플 홀드부(3A1)와, 이 샘플 홀드부(3A1)로부터의 출력을 입력으로 하고 자신의 반전 레벨을 비교하는 비교부(3A2)를 구비하고, 샘플 홀드부(3A)는 이 아날로그 입력 신호가 이 샘플링 용량 소자의 일단에 인가되었을 때 이 샘플링 용량 소자의 일단의 전위 레벨이 소정 전압으로 안정되어서 안정화가 촉진되도록 이 샘플링 용량 소자의 일단에 안정화 촉진 전압을 인가한다.

Description

Ａ／Ｄ 변환기, 고체 촬상 장치, 및 전자 정보 기기{A/D CONVERTER, SOLID-STATE IMAGE CAPTURING APPARATUS AND ELECTRONIC INFORMATION DEVICE}
본 발명은 A/D 변환기, 고체 촬상 장치, 및 전자 정보 기기에 관한 것이고, 특히 아날로그 신호를 디지털 데이터로 변환하는 A/D 변환기, 및 이것을 구비한 고체 촬상 장치, 그리고 이 고체 촬상 장치를 이용한 전자 정보 기기에 관한 것이다. 본 발명은 광전 변환 소자 등으로 대표되는 에너지를 전자로 변환하는 소자를 1단위 화소로 해서 그 화소를 행렬상으로 배열한 CCD, CMOS 이미지 센서, 근적외ㆍ원적외 이미지 센서 등에서 사용되는 샘플 홀드부나 비교부 등이 열마다 배치된 열병렬형 A/D 변환기를 전제 기술로 하는 것이다.
CMOS 이미지 센서로 대표되는 고체 촬상 장치에 있어서는 CMOS 로직 프로세스와 이미지 센서 프로세스의 융합에 의해 CMOS 이미지 센서 칩 상에 복잡한 아날로그 회로나 디지털 회로, 및 신호 처리부를 탑재하는 것이 가능하다. 또한, 고체 촬상 장치에는 센서 칩 상에 A/D 변환기를 탑재한 것이 있다.
특히, 고체 촬상 장치에 사용되는 A/D 변환기의 아키텍처로서는 열병렬형 A/D 변환기의 구성이 있다.
열병렬형 A/D 변환기는 행렬상으로 배열된 고체 촬상 소자(이하, 화소라 함)에 대하여 화소의 열마다 A/D 변환기의 주요부(샘플 홀드부 및 비교부 등)이 제공되어 있는 방식의 A/D 변환기이다. 이러한 A/D 변환기에서는 변환 레이트(conversion rate)를 1행의 판독 레이트까지 저감하여 종합적으로 소비 전력을 저감할 수 있는 점과 판독 레이트의 고속화가 용이한 점의 장점이 있다.
열병렬형 A/D 변환기 중에서도 램프파 신호(ramp wave signal)를 사용하는 방식이 일반적이다. 이 방식의 A/D 변환기는 10 비트 정밀도의 해상도인 경우, 1024 스텝으로 램프파 신호의 레벨을 단계적으로 상승(또는 하강)시킴과 동시에 카운터 회로가 카운트 업(또는 카운트 다운)을 행하고, 램프파 신호 레벨과 화소 신호 레벨을 비교하는 비교기의 출력이 반전되는 시점에서의 카운터 값을 아날로그 화소 신호의 디지털 화소 데이터로서 디지털 메모리에 기억하는 방식을 이용하고 있다.
도 11은 종래 기술로서 특허문헌 1로 대표되는 CMOS 이미지 센서 등의 고체 촬상 장치의 시스템 구성도를 나타낸다.
도 11에 도시된 고체 촬상 장치(200a)는 행렬상으로 배열된 복수의 화소(200)와, 각 화소행을 선택하는 수직 디코더 회로(201)와, 각 화소열로부터의 아날로그 화소 신호를 샘플 홀드해서 램프 파형과 비교하는 샘플 홀드 회로 및 비교 회로부(이하, SHC 회로부라고도 약기함)(4A)와, 이 램프 파형을 생성하는 램프파 생성 회로(202)를 구비하고 있다. 또한, 고체 촬상 장치(200a)는 N 비트의 카운트 값을 생성하는 카운터 회로(203)와, 이 N 비트의 카운트 값을 받고, 상기 SHC 회로부(4A)로부터의 비교 출력에 따라 N 비트 카운트 값을 상기 아날로그 화소 신호에 대응하는 디지털 화소 데이터로서 기억하는 디지털 메모리 회로(N-bit)(206)와, 각 디지털 메모리 회로(206)에 기억된 디지털 화소 데이터가 순차 출력되도록 디지털 메모리 회로(206)를 제어하는 수평 디코더 회로(206)를 구비하고 있다.
또한, 도 12는 상기 고체 촬상 장치에 구비된 종래 기술의 병렬형 A/D 변환기를 설명하는 도면이다. 도 12는 병렬형 A/D 변환기에 있어서의 용량과 스위치로 이루어진 샘플 홀드 회로 및 비교 회로부를, 화소를 구성하는 화소 회로와 함께 도시하고 있다.
이 SHC 회로부(4A)의 1개의 입력은 화소로부터의 입력 신호(Vpix)이며, 다른 1개의 입력은 램프파 생성 회로(202)로의 출력 신호(Vr)이다. 이 램프파 생성 회로(202)는 리셋 레벨(Vrst)과 광량에 따라서 변화되는 시그널 레벨(Vsig)의 차분 전압(ΔV)과 비교하기 위한 램프파를 생성하는 회로이다.
또한, 화소(200)는 화소 회로(4B)에 의해 구성되어 있다. 이 화소 회로(4B)는 입사광의 광전 변환을 행하는 포토다이오드(PD)와, 이 포토다이오드(PD)에서의 광전 변환에 의해 얻어진 신호 전하를 축적하는 전하 축적부[플로팅 디퓨전(floating diffusion)](FD)와, 이 포토다이오드(PD)로부터 신호 전하를 전하 축적부(FD)에 전송하는 전송 트랜지스터(Tt)와, 전원(VD)과 전하 축적부(FD) 사이에 접속되어 이 전하 축적부(FD)의 전위를 전원 전압으로 리셋하는 리셋 트랜지스터(Tr)와, 전하 축적부(FD)의 전위를 증폭하는 증폭 트랜지스터(Ta)와, 이 증폭 트랜지스터(Ta)와 판독 신호선(이하, 화소 신호선이라고도 함)(L) 사이에 접속되어 화소를 선택하는 선택 트랜지스터(Ts)를 구비하고 있다. 상기 리셋 트랜지스터(Tr)의 게이트에는 화소 리셋 신호(RST)가 입력되고, 전송 트랜지스터(Tt)의 게이트에는 전송 신호(TX)가 입력되고, 선택 트랜지스터(Ts)의 게이트에는 수평 라인 선택 신호(SEL)가 입력되게 되어 있다.
상기 판독 신호선(화소 신호선)(L)은 화소열마다 제공되어 있고, 정전류원(403)에 접속되어 있다. 또한, 이 화소 신호선(L)에 판독된 아날로그 화소 신호는 샘플 홀드 회로 및 비교 회로로서의 SHC 회로부(4A)에 공급되게 되어 있다.
이 SHC 회로부(4A)는, 도 12에 도시된 바와 같이, 그 내부의 제 1 노드(N41)와 상기 판독 신호선(L) 사이에 접속된 스위치(SW1)(401a)와, 이 제 1 노드(N41)와 회로부 내의 제 2 노드(N42) 사이에 접속된 제 1 용량 소자(C1)(402a)와, 이 제 1 노드(N41)와 램프 파형 입력 노드(Nr) 사이에 직렬로 접속된 제 2 스위치(SW2)(401b) 및 제 2 용량 소자(C2)(402b)와, 이 제 2 노드(N42)와 출력 노드(CPOUT)(Ncp) 사이에 접속된 비교 회로(400)와, 이 비교 회로(400)와 병렬로 접속된 제 3 스위치(SW3)(401c)를 구비하고 있다. 상기 제 1 ∼제 3 스위치(401a∼401c)는 제어 신호(SW1∼SW3)에 의해 온/오프 제어되는 것이다.
여기서, SHC 회로부(4A)는 샘플 홀드 회로(4A1) 및 비교 회로(4A2)를 포함하다. 샘플 홀드 회로(4A1)는 상기 2개의 스위치(401a 및 401b)와 2개의 용량 소자(402a 및 402b)로 구성되어 있다. 또한, 비교부(4A2)는 비교 회로(400)와 제 3 스위치(401c)로 구성되어 있다.
그리고, 이 고체 촬상 장치(200)에서는 상기 SHC 회로부(4A), 디지털 메모리 회로(206), 카운터 회로(203), 및 램프파 생성 회로(202)가 A/D 변환기(220a)를 구성하고 있다.
여기에서는 설명의 편의상 제 1 ∼제 3 스위치(SW1∼SW3)(401a∼401c)는 제어 신호(SW1∼SW3)에 의해 제어되는 것이며, 이들 제어 신호는 화소의 구동 신호와 함께 제어부(210)로부터 공급된다.
이어서, 동작에 대해서 설명한다.
도 13은 화소를 구동하는 각 구동 신호(SEL, RTS, TX)의 레벨 변화와, SHC 회로부(샘플 홀드 회로 및 비교 회로)(4A)를 제어하는 각 제어 신호(SW1∼SW3)의 레벨 변화와, 화소로부터의 입력 신호(Vpix)의 전압 변화를 나타내고 있다.
처음에, 시간(t1)에서 화소 구동 신호인 수평 라인 선택 신호(SEL)가 온으로 됨과 동시에 화소 리셋 신호(RST)가 온으로 된다. 따라서, 화소의 플로팅 디퓨전(FD)의 전위 레벨이 화소 전원(VD)으로 풀업(pull-up)됨과 동시에 화소 신호(Vpix)의 전압, 그리고 선택된 화소에 연결되는 화소 신호선(L)의 전압도 상승한다.
이어서, 시간(t2)에서 샘플 홀드 회로로의 화소 신호(Vpix)의 입력을 제어하는 스위치(401a)와, 비교 회로의 오토-제로 스위치(auto-zero switch)(401c)가 각각의 제어 신호(SW1 및 SW3)에 의해 온으로 된다. 또한, 화소 신호(Vpix)의 전압 레벨은 이들 스위치가 온으로 되었을 때의 피드스루(feedthrough)의 영향으로 조금 강하한다.
시간(t3)에서 화소의 리셋 신호(RST)가 오프로 되면 샘플 홀드 회로(4A1) 내의 제 1 샘플링 용량(402a)(용량값 C1)과, 화소 신호선(L)의 부가 용량과, 화소 내의 트랜지스터 및 정전류원으로 구성된 소스 폴로워 회로(source folLower circiut)의 앰플리피케이션 동작(amplification operation)에서 화소 신호(Vpix)의 전압이 화소의 리셋 레벨(Vrst)로 세틀링(settling)된다.
시간(t4)에서 상기 비교 회로의 오토-제로 스위치(401c)가 오프로 됨으로써 상기 제 1 샘플링 용량(402a)에 화소의 리셋 레벨(Vrst)과 상기 비교 회로의 반전 레벨(Vth)의 전압차가 유지된다. 여기서, 비교 회로의 반전 레벨(Vth)은 비교 회로의 역치 전압이다.
이어서, 시간(t5)에서 화소의 트랜스퍼 게이트(전송 트랜지스터)(TT)가 온으로 됨으로써 포토다이오드(PD)로부터 상기 플로팅 디퓨전(FD)에 전하가 전송되어 플로팅 디퓨전(FD)의 전압이 강하한다. 그러나, 도 13에 도시된 바와 같이, 암시(dark period)의 경우에는 상기 트랜스퍼 게이트(전송 트랜지스터의 게이트)와 플로팅 디퓨전(FD)의 용량 커플링에 의해 플로팅 디퓨전(FD)의 전압이 상승하고, 동시에 화소 신호(Vpix)의 전압도 상승한다.
시간(t6)에서 상기 트랜스퍼 게이트(전송 트랜지스터)(Tr)가 오프로 되면 화소 신호(Vpix)의 전압이 하강한다. 시간(t7)에서 샘플 홀드 회로(4A1)의 램프파 신호(Vr)의 입력을 제어하는 스위치(401b)가 온으로 되면 제 2 샘플링 용량(402b)의, 상기 스위치(401b)와 접속되는 일단의 단자(Nb')의 전압이 강하하고, 동시에 화소 신호(Vpix)의 전압도 강하한다.
그 후는, 상기 리셋 샘플링 기간(Trs)과 마찬가지로 제 2 샘플링 용량(402b)의 용량값(C2)과, 화소 신호선(L)의 부가 용량과, 화소 내의 트랜지스터 및 정전류원으로 구성된 소스 폴로워 회로의 앰플리피케이션 동작에 의해 화소 신호(Vpix)의 전압이 시그널 레벨(Vsig)로 세틀링된다.
시간(t8)에서 상기 샘플 홀드 회로의 화소 신호(Vpix)의 입력을 제어하는 스위치(401a)가 오프로 됨으로써 상기 제 2 샘플링 용량(402b)에, 화소의 시그널 레벨(Vsig)과 상기 램프파의 초기 레벨(Vr0)의 전압차가 유지된다.
최후에, 시간(t9)에서 화소 구동 신호의 수평 라인 선택 신호(SEL)가 오프로 됨으로써 화소 신호(Vpix)는 상승해서 초기의 전압 레벨로 리턴된다.
이 때, 비교 회로(예를 들면, 인버터)(400)의 입력 전압(Vin)을 보면 Vin=Vrmp+(Vsig-Vr0)-(Vrst-Vth)이 된다.
여기에서 Vrmp는 램프 파형의 전압 레벨, Vr0은 램프 파형의 초기 전압 레벨이다.
이 식을 변형하면 다음과 같이 된다.
Vin=Vth-(Vrst-Vsig)+(Vrmp-Vr0)
즉, 비교 회로(400)의 입력 전압(Vin)은 그 역치 전압(Vth)과, 입력 전압을 2시점에서 샘플링한 전압의 전위차-(Vrst-Vsig)와, 기준 전압의 변화폭(Vrmp-Vr0)의 합이 된다. 여기서, 기준 전압의 변화폭(Vrmp-Vr0)과, 전위차(Vrst-Vsig)의 차가 제로가 되었을 때 Vin=Vth(역치 전압)이 되고, 비교 회로의 출력은 반전될 수 있다.
램프 파형 전압의 변화폭(Vrmp-Vr0)과, 전위차(Vrst-Vsig)의 차가 제로가 되는 것은 (Vrmp-Vr0)-(Vrst-Vsig)=0이며, (Vrst-Vsig)=(Vrmp-Vr0)으로 나타낼 수 있다.
비교 회로의 출력이 반전됐을 때 디지털 메모리 회로(206)에서는 카운터 회로(203)의 카운트 값을 래칭(latching)한다. 이 디지털 메모리 회로(206)에 래칭 된 카운터 출력이 아날로그 화소 신호의 디지털 화소 데이터로서 고체 촬상 장치로부터 출력된다.
상기 스위치(401c)가 온으로 되고나서 오프로 될 때까지의 리셋 샘플링 기간(Trs)과, 상기 스위치(401b)가 온으로 되고나서 상기 스위치(401a)가 오프로 될 때까지의 시그널 샘플링 기간(Tss)이 충분히 긴 경우는 화소로부터의 입력 신호(화소 신호)(Vpix)가 안정된 후의 전압 레벨을 열형 A/D 변환기(column-parallel A/D converter) 내의 샘플 홀드 회로(4A1)가 샘플링한다. 따라서, 정확한 암시 및 명시(dark and bright period)의 리셋 전압과 시그널 전압의 차분 전압이 A/D 변환된다.
한편, 도 13의 타이밍 차트에 도시된 바와 같이, 종래 기술의 A/D 변환기에 있어서의 화소 신호(Vpix)에 대한 리셋 샘플링 기간(Trs) 및 시그널 샘플링 기간(Tss)이 모두 대단히 짧은 시간인 경우는 화소 신호(Vpix)가 충분히 세틀링되지 않고 있는 상태에서 샘플 홀드 회로(4A1)에서 화소 신호(Vpix)의 샘플링이 행해지게 된다.
일본 특허 공개 2000-286706호 공보
이상 설명한 바와 같이, 전술한 종래 기술의 경우 화소로부터의 입력 신호(Vpix)가 안정될 때까지의 시간은 화소 내의 트랜지스터와, 정전류원으로 구성된 소스 폴로워 회로의 앰플리피케이션 동작과, 비선택 화소로 대표되는 화소에 의한 입력 신호(Vpix)에 대한 기생 용량(부하 용량)과, 열형 A/D 변환기 내의 샘플 홀드 회로에 있어서의 각 샘플링 용량 등에 의해 결정된다.
따라서, 화소 신호(Vpix)를 단시간에 세틀링시키기 위해서는 정전류원의 전류를 증가할지, 화소측의 비선택 화소로 대표되는 부하 용량을 절감할지, 샘플 홀드 회로측의 샘플링 용량의 용량값을 절감하는 등의 선택지가 있다.
상기 정전류원의 전류를 증가시킬 경우, 도 15에 도시된 바와 같이, 전광량의 영역에서 화소 신호(Vpix)의 전압 레벨의 절대치가 내려가고, 또한 이 전압 레벨의 절대치는 정전류원이 필요로 하는 전압 범위 이하로는 떨어지지 않는다. 이것은 화소 신호(Vpix)의 샘플링 레벨의 선형성(linearity)을 확보할 수 있는 전압 범위가 좁아진다는 문제를 야기한다.
도 15의 그래프(a)는 정전류원의 전류가 작은 경우의 화소 신호 전압(Vpix)의 휘도에 대한 변화를 나타내고, 도 15의 그래프(b)는 정전류원의 전류가 큰 경우의 화소 신호 전압(Vpix)의 휘도에 대한 변화를 나타낸다. 도 15의 전위차(d)는 정전류원이 필요로 하는 화소 신호선의 전압 범위를 나타내고 있다. 정전류원의 전류가 큰 경우의 실제의 화소 신호 전압(Vpix)의 휘도에 대한 변화는 도 15의 점선 그래프(c)로 나타낸 바와 같은 특성을 갖는다. 조도가 일정값보다 큰 영역에서는 조도가 변화되어도 화소 신호 전압(Vpix)이 변화되지 않고, 선형성이 손상된다.
일본 특허 공개 2008-211540호 공보에는 각종 구동 모드에 따른 정전류원의 전류값을 스위칭하는 기술이 소개되어 있다.
이 기술은 고속 판독 모드시에는 정전류원이 대전류 설정이 되어 단시간에 화소 신호를 세틀링시키고, 저속 판독 모드시에는 정전류원이 소전류 설정이 되어 장시간으로 화소 신호를 세틀링시키는 기술이다. 그러나, 고속으로 화소 신호를 판독하고, 그리고 정전류원의 전류값을 작게 억제할 수는 없다.
또한, 그 밖에 소비 전류의 증가에 기인한 발열에 의한 열잡음(kT/C 노이즈)이 증가하는 문제가 발생한다. 상기 샘플 홀드 회로측의 샘플링 용량의 용량값을 절감할 경우에도 kT/C 노이즈가 커져서 화질에 영향이 있는 문제가 발생한다.
한편, 상기 화소측의 비선택 화소로 대표되는 부하 용량을 절감하는 방법의 일례로서 일본 특허 공개 2007-243265호 공보에서 1열의 화소의 부하를 2열로 분리하고, 2열 중 어느 하나를 선택하는 스위치를 구비한 구성으로 부하 용량을 반으로 절감하는 기술이 소개되어 있다. 그러나, 이 공보에 개시된 기술에서는 인접하는 화소를 행방향 또는 열방향으로 조금 옮겨서 배열할 필요가 있다. 따라서, 화소 신호의 판독의 고속화를 도모할 수 있고, 프레임 레이트가 향상되는 한편, 필요한 화소수를 실현하기 위한 레이아웃 면적이 커지는 단점이 새롭게 발생한다.
또한, 전술까지의 과제와는 달리 고속으로 화소 신호를 판독하는 경우에 다른 문제가 있다. 화소로부터의 입력 신호(Vpix)의 리셋 레벨(Vrst)과, 광량에 따라서 변화되는 그 시그널 레벨(Vsig)의 차분 전압(ΔV)이 정확하게 광량에 따른 값이 안되는 문제가 있다.
구체적으로는, 전회에 판독한 화소의 광량에 의존하고, 상기 도 12에 있어서의 제 1 커패시터(402a)의 한쪽의 단자(Na')[내부 노드(N41)]나 스위치(401b)의 제 2 커패시터(402b)의 접속 단자(Nb')의 전압이 전회의 판독시에 변화된 전압 상태로 유지되어 있다.
따라서, 금회 판독시에 커패시터에 있어서의 이전위(different electric potential)간의 차지 쉐어(charge share)에 의해 화소 신호의 초기 전압(커패시터에 있어서의 충전 개시시의 단자간 전압)이 변화되기 때문에 세틀링 시간이 변경된다. 따라서, 단시간에 샘플링했을 경우에 정확한 전압 레벨을 유지할 수 없는 문제가 발생한다.
이하, 이 문제에 대해서 구체적으로 설명한다.
도 14에 종래 기술에 있어서의 화소 신호(Vpix)의 상세한 파형을 나타낸다.
상기 도 14의 파형(A')은 전회의 판독 화소가 암시이고, 금회의 판독 화소도 암시인 경우의 파형이다. 상기 도 14의 파형(B')은 전회의 판독 화소가 명시이고, 금회의 판독 화소는 암시인 경우의 파형이다. 화소 신호(Vpix)의 파형(A')와 (B')를 비교했을 때 리셋 레벨(Vrst)의 샘플링에 있어서도, 시그널 레벨(Vsig)의 샘플링에 있어서도, 파형(B')의 전압쪽이 낮고, 전회의 판독 화소가 명시인 경우쪽이 다소는 세틀링이 좋은 것으로 판정된다. 또한, 리셋 샘플링 기간의 세틀링과 시그널 샘플링 기간의 세틀링에 차이가 있는 경우에는 파형(A')와 (B') 각각의 경우에서 차분 전압(ΔV)이 다르고, 금회의 판독 화소가 같은 광량의 암시로 있는데에도 관계되지 않고, A/D 변환 결과의 디지털 값이 다른 것으로 된다.
마찬가지로 하여 상기 도 14의 파형(C')는 전회의 판독 화소가 암시이고, 금회의 판독 화소는 명시인 경우의 파형이다. 상기 도 14의 파형(D')는 전회의 판독 화소가 명시이고, 금회의 판독 화소도 명시인 경우의 파형이다. 화소 신호(Vpix)의 파형(C')와 (D')를 비교했을 때, 리셋 레벨(Vrst)의 샘플링에 있어서도, 시그널 레벨(Vsig)의 샘플링에 있어서도, 파형(D')의 전압쪽이 낮고, 전회의 판독 화소가 명시인 경우쪽이 다소는 세틀링이 좋은 것으로 판정된다. 또한, 리셋 샘플링 기간의 세틀링과 시그널 샘플링 기간의 세틀링에 차이가 있는 경우에는 파형(C')와 (D')의 각각의 경우의 차분 전압(ΔV)이 다르고, 금회의 판독 화소가 전회의 판독 화소와 같은 광량의 명시로 있는데에도 관계되지 않고, A/D 변환 결과의 디지털 값이 다른 것으로 된다.
이상의 문제는 화소 신호(Vpix)의 전압값을 통해 광량을 정확하게 디지털 값으로 변환하는 이미지 센서의 본래의 목적으로부터 해결되어야 할 본질적인 과제가 된다.
본 발명은 상기와 같은 문제점을 해결하기 위해서 이루어진 것이다. 센서 칩에 대하여 면적을 대폭 증가시키지 않고, 그리고 화질을 저노이즈로 유지한 채 리셋 레벨의 샘플링 기간 및 시그널 레벨의 샘플링 기간을 각각 단축해서 토털 화소의 판독 기간을 단축할 수 있고, 이에 따라 고속 프레임 레이트로 광량을 정확하게 A/D 변환할 수 있는 고체 촬상 장치, 및 이러한 고체 촬상 장치를 이용한 전자 정보 기기를 제공하는 것을 목적으로 한다.
본 발명에 의한 A/D 변환기는 아날로그 입력 신호의 전압 레벨을 일정한 전압폭으로 단계적으로 변화되는 램프파 신호의 전압 레벨과 비교하는 비교부를 구비하고, 상기 비교부에서의 비교 결과에 의거해서 아날로그 입력 신호의 전압 레벨을 디지털 데이터로 변환하는 A/D 변환기로서, 1개 이상의 용량 소자를 샘플링 용량 소자로서 포함하고, 아날로그 입력 신호가 상기 샘플링 용량 소자의 일단에 인가되었을 때 아날로그 입력 신호의 전압 레벨이 상기 샘플링 용량 소자에 의해 샘플 홀드되도록 구성한 샘플 홀드부를 더 구비하고, 상기 샘플 홀드부는 아날로그 입력 신호가 상기 샘플링 용량 소자의 일단에 인가되었을 때 상기 샘플링 용량 소자의 일단의 전위 레벨이 소정 전압으로 안정되어서 안정화가 촉진되도록 상기 샘플링 용량 소자의 일단에 안정화 촉진 전압을 인가하는 것이며, 그것에 의해 상기 목적이 달성된다.
본 발명은 상기 A/D 변환기에 있어서 상기 샘플 홀드부는 2개 이상의 용량 소자를 제 1 샘플링 용량 소자 및 제 2 샘플링 용량 소자로서 포함하고, 아날로그 입력 신호가 상기 제 1 샘플링 용량 소자의 일단에 인가되었을 때 아날로그 입력 신호의 제 1 전압 레벨이 상기 제 1 샘플링 용량 소자에 의해 샘플 홀드되고, 아날로그 입력 신호가 이 제 2 샘플링 용량 소자의 일단에 인가되었을 때 아날로그 입력 신호의 제 2 전압 레벨이 상기 제 2 샘플링 용량 소자에 의해 샘플 홀드되도록 구성되어 있고, 상기 비교부는 아날로그 입력 신호의 제 1 전압 레벨과 제 2 전압 레벨의 차전압 레벨을 램프파 신호의 전압 레벨과 비교하도록 구성되어 있고, 상기 디지털 데이터는 차전압 레벨을 A/D 변환함으로써 얻어지며, 상기 샘플 홀드부의 제 1 샘플링 용량 소자 및 제 2 샘플링 용량 소자의 적어도 한쪽의 샘플링 용량 소자의 일단에 아날로그 입력 신호가 인가되었을 때 상기 샘플링 용량 소자의 적어도 일단의 전위 레벨이 안정되어서 안정화가 촉진되도록 1개 이상의 샘플링 용량 소자의 일단에 안정화 촉진 전압이 인가되는 것이 바람직하다.
본 발명은 상기 A/D 변환기에 있어서, 아날로그 입력 신호는 고체 촬상 소자를 구성하고 피사체로부터의 광을 광전 변환해서 출력하는 화소로부터의 아날로그 화소 신호이며, 아날로그 입력 신호의 제 1 전압 레벨은 화소의 기준 전위인 리셋 전압 레벨이며, 아날로그 입력 신호의 제 2 전압 레벨은 화소에서의 광전 변환에 의해 얻어진 신호 전압 레벨인 것이 바람직하다.
본 발명은 상기 A/D 변환기에 있어서, 상기 샘플 홀드부의 제 1 샘플링 용량 소자의 일단에 아날로그 입력 신호가 인가되었을 때 상기 제 1 샘플링 용량 소자의 일단의 전위 레벨이 상기 리셋 전압 레벨로 안정되어서 안정화가 촉진되도록 상기 제 1 샘플링 용량 소자의 일단에 상기 안정화 촉진 전압으로서 제 1 초기 전압이 인가되는 것이 바람직하다.
본 발명은 상기 A/D 변환기에 있어서, 상기 샘플 홀드부의 제 2 샘플링 용량 소자의 일단에 아날로그 입력 신호가 인가되었을 때 상기 제 2 샘플링 용량 소자의 일단의 전위 레벨이 상기 신호 전압 레벨로 안정되어서 안정화가 촉진되도록 상기 제 2 샘플링 용량 소자의 일단에 상기 안정화 촉진 전압으로서 제 2 초기 전압이 인가되는 것이 바람직하다.
본 발명은 상기 A/D 변환기에 있어서, 상기 샘플 홀드부의 제 1 샘플링 용량 소자의 일단에 아날로그 입력 신호가 인가되었을 때 상기 제 1 샘플링 용량 소자의 일단의 전위 레벨이 상기 리셋 전압 레벨로 안정되어서 안정화가 촉진되도록 상기 제 1 샘플링 용량 소자의 일단에 상기 안정화 촉진 전압으로서 제 1 초기 전압이 인가되고, 상기 샘플 홀드부의 제 2 샘플링 용량 소자의 일단에 상기 아날로그 입력 신호가 인가되었을 때 상기 제 2 샘플링 용량 소자의 일단의 전위 레벨이 상기 신호 전압 레벨로 안정되어서 안정화가 촉진되도록 상기 제 2 샘플링 용량 소자의 일단에 상기 안정화 촉진 전압으로서 제 2 초기 전압이 인가되는 것이 바람직하다.
본 발명은 상기 A/D 변환기에 있어서, 상기 샘플 홀드부는 상기 디지털 데이터로 변환해야 할 아날로그 입력 신호의 전압 레벨과 상기 디지털 데이터에 있어서의 비트수에 대응한 스텝으로 단계적으로 레벨 변화하는 램프파 신호 전압을 유지하는 샘플 홀드 회로인 것이 바람직하다.
본 발명은 상기 A/D 변환기에 있어서, 상기 비교부는 상기 샘플 홀드 회로로부터의 출력만을 입력으로 해서 상기 입력과 자신의 역치를 비교하는 단일 입력 비교 회로인 것이 바람직하다.
본 발명은 상기 A/D 변환기에 있어서, 상기 비교부는 상기 샘플 홀드 회로로부터의 출력과 상기 램프 파형 신호 전압을 입력으로 하는 2입력 비교 회로인 것이 바람직하다.
본 발명은 상기 A/D 변환기에 있어서, 상기 제 1 샘플링 용량 소자의 제 1 단자는 상기 비교부의 입력 노드이며, 상기 샘플 홀드부는 상기 안정화 촉진 전압으로서 제 1 초기 전압이 인가되는 제 1 초기 전압 단자와, 상기 제 1 샘플링 용량 소자의 제 2 단자 사이에 접속된 제 1 스위치를 구비하고 있는 것이 바람직하다.
본 발명은 상기 A/D 변환기에 있어서, 상기 제 1 샘플링 용량 소자의 제 2 단자에 인가하는 안정화 촉진 전압은 아날로그 입력 신호의 전압 레벨이 과도적으로 안정되는 제 1 전압 레벨에 대단히 가까운 전압값인 것이 바람직하다.
본 발명은 상기 A/D 변환기에 있어서, 상기 제 1 스위치는 제 1 샘플링 용량 소자의 제 2 단자의 전압 레벨이 아날로그 입력 신호의 전압 레벨이 과도적으로 안정되는 제 1 전압 레벨에 대단히 가까운 전압값이 되었을 때 오프로 되도록 상기 제 1 스위치의 온 기간이 제어되는 것이 바람직하다.
본 발명은 상기 A/D 변환기에 있어서, 상기 제 2 샘플링 용량 소자의 제 1 단자는 상기 램프파 신호의 입력 단자이며, 상기 샘플 홀드부는 아날로그 입력 신호가 인가되는 입력 단자와, 상기 제 2 샘플링 용량 소자의 제 2 단자 사이에 접속된 제 2 스위치를 구비하고 있는 것이 바람직하다.
본 발명은 상기 A/D 변환기에 있어서, 상기 안정화 촉진 전압으로서 제 2 초기 전압이 인가되는 제 2 초기 전압 단자와, 상기 제 2 샘플링 용량 소자의 제 2 단자 사이에 접속된 제 3 스위치를 더 구비하고 있는 것이 바람직하다.
본 발명은 상기 A/D 변환기에 있어서, 상기 제 2 초기 전압은 상기 제 2 스위치가 온으로 되었을 때 전하 분배 후에 안정되는 상기 제 2 샘플링 용량 소자의 제 2 단자의 전압 레벨이 아날로그 입력 신호의 과도적으로 안정되는 제 1 전압 레벨에 대단히 가까운 전압 레벨이 되도록 설정되어 있는 것이 바람직하다.
본 발명은 상기 A/D 변환기에 있어서, 상기 제 2 스위치가 온으로 되었을 때 전하 분배 후에 안정되는 상기 제 2 샘플링 용량 소자의 제 2 단자의 전압 레벨이 아날로그 입력 신호의 과도적으로 안정되는 제 1 전압 레벨에 대단히 가까운 전압값이 되도록 상기 제 3 스위치를 오프함으로써 상기 제 3 스위치의 온 기간이 제어되는 것이 바람직하다.
본 발명은 상기 A/D 변환기에 있어서, 상기 제 1 샘플링 용량 소자의 제 2 단자에 대하여 제 1 초기 전압을 인가하기 위한 제 1 초기 전압 단자를 그라운드 레벨로 고정하는 것이 바람직하다.
본 발명에 있어서는 상기 A/D 변환기에 있어서, 상기 제 2 샘플링 용량 소자의 제 2 단자에 대하여 제 2 초기 전압을 인가하기 위한 제 2 초기 전압 단자를 그라운드 레벨로 고정하는 것이 바람직하다.
본 발명에 의한 고체 촬상 장치는 상술한 A/D 변환기를 구비하는 것이며, 그것에 의해 상기 목적이 달성된다.
본 발명에 의한 전자 정보 기기는 피사체의 촬상을 행하는 촬상부를 구비한 전자 정보 기기이며, 상기 촬상부는 상술한 고체 촬상 장치를 구비한 것이며, 그것에 의해 상기 목적이 달성된다.
이하, 본 발명의 작용에 대해서 설명한다.
본 발명에 있어서는 종래 기술에 있어서의 열형 A/D 변환기에 대하여 2개의 신호선과 3개의 스위치를 구성 요소로서 새롭게 추가하는 것만으로 부가 용량과 소스 폴로워 앰플리피케이션 동작에 의해 안정되어 가는 세틀링 시간에 비하여 극적으로 단시간에 세틀링하는 것을 가능하게 한다. 그 결과, 화소 신호의 판독 기간의 단축이 가능하게 되고, 열 노이즈에 의한 화질의 저하를 방지하면서 프레임 레이트의 향상이 실현된다.
즉, 본 발명에 있어서 A/D 변환기는 디지털 데이터로 변환해야 할 아날로그 입력 신호 전압과, 이 디지털 데이터에 있어서의 비트수에 대응한 스텝에서 변화되는 램프파 신호 전압을 유지하고, 유지한 2개의 전압의 비교 결과에 의거하여 아날로그 입력 신호 전압을 디지털 데이터로 변환한다. A/D 변환기는 상기 아날로그 입력 신호의 전압 레벨을 샘플 홀드하는 샘플링 용량 소자를 구비하고, 이 샘플링 용량 소자로 아날로그 입력 신호의 전압 레벨이 안정되는 것이 촉진되도록 이 샘플링 용량 소자에 소정의 초기 전압을 인가함으로써 샘플링 용량 소자로 전압 레벨의 세틀링을 단시간에 행하는 것이 가능하게 된다.
본 발명에 있어서는 A/D 변환기를 구성하는 샘플 홀드 회로에 있어서, 샘플링 용량 소자에 인가하는 초기 전압을 샘플링 용량 소자에 의해 홀드되는 제 1 전압 레벨에 대단히 가까운 전압값으로 함으로써 이 초기 전압의 인가에 의해 샘플링 용량 소자에서는 아날로그 입력 신호의 전압 레벨이 강제적으로 홀드해야 할 제 1 전압 레벨 부근으로 설정된 후에 세틀링하는 것이 된다. 즉, 고속으로 홀드해야 할 제 1 전압 레벨로의 안정화가 이루어진다. 이에 따라, 상기 샘플 홀드 회로가 아날로그 입력 신호의 전압 레벨을 샘플링하는 기간이 단시간이어도 제 1 전압 레벨을 정확하게 샘플링할 수 있다.
본 발명에 있어서는 제 1 샘플링 용량 소자에 제 1 초기 전압을 인가하기 위한 제 1 스위치의 온 기간을 가변으로 하고, 이 제 1 샘플링 용량 소자의 초기 전압이 인가되는 단자의 전압 레벨이 아날로그 입력 신호의 과도적으로 안정되는 제 1 전압 레벨에 대단히 가까운 전압값이 되었을 때 이 제 1 스위치를 오프로 되도록 제어한다. 따라서, 보다 단시간에 아날로그 입력 신호의 제 1 전압 레벨을 샘플 홀드하도록 최적화가 가능하게 된다.
본 발명에 있어서는 상기 아날로그 입력 신호의 제 2 전압 레벨을 샘플 홀드하는 제 2 샘플링 용량 소자를 포함하고, 그 용량 소자에 아날로그 입력 신호를 인가하기 위한 제 2 스위치를 포함한다. 따라서, 제 1 샘플링 용량 소자와 제 2 샘플링 용량 소자에 각각 독립적으로 아날로그 입력 신호를 인가할 수 있다.
본 발명에 있어서는 제 2 샘플링 용량 소자에 제 2 초기 전압을 인가하기 위한 제 3 스위치를 포함한다. 따라서, 제 2 샘플링 용량 소자에서의 제 2 전압 레벨의 세틀링을 제 2 초기 전압에 의해 촉진할 수 있다.
본 발명에 있어서는 상기의 제 2 스위치가 온으로 되었을 때 전하 분배 후에 안정되는 제 2 샘플링 용량 소자의 아날로그 입력 신호가 인가되는 단자의 전압 레벨이 상기 아날로그 입력 신호의 과도적으로 안정되는 제 1 전압 레벨에 대단히 가까운 전압값이다. 따라서, 상기의 제 2 스위치가 온으로 되었을 때 제 2 샘플링 용량 소자의 아날로그 입력 신호가 인가되는 단자의 전압 레벨이 제 1 전압 레벨 부근으로 설정된 후에 세틀링한다. 즉, 고속으로 제 1 전압 레벨로 안정된다. 이에 따라, 아날로그 입력 신호의 제 2 전압 레벨을 샘플링하는 기간이 단시간이어도 제 2 전압 레벨을 정확하게 샘플링할 수 있다. 여기에서 말하는 제 2 전압 레벨은 제 1 전압 레벨과 같거나 그보다 낮은 전압 레벨인 것으로 한다.
본 발명에 있어서는 상기 제 3 스위치가 온으로 되는 기간을 가변으로 하고, 또한 상기 제 2 스위치가 온으로 되었을 때 제 2 샘플링 용량 소자의 아날로그 입력 신호가 인가되는 전하 분배 후에 안정되는 단자의 전압이 과도적으로 안정되는 제 1 전압 레벨에 대단히 가까운 전압값이 되도록 이 제 3 스위치의 온 기간을 제어한다. 따라서, 보다 단시간에 아날로그 입력 신호의 제 2 전압 레벨을 샘플 홀드하도록 최적화가 가능하게 된다.
본 발명에 있어서는 상기 제 1 샘플링 용량 소자의 아날로그 입력 신호가 인가되는 단자에 대하여 제 1 초기 전압을 인가하기 위한 단자를 그라운드에 고정함으로써 외부에서 제 1 초기 전압을 인가할 필요가 없다. 따라서, 제 1 초기 전압의 참조 전압 생성 회로가 불필요하게 되어 소비 전력 삭감과, A/D 변환기의 레이아웃 면적 저감 효과가 도모된다.
본 발명에 있어서는 샘플링 용량 소자의 아날로그 입력 신호가 인가되는 단자에 대하여 제 2 초기 전압을 인가하기 위한 단자를 그라운드에 고정함으로써, 상기한 바와 같이, 외부에서 제 2 초기 전압을 인가할 필요가 없다. 따라서, 제 2 초기 전압의 참조 전압 생성 회로가 불필요하게 되어 소비 전력 삭감과, A/D 변환기의 레이아웃 면적 저감 효과가 도모된다.
본 발명에 의하면, 종래 기술을 사용한 센서 칩에 대하여 면적을 대폭 증가시키지 않고, 그리고 화질을 저노이즈로 유지한 채 리셋 레벨 및 시그널 레벨의 샘플링 기간을 각각 단축할 수 있고, 토털 화소의 판독 기간을 단축할 수 있고, 고속 프레임 레이트에서, 그리고 광량을 정확하게 A/D 변환 가능한 A/D 변환기, 및 이러한 A/D 변환기를 사용한 CMOS 이미지 센서로 대표되는 고체 촬상 장치, 및 이러한 고체 촬상 장치를 사용한 전자 정보 기기를 얻을 수 있다.
본 발명의 이러한 장점 및 다른 장점은 첨부 도면을 참조한 후술하는 상세한 설명을 읽고 이해하는 당업자에게 자명하게 될 것이다.
도 1은 본 발명의 제 1 실시형태에 의한 A/D 변환기를 구비한 CMOS 이미지 센서의 시스템 구성을 나타낸 도면이다.
도 2는 본 발명의 제 1 실시형태의 A/D 변환기에 있어서의 샘플 홀드 회로 및 비교 회로부를 화소의 구성과 함께 나타낸 도면이다.
도 3은 본 발명의 제 1 실시형태의 화소 및 A/D 변환기의 동작을 타이밍 차트를 이용해서 설명한 도면이다.
도 4는 본 발명의 제 1 실시형태의 A/D 변환기를 설명하는 도면이며, 이 A/D 변환기에 있어서의 화소로부터 샘플 홀드 회로 및 비교 회로부에 입력되는 입력 신호의 상세한 파형을 나타낸 도면이다.
도 5는 본 발명의 제 1 실시형태의 A/D 변환기를 설명하는 도면이며, 화소 리셋 레벨용 초기 전압을 인가하기 위한 제어 신호의 타이밍과, 화소 신호의 파형의 관계를 나타낸 도면이다.
도 6은 본 발명의 제 1 실시형태의 A/D 변환기를 설명하는 도면이며, 화소 시그널 레벨용 초기 전압을 인가하기 위한 제어 신호의 타이밍과, 화소 신호의 파형의 관계를 나타낸 도면이다.
도 7은 본 발명의 제 2 실시형태에 의한 A/D 변환기를 구비한 CMOS 이미지 센서의 시스템 구성을 나타낸 도면이다.
도 8은 본 발명의 제 2 실시형태에 의한 고체 촬상 장치에 있어서의 A/D 변환기를 설명하는 도면이며, 이 A/D 변환기에 있어서의 샘플 홀드 회로 및 비교 회로부를 화소의 구성과 함께 나타낸 도면이다.
도 9는 본 발명의 제 2 실시형태의 A/D 변환기의 동작을 타이밍 차트를 이용해서 설명한 도면이다.
도 10은 본 발명의 제 3 실시형태로서 상기 제 1 실시형태 및 제 2 실시형태 중 어느 하나의 고체 촬상 장치를 촬상부에 사용한 전자 정보 기기의 개략 구성예를 나타낸 블록도이다.
도 11은 종래의 A/D 변환기를 구비한 CMOS 이미지 센서의 시스템 구성을 나타낸 도면이다.
도 12는 종래의 A/D 변환기에 있어서의 샘플 홀드 회로 및 비교 회로부의 구성을 나타낸 도면이다.
도 13은 종래의 A/D 변환기의 동작을 타이밍 차트를 이용해서 설명한 도면이다.
도 14는 종래의 A/D 변환기에 있어서의 화소로부터 샘플 홀드 회로 및 비교 회로부에 입력되는 입력 신호의 상세한 파형을 나타낸 도면이다.
도 15는 일반적인 광량과 시그널 샘플 레벨의 관계의 선형성을 나타낸 도면이다.
이하, 본 발명의 실시형태에 대해서 도면을 참조하면서 설명한다.
즉, 본 발명의 실시형태에 의한 A/D 변환기, 및 그것을 구비한 고체 촬상 장치에 대해서 설명한다.
(제 1 실시형태)
도 1은 본 발명의 제 1 실시형태에 의한 A/D 변환기를 구비한 CMOS 이미지 센서의 시스템 구성을 설명하는 도면이다. 도 2는 본 발명의 제 1 실시형태의 A/D 변환기에 있어서의 샘플 홀드 회로 및 비교 회로부를 화소의 구성과 함께 나타낸 도면이다.
또한, 본 제 1 실시형태 및 이후로 설명하는 그 밖의 실시형태에 있어서, 특히 설명의 필요가 없는 한에 있어서, 스위치나, 비교 회로나, 디지털 메모리 회로는 모델화해서 도시하는 것으로 한다. 또한, 이후에 도시된 CMOS 이미지 센서의 구성예는 본 발명의 실시형태를 그것에 한정하는 것이 아닌 것은 말할 필요도 없다.
이 제 1 실시형태의 CMOS 이미지 센서(100a)는 행렬상으로 배치된 복수의 화소(100)와, 행렬상으로 배치된 복수의 화소(100)의 화소행을 선택하는 수직 디코더 회로(101)와, A/D 변환에 사용하는 램프파 신호(Vr)를 생성하는 램프파 생성 회로(102)를 구비하고 있다. 여기서 복수의 화소의 배열로서, 3행×4열의 배열을 나타내고 있지만 이것은 설명의 편의상, 도시의 간략화를 위해 화소의 수를 한정한 것이다. 실제의 디바이스에서는 그 용도에 따라 수평 방향 및 수직 방향의 화소수가 설정된다.
한편, 본 제 1 실시형태의 CMOS 이미지 센서(100a)에 있어서도, 화소(100)는 화소 회로(3B)에 의해 구성되어 있다. 이 화소 회로(3B)는 종래의 CMOS 이미지 센서(200a)와 마찬가지로 입사광의 광전 변환을 행하는 포토다이오드(PD)와, 이 포토다이오드(PD)에서의 광전 변환에 의해 얻어진 신호 전하를 축적하는 전하 축적부(플로팅 디퓨전)(FD)와, 이 포토다이오드(PD)로부터 신호 전하를 전하 축적부(FD)에 전송하는 전송 트랜지스터(Tt)와, 전원(VD)과 전하 축적부(FD) 사이에 접속되어 이 전하 축적부(FD)의 전위를 전원 전압으로 리셋하는 리셋 트랜지스터(Tr)와, 전하 축적부(FD)의 전위를 증폭하는 증폭 트랜지스터(Ta)와, 증폭 트랜지스터(Ta)와 판독 신호선(화소 신호선)(L) 사이에 접속되어 화소를 선택하는 선택 트랜지스터(Ts)를 구비하고 있다. 상기 리셋 트랜지스터(Tr)의 게이트에는 리셋 신호(RST)가 입력되고, 전송 트랜지스터(Tt)의 게이트에는 전송 신호(TX)가 입력되고, 선택 트랜지스터(Ts)의 게이트에는 선택 신호(SEL)가 입력되게 되어 있다.
또한, 이 CMOS 이미지 센서(100a)는 스위치와 용량 소자로 구성되는 샘플 홀드 회로(3A1)와, 이 샘플 홀드 회로(3A1)가 이 화소로부터의 신호를 고속으로 판독하기 위해 사용하는 2개의 참조 전압(Vir, Vis)을 생성하는 참조 전압 생성 회로(107)와, 이 샘플 홀드 회로로의 출력만을 입력으로 하는 비교 회로(300)와, 이 비교 회로(300)로 출력되는 신호가 변화된 시점에서 N 비트의 카운터 회로(103)로 출력되는 각 비트 신호의 "High" 또는 "Low"의 상태를 기억하는 N 비트에 대응한 디지털 메모리 회로(106)와, 이 디지털 메모리 회로(106)를 열방향으로 선택하는 수평 디코더 회로(104)와, A/D 변환기(120a) 및 화소 회로(3B)를 제어하는 제어부(110)를 구비하고 있다.
도 2는 본 발명의 제 1 실시형태에 의한 A/D 변환기에 있어서의 샘플 홀드 회로 및 비교 회로부의 구성을 상세히 나타낸 도면이다.
도 2에 도시된 본 발명의 제 1 실시형태의 A/D 변환기에 있어서의 샘플 홀드 회로 및 비교 회로부(3A)는 리셋 레벨과 시그널 레벨의 차분 전압을 샘플 홀드하는 샘플 홀드 회로(3A1)와, 이 차분 전압과 램프파 신호 레벨을 비교하는 비교부(3A2)를 구비하고 있다.
여기에서 샘플 홀드 회로(3A1)는 2개의 용량 소자(302a, 302b)(이하, 각각의 용량을 C1, C2로 기재함)와, 5개의 스위치[(SW1)301a, (SW2)301b, (SW4)301d, (SW5)301e, (SW6)301f](이하, 각각의 스위치의 제어 신호를 SW1, SW2, SW4, SW5, SW6으로 기재함)로 구성되어 있다. 또한, 비교부(3A2)는 초퍼형(chopper type)의 단일 입력 비교 회로(300)와, 그 입출력을 단락시키는 스위치(SW3)(301c)(이하, 스위치의 제어 신호를 SW3으로 기재함)로 구성된다.
즉, 샘플 홀드 회로(3A1)는 제 1 내부 노드(Na 단자)(N31)와 상기 판독 신호선(L) 사이에 접속된 스위치(제 1 스위치)(301a)와, 이 제 1 내부 노드(N31)와 제 2 내부 노드(N32) 사이에 접속된 커패시터[제 1 샘플링 용량 소자(C1)](302a)와, 제 1 내부 노드(N31)와 제 3 내부 노드(Nb 단자)(N33) 사이에 접속된 스위치(제 2 스위치)(301b)와, 이 제 3 내부 노드(N33)와 램프 신호 입력단(Nr0) 사이에 접속된 커패시터[제 2 샘플링 용량 소자(C2)](302b)와, 이 제 3 내부 노드(N33)와 참조 신호(제 2 참조 신호)(Vis)의 입력단(Nr2) 사이에 접속된 스위치(제 6 스위치)(301f)와, 상기 제 1 내부 노드(N31)와 참조 신호(제 1 참조 신호)(Vir)의 입력단(Nr1) 사이에 접속된 스위치(제 5 스위치)(301e)와, 이 제 3 내부 노드(N33)와 판독 신호선(L) 사이에 접속된 스위치(제 4 스위치)(301d)를 구비하고 있다.
또한, 상기 비교부(3A2)는 제 2 내부 노드(N32)와 비교 출력 노드(Ncp) 사이에 접속된 단일 입력 비교 회로(300)와, 이 비교 회로(300)에 병렬로 접속된 스위치(제 3 스위치)(301c)를 구비하고 있다.
또한, 상기 스위치((301a∼301f))는 제어 신호(SW1∼SW6)에 의해 온/오프 제어되는 것이다.
여기서 이 고체 촬상 장치(100a)에서는 상기 SHC 회로부(3A), 디지털 메모리 회로(106), 카운터 회로(103), 램프파 생성 회로(102), 참조 전압 생성 회로(107)이 A/D 변환기(120a)를 구성하고 있다.
여기에서는 설명의 편의상 제 1 ∼제 6 스위치(SW1∼SW6)(301a∼301f)는 제어 신호(SW1∼SW6)에 의해 제어되는 것이며, 이들 제어 신호는 화소의 구동 신호와 함께 제어부(110)로부터 공급된다.
이어서 동작에 대해서 설명한다.
도 2에 도시된 샘플 홀드 회로 및 비교 회로부(SHC 회로부)(3A)의 상세한 동작을 도 3의 타이밍 차트를 이용해서 설명한다.
처음에, 시간(t1)에서 화소 구동 신호의 수평 라인 선택 신호(SEL)가 온으로 됨과 동시에 화소 리셋 신호(RST)가 온으로 된다. 따라서, 화소의 플로팅 디퓨전(FD)이 화소 전원(VD)으로 풀업됨과 동시에 화소 신호(Vpix)의 전압도 상승한다. 여기까지의 동작은 종래 기술과 마찬가지이다.
이어서, 시간(t2)에서 샘플 홀드 회로(3A1)의 화소 신호(Vpix)의 입력을 제어하는 스위치(SW1)(301a)와 비교부(3A2)의 오토-제로 스위치(SW3)(301c)가 온으로 된다. 또한, 화소의 리셋 레벨용의 초기 전압(Vir)을 인가하기 위한 스위치(SW5)(301e)와, 화소의 시그널 레벨용의 초기 전압(Vis)을 인가하기 위한 스위치(SW6)(301f)도 동시에 온으로 된다. 그 때의 피드스루(feedthrough)의 영향으로 화소 신호(Vpix)의 전압이 조금 강하한다. 이 때의 전압 저하량은 기존 회로에 비해 커진다. 화소 회로측의 화소 리셋 신호(RST)가 온 상태인 것과, 상기 스위치(SW1)(301a)와 스위치(SW5)(301e)가 함께 온 상태인 것보다 화소 신호(Vpix)를 화소의 리셋 레벨용의 초기 전압(Vir)으로 강하하는 작용과, 화소 신호(Vpix)를 소스 폴로워 회로에서 안정시키는 작용이 동시에 일어나서 안정되는 전압으로 결정된다.
이어서, 시간(t3)에서 화소의 리셋 신호(RST)가 오프로 되면 화소의 소스 폴로워 회로의 입력인 플로팅 디퓨전(FD)이 플로팅 상태가 된다. 따라서, 화소 신호(Vpix)는 상기 스위치(SW1)와 스위치(SW5)를 통해 급준하게 화소의 리셋 레벨용의 초기 전압(Vir)으로 풀링 다운(pulling down)된다. 이 때에 동시에 화소 신호(Vpix)의 전위 레벨과, 화소 신호(Vpix)와 플로팅 디퓨전(FD) 사이의 기생 용량에 의해 상기 플로팅 디퓨전(FD)이 급속히 안정되는 작용이 일어난다. 여기서 설명하는 상기 리셋 레벨용 초기 전압(Vir)은 리셋 레벨 판독 기간내에서 화소 신호(Vpix)가 최종적으로 안정되는 리셋 레벨(Vrst)보다 약간 낮은 전압인 것으로 한다.
또한, 시간(t4)에서 상기 스위치(SW5)(301e)가 오프로 된다. 여기서 상기 화소의 리셋 레벨용 초기 전압(Vir)을 인가하기 위한 스위치(SW5)(301e)의 제어를 도 5에 도시된 스위치 제어 신호[SW5(A), SW5(B), SW5(C)]에 의해 변화시키고, 각각의 오프로 되는 타이밍을 ta, tb, tc로 한다. 따라서, 화소 신호(Vpix)는 각각 신호 파형[(A1), (B1), (C1)]과 같이 화소 신호(Vpix)의 레벨이 일정 레벨로 안정되기 직전에 과도 변화한다.
그러나, 신호 파형(B1)에 도시된 오프 타이밍에서 스위치(SW5)를 오프로 했을 때의 화소 신호 전압(Vpix)이 화소 리셋 레벨(Vrst)과 정확히 일치했을 때 신호 파형(A1)에서는 신호 파형(B1)에 도시된 오프 타이밍보다 빠른 타이밍에서 스위치(SW5)를 오프로 하고 있다. 따라서, 화소 신호 전압(Vpix)이 높은 전압측으로부터 서서히 화소 리셋 레벨(Vrst)까지 변화되어 안정된다. 역으로, 신호 파형(C1)에서는 신호 파형(B1)에 도시된 오프 타이밍보다 느린 타이밍에서 오프로 되고 있기 때문에 낮은 전압측으로부터 서서히 화소 리셋 레벨(Vrst)까지 변화되어 안정된다.
어느 경우에 있어서도, 화소 신호 전압(Vpix)을 일단 화소 리셋 레벨(Vrst)에 가까운 초기 전압으로 설정한 후에 세틀링시키고 있기 때문에 대단히 단시간에 화소 리셋 레벨(Vrst)로 안정된다.
이어서, 시간(t5)에서 화소의 시그널 레벨용의 초기 전압(Vis)을 제 2 용량 소자(302b)에 인가하기 위한 스위치(SW6)(301f)가 오프로 된다.
도 3에서는 화소의 리셋 레벨용의 초기 전압(Vir)을 제 1 커패시터(302a)의 일단(Na 단자)에 인가하기 위한 스위치(SW5)(301e)의 오프 타이밍보다 늦어서 상기 스위치(SW6)(301f)가 오프로 된다. 그러나, 이에 한정되는 것은 아니다.
스위치(SW6)(301f)의 온 기간에는 램프파 신호의 입력을 제어하는 스위치(SW2)(301b)와, 화소의 시그널 레벨(Vsig)을 샘플링하는 기간에 화소 신호(Vpix)의 입력을 제어하는 스위치(SW4)(301d)가 함께 오프 상태이다. 따라서, 제 2 샘플링 용량(C2)의 일단인 단자(Nb)에 화소의 시그널 레벨용의 초기 전압(Vis)이 인가된 상태로 설정된다.
전술한 상기 스위치(SW5)(301e)와 마찬가지로 하여 상기 화소의 시그널 레벨용의 초기 전압(Vis)을 인가하기 위한 스위치(SW6)(301f)의 온/오프 제어를 도 6에 도시된 제어 신호[SW6(A2), SW6(B2), SW6(C2)]에 의해 변화시켜서 행하고, 각각의 제 6 스위치(301f)를 오프로 하는 타이밍을 타이밍(ta, tb, tc)으로 한다. 즉, 제 2 샘플링 용량(C2)(302b)이 시그널 레벨용의 초기 전압(Vis)에 의해 충전되는 시간을 변화시킨다. 그 후의 시간(t9)에서 스위치(SW4)가 온으로 되고, 이 제 2 샘플링 용량의 일단(Nb)이 화소 신호선(L)과 쇼트되었을 때의 화소 신호선의 전위(화소 신호)(Vpix)는 각각 전압 파형[(A2), (B2), (C2)]과 같이 과도 변화한다.
즉, 제 6 스위치(301f)가 제어 신호[SW6(B)]로 도시된 타이밍에서 오프로 된 경우는 그 후 스위치(SW4)(301d)가 온으로 되었을 때의 화소 신호 전압(Vpix)이 화소 리셋 레벨(Vrst)과 정확히 일치했을 때로 한다. 이와 같이 되면, 전압 파형(A2)에서는 전압 파형(B2)보다 빠른 타이밍에서 오프로 된다. 따라서, 그 후 스위치(SW4)(301d)가 온으로 되었을 때에는 화소 신호 전압(Vpix)은 높은 전압측으로부터 화소 리셋 레벨(Vrst)로 안정된다. 역으로, 전압 파형(C2)에서는 전압 파형(B2)보다 느린 타이밍에서 오프로 되고 있기 때문에 그 후, 스위치(SW4)(301d)가 온으로 되었을 때에는 화소 신호 전압(Vpix)은 낮은 전압측으로부터 화소 리셋 레벨(Vrst)로 안정된다.
어느의 경우에 있어서도 화소 신호 전압(Vpix)을 일단 화소 리셋 레벨(Vrst)에 가까운 초기 전압으로 설정한 후에 세틀링시키고 있기 때문에 대단히 단시간에 화소 리셋 레벨(Vrst)로 안정된다. 상기 화소의 시그널 레벨용의 초기 전압(Vis)의 이상적인 전압값에 관해서는 후술한다.
이어서, 시간(t6)에서 스위치(SW1)이 off 하고, 이어서, 상기 비교 회로의 오토-제로 스위치(SW3)(301c)이 오프로 된다. 따라서, 상기 제 1 샘플링 용량(C1)302A에, 화소의 리셋 레벨(Vrst)과 상기 비교 회로의 반전 레벨(역치)Vth와의 전압차(Vrst-Vth)이 유지된다.
또한, 시간(t7)에서 화소의 트랜스퍼 게이트(TX)가 온으로 됨으로써 포토다이오드(PD)로부터 상기 플로팅 디퓨전(FD)에 전하가 전송되고, 플로팅 디퓨전(FD)의 전압이 강하한다. 그러나, 도 3에 도시된 바와 같이, 암시인 경우는 상기 트랜스퍼 게이트(TX)과 플로팅 디퓨전(FD)의 용량 커플링에 의해 플로팅 디퓨전(FD)의 전압이 상승하고, 동시에 화소 신호(Vpix)의 전압도 상승한다.
시간(t8)에서 상기 트랜스퍼 게이트(TX)가 오프로 되면 화소 신호(Vpix)의 전압이 하강한다. 시간(t9)에서 샘플 홀드 회로의 화소의 시그널 레벨(Vsig)을 샘플링하기 위해서 화소 신호(Vpix)의 입력을 제어하는 스위치(SW4)가 온으로 되면 제 2 샘플링 용량(C2)(302b)의 상기 제 4 스위치(SW4)(301d)와 접속되는 일단의 단자(Nb) 전압이 하기의 식 1에 나타낸 전압(Vb)이 된다.
Figure pat00001
여기서,
Vrst는 화소 리셋 레벨 전압이고,
Vir은 화소 리셋 레벨용 참조 초기 전압(Vir≒Vrst)이고,
Vis는 화소 신호 레벨용 참조 초기 전압이고,
Vpix(t9)는 시간(t9)에서의 전압(Vpix)(＞Vrst)이고,
Cpix는 스위치(SW4)의 화소 입력 단자(Vpix)측의 총부하 용량이고,
Cad는 스위치(SW4)의 단자(Nb)측의 총부하 용량이고,
Vb는 스위치(SW4)를 온으로 한 직후의 단자(Nb)의 전압이다.
상기 식 (1)의 Vb에 Vrst를 대입하여 화소의 시그널 레벨용의 초기 전압(Vis)에 대하여 식을 푼다. 구해진 전압값을 상기 시그널용 초기 전압(Vis)으로서 설정하면 상기 스위치(SW4)(301d)가 온으로 되었을 때 화소 신호(Vpix)가 화소 리셋 레벨(Vrst) 부근의 전압으로 설정된다. 일반적으로, 화소측의 부가 용량(Cpix)은 A/D 변환기측의 부가 용량에 비해 크기 때문에 화소의 시그널 레벨용의 초기 전압(Vis)은 그라운드(0V)에 가까운 낮은 전압으로 하는 것이 바람직하다.
상기 식 (1)에 있어서의 초기 전압(Vis)은 엄밀하게는 시간 t9에서의 단자(Nb)에서의 전압이다.
이어서, 시간(t10)에서 상기 화소의 시그널 레벨(Vsig)을 샘플링하는 기간에 화소 신호(Vpix)의 입력을 제어하는 스위치(SW4)(301d)가 오프로 된다. 따라서, 상기 제 2 샘플링 용량(C2)(302b)에 화소의 시그널 레벨(Vsig)과, 상기 램프파의 초기 레벨(Vr0)의 전압차(Vsig-Vr0)가 유지된다.
이어서, 시간(t11)에서 화소 구동 신호의 수평 라인 선택 신호(SEL)가 오프로 됨으로써 화소 신호(Vpix)는 초기의 전압 레벨로 리턴된다. 최후에 시간(t12)에서 램프파 신호의 입력을 제어하는 제 2 스위치(SW2)(301b)가 온으로 됨으로써 램프파 신호(Vr)가 A/D 변환기 내의 상기 샘플 홀드 회로(3A1)를 통해 상기 비교부(3A2)에 입력되어 A/D 변환이 개시된다.
또한, 비교부(3A2) 및 메모리 회로에서의 AD 변환은 종래의 고체 촬상 장치에 있어서의 경우와 마찬가지로 행해진다.
리셋 샘플링 기간(Trs) 및 시그널 샘플링 기간(Tss)이 함께 대단히 짧은 시간인 경우는 도 11에 도시된 종래 기술의 A/D 변환기의 타이밍 차트와, 도 3에 도시된 본 발명의 A/D 변환기의 타이밍 차트를 비교하면 본 발명에서는 화소 신호(Vpix)는 대단히 단시간에 안정된다.
즉, 도 13에 도시된 종래 기술의 A/D 변환기의 타이밍 차트에서는 리셋 샘플링 기간(Trs) 및 시그널 샘플링 기간(Tss)이 함께 대단히 짧은 시간인 경우에 화소 신호(Vpix)가 충분히 세틀링되지 않고 있다. 이에 비하여 도 3에 도시된 본 발명의 A/D 변환기의 타이밍 차트에서는 화소 신호(Vpix)는 대단히 단시간에 세틀링되고 있다.
또한, 전술한 본 발명의 A/D 변환기의 타이밍 차트(도 3)에서 매 수평 기간 같은 동작을 하기 때문에 매 화소 판독 기간에서 전술한 A/D 변환기의 샘플 홀드 회로(3A1)에 있어서의 단자(Na)와 단자(Nb)가 각각 리셋 레벨용의 초기 전압(Vir)과, 시그널 레벨용 초기 전압(Vis)으로 설정된다.
따라서, 화소 신호(Vpix)의 변화는 전회에 판독한 화소의 광량에 의존하지 않고, 금회의 판독 화소의 광량을 정확하게 반영한 변화가 된다.
도 4는 본 발명의 A/D 변환기에 있어서의 화소 신호(Vpix)의 상세한 파형을 나타낸다.
상기 도 4의 파형(A)은 전회의 판독 화소가 암시이고, 금회의 판독 화소도 암시일 경우의 화소 신호(Vpix)의 변화를 나타낸 파형이다. 또한, 상기 도 4의 파형(B)은 전회의 판독 화소가 명시이고, 금회의 판독 화소는 암시일 경우의 파형이다. 화소 신호(Vpix)의 파형(A)과 파형(B)을 비교했을 때 리셋 레벨(Vrst)의 샘플링에 있어서도 시그널 레벨(Vsig)의 샘플링에 있어서도 일치한다.
마찬가지로 하여, 상기 도 4의 파형(C)은 전회의 판독 화소가 암시이고, 금회의 판독 화소는 명시일 경우의 화소 신호(Vpix)의 변화를 나타낸 파형이다. 또한, 상기 도 4의 파형(D)은 전회의 판독 화소가 명시이고, 금회의 판독 화소도 명시일 경우의 화소 신호(Vpix)의 변화를 나타낸 파형이다.
화소 신호(Vpix)의 파형(C)과 파형(D)을 비교했을 때 리셋 레벨(Vrst)의 샘플링에 있어서도 시그널 레벨(Vsig)의 샘플링에 있어서도 일치한다.
또한, 상기 도 2에 도시된 본 발명의 A/D 변환기에 있어서의 샘플 홀드 회로에 있어서의 단자(Nb)가 대단히 낮은 전압인 시그널 레벨용의 초기 전위(Vis)로 설정된 상태에서 상기 스위치(SW4)(301d)가 온으로 되어 명시의 동작에 있어서도 종래 기술의 경우에 비하여 세틀링이 좋고, 단시간에 시그널 레벨(Vsig)로 안정된다.
따라서, 본 발명의 A/D 변환기를 구비한 CMOS 이미지 센서로 대표되는 고체 촬상 장치에 의하면, 화소 신호(Vpix)를 단시간에 판독하는 것이 가능할 뿐 아니라 화소 신호(Vpix)의 전압값을 통해 저노이즈로 광량을 정확하게 디지털 값으로 변환하는 이미지 센서를 실현할 수 있게 된다.
이러한 구성의 본 제 1 실시형태에서는 이하의 효과가 얻어진다.
본 제 1 실시형태의 A/D 변환기(120a)에서는 디지털 데이터로 변환해야 할 아날로그 입력 신호 전압과, 이 디지털 데이터에 있어서의 비트수에 대응한 스텝에서 변화되는 램프파 신호 전압을 유지하는 샘플 홀드부(3A1)와, 이 샘플 홀드부에서의 출력만을 입력으로 하고, 이 입력과 자신의 반전 레벨(역치)을 비교하는 비교부(3A2)와, 이 비교부의 출력을 입력으로 하고, 상기 비교부의 비교 결과가 변화되었을 때 A/D 변환 결과를 기억하기 위한 상기 비트수에 대응한 디지털 메모리 회로(106)를 구비한다. 상기 샘플 홀드 회로는 상기 아날로그 입력 신호의 제 1 전압 레벨을 샘플 홀드하기 위한 제 1 용량 소자(302a)를 가지고, 그 용량 소자의 일단이 상기 비교부의 입력단(N32)이다. 다른쪽 단자(Na)(N31)에 대하여 제 1 초기 전압을 인가하기 위한 단자(Nr1)와 단자(Na)(N31)의 접속을 제어하는 스위치(SW5)(301e)를 구비하고 있다. 이에 따라, 단자(Na)(N31)에 대하여 제 1 초기 전압 설정을 행하는 것이 가능하게 된다.
또한, 본 제 1 실시형태의 A/D 변환기(120a)가 구비한 샘플 홀드부(3A1)에 있어서, 단자(Na)(N31)에 인가하는 리셋 레벨용 초기 전압(Vir)은 상기 아날로그 입력 신호의 전압 레벨이 과도적으로 안정되는 제 1 전압 레벨(리셋 레벨)에 대단히 가까운 전압값이다. 따라서, 이 단자(N31)로의 초기 전압의 인가에 의해 이 단자의 전위는 강제적으로 제 1 전압 레벨 부근으로 설정된 후에 세틀링되게 된다. 즉, 아날로그 입력 신호가 화소 신호선으로부터 단자(Na)(N31)에 인가되었을 때 이 단자(Na)(N31)의 전위는 고속으로 제 1 전압 레벨로 안정된다. 이에 따라, 상기 샘플 홀드부(3A1)가 아날로그 입력 신호의 제 1 전압 레벨을 샘플링하는 기간(Tr)이 단시간이어도 제 1 전압 레벨을 정확하게 샘플링할 수 있다.
또한, 본 제 1 실시형태의 A/D 변환기(120a)가 구비한 샘플 홀드부(3A1)에 있어서, 단자(Na)(N31)에 전압 인가하는 기간을 제어하기 위한 상기 스위치(SW5)(301e)가 온으로 되는 기간을 가변으로 한다. 또한, 단자(Na)(N31)의 전압이 상기 아날로그 입력 신호의 제 1 전압 레벨(리셋 레벨)이 과도적으로 안정되는 전압 레벨에 대단히 가까운 전압값이 되었을 때 이 스위치(SW5)(301e)가 오프로 되도록 이 스위치(SW5)(301e)의 온 기간을 제어한다. 따라서, 보다 단시간에 아날로그 입력 신호의 제 1 전압 레벨을 샘플 홀드하도록 최적화가 가능하게 된다.
또한, 본 제 1 실시형태의 A/D 변환기(120a)가 구비한 샘플 홀드부(3A1)에 있어서, 또한 상기 아날로그 입력 신호의 제 2 전압 레벨(화소 신호 레벨)을 샘플 홀드하기 위한 제 2 용량 소자(C2)(302b)를 가지고, 그 용량 소자의 일단(Nr0)이 상기 램프파 신호(Vr)의 입력 단자이다. 다른쪽 단자(Nb)(N33)에 대하여 상기 아날로그 입력 신호의 입력 단자와 단자(Nb)의 접속을 제어하는 스위치(SW4)(301d)를 구비하고 있다. 따라서, 상기 단자(Na)(N31)와 단자(Nb)(N33)를 각각 독립적으로 전압 설정하는 것이 가능하게 된다.
또한, 본 제 1 실시형태의 A/D 변환기(120a)가 구비한 상기 샘플 홀드부(3A1)에 있어서, 상기 단자(Nb)(N33)에 대하여 제 2 초기 전압(Vis)을 인가하기 위한 단자(Nr2)와 단자(Nb)(N33)의 접속을 제어하는 스위치(SW6)를 구비한다. 따라서, 단자(Nb)(N33)에 대하여 제 2 초기 전압 설정을 행하는 것이 가능하게 된다.
또한, 본 제 1 실시형태의 A/D 변환기가 구비한 상기 샘플 홀드부(3A1)에 있어서, 상기 스위치(SW4)가 온으로 되었을 때 전하 분배 후에 안정되는 단자(Nb)(N33)의 전압 레벨이 상기 아날로그 입력 신호의 과도적으로 안정되는 제 1 전압 레벨에 대단히 가까운 전압값이 되도록 단자(Nb)(N33)에 시그널 레벨용의 초기 전압(Vis)을 인가한다. 따라서, 상기의 스위치(SW4)(301d)가 온으로 되었을 때 단자(Nb)(N33)의 전압 레벨이 제 1 전압 레벨 부근으로 설정된 후에 세틀링되게 된다. 즉, 상기의 스위치(SW4)(301d)가 온으로 되었을 때 단자(Nb)(N33)의 전압 레벨이 고속으로 제 1 전압 레벨로 안정된다. 이에 따라, 상기 샘플 홀드부(3A1)가 아날로그 입력 신호의 제 2 전압 레벨을 샘플링하는 기간(Tss)이 단시간이어도 제 2 전압 레벨을 정확하게 샘플링할 수 있다. 여기서 말하는 제 2 전압 레벨은 제 1 전압 레벨과 같거나 그보다 낮은 전압 레벨인 것으로 한다.
또한, 본 제 1 실시형태의 A/D 변환기(120a)가 구비한 상기 샘플 홀드부(3A1)에 있어서, 단자(Nb)(N33)에 전압 인가하는 기간을 제어하기 위한 상기 스위치(SW6)(301f)가 온으로 되는 기간을 가변으로 한다. 또한, 단자(Nb)(N33)의 전압이 상기 스위치(SW4)(301d)가 시간(t9)에서 온으로 되었을 때 전하 분배 후에 안정되는 단자(Nb)(N33)의 전압 레벨이 과도적으로 안정되는 제 1 전압 레벨에 대단히 가까운 전압값이 되도록 이 스위치(SW6)(301f)의 온 기간을 제어한다. 따라서, 보다 단시간에 아날로그 입력 신호의 제 2 전압 레벨을 샘플 홀드하도록 최적화가 가능하게 된다.
(제 2 실시형태)
도 7은 본 발명의 제 2 실시형태에 의한 고체 촬상 장치를 설명하는 도면이며, 이 고체 촬상 장치에 있어서의 A/D 변환기를 구성하는 샘플 홀드 회로 및 비교 회로부의 구성 요소를 구체적으로 나타내고 있다. 도 8은 본 발명의 제 2 실시형태에 의한 고체 촬상 장치에 있어서의 A/D 변환기를 설명하는 도면이며, 이 A/D 변환기에 있어서의 샘플 홀드 회로 및 비교 회로부를 화소의 구성과 함께 나타낸 도면이다.
이 제 2 실시형태의 A/D 변환기에서는 샘플 홀드 회로 및 비교 회로부(SHC 회로부)(12A)에 있어서의 샘플 홀드 회로(12A1)는 2개의 용량 소자(1202a, 1202b)(이하, 각각을 C1, C2이라 기재함)와 5개의 스위치(1201a, 1201b, 1201d, 1201e, 1201f)(이하, 각각을 SW1, SW2, SW4, SW5, SW6이라 기재함)를 구비하고 있다. 또한, SHC 회로부(12A)에 있어서의 비교부(12A2)는 초퍼형의 단일 입력 비교 회로(1200)와 그 입출력을 단락시키기 위한 스위치(1201c)(이하, SW3이라 기재함)를 구비하고 있다.
이 제 2 실시형태의 A/D 변환기의 샘플 홀드 회로 및 비교 회로부(12A)는 제 1 실시형태의 샘플 홀드 회로 및 비교 회로부(3A)(도 3)와의 차이는 이 샘플 홀드 회로가 이 화소로부터의 신호를 고속으로 판독하기 위해 사용하는 2개의 참조 전압(Vir, Vis)이 함께 제 2 실시형태의 A/D 변환기에 있어서는 그라운드에 접지되어 있는 점이다.
이에 따라, 병렬형 A/D 변환기를 레이아웃하는 면적을 축소할 수 있는 효과와, 상기 제 1 실시형태의 A/D 변환기를 구비한 CMOS 이미지 센서의 시스템 구성을 나타내는 도 1에 있어서의 2개의 참조 전압(Vir & Vis)을 생성하는 참조 전압 생성 회로(107)가 불필요하게 되어 칩 면적이나 소비 전력의 저감 효과가 발생한다.
이 제 2 실시형태의 고체 촬상 장치는 제 1 실시형태의 고체 촬상 장치에 있어서의 샘플 홀드 회로 및 비교 회로부(3A)에 대신하여 그 참조 전압(Vir 및 Vis)을 접지 전압으로 한 샘플 홀드 회로 및 비교 회로부(12A)를 사용한 것이다.
따라서, 이 제 2 실시형태의 고체 촬상 장치에 있어서의 화소 회로(12B)는 제 1 실시형태의 고체 촬상 장치(100a)에 있어서의 화소 회로(3B)와 동일한 구성을 구비하고 있다.
또한, 이 제 2 실시형태의 고체 촬상 장치에 있어서의 샘플 홀드 회로 및 비교 회로부(12A)는 제 1 내부 노드(N121)와 상기 판독 신호선(L) 사이에 접속된 스위치(1201a)와, 이 제 1 내부 노드(N121)와 제 2 내부 노드(N122) 사이에 접속된 커패시터(C1)(1202a)와, 제 1 내부 노드(N121)와 제 3 내부 노드(N123) 사이에 접속된 스위치(1201b)와, 이 제 3 내부 노드(N123)와 램프 신호 입력단(Nr0) 사이에 접속된 커패시터(1202b)와, 이 제 3 내부 노드(N123)와 접지 전위 사이에 접속된 스위치(1201f)와, 상기 제 1 내부 노드(N121)와 접지 전위 사이에 접속된 스위치(1201e)와, 이 제 3 내부 노드(N123)와 판독 신호선(L) 사이에 접속된 스위치(1201d)를 구비하고 있다.
또한, 상기 비교부는 제 2 내부 노드(N122)와 비교 출력 노드(Ncp) 사이에 접속된 단일 입력 비교 회로(1200)와, 이 비교 회로(1200)에 병렬로 접속된 스위치(1201c)를 구비하고 있다.
여기서 이 고체 촬상 장치(100b)에서는 상기 SHC 회로부(12A), 디지털 메모리 회로(106), 카운터 회로(103), 램프파 생성 회로(102)가 A/D 변환기(120b)를 구성하고 있다.
또한, 여기서는 설명의 편의상, 제 1 ∼제 6 스위치(SW1∼SW6)(1201a∼1201f)는 제어 신호(SW1∼SW6)에 의해 제어되는 것이며, 이들 제어 신호는 화소의 구동 신호와 함께 제어부(110)로부터 공급된다.
이어서, 도 8에 도시된 회로의 상세한 동작을 도 9의 타이밍 차트를 이용해서 설명한다.
먼저 설명한 도 3에 도시된 본 발명의 제 1 실시형태의 A/D 변환기의 타이밍 차트와의 차이만을 설명한다.
도 3에 도시된 본 발명의 제 1 실시형태의 A/D 변환기의 타이밍 차트에 있어서는 시간(t2)에서 샘플 홀드 회로의 화소 신호(Vpix)의 입력을 제어하는 스위치(SW1)와 비교 회로의 오토-제로 스위치(SW3)가 온으로 되어 있다. 한편, 도 9에 도시된 본 발명의 제 2 실시형태의 A/D 변환기(120b)의 타이밍 차트에 있어서는 시간(t4)에서 상기 스위치(SW1)(1201a)와 스위치(SW3)(1201c)를 온으로 하고 있다.
그 이유는 화소의 리셋 레벨용의 초기 전위(Vir)를 그라운드로 하고 있기 때문이며, 상기 리셋 레벨용 초기 전압(Vir)을 인가하기 위한 스위치(SW5)(1201a)가 온으로 되어 있는 기간 동안[시간(t2∼t4)]에 상기 스위치(SW1)(1201a)를 온으로 하면 화소 신호(Vpix)가 화소의 리셋 레벨(Vrst)보다도 매우 낮은 전압으로 설정되어버리기 때문이다.
즉, 상기 스위치(SW5)(1201e)가 오프로 된 후에 상기 스위치(SW1)(1201a)를 온으로 할 필요가 있기 때문에 스위치(1201a)를 오프로 하는 타이밍을 시간(t4)으로 늦추고 있다. 화소의 리셋 레벨 샘플링 기간의 개시가 그 시간(t4)으로부터 시작하기 때문에 실질적인 기간은 짧아진다.
또한, 도 3에 도시된 본 발명의 제 1 실시형태의 A/D 변환기의 타이밍 차트에 있어서는 화소 신호(Vpix)와, 화소 신호(Vpix)와 플로팅 디퓨전(FD) 사이의 기생 용량에 의해 상기 플로팅 디퓨전(FD)이 급속히 안정되는 작용과, 그 효과는 얻어지지 않는다.
또한, 시간(t4)에서 샘플 홀드 회로의 화소의 리셋 레벨(Vir)을 샘플링하는 기간에 화소 신호(Vpix)의 입력을 제어하는 스위치(SW1)(1201a)가 온으로 되면 제 1 샘플링 용량(C1)(1202a)의 상기 스위치(SW1)(1201a)와 접속되는 일단의 단자(Na)(N121)의 전압이 하기의 식 2에 나타낸 전압(Va)이 된다.
Figure pat00002
여기서,
Vrst는 화소 리셋 레벨 전압이고,
Vir은 화소 리셋 레벨용 참조 초기 전압(Vir≒Vrst)이고,
Vis는 화소 신호 레벨용 참조 초기 전압이고,
Vpix(t4)는 시간(t4)에서의 전압(Vpix)(＞Vrst)이고,
Cpix는 스위치(SW1)의 화소 입력 단자(Vpix)측의 총부하 용량이고,
Cad는 스위치(SW1)의 단자(Na)측의 총부하 용량이고,
Vb는 스위치(SW1)를 온으로 한 직후의 단자(Na)의 전압이다.
상기 식 (2)의 Va에 Vrst를 대입하여 화소의 리셋 레벨용의 초기 전압(Vir)에 대하여 식을 푼다. 따라서, 구해진 전압값을 상기 리셋용 초기 전압(Vir)으로서 설정하면 상기 스위치(SW1)(1201a)가 온으로 되었을 때 화소 신호(Vpix)가 화소 리셋 레벨(Vrst) 부근의 전압으로 설정된다.
전술한 바와 같이, 일반적으로 화소측의 부가 용량(Cpix)은 A/D 변환기측의 부가 용량에 비해 크기 때문에 화소의 리셋 레벨용의 초기 전압(Vir)도 화소의 시그널 레벨용의 초기 전압(Vis)과 같이 그라운드(0V)에 가까운 낮은 전압으로 하는 것이 바람직하다. 또한, 상기 식(2)에 있어서의 초기 전압(Vir)은 엄밀하게는 시간(t4)에서의 단자(Na)에서의 전압이다.
이러한 구성의 본 제 2 실시형태에서는 상기 제 1 실시형태의 효과에 더해서 이하의 효과가 얻어진다.
본 제 2 실시형태의 A/D 변환기(120b)가 구비한 상기 샘플 홀드 회로(12A1)에 있어서, 단자(Na)에 대하여 제 1 초기 전압을 인가하기 위한 단자를 그라운드에 고정하고 있다. 따라서, 외부로부터 제 1 초기 전압을 인가할 필요가 없고, 이에 따라 제 1 초기 전압의 참조 전압 생성 회로가 불필요하게 되어 소비 전력 삭감과, A/D 변환기의 레이아웃 면적 저감 효과가 도모된다.
또한, 본 제 2 실시형태의 A/D 변환기(120b)가 구비한 상기 샘플 홀드 회로(120b)에 있어서, 상기 단자(Nb)에 대하여 제 2 초기 전압을 인가하기 위한 단자를 그라운드로 하고 있다. 따라서, 상기한 바와 같이, 외부로부터 제 2 초기 전압을 인가할 필요가 없다. 이에 따라, 제 2 초기 전압의 참조 전압 생성 회로가 불필요하게 되어 소비 전력 삭감과, A/D 변환기의 레이아웃 면적 저감 효과가 도모된다.
또한, 상기 제 1 실시형태 및 제 2 실시형태에서는 비교부를 구성하는 비교 회로는 상기 샘플 홀드 회로로부터의 출력만을 입력으로 해서 이 입력과 자신의 반전 레벨(역치)을 비교하는 단일 입력 비교 회로로 하고 있지만 비교 회로는 이에 한정되지 않는다. 예를 들면. 비교부를 구성하는 비교 회로는 상기 샘플 홀드 회로로부터의 출력과 상기 램프 파형 신호 전압을 입력으로 하는 2입력 비교 회로이어도 좋다.
또한, 상기 제 1 실시형태 및 제 2 실시형태에서는 제 1 샘플링 용량 소자 및 제 2 샘플링 용량 소자에 초기 전압을 공급하도록 하고 있지만 상기 제 1 샘플링 용량 소자 및 제 2 샘플링 용량 소자의 어느 한쪽에만 초기 전압을 공급하도록 해도 좋다. 즉, 제 1 샘플링 용량 소자에는 초기 전압(안정화 촉진 전압)(Vir)을 공급하고, 제 2 샘플링 용량 소자에는 초기 전압(안정화 촉진 전압)(Vis)을 공급하지 않도록 해도 좋다. 또는, 제 1 샘플링 용량 소자에는 초기 전압(안정화 촉진 전압)(Vir)을 공급하지 않도록 하고, 제 2 샘플링 용량 소자에는 초기 전압(안정화 촉진 전압)(Vis)을 공급하도록 해도 좋다.
또한, 상기 제 1 실시형태 및 제 2 실시형태에서는 특별히 설명하지 않았지만 화상 입력 디바이스를 구비한 전자 정보 기기에 대해서 이하 간단히 설명한다. 디지털 카메라(예를 들면, 디지털 비디오 카메라, 디지털 스틸 카메라)나, 화상 입력 카메라, 스캐너, 팩시밀리, 카메라 장착 휴대 전화 장치 등의 전자 정보 기기는 상기 제 1 실시형태 및 제 2 실시형태의 고체 촬상 장치의 적어도 어느 하나를 사용한 촬상부를 포함한다.
(제 3 실시형태)
도 10은 본 발명의 제 3 실시형태로서, 제 1 실시형태 또는 제 2 실시형태의 고체 촬상 장치를 촬상부에 사용한 전자 정보 기기의 개략 구성예를 나타낸 블록도이다.
도 10에 도시된 본 발명의 제 3 실시형태에 의한 전자 정보 기기(90)는 본 발명의 상기 제 1 실시형태 및 제 2 실시형태의 고체 촬상 장치의 적어도 어느 하나를 피사체의 촬영을 행하는 촬상부(91)로서 구비한 것이다. 전자 정보 기기(90)는 또한 이러한 촬상부에 의한 촬영에 의해 얻어진 고품위의 화상 데이터를 기록용으로 소정의 신호 처리한 후에 데이터 기록하는 기록 미디어 등의 메모리부(92)와, 이 화상 데이터를 표시용으로 소정의 신호 처리한 후에 액정 표시 화면 등의 표시 화면 상에 표시하는 액정 표시 장치 등의 표시부(93)와, 이 화상 데이터를 통신용으로 소정의 신호 처리를 한 후에 통신 처리하는 송수신 장치 등의 통신부(94)와, 이 화상 데이터를 인쇄[인자(印字)]해서 출력(프린트아웃)하는 화상 출력부(95) 중 적어도 어느 하나를 더 구비하고 있다.
이상과 같이 본 발명의 바람직한 실시형태를 사용하여 본 발명을 예시하였다. 그러나, 본 발명은 이 실시형태에 한정해서 해석되어야 할 것이 아니다. 본 발명은 특허청구의 범위에 의해서만 그 범위가 해석되어야 하는 것으로 이해된다. 당업자는 본 발명의 구체적인 바람직한 실시형태의 기재로부터 본 발명의 기재 및 기술 상식에 의거해서 등가의 범위를 실시할 수 있는 것으로 이해된다. 본 명세서에 있어서 인용한 특허, 특허출원 및 문헌은 그 내용 자체가 구체적으로 본 명세서에 기재되어 있는 바와 같이 그 내용이 본 명세서에 대한 참고로서 인용되어야 하는 것으로 이해된다.
본 발명은 아날로그 신호를 디지털 데이터로 변환하는 A/D 변환기, 및 이것을 구비한 고체 촬상 장치, 또한 이 고체 촬상 장치를 사용한 전자 정보 기기의 분야에 있어서 면적을 대폭 증가시키지 않고, 또한 화질을 저노이즈로 유지한 채 리셋 레벨, 및 시그널 레벨의 샘플링 기간이 각각 단축될 수 있고, 토털 화소의 판독 기간을 단축할 수 있고, 고속 프레임 레이트로 또한 광량을 정확하게 A/D 변환 가능한 CMOS 이미지 센서로 대표되는 고체 촬상 장치, 및 이러한 고체 촬상 장치를 이용한 전자 정보 기기를 얻을 수 있다.
본 발명의 범위 및 사상으로부터 벗어나지 않은 다양한 수정이 당업자에게 자명하게 될 것이고 또한 당업자에 의해 용이하게 이루어질 수 있다. 따라서, 이하의 청구범위는 여기서 설명한 내용으로 한정되지 않고 넓게 해석된다.
100, 200 : 화소 100a, 100b : 고체 촬상 장치
101, 201 : 수직 디코더 회로 102, 202 : 램프파 생성 회로
103, 203 : 카운터 회로 104, 204 : 수평 디코더 회로
105, 205 : 비교 회로 106, 206 : 디지털 메모리 회로
107 : 참조 전압 생성 회로 303, 403, 1203 : 정전류원
3A, 4A, 12A : 샘플 홀드부 및 비교부 300, 400, 1200 : 비교 회로
301a, 301b, 301c,
301d, 301e, 301f,
401a, 401b, 401C,
1201a, 1201b, 1201c,
1201d, 1201e, 1201f : 스위치
302a, 302b, 402a, 402b, 1202a, 1202b : 용량 소자
3A1, 12A1 : 샘플 홀드 회로 3A2, 12A2 : 비교부
3B, 12B : 화소 회로

Claims (20)

  1. 아날로그 입력 신호의 전압 레벨을 일정한 전압폭으로 단계적으로 변화되는 램프파 신호의 전압 레벨과 비교하는 비교부를 구비하고, 상기 비교부에서의 비교 결과에 의거해서 아날로그 입력 신호의 전압 레벨을 디지털 데이터로 변환하는 A/D 변환기로서:
    1개 이상의 용량 소자를 샘플링 용량 소자로서 포함하고, 아날로그 입력 신호가 상기 샘플링 용량 소자의 일단에 인가되었을 때 아날로그 입력 신호의 전압 레벨이 상기 샘플링 용량 소자에 의해 샘플 홀드되도록 구성한 샘플 홀드부를 더 구비하고;
    상기 샘플 홀드부는 아날로그 입력 신호가 상기 샘플링 용량 소자의 일단에 인가되었을 때 상기 샘플링 용량 소자의 일단의 전위 레벨이 소정 전압으로 안정되어서 안정화가 촉진되도록 상기 샘플링 용량 소자의 일단에 안정화 촉진 전압을 인가하는 것을 특징으로 하는 A/D 변환기.
  2. 제 1 항에 있어서,
    상기 샘플 홀드부는 2개 이상의 용량 소자를 제 1 샘플링 용량 소자 및 제 2 샘플링 용량 소자로서 포함하고, 아날로그 입력 신호가 상기 제 1 샘플링 용량 소자의 일단에 인가되었을 때 아날로그 입력 신호의 제 1 전압 레벨이 상기 제 1 샘플링 용량 소자에 의해 샘플 홀드되고, 아날로그 입력 신호가 이 제 2 샘플링 용량 소자의 일단에 인가되었을 때 아날로그 입력 신호의 제 2 전압 레벨이 상기 제 2 샘플링 용량 소자에 의해 샘플 홀드되도록 구성되어 있고,
    상기 비교부는 아날로그 입력 신호의 제 1 전압 레벨과 제 2 전압 레벨의 차전압 레벨을 램프파 신호의 전압 레벨과 비교하도록 구성되어 있고,
    상기 디지털 데이터는 차전압 레벨을 A/D 변환함으로써 얻어지며,
    상기 샘플 홀드부의 제 1 샘플링 용량 소자 및 제 2 샘플링 용량 소자의 적어도 한쪽의 샘플링 용량 소자의 일단에 아날로그 입력 신호가 인가되었을 때 상기 샘플링 용량 소자의 적어도 일단의 전위 레벨이 안정되어서 안정화가 촉진되도록 1개 이상의 샘플링 용량 소자의 일단에 안정화 촉진 전압이 인가되는 것을 특징으로 하는 A/D 변환기.
  3. 제 2 항에 있어서,
    아날로그 입력 신호는 고체 촬상 소자를 구성하고 피사체로부터의 광을 광전 변환해서 출력하는 화소로부터의 아날로그 화소 신호이며,
    아날로그 입력 신호의 제 1 전압 레벨은 화소의 기준 전위인 리셋 전압 레벨이며, 아날로그 입력 신호의 제 2 전압 레벨은 화소에서의 광전 변환에 의해 얻어진 신호 전압 레벨인 것을 특징으로 하는 A/D 변환기.
  4. 제 3 항에 있어서,
    상기 샘플 홀드부의 제 1 샘플링 용량 소자의 일단에 아날로그 입력 신호가 인가되었을 때 상기 제 1 샘플링 용량 소자의 일단의 전위 레벨이 상기 리셋 전압 레벨로 안정되어서 안정화가 촉진되도록 상기 제 1 샘플링 용량 소자의 일단에 상기 안정화 촉진 전압으로서 제 1 초기 전압이 인가되는 것을 특징으로 하는 A/D 변환기.
  5. 제 3 항에 있어서,
    상기 샘플 홀드부의 제 2 샘플링 용량 소자의 일단에 아날로그 입력 신호가 인가되었을 때 상기 제 2 샘플링 용량 소자의 일단의 전위 레벨이 상기 신호 전압 레벨로 안정되어서 안정화가 촉진되도록 상기 제 2 샘플링 용량 소자의 일단에 상기 안정화 촉진 전압으로서 제 2 초기 전압이 인가되는 것을 특징으로 하는 A/D 변환기.
  6. 제 3 항에 있어서,
    상기 샘플 홀드부의 제 1 샘플링 용량 소자의 일단에 아날로그 입력 신호가 인가되었을 때 상기 제 1 샘플링 용량 소자의 일단의 전위 레벨이 상기 리셋 전압 레벨로 안정되어서 안정화가 촉진되도록 상기 제 1 샘플링 용량 소자의 일단에 상기 안정화 촉진 전압으로서 제 1 초기 전압이 인가되고,
    상기 샘플 홀드부의 제 2 샘플링 용량 소자의 일단에 상기 아날로그 입력 신호가 인가되었을 때 상기 제 2 샘플링 용량 소자의 일단의 전위 레벨이 상기 신호 전압 레벨로 안정되어서 안정화가 촉진되도록 상기 제 2 샘플링 용량 소자의 일단에 상기 안정화 촉진 전압으로서 제 2 초기 전압이 인가되는 것을 특징으로 하는 A/D 변환기.
  7. 제 2 항에 있어서,
    상기 샘플 홀드부는 상기 디지털 데이터로 변환해야 할 아날로그 입력 신호의 전압 레벨과 상기 디지털 데이터에 있어서의 비트수에 대응한 스텝으로 단계적으로 레벨 변화하는 램프파 신호 전압을 유지하는 샘플 홀드 회로인 것을 특징으로 하는 A/D 변환기.
  8. 제 7 항에 있어서,
    상기 비교부는 상기 샘플 홀드 회로로부터의 출력만을 입력으로 해서 상기 입력과 자신의 역치를 비교하는 단일 입력 비교 회로인 것을 특징으로 하는 A/D 변환기.
  9. 제 7 항에 있어서,
    상기 비교부는 상기 샘플 홀드 회로로부터의 출력과 상기 램프 파형 신호 전압을 입력으로 하는 2입력 비교 회로인 것을 특징으로 하는 A/D 변환기.
  10. 제 7 항에 있어서,
    상기 제 1 샘플링 용량 소자의 제 1 단자는 상기 비교부의 입력 노드이며, 상기 샘플 홀드부는 상기 안정화 촉진 전압으로서 제 1 초기 전압이 인가되는 제 1 초기 전압 단자와, 상기 제 1 샘플링 용량 소자의 제 2 단자 사이에 접속된 제 1 스위치를 구비하고 있는 것을 특징으로 하는 A/D 변환기.
  11. 제 10 항에 있어서,
    상기 제 1 샘플링 용량 소자의 제 2 단자에 인가하는 안정화 촉진 전압은 아날로그 입력 신호의 전압 레벨이 과도적으로 안정되는 제 1 전압 레벨에 대단히 가까운 전압값인 것을 특징으로 하는 A/D 변환기.
  12. 제 10 항에 있어서,
    상기 제 1 스위치는 제 1 샘플링 용량 소자의 제 2 단자의 전압 레벨이 아날로그 입력 신호의 전압 레벨이 과도적으로 안정되는 제 1 전압 레벨에 대단히 가까운 전압값이 되었을 때 오프로 되도록 상기 제 1 스위치의 온 기간이 제어되는 것을 특징으로 하는 A/D 변환기.
  13. 제 7 항에 있어서,
    상기 제 2 샘플링 용량 소자의 제 1 단자는 상기 램프파 신호의 입력 단자이며, 상기 샘플 홀드부는 아날로그 입력 신호가 인가되는 입력 단자와, 상기 제 2 샘플링 용량 소자의 제 2 단자 사이에 접속된 제 2 스위치를 구비하고 있는 것을 특징으로 하는 A/D 변환기.
  14. 제 13 항에 있어서,
    상기 안정화 촉진 전압으로서 제 2 초기 전압이 인가되는 제 2 초기 전압 단자와, 상기 제 2 샘플링 용량 소자의 제 2 단자 사이에 접속된 제 3 스위치를 더 구비하고 있는 것을 특징으로 하는 A/D 변환기.
  15. 제 14 항에 있어서,
    상기 제 2 초기 전압은 상기 제 2 스위치가 온으로 되었을 때 전하 분배 후에 안정되는 상기 제 2 샘플링 용량 소자의 제 2 단자의 전압 레벨이 아날로그 입력 신호의 과도적으로 안정되는 제 1 전압 레벨에 대단히 가까운 전압 레벨이 되도록 설정되어 있는 것을 특징으로 하는 A/D 변환기.
  16. 제 14 항에 있어서,
    상기 제 2 스위치가 온으로 되었을 때 전하 분배 후에 안정되는 상기 제 2 샘플링 용량 소자의 제 2 단자의 전압 레벨이 아날로그 입력 신호의 과도적으로 안정되는 제 1 전압 레벨에 대단히 가까운 전압값이 되도록 상기 제 3 스위치를 오프함으로써 상기 제 3 스위치의 온 기간이 제어되는 것을 특징으로 하는 A/D 변환기.
  17. 제 2 항에 있어서,
    상기 제 1 샘플링 용량 소자의 제 2 단자에 대하여 제 1 초기 전압을 인가하기 위한 제 1 초기 전압 단자를 그라운드 레벨로 고정하는 것을 특징으로 하는 A/D 변환기.
  18. 제 2 항에 있어서,
    상기 제 2 샘플링 용량 소자의 제 2 단자에 대하여 제 2 초기 전압을 인가하기 위한 제 2 초기 전압 단자를 그라운드 레벨로 고정하는 것을 특징으로 하는 A/D 변환기.
  19. 제 1 항에 기재된 A/D 변환기를 구비한 것을 특징으로 하는 고체 촬상 장치.
  20. 피사체의 촬상을 행하는 촬상부를 구비한 전자 정보 기기로서:
    상기 촬상부는 제 19 항에 기재된 고체 촬상 장치를 구비한 것을 특징으로 하는 전자 정보 기기.
KR1020100055925A 2009-06-15 2010-06-14 Ａ／ｄ 변환기, 고체 촬상 장치, 및 전자 정보 기기 KR101168609B1 (ko)

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