WO2018163896A1 - 固体撮像装置、およびそれを用いるカメラシステム - Google Patents

固体撮像装置、およびそれを用いるカメラシステム Download PDF

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WO2018163896A1
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imaging device
solid
state imaging
conversion
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PCT/JP2018/007107
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阿部　豊
西村　佳壽子
洋 藤中
範彦 角谷
陽介 東
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パナソニックＩｐマネジメント株式会社
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    • H10K39/30—Devices controlled by radiation
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Definitions

  • the present disclosure relates to a solid-state imaging device and a camera system using the same.
  • MOS-type image sensors in which peripheral circuits can be mixed in the same chip are mainly column AD conversion systems that simultaneously AD-convert pixel output signals for each column in an image sensor having a large number of pixels.
  • the solid-state imaging device has further increased in frame rate, and the digital output data has also increased in bit rate.
  • the upper bit side and the lower bit side AD conversion circuits having a configuration that adopts different AD conversion methods have been proposed.
  • Patent Document 1 discloses a column AD conversion circuit that digitally converts upper bits by a successive approximation AD conversion method and digitally converts lower bits by a single slope AD conversion method.
  • SAR + SS type AD conversion in which the upper bit AD conversion is performed by successive approximation AD conversion (hereinafter referred to as SAR conversion) and the lower bit AD conversion is performed by single slope AD conversion (hereinafter referred to as SS conversion).
  • SAR conversion successive approximation AD conversion
  • SS conversion single slope AD conversion
  • Patent Document 1 does not affect the final digital value by performing SS conversion in a wider range than the narrowed range even if noise is mixed during SAR conversion.
  • noise is mixed during conversion, there is a problem that a conversion error occurs in the final digital value.
  • Patent Document 1 it is necessary to reduce the operation band to a low speed in order to suppress the mixing of noise in SS conversion, and the operation speed of SAR conversion does not increase and the total AD conversion time becomes long. There is another problem.
  • an object of the present disclosure is to provide a solid-state imaging device that realizes high-speed SAR conversion and performs high-quality and high-frame-rate reading while suppressing noise contamination in SS conversion.
  • a solid-state imaging device has a photoelectric conversion unit that converts an optical signal into an electric signal, and includes a plurality of pixel cells arranged in the X direction and the Y direction, A plurality of vertical signal lines connected to the pixel cells and arranged in the X direction for transmitting the electrical signals as analog signals, and an X direction connected to the plurality of vertical signal lines and converting the analog signals to digital signals.
  • the first AD converter circuit uses the first comparator to narrow down the range including the potential of the analog signal by binary search, and based on the result of binary search, Top
  • the second AD converter circuit performs a first AD conversion to generate a first digital signal that is a portion, and the second AD converter circuit compares the magnitude relationship between the narrowed analog signal and the RAMP signal. By measuring the time until the output is inverted, the second AD conversion for generating the second digital signal which is the remaining lower side portion of the digital signal is performed.
  • a camera system includes the solid-state imaging device described above.
  • high-speed AD conversion can be realized while noise is suppressed, and high-frame-rate and high-quality imaging can be performed.
  • FIG. 1 is a diagram illustrating a configuration example of the solid-state imaging device according to the first embodiment.
  • FIG. 2 is a diagram illustrating a configuration example of the pixel cell according to the first embodiment.
  • FIG. 3 is an example illustrating a configuration example of the AD conversion unit according to the first embodiment.
  • FIG. 4 is an operation timing chart of the solid-state imaging device according to the first embodiment.
  • FIG. 5 is an operation timing chart of the solid-state imaging device according to the first embodiment.
  • FIG. 6 is an operation timing chart of the solid-state imaging device according to the first embodiment.
  • FIG. 7A is a diagram illustrating a configuration example of the first comparator according to the first embodiment.
  • FIG. 7B is a diagram illustrating another configuration example of the first comparator according to the first embodiment.
  • FIG. 7C is a diagram illustrating a configuration example of the second comparator according to the first embodiment.
  • FIG. 7D is a diagram illustrating another configuration example of the second comparator according to the first embodiment.
  • FIG. 8A is a diagram showing another configuration example of the pixel cell according to Embodiment 1.
  • FIG. 8B is a cross-sectional view showing another configuration example of the pixel cell according to Embodiment 1.
  • FIG. 9 is a diagram illustrating a configuration example of an AD conversion unit according to the second embodiment.
  • FIG. 10 is a diagram illustrating a configuration example of the AD conversion unit according to the second embodiment.
  • FIG. 11 is a diagram illustrating a configuration example of the solid-state imaging device according to the third embodiment.
  • FIG. 12 is a diagram illustrating a configuration example of an AD conversion unit according to the third embodiment.
  • FIG. 13 is a diagram illustrating a configuration example of an AD conversion unit according to the third embodiment.
  • FIG. 14 is a diagram illustrating a configuration example of a buffer circuit according to the third embodiment.
  • FIG. 15 is a diagram illustrating a configuration example of a camera system according to the fourth embodiment.
  • FIG. 1 is a diagram illustrating an overall configuration of the solid-state imaging device according to the first embodiment.
  • the solid-state imaging device of the figure includes a pixel array unit 1, a vertical scanning circuit 2, a current source unit 3, an AD unit 4, a memory unit 5, and an output selection circuit 6.
  • the pixel array unit 1 includes a plurality of pixel cells (unit cells) 10 each having a photoelectric conversion unit that converts an optical signal into an electrical signal.
  • the plurality of pixel cells 10 are arranged in an array (that is, two-dimensionally) in the X direction and the Y direction.
  • a common vertical signal line 11 is connected to the pixel cells 10 belonging to the same column.
  • the pixel cells 10 belonging to the same row are connected to a common transfer signal line 12, reset signal line 13, and selection signal line 15.
  • the vertical scanning circuit 2 sequentially scans the pixel array unit 1 in units of rows by using the transfer signal line 12, the reset signal line 13, and the selection signal line 15.
  • the current source unit 3 has a plurality of current sources 30 arranged in the X direction. Each current source 30 forms a source follower circuit that is paired with the readout transistor in the pixel cell 10 selected by scanning.
  • the AD (Analog Digital) unit 4 includes a plurality of AD conversion units 40 arranged in the X direction.
  • the memory unit 5 includes a plurality of memory circuits 50 arranged in the X direction.
  • the output selection circuit 6 selects the memory circuit 50 and outputs a digital signal for each pixel cell 10.
  • FIG. 2 is a diagram illustrating a configuration example of the pixel cell 10 according to the first embodiment.
  • a pixel cell 10 shown in FIG. 2 includes a photodiode 100, an FD unit 101, a transfer transistor (transfer Tr) 102, a reset transistor (reset Tr) 103, a read transistor (read Tr) 104, and a selection transistor (selection). Tr) 105.
  • the photodiode 100 is a photoelectric conversion element (also referred to as a photoelectric conversion unit, a light receiving unit, or a pixel) that converts an optical signal into an electric signal.
  • a photoelectric conversion element also referred to as a photoelectric conversion unit, a light receiving unit, or a pixel
  • the FD unit 101 is transferred with the signal charge generated by the photodiode 100 and temporarily holds it as an electric signal.
  • the transfer transistor 102 is provided between the photodiode 100 and the FD unit 101, and transfers signal charges from the photodiode 100 to the FD unit 101.
  • the reset transistor 103 is connected to the FD unit 101 and resets the FD unit 101.
  • the gate of the read transistor 104 is connected to the FD unit 101, and outputs a potential corresponding to the potential of the FD unit 101.
  • the selection transistor 105 is provided between the readout transistor 104 and the vertical signal line 11, selects the output of the readout transistor 104, and outputs a potential signal from the pixel cell 10 to the vertical signal line 11.
  • the gate of the transfer transistor 102 is connected to the transfer signal line 12, the gate of the reset transistor 103 is connected to the reset signal line 13, and the gate of the selection transistor 105 is connected to the selection signal line 15.
  • the vertical scanning circuit 2 is connected to the transfer signal line 12, the reset signal line 13, and the selection signal line 15, and the pixel cell 10 generates and outputs an electric signal corresponding to the optical signal for each row. Take control.
  • the current source unit 3 has a current source 30 provided for each column.
  • the current source 30 is connected to the vertical signal line 11 of each column, and forms a source follower circuit together with the read transistor 104 of each pixel cell of the corresponding column.
  • the potential of the FD unit 101 is read out to the vertical signal line 11 by the formed source follower circuit.
  • the AD unit 4 includes an AD conversion unit 40 provided for each vertical signal line 11.
  • the AD conversion unit 40 is connected to the vertical signal line 11 and converts an analog signal read out to the vertical signal line 11 into a digital value.
  • the memory circuit 50 temporarily holds the digital signal converted by the AD conversion unit 40.
  • the output selection circuit 6 sequentially selects and outputs the digital signals held in the memory circuit 50 for each predetermined column unit.
  • FIG. 3 is a diagram illustrating a configuration example of the AD conversion unit 40 according to the present embodiment.
  • the third includes a first switch 401, a first AD conversion circuit 41, and a second AD conversion circuit 42.
  • the first AD converter circuit 41 includes a capacitor group 400, a first signal line S1 having a first potential V1, a second signal line S2 having a second potential V2, and a first comparator 404.
  • the capacitor group 400 includes a plurality of capacitors 400_0 to N (N is an integer of 2 or more).
  • the switch group 408 includes a plurality of switches 408_1 to N provided corresponding to the plurality of capacitors 400_1 to N.
  • the plurality of capacitors 400_0 to 400_N have weighted capacitance values, and in this embodiment, 2 0 ⁇ C, 2 0 ⁇ C, 2 1 ⁇ C,..., 2 N ⁇ C, (N is Although it is a binary weight type capacitance value such as an integer of 2 or more, it is not necessarily limited to this.
  • the first switch 401 is disposed between the vertical signal line 11 and the first node n1, and is turned on to transmit an analog signal output from the vertical signal line 11 to the first node n1,
  • the capacitor group 400 holds the total charge amount by being turned off.
  • the first comparator 404 is connected to the first node n1, compares the magnitude relationship between the potential Vsh of the first node n1 and the reference potential Vref of the reference signal line 414, and compares the result with the first control circuit. It outputs to 406.
  • the second switches 408_1 to 408_N select and supply either the first potential V1 or the second potential V2 to the corresponding capacitors 400_1 to 400_N according to the output of the first control circuit 406.
  • the first control circuit 406 controls the second switches 408_1 to 408_N according to the output of the first comparator 404 so that the range including the potential Vsh of the first node n1 is narrowed down by binary search. And a first digital signal corresponding to the result of the binary search is generated.
  • the first digital signal is an upper portion of the digital signal obtained by converting the analog signal of the vertical signal line 11.
  • the second comparator 405 is connected to the first node n1, compares the magnitude Vsh between the potential Vsh of the first node n1 and the ramp signal of the RAMP signal 413, and the result is sent to the second control circuit 407. Output.
  • the second control circuit 407 measures the time until the magnitude relationship between the potential Vsh of the first node n1 and the potential of the RAMP signal is switched, and generates a second digital signal corresponding to the measured time.
  • the second digital signal is the remaining lower side portion of the digital signal obtained by converting the analog signal of the vertical signal line 11.
  • the output selection circuit 6 selectively reads and outputs the first digital signal and the second digital signal generated by each AD converter 40.
  • FIG. 5 and FIG. 6 are operation timing charts of the solid-state imaging device of FIG. However, N in FIG.
  • ⁇ RS indicates a pulse signal for commonly controlling reset transistors in a predetermined row.
  • ⁇ TX indicates a pulse signal for commonly controlling transfer transistors in a predetermined row.
  • ⁇ SEL indicates a pulse signal for commonly controlling the selection transistors in a predetermined row.
  • V pix indicates the potential of the vertical signal line 11 connected to a predetermined pixel cell.
  • ⁇ SH indicates a pulse signal for commonly controlling the first switch 401.
  • V sh indicates the potential of the first node n1 of the AD conversion unit 40 in a predetermined column.
  • V ramp indicates the potential of the RAMP signal line 413.
  • V ref indicates the potential of the reference signal line 414.
  • V 1 (V1 in the figure) represents the first potential.
  • V 2 (V2 in the figure) represents the second potential.
  • ⁇ SW2_1 to ⁇ SW2_4 represent pulse signals for controlling a plurality of second switches in a predetermined column.
  • Second switch 408_1 ⁇ 408_4 is the time when the pulse signal ⁇ SW2_1 ⁇ ⁇ SW2_4 the "L" level to control the respectively supplied to the capacitor 400_1 ⁇ 400_4 to the corresponding second potential V 2, the "H" level first supplying a potential V 1 to the corresponding capacitor 400_1 ⁇ 400_4.
  • the first AD conversion is performed between time t4 and time t5, and details thereof are shown in FIG.
  • the first comparator 404 compares V ref and V sh . If V sh is higher, the first control circuit 406 returns ⁇ SW2_1 to the “L” level, and if lower, the “H” level. Operate to maintain. Here, since towards the V sh is high, FaiSW2_1 returns to "L" level and the signal supplied to the capacitor 400_1 be returned to the second potential V 2, V sh is returned to V rst.
  • V sh increases by (V 1 ⁇ V 2 ) / 2 2 .
  • V ref and V sh are compared. If V sh is high, the first control circuit 406 returns ⁇ SW2_2 to the “L” level, and if low, operates to maintain the “H” level.
  • V sh since V sh is higher, ⁇ SW2_2 returns to the “L” level, the signal supplied to the capacitor 400_2 also returns to V 2 , and V sh returns to V rst .
  • V sh increases by (V 1 ⁇ V 2 ) / 2 3 .
  • V ref and V sh are compared. If V sh is high, the first control circuit 406 returns to the ⁇ SW2_3 “L” level, and if low, operates to maintain the “H” level.
  • V sh is lower, ⁇ SW2_3 maintains the “H” level, the signal supplied to the capacitor 400_3 is also maintained at the first potential V 1 , and V sh is also V rst + (V 1 ⁇ V 2 ) / 2 3 is maintained.
  • V sh increases by (V 1 ⁇ V 2 ) / 2 4 .
  • V ref and V sh are compared, and if V sh is high, the first control circuit 406 returns ⁇ SW2_4 to the “L” level, and if low, operates to maintain the “H” level.
  • V sh since V sh is higher, ⁇ SW2_2 returns to the “L” level, the signal supplied to the capacitor 400_4 also returns to V 2 , and V sh also changes to V rst + (V 1 ⁇ V 2 ) / 2 3 .
  • V ramp starts sweeping at time t6, and the second control circuit 407 measures time T d until time t7 (t7 is not shown) when the magnitude relationship between Vsh and V ramp is switched. and it outputs a second digital signal D2_rst corresponding to T d.
  • the sweep of V ramp stops at time t8.
  • the first AD conversion is performed between time t11 and time t12. The details are shown in FIG.
  • SW2_1 to SW2_4 are reset to “L” level between time t8 and time t9.
  • the first comparator 404 compares V ref and V sh . If V sh is higher, the first control circuit 406 returns ⁇ SW2_1 to the “L” level, and if lower, the “H” level. Operate to maintain. Here, since towards the V sh is high, FaiSW2_1 returns to "L" level and the signal supplied to the capacitor 400_1 be returned to the second potential V 2, V sh is returned to V sig.
  • V sh increases by (V 2 ⁇ V 1 ) / 2 2 .
  • V ref and V sh are compared, and if V sh is high, the first control circuit 406 returns ⁇ SW2_2 to the “L” level, and if low, operates to maintain the “H” level.
  • V sh is lower, ⁇ SW2_2 maintains the “H” level, the signal supplied to the capacitor 400_2 is also maintained at V 1 , and V sh is also V sig + (V 1 ⁇ V 2 ) / 2. 2 is maintained.
  • V sh increases by (V 1 ⁇ V 2 ) / 2 3 .
  • V ref and V sh are compared. If V sh is high, the first control circuit 406 returns to the ⁇ SW2_3 “L” level, and if low, operates to maintain the “H” level.
  • V sh since V sh is higher, ⁇ SW2_3 returns to the L ′′ level, the signal supplied to the capacitor 400_1 also returns to V 2 , and V sh returns to V rst + (V 1 ⁇ V 2 ) / 2 2 . .
  • V sh increases by (V 1 ⁇ V 2 ) / 2 4 .
  • V ref and V sh are compared. If V sh is high, the first control circuit 406 returns ⁇ SW2_4 to the “L” level, and if low, operates to maintain the “H” level.
  • V sh is lower, ⁇ SW2_4 maintains the “H” level, the signal supplied to the capacitor 400_4 also maintains V 1 , and V sh is also V rst + (V 1 ⁇ V 2 ) / 2. 2 + (V 1 ⁇ V 2 ) / 2 4 is maintained.
  • V ramp starts sweeping at time t13, and the second control circuit 407 measures time Tu until time t14 (t14 is not shown) when the magnitude relationship between V sh and V ramp is switched.
  • a second digital signal D2_sig corresponding to Tu is output. The sweep of V ramp stops at time t15.
  • the first comparator 404 is used for the first AD conversion for acquiring the first digital signal by the binary search.
  • the noise of the first comparator 404 superimposes noise on the first digital signal.
  • the noise is also added to the potential of the first node n1.
  • the noise is canceled at the time of AD conversion of 2 and does not affect the finally obtained digital conversion value.
  • the operation speed of the first comparator 404 is slow, the time required for the first AD conversion becomes long.
  • the first comparator 404 is excellent in high speed, for example, as shown in FIG. 7A.
  • a latch type comparison circuit or a chopper type comparison circuit as shown in FIG. 7B, high-speed digital conversion can be performed without affecting the AD conversion accuracy.
  • the noise of the second comparator 405 superimposes noise on the second digital signal, which causes an AD conversion error.
  • the conversion time required for the second AD conversion depends on the clock frequency for performing time measurement, and the time required for the second AD conversion is long even if the operation speed of the second comparator is low. Must not. Therefore, by using a differential amplification type comparison circuit such as shown in FIG. 7C or FIG. 7D that is excellent in low noise for the second comparator 405, the AD converter speed is not affected. Accurate digital conversion is possible.
  • the upper bit side is subjected to successive approximation AD conversion
  • the lower bit side is subjected to single slope AD conversion.
  • the comparator used for successive approximation AD conversion is different from the comparator used for single slope AD conversion.
  • the pixel cell 10 includes a plurality of pixels (that is, a plurality of photodiodes 100), and further includes any one or all of the FD portion 101, the reset transistor 103, the readout transistor 104, and the selection transistor 105.
  • a structure shared by two pixel cells, a so-called multi-pixel one-cell structure can be used. That is, in the pixel cell 10 of FIG.
  • one reset transistor 103, one readout transistor 104, and one selection transistor 105 are provided corresponding to one pixel (that is, the photodiode 100), but in a plurality of adjacent pixel cells. If the reset transistor 103, the readout transistor 104, and the selection transistor 105 are shared, the number of transistors per pixel can be substantially reduced.
  • a pixel has a structure in which a pixel is formed on the surface of a semiconductor substrate, that is, on the same side as a surface on which a gate terminal and a wiring of a transistor are formed, and the pixel is on the back surface of the semiconductor substrate, that is, a transistor.
  • a so-called back-illuminated image sensor (back-illuminated solid-state imaging device) structure formed on the back surface side with respect to the surface on which the gate terminal and the wiring are formed can also be used.
  • an image sensor structure using a photoelectric conversion film (a photoelectric conversion film using an organic material as an example) can be used.
  • FIG. 8B is a cross-sectional view showing another configuration example of the pixel cell according to Embodiment 1.
  • the pixel cell in FIG. 8B includes a semiconductor substrate 801, a gate electrode 802, a contact plug 803, a wiring layer 807, a photoelectric conversion film 110, a color filter 812, and an on-chip lens 813.
  • the FD portion 101 is provided in the semiconductor substrate 801 and is electrically connected to the pixel electrode 808 via the contact plug 803.
  • the photoelectric conversion layer 809 When the photoelectric conversion layer 809 is irradiated with light and a bias potential is applied between the transparent electrode 810 and the pixel electrode 808, an electric field is generated, and one of positive and negative charges generated by the photoelectric conversion is a pixel.
  • the collected charges collected by the electrode 808 are accumulated in the FD unit 101. Reading out the charges accumulated in the FD unit 101 is basically the same as the photodiode type in FIG.
  • FIG. 8B shows an example of a pixel circuit without a transfer transistor, a transfer transistor can also be used.
  • V ref is a reference potential, but it can also be a potential output from the pixel cell when there is no light irradiation.
  • D1_rst is ⁇ 0, 0, 0, 0 ⁇
  • V sh at time t28 is also V rst , so the operation from time t21 to time t28 is performed. May be omitted.
  • the solid-state imaging device has a photoelectric conversion unit that converts an optical signal into an electrical signal, and includes a plurality of pixel cells 10 arranged in the X direction and the Y direction, and a plurality of pixel cells 10.
  • a plurality of vertical signal lines 11 connected to the pixel cell 10 and arranged in the X direction for transmitting electrical signals as analog signals, and connected to the plurality of vertical signal lines 11 in the X direction for converting analog signals into digital signals.
  • a plurality of AD converters 40 arranged, and the AD converter 40 includes a first AD converter circuit 41 having a first comparator 404 and a second AD converter having a second comparator 405.
  • the first AD converter circuit 41 uses the first comparator 404 to narrow the range including the potential of the analog signal by a binary search, and based on the result of the binary search, signal
  • the second AD converter circuit 42 performs a first AD conversion for generating a first digital signal that is a higher-order part, and the second AD converter circuit 42 compares the magnitude relationship between the narrowed analog signal and the RAMP signal. By measuring the time until the output of 405 is inverted, the second AD conversion for generating the second digital signal which is the remaining lower side portion of the digital signal is performed.
  • the first comparator 404 is faster than the second comparator 405, and the second comparator 405 may be more resistant to noise mixing than the first comparator 404.
  • the first AD converter circuit 41 narrows down the range including the potential of the analog signal by the binary search based on the output of the first comparator 404, and the first digital circuit based on the result of the binary search.
  • the second AD converter circuit 42 includes a first control circuit 406 that performs control to generate a signal, and measures the time until the output of the second comparator 405 is inverted.
  • a second control circuit 407 that performs control to generate two digital signals may be provided.
  • the first AD converter circuit 41 includes a plurality of capacitors 400_1 to 400_N coupled to the first node n1, and a first switch 401 disposed between the vertical signal line 11 and the first node n1. Are connected to the first signal line S1 having the first potential V1, the second signal line S2 having the second potential V2, and the plurality of capacitors 400_1 to 400_N.
  • Second comparator 405 , A ramp signal line 413 connected to the second comparator 450 and a second control circuit 407 connected to the output of the second comparator 405, and the plurality of capacitors 400_1 to 400_N include A potential corresponding to an analog signal may be held via one switch 401.
  • the individual imaging apparatus may perform the second AD conversion after performing the first AD conversion.
  • first comparator 404 and the second comparator 405 may have different configurations.
  • the first comparator 404 may be a latch-type comparison circuit.
  • the first comparator 404 may be a chopper type comparison circuit.
  • the second comparator 405 may be a differential amplification type comparison circuit.
  • the photoelectric conversion unit may have a photoelectric conversion film.
  • Embodiment 2 A solid-state imaging device according to Embodiment 2 will be described with reference to FIGS. 9 and 10.
  • FIG. 9 is a diagram illustrating a configuration example of the solid-state imaging device according to the second embodiment.
  • the solid-state imaging device of FIG. 9 is different from the solid-state imaging device of FIG. 1 in that an AD conversion unit 140 is provided instead of the AD conversion unit 40 in the AD unit 4.
  • an AD conversion unit 140 is provided instead of the AD conversion unit 40 in the AD unit 4.
  • FIG. 10 is a diagram illustrating a configuration example of the AD conversion unit 140 according to the present embodiment.
  • the AD conversion unit 140 of FIG. 10 is different from the AD conversion unit 40 of FIG. 3 in that a third switch 409 is added.
  • the third switch 409 is inserted between the first node n1 and the second comparator 405, and propagates the potential of the first node n1 to the second comparator 405 when in the on state. At this time, the second comparator 405 and the first node n1 are disconnected.
  • the second comparator compares the magnitude relationship between the potential of the first node n1 and the potential of the RAMP signal at least when the third switch is in the ON state, and outputs the result to the second control circuit.
  • the operation of the solid-state imaging device according to the present embodiment is substantially the same as FIGS. 4, 5 and 6 shown as the operation timing charts of the solid-state imaging device of the first embodiment, but in FIG.
  • the third switch 409 is turned off.
  • the wiring load for connection to the second comparator 405 is disconnected.
  • the column circuit of the solid-state imaging device is generally on the order of several ⁇ m, the wiring is often long and the wiring load is often large.
  • the time required for the first AD conversion can be shortened, higher-speed AD conversion can be realized, and high image quality and a high frame rate can be realized.
  • the pixel cell 10 in FIG. 9 may not have a one-pixel one-cell structure, but may have a multi-pixel one-cell structure.
  • the solid-state imaging device of FIG. 9 can be a back-illuminated solid-state imaging device.
  • the pixel cell 10 in FIG. 9 may use the structure of an image sensor using a photoelectric conversion film (a photoelectric conversion film using an organic material as an example) shown in FIGS. 8A and 8B.
  • a photoelectric conversion film a photoelectric conversion film using an organic material as an example
  • the first AD converter circuit 41 includes the plurality of capacitors 400_1 to 400_N coupled to the first node n1, the vertical signal line 11, and the first signal line.
  • a first switch 401 disposed between the nodes n1, a first signal line S1 having a first potential, a second signal line S2 having a second potential, and a plurality of capacitors 400_1 to 400_N.
  • a plurality of second switches 408_1 to 408_N that are connected to select the first signal line S1 or the second signal line S2 and connect to the capacitors 400_1 to 400_N, and a first node connected to the first node n1.
  • the second AD converter circuit 42 includes a second comparator 405 connected to the first node n1 via the third switch 409, a ramp signal line 413 connected to the second comparator, And a second control circuit 407 connected to the output of the comparator 405, and the first node n 1 holds a potential corresponding to the analog signal through the first switch 401.
  • the wiring load parasitic on the first node n1 is reduced, and the first node n1 due to the operation of the second switch is reduced.
  • the potential change becomes faster. That is, the first AD conversion can be made faster.
  • the third switch 409 may electrically disconnect the first node n1 and the second comparator 405 during the first AD conversion.
  • Embodiment 3 A solid-state imaging device according to Embodiment 3 will be described with reference to FIGS. 11 and 12.
  • FIG. 11 is a diagram illustrating a configuration example of the solid-state imaging device according to the third embodiment.
  • the solid-state imaging device of FIG. 11 is different from the solid-state imaging device of FIG. 1 in that an AD conversion unit 240 is provided instead of the AD conversion unit 40 in the AD unit 4.
  • AD conversion unit 240 is provided instead of the AD conversion unit 40 in the AD unit 4.
  • FIG. 12 is a diagram illustrating a configuration example of the AD conversion unit 240 according to the third embodiment.
  • the AD converter 240 in FIG. 12 is different from the AD converter 40 in FIG. 3 in that a buffer circuit 411 is added.
  • the buffer circuit 411 is inserted between the first node n1 and the first comparator 404 and the second comparator 405, and buffers the analog signal held in the first node n1 for the first. To the second comparator 404 and the second comparator 405.
  • the first comparator 404 is connected to the buffer circuit 411, compares the magnitude relationship between the output of the buffer circuit 411 and the reference potential, and outputs the result to the first control circuit 406.
  • the second comparator 405 is connected to the buffer circuit 411, compares the potential of the signal output from the buffer circuit 411 and the potential of the RAMP signal, and outputs the result to the second control circuit 407. .
  • the second control circuit 407 measures the time until the magnitude relationship between the potential of the signal output from the buffer circuit 411 and the potential of the RAMP signal is switched, and generates a second digital signal corresponding to the measured time. .
  • the operation of the solid-state imaging device according to the present embodiment is the same as that of FIGS. 4, 5, and 6 shown as the operation timing chart of the solid-state imaging device of the first embodiment.
  • the buffer circuit 411 is arranged between the first comparator 404 and the second comparator 405, the capacitive load parasitic on the first node n1 is significantly reduced.
  • the capacitive load parasitic on the first node n1 not only increases the time required for the first AD conversion, but also causes an error in the ratio of the capacitance at the time of switching the capacitance during the first AD conversion. This is a factor that hinders the improvement of accuracy.
  • the capacitive load parasitic on the first node n1 is reduced, so that the error of the capacitance ratio at the time of capacitance switching can be reduced, and the AD conversion can be highly accurate.
  • this embodiment can reduce an error during the first AD conversion, can realize a high-precision AD conversion, and can realize an image sensor with a high image quality and a high frame rate.
  • a third switch 409 is provided between the buffer circuit 411 and the second comparator 405, and the third switch 409 is controlled to be turned off during the first AD conversion. Also good.
  • the buffer circuit 411 may be configured by a source follower circuit as shown in FIG.
  • the solid-state imaging device includes the buffer circuit 411 between the first node n1 and the second comparator 405.
  • the wiring load of the second comparator from the first node n1 is reduced by the presence of the buffer circuit 411 during the first AD conversion, the wiring load parasitic on the first node n1 is small.
  • the first AD conversion can be made faster.
  • a buffer circuit 411 may be provided between the first node n1 and the third switch 409.
  • the buffer circuit 411 may be a source follower circuit.
  • FIG. 15 shows an example of the configuration of a camera system including a solid-state imaging device according to the fourth embodiment.
  • This camera system includes an optical system 231, a solid-state imaging device 232, and a system controller 234.
  • the optical system 231 includes one or more lenses.
  • the solid-state imaging device 232 is the solid-state imaging device according to any one of the first to third embodiments described above.
  • the signal processing unit 233 performs signal processing on the data taken by the solid-state imaging device 232 and outputs it as an image or data.
  • the system controller 234 controls the solid-state imaging device 232 and the signal processing unit 233.
  • the camera system according to the present embodiment uses the solid-state imaging device according to any one of the above-described embodiments (Embodiments 1 to 3), thereby realizing high-speed AD conversion while suppressing noise, and achieving a high frame Capable of rate and high image quality. Therefore, high-speed and high-accuracy sensor imaging can be performed, and as a result, a camera system with good image characteristics can be provided.
  • the camera system according to the fourth embodiment includes any one of the solid-state imaging devices described in the first to third embodiments.
  • high-speed AD conversion can be realized while suppressing noise, and high frame rate and high image quality imaging can be performed.
  • the present disclosure can be suitably used for a solid-state imaging device and a camera.

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Abstract

固体撮像装置は、列毎に第１のＡＤ変換回路（４１）および第２のＡＤ変換回路（４２）を備え、第１のＡＤ変換回路は、第１の比較器（４０４）を用いて、アナログ信号の電位が含まれる範囲を二分探索により絞り込むとともに、二分探索の結果に基づいて、デジタル信号の上位側部分である第１のデジタル信号を生成する第１のＡＤ変換を行い、第２のＡＤ変換回路（４２）は、絞り込まれたアナログ信号とＲＡＭＰ信号との大小関係を比較する第２の比較器（４０５）の出力が反転するまでの時間を計測することで、デジタル信号の残りの下位側部分である第２のデジタル信号を生成する第２のＡＤ変換を行う。

Description

固体撮像装置、およびそれを用いるカメラシステム
　本開示は、固体撮像装置、およびそれを用いるカメラシステムに関する。
　周辺回路を同一チップ内に混在させることができるＭＯＳ型イメージセンサは、特に画素数の多いイメージセンサにおいて、列毎の画素出力信号を同時にＡＤ変換するカラムＡＤ変換方式が主流である。
　また、近年、更に固体撮像装置の高フレームレート化が進むとともに、デジタル出力データの高ビット化も進んでおり、高速でかつ高分解能なＡＤ変換を行うため、上位ビット側と下位ビット側とで異なるＡＤ変換方式を取るような構成のＡＤ変換回路が提案されるようになってきている。
　その一例として、特許文献１は、上位ビットを逐次比較型ＡＤ変換方式でデジタル変換し、下位ビットをシングルスロープ型ＡＤ変換方式でデジタル変換するカラムＡＤ変換回路を開示している。
特開２０１４－００７５２７号公報
　上位ビットのＡＤ変換を逐次比較ＡＤ変換（以降、ＳＡＲ変換と呼ぶ）で行い、下位ビットのＡＤ変換をシングルスロープ型ＡＤ変換（以降、ＳＳ変換と呼ぶ）で行うＳＡＲ＋ＳＳ型ＡＤ変換においては、ＳＡＲ変換時に入力信号の二分探索を行ってアナログ値の絞込みを行い、絞り込んだアナログ信号に対してＳＳ変換を行う。
　しかしながら、特許文献１に示された従来技術は、ＳＡＲ変換時にノイズが混入しても、絞り込んだ範囲よりも広い範囲でＳＳ変換を行うことで、最終的なデジタル値には影響しないが、ＳＳ変換時にノイズが混入すると、最終的なデジタル値に変換誤差が生じるという課題を有している。
　また、特許文献１に示された従来技術は、ＳＳ変換におけるノイズの混入を抑制しようとすると動作帯域を低速に絞る必要があり、ＳＡＲ変換の動作速度が上がらずトータルのＡＤ変換時間が長くなるという別の課題も有している。
　前記課題を鑑み、本開示は、ＳＳ変換におけるノイズの混入を抑制しながら、高速なＳＡＲ変換を実現し、高画質で高フレームレートな読み出しを行う固体撮像装置を提供することを目的とする。
　上記課題を解決するため本開示の一態様における固体撮像装置は、光信号を電気信号に変換する光電変換部を各々に持ち、Ｘ方向およびＹ方向に配列される複数の画素セルと、複数の前記画素セルに接続され、前記電気信号をアナログ信号として伝達するＸ方向に配列される複数の垂直信号線と、複数の前記垂直信号線に接続され、前記アナログ信号をデジタル信号に変換するＸ方向に配列される複数のＡＤ変換部と、を備え、前記ＡＤ変換部は、第１の比較器を有する第１のＡＤ変換回路と、第２の比較器を有する第２のＡＤ変換回路と、を備え、前記第１のＡＤ変換回路は、前記第１の比較器を用いて、前記アナログ信号の電位が含まれる範囲を二分探索により絞り込むとともに、二分探索の結果に基づいて、前記デジタル信号の上位側部分である第１のデジタル信号を生成する第１のＡＤ変換を行い、前記第２のＡＤ変換回路は、絞り込まれたアナログ信号とＲＡＭＰ信号との大小関係を比較する前記第２の比較器の出力が反転するまでの時間を計測することで、前記デジタル信号の残りの下位側部分である第２のデジタル信号を生成する第２のＡＤ変換を行う。
　また、本開示におけるカメラシステムは、上記の固体撮像装置を備える。
　本開示によると、ノイズを抑制しつつ、高速なＡＤ変換を実現し、高フレームレート・高画質な撮像が出来る。
図１は、実施の形態１に係る固体撮像装置の構成例を示す図である。 図２は、実施の形態１に係る画素セルの構成例を示す図である。 図３は、実施の形態１に係るＡＤ変換部の構成例を示す例である。 図４は、実施の形態１に係る固体撮像装置の動作タイミングチャートである。 図５は、実施の形態１に係る固体撮像装置の動作タイミングチャートである。 図６は、実施の形態１に係る固体撮像装置の動作タイミングチャートである。 図７Ａは、実施の形態１に係る第１の比較器の構成例を示す図である。 図７Ｂは、実施の形態１に係る第１の比較器の他の構成例を示す図である。 図７Ｃは、実施の形態１に係る第２の比較器の構成例を示す図である。 図７Ｄは、実施の形態１に係る第２の比較器の他の構成例を示す図である。 図８Ａは、実施の形態１に係る画素セルの他の構成例を示す図である。 図８Ｂは、実施の形態１に係る画素セルの他の構成例を示す断面図である。 図９は、実施の形態２に係るＡＤ変換部の構成例を示す図である。 図１０は、実施の形態２に係るＡＤ変換部の構成例を示す図である。 図１１は、実施の形態３に係る固体撮像装置の構成例を示す図である。 図１２は、実施の形態３に係るＡＤ変換部の構成例を示す図である。 図１３は、実施の形態３に係るＡＤ変換部の構成例を示す図である。 図１４は、実施の形態３に係るバッファ回路の構成例を示す図である。 図１５は、実施の形態４に係るカメラシステムの構成例を示す図である。
　以下、本開示の実施の形態について、図面を用いて詳細に説明する。なお、以下で説明する実施の形態は、いずれも本開示の一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、駆動タイミング等は、一例であり、本開示を限定する主旨ではない。また、以下の実施の形態における構成要素のうちの、本開示の最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。また、各図は、必ずしも厳密に図示したものではない。各図において、実質的に同一の構成について、重複する説明は省略又は簡略化する。
　（実施の形態１）
　図１は、実施の形態１に係る固体撮像装置の全体構成を示す図である。
　同図の固体撮像装置は、画素アレイ部１、垂直走査回路２、電流源部３、ＡＤ部４、メモリ部５および出力選択回路６を備える。
　画素アレイ部１は、光信号を電気信号に変換する光電変換部を各々に持つ複数の画素セル（単位セル）１０を有する。複数の画素セル１０は、Ｘ方向およびＹ方向にアレイ状に（つまり二次元状に）配列される。同じ列に属する画素セル１０は共通の垂直信号線１１が接続される。また同じ行に属する画素セル１０は共通の転送信号線１２、リセット信号線１３および選択信号線１５が接続される。
　垂直走査回路２は、転送信号線１２、リセット信号線１３、選択信号線１５を用いて画素アレイ部１を行単位で順次走査する。
　電流源部３は、Ｘ方向に複数配列される電流源３０を有する。各電流源３０は、走査により選択された画素セル１０内の読み出しトランジスタと対をなす、ソースフォロア回路を形成する。
　ＡＤ（Analog Digital）部４は、Ｘ方向に複数配列されＡＤ変換部４０を有する。
　メモリ部５は、Ｘ方向に複数配列されるメモリ回路５０を有する。
　出力選択回路６は、メモリ回路５０を選択しし画素セル１０毎のデジタル信号を出力する。
　図２は、実施の形態１に係る画素セル１０の構成例を示す図である。図２に示す画素セル１０は、フォトダイオード１００と、ＦＤ部１０１と、転送トランジスタ（転送Ｔｒ）１０２と、リセットトランジスタ（リセットＴｒ）１０３と、読み出しトランジスタ（読み出しＴｒ）１０４と、選択トランジスタ（選択Ｔｒ）１０５とを有する。
　フォトダイオード１００は、光信号を電気信号に変換する光電変換素子（光電変換部、受光部、画素とも呼ばれる）である。
　ＦＤ部１０１は、フォトダイオード１００で発生した信号電荷が転送され、電気信号として一時的に保持する。
　転送トランジスタ１０２は、フォトダイオード１００とＦＤ部１０１との間に設けられ、フォトダイオード１００からＦＤ部１０１に信号電荷を転送する。
　リセットトランジスタ１０３は、ＦＤ部１０１と接続され、ＦＤ部１０１をリセットする。
　読み出しトランジスタ１０４は、ゲートがＦＤ部１０１に接続され、ＦＤ部１０１の電位に応じた電位を出力する。
　選択トランジスタ１０５は、読み出しトランジスタ１０４と垂直信号線１１との間に設けられ、読み出しトランジスタ１０４の出力を選択し、画素セル１０から垂直信号線１１に電位信号を出力する。
　転送トランジスタ１０２のゲートは転送信号線１２に、リセットトランジスタ１０３のゲートはリセット信号線１３に、選択トランジスタ１０５のゲートは選択信号線１５にそれぞれ接続される。
　垂直走査回路２は、転送信号線１２、リセット信号線１３および選択信号線１５に接続され、画素セル１０が行毎に、光信号に応じた電気信号を発生し出力するよう各画素セル１０の制御をおこなう。
　電流源部３は、列ごとに設けられた電流源３０を有する。電流源３０は、各列の垂直信号線１１に接続され、対応する列の各画素セルの読み出しトランジスタ１０４と合わせソースフォロア回路を形成する。ＦＤ部１０１の電位は形成されるソースフォロア回路によって垂直信号線１１に読み出される。
　ＡＤ部４は、垂直信号線１１毎に設けられたＡＤ変換部４０を有する。ＡＤ変換部４０は垂直信号線１１に接続され、垂直信号線１１に読み出されるアナログ信号をデジタル値に変換する。
　メモリ回路５０は、ＡＤ変換部４０で変換されたデジタル信号を一時的に保持する。
　出力選択回路６は、メモリ回路５０に保持されたデジタル信号を、あらかじめ定められている列の単位毎に順次選択し、出力する。
　図３は、本実施の形態に係るＡＤ変換部４０の構成例を示す図である。
　図３に示すＡＤ変換部４０は、第１のスイッチ４０１と、第１のＡＤ変換回路４１と、第２のＡＤ変換回路４２とを備える。第１のＡＤ変換回路４１は、キャパシタ群４００と、第１の電位Ｖ１をもつ第１の信号線Ｓ１と、第２の電位Ｖ２をもつ第２の信号線Ｓ２と、第１の比較器４０４と、第１の制御回路４０６と、スイッチ群４０８とを有する。キャパシタ群４００は、複数のキャパシタ４００＿０～Ｎ（Ｎは２以上の整数）からなる。スイッチ群４０８は、複数のキャパシタ４００＿１～Ｎに対応して設けられる複数のスイッチ４０８＿１～Ｎからなる。
　複数のキャパシタ４００＿０～４００＿Ｎのそれぞれの一方の電極は、第１のノードｎ１に結合される。また、複数のキャパシタ４００＿０～４００＿Ｎは、重みづけされた容量値を持ち、本実施例では２０×Ｃ、２０×Ｃ、２１×Ｃ、・・・、２Ｎ×Ｃ、（Ｎは２以上の整数）のようなバイナリウェイト型の容量値としているが、必ずしもこれに限定はされない。
　第１のスイッチ４０１は、垂直信号線１１と第１のノードｎ１の間に配置され、オン状態になることにより、垂直信号線１１から出力されるアナログ信号を第１のノードｎ１に伝達し、オフ状態となることによりキャパシタ群４００に総電荷量を保持させる。
　第１の比較器４０４は、第１のノードｎ１に接続され、第１のノードｎ１の電位Ｖｓｈと基準信号線４１４の基準電位Ｖｒｅｆとの大小関係を比較し、その結果を第１の制御回路４０６に出力する。
　第２のスイッチ４０８＿１～４０８＿Ｎは、対応するキャパシタ４００＿１～４００＿Ｎに第１の電位Ｖ１か第２の電位Ｖ２のどちらか一方を、第１の制御回路４０６の出力に応じて選択し、供給する。
　第１の制御回路４０６は、第１のノードｎ１の電位Ｖｓｈが含まれる範囲を二分探索により絞り込まれるように、第１の比較器４０４の出力に応じて第２のスイッチ４０８＿１～４０８＿Ｎの制御を行うとともに、二分探索の結果に応じた第１のデジタル信号を生成する。第１のデジタル信号は、垂直信号線１１のアナログ信号を変換したデジタル信号のうちの上位側部分である。
　第２の比較器４０５は、第１のノードｎ１に接続され、第１のノードｎ１の電位ＶｓｈとＲＡＭＰ信号４１３のランプ信号との大小関係を比較し、その結果を第２の制御回路４０７に出力する。
　第２の制御回路４０７は、第１のノードｎ１の電位ＶｓｈとＲＡＭＰ信号の電位との大小関係が入れ替わるまでの時間を計測し、計測した時間に応じた第２のデジタル信号を生成する。第２のデジタル信号は、垂直信号線１１のアナログ信号を変換したデジタル信号のうちの残り下位側部分である。
　出力選択回路６は、各々のＡＤ変換部４０で生成される第１のデジタル信号及び第２のデジタル信号を、選択的に読み出して出力する。
　図４、図５および図６は、図１の固体撮像装置の動作タイミングチャートである。ただし、図３中のＮを４としている。
　図４、図５および図６において、横軸は時刻、縦軸は各信号の電位を表す。φＲＳは、所定の行のリセットトランジスタを共通に制御するパルス信号を示す。φＴＸは、所定の行の転送トランジスタを共通に制御するパルス信号を示す。φＳＥＬは、所定の行の選択トランジスタを共通に制御するパルス信号を示す。Ｖｐｉｘは所定の画素セルに接続される垂直信号線１１の電位を示す。φＳＨは第１のスイッチ４０１を共通に制御するパルス信号を示す。Ｖｓｈは所定の列のＡＤ変換部４０の第１のノードｎ１の電位を示す。ＶｒａｍｐはＲＡＭＰ信号線４１３の電位を示す。Ｖｒｅｆは基準信号線４１４の電位を示す。Ｖ１（図中のＶ１）は第１の電位を示す。Ｖ２（図中のＶ２）は第２の電位、を示す。φＳＷ２＿１～φＳＷ２＿４は、所定の列の複数の第２のスイッチを制御するパルス信号を表す。
　第２のスイッチ４０８＿１～４０８＿４は、それぞれを制御するパルス信号φＳＷ２＿１～φＳＷ２＿４が“Ｌ”レベルの時には第２の電位Ｖ２を対応するキャパシタ４００＿１～４００＿４に供給し、“Ｈ”レベルの時には第１の電位Ｖ１を対応するキャパシタ４００＿１～４００＿４に供給する。
　まず、図４において、時刻ｔ１でφＳＥＬ及びφＲＳを“Ｈ”レベルにすると、φＳＥＬ及びφＲＳと接続される選択トランジスタ１０５およびリセットトランジスタ１０３が全てオンし、該当する行のＦＤ部１０１の電位はリセットされ、垂直信号線１１の電位Ｖｐｉｘはリセットレベルを示すＶｒｓｔとなる。
　時刻ｔ２でφＳＨを“Ｈ”レベルにすると、φＳＨと接続する第１のスイッチ４０１が全てオンし、各列の垂直信号線１１の電位と、各列の第１のノードｎ１の電位は等しくなる。従って、ＶｓｈはＶｒｓｔへと遷移する。時刻ｔ３でφＳＨを“Ｌ”レベルにすることで、ＶｓｈはＶｒｓｔで保持されることとなる。
　時刻ｔ４～時刻ｔ５の間に第１のＡＤ変換を行うが、その詳細については図５に示す。
　図５において、時刻ｔ２１でφＳＷ２＿１を“Ｈ”レベルにすると、キャパシタ４００＿１に供給される信号が第２の電位Ｖ２から第１の電位Ｖ１に切り替わる。φＳＨ１は“Ｌ”レベルであるので、キャパシタ４００＿０～Ｎの総電荷量は変化しないことから、Ｖｓｈは（Ｖ１－Ｖ２）／２だけ上昇する。
　時刻ｔ２２で第１の比較器４０４にてＶｒｅｆとＶｓｈを比較し、Ｖｓｈの方が高ければ第１の制御回路４０６はφＳＷ２＿１を“Ｌ”レベルに戻し、低ければ“Ｈ”レベルを維持するように動作する。ここでは、Ｖｓｈの方が高いため、φＳＷ２＿１は“Ｌ”レベルに戻り、キャパシタ４００＿１に供給される信号も第２の電位Ｖ２に戻り、ＶｓｈはＶｒｓｔに戻る。
　時刻ｔ２３でφＳＷ２＿２を“Ｈ”レベルにすると、Ｖｓｈは（Ｖ１－Ｖ２）／２２だけ上昇する。ｔ２４でＶｒｅｆとＶｓｈを比較し、Ｖｓｈが高ければ第１の制御回路４０６はφＳＷ２＿２を“Ｌ”レベルに戻し、低ければ“Ｈ”レベルを維持するように動作する。ここでは、Ｖｓｈの方が高いため、φＳＷ２＿２は“Ｌ”レベルに戻り、キャパシタ４００＿２に供給される信号もＶ２に戻り、ＶｓｈはＶｒｓｔに戻る。
　時刻ｔ２５でφＳＷ２＿３を“Ｈ”レベルにすると、Ｖｓｈは（Ｖ１－Ｖ２）／２３だけ上昇する。ｔ２６でＶｒｅｆとＶｓｈを比較し、Ｖｓｈが高ければ第１の制御回路４０６はφＳＷ２＿３“Ｌ”レベルに戻し、低ければ“Ｈ”レベルを維持するように動作する。ここでは、Ｖｓｈの方が低いため、φＳＷ２＿３は“Ｈ”レベルを維持し、キャパシタ４００＿３に供給される信号も第１の電位Ｖ１が維持され、ＶｓｈもＶｒｓｔ＋（Ｖ１－Ｖ２）／２３が維持される。
　時刻ｔ２７でφＳＷ２＿４を“Ｈ”レベルにすると、Ｖｓｈは（Ｖ１－Ｖ２）／２４だけ上昇する。ｔ２８でＶｒｅｆとＶｓｈを比較し、Ｖｓｈが高ければ第１の制御回路４０６はφＳＷ２＿４を“Ｌ”レベルに戻し、低ければ“Ｈ”レベルを維持するように動作する。ここでは、Ｖｓｈの方が高いため、φＳＷ２＿２は“Ｌ”レベルに戻り、キャパシタ４００＿４に供給される信号もＶ２に戻り、ＶｓｈもＶｒｓｔ＋（Ｖ１－Ｖ２）／２３に戻る。
　φＳＷ２＿１～φＳＷ２＿４の状態ｒ１～ｒ４を、それぞれ“Ｌ”レベルにある時を０、“Ｈ”レベルにある時を１とすると、上記に示した第１のＡＤ変換動作により第１の制御回路４０６は、第１のデジタル信号Ｄ１＿ｒｓｔ＝｛ｒ１、ｒ２、ｒ３、ｒ４｝＝｛０、０、１、０｝を出力し、ＶｓｈはＶｒｓｔ＋（Ｖ１－Ｖ２）／２３となる。
　図４において、時刻ｔ６でＶｒａｍｐはスウィープを開始し、第２の制御回路４０７は、ＶｓｈとＶｒａｍｐの大小関係が入れ替わる時刻ｔ７（ｔ７は図示されていない）までの時間Ｔｄを計測、Ｔｄに応じた第２のデジタル信号Ｄ２＿ｒｓｔを出力する。Ｖｒａｍｐのスウィープは時刻ｔ８で停止する。
　時刻ｔ３～ｔ８の間にφＴＸが“Ｈ”レベルにすると、φＴＸに接続される転送トランジスタ１０２が全てオンし、該当する行のフォトダイオード１００で発生した電子がＦＤ部１０１に転送され、垂直信号線１１の電位Ｖｐｉｘは転送される電子の数に対応する電位分だけＶｒｓｔから低下した、Ｖｓｉｇとなる。
　時刻ｔ９でφＳＨが“Ｈ”レベルにすると、φＳＨと接続される第１のスイッチ４０１が全てオンし、各列の垂直信号線電位Ｖｐｉｘと、各列の第１のノードｎ１の電位は等しくなる。従って、ＶｓｈはＶｓｉｇへと遷移する。時刻ｔ１０でφＳＨを“Ｌ”レベルにすることで、ＶｓｈはＶｓｉｇで保持されることとなる。
　時刻ｔ１１～時刻ｔ１２の間に第１のＡＤ変換を行うが、その詳細については図６に示す。
　なお、図示されていないが、時刻ｔ８～時刻ｔ９の間にＳＷ２＿１～ＳＷ２＿４は全て“Ｌ”レベルにリセットされる。
　図６において、時刻ｔ３１でφＳＷ２＿１を“Ｈ”レベルにすると、キャパシタ４００＿１に供給される信号が第２の電位Ｖ２から第１の電位Ｖ１に切り替わり、Ｖｓｈは（Ｖ１－Ｖ２）／２だけ上昇する。
　時刻ｔ３２で第１の比較器４０４にてＶｒｅｆとＶｓｈを比較し、Ｖｓｈの方が高ければ第１の制御回路４０６はφＳＷ２＿１を“Ｌ”レベルに戻し、低ければ“Ｈ”レベルを維持するように動作する。ここでは、Ｖｓｈの方が高いため、φＳＷ２＿１は“Ｌ”レベルに戻り、キャパシタ４００＿１に供給される信号も第２の電位Ｖ２に戻り、ＶｓｈはＶｓｉｇに戻る。
　時刻ｔ３３でφＳＷ２＿２を“Ｈ”レベルにすると、Ｖｓｈは（Ｖ２－Ｖ１）／２２だけ上昇する。ｔ３４でＶｒｅｆとＶｓｈを比較し、Ｖｓｈが高ければ第１の制御回路４０６はφＳＷ２＿２を“Ｌ”レベルに戻し、低ければ“Ｈ”レベルを維持するように動作する。ここでは、Ｖｓｈの方が低いため、φＳＷ２＿２は“Ｈ”レベルを維持し、キャパシタ４００＿２に供給される信号もＶ１が維持され、ＶｓｈもＶｓｉｇ＋（Ｖ１－Ｖ２）／２２が維持される。
　時刻ｔ３５でφＳＷ２＿３を“Ｈ”レベルにすると、Ｖｓｈは（Ｖ１－Ｖ２）／２３だけ上昇する。ｔ１６でＶｒｅｆとＶｓｈを比較し、Ｖｓｈが高ければ第１の制御回路４０６はφＳＷ２＿３“Ｌ”レベルに戻し、低ければ“Ｈ”レベルを維持するように動作する。ここでは、Ｖｓｈの方が高いため、φＳＷ２＿３はＬ”レベルに戻り、キャパシタ４００＿１に供給される信号もＶ２に戻り、ＶｓｈはＶｒｓｔ＋（Ｖ１－Ｖ２）／２２に戻る。
　時刻ｔ３７でφＳＷ２＿４を“Ｈ”レベルにすると、Ｖｓｈは（Ｖ１－Ｖ２）／２４だけ上昇する。ｔ３８でＶｒｅｆとＶｓｈを比較し、Ｖｓｈが高ければ第１の制御回路４０６はφＳＷ２＿４を“Ｌ”レベルに戻し、低ければ“Ｈ”レベルを維持するように動作する。ここでは、Ｖｓｈの方が低いため、φＳＷ２＿４は“Ｈ”レベルを維持し、キャパシタ４００＿４に供給される信号もＶ１が維持され、ＶｓｈもＶｒｓｔ＋（Ｖ１－Ｖ２）／２２＋（Ｖ１－Ｖ２）／２４が維持される。
　φＳＷ２＿１～φＳＷ２＿４の状態ｓ１～ｓ４を、それぞれ“Ｌ”レベルにある時を０、“Ｈ”レベルにある時を１とすると、上記に示した第１のＡＤ変換動作により第１の制御回路４０６は、第１のデジタル信号Ｄ１＿ｒｓｔ＝｛ｓ１、ｓ２、ｓ３、ｓ４｝＝｛０、１、０、１｝を出力し、ＶｓｈはＶｒｓｔ＋（Ｖ１－Ｖ２）／２２＋（Ｖ１－Ｖ２）／２４となる。
　図４において、時刻ｔ１３でＶｒａｍｐはスウィープを開始し、第２の制御回路４０７は、ＶｓｈとＶｒａｍｐの大小関係が入れ替わる時刻ｔ１４（ｔ１４は図示されていない）までの時間Ｔｕを計測、Ｔｕに応じた第２のデジタル信号Ｄ２＿ｓｉｇを出力する。Ｖｒａｍｐのスウィープは時刻ｔ１５で停止する。
　上述の通り、第１の比較器４０４は、二分探索により第１のデジタル信号の取得する第１のＡＤ変換に用いられる。第１の比較器４０４のノイズは、第１のデジタル信号にノイズを重畳することになるが、上式に示すとおり、第１のノードｎ１の電位にもそのノイズを足すことになるため、第２のＡＤ変換時にそのノイズはキャンセルされ、最終的に得られるデジタル変換値に影響を与えない。一方で、第１の比較器４０４の動作速度が遅いと、第１のＡＤ変換に必要な時間が長くなってしまう。
　このように、第１のＡＤ変換動作におけるノイズは最終的に得られるデジタル変換値に影響を与えないことから、第１の比較器４０４には高速性に優れた、例えば図７Ａに示すようなラッチ型比較回路や図７Ｂに示すようなチョッパ型比較回路を用いることで、ＡＤ変換精度に影響を与えることなく、高速なデジタル変換が出来る。
　それに対して、第２の比較器４０５のノイズは、第２のデジタル信号にノイズを重畳することとなり、ＡＤ変換の誤差の要因となる。一方、第２のＡＤ変換に必要な変換時間は、時間計測を行うためのクロック周波数に依存し、第２の比較器の動作速度が遅くても、第２のＡＤ変換に必要な時間は長くはならない。そこで、第２の比較器４０５には低ノイズ性に優れた、例えば図７Ｃや図７Ｄに示すような差動増幅型の比較回路を用いることで、ＡＤ変換速度に影響を与えることなく、高精度なデジタル変換が出来る。
　以上のように、本実施の形態は、アナログデジタル変換において、上位ビット側を逐次比較ＡＤ変換、下位ビット側をシングルスロープＡＤ変換で行う。逐次比較ＡＤ変換に使用する比較器とシングルスロープＡＤ変換に使用する比較器を異なるものとしている。逐次比較ＡＤ変換には高速に動作する比較器を、シングルスロープＡＤ変換にはノイズ混入を抑制する比較器を使用することで、低ノイズで高分解能なＡＤ変換を高速に行うことが出来、高画質・高フレームレートなイメージセンサが実現できる。
　なお、図２の画素セル１０は、フォトダイオード１００、転送トランジスタ１０２、ＦＤ部１０１、リセットトランジスタ１０３、読み出しトランジスタ１０４及び選択トランジスタ１０５を有する構造、いわゆる１画素１セル構造である。これに限らず、画素セル１０は、複数の画素（つまり複数のフォトダイオード１００）を含み、さらに、ＦＤ部１０１、リセットトランジスタ１０３、読み出しトランジスタ１０４及び選択トランジスタ１０５のいずれか、あるいは、すべてを１つの画素セル内で共有する構造、いわゆる多画素１セル構造を用いることが出来る。すなわち、図２の画素セル１０では、一つの画素（つまりフォトダイオード１００）に対応してリセットトランジスタ１０３、読み出しトランジスタ１０４及び選択トランジスタ１０５がひとつずつ設けられているが、隣接する複数の画素セルでリセットトランジスタ１０３、読み出しトランジスタ１０４及び選択トランジスタ１０５が共有化されれば、実質的に１画素あたりのトランジスタ数を少なくすることが出来る。
　また、図１の固体撮像装置は、画素が半導体基板の表面、すなわち、トランジスタのゲート端子及び配線が形成される面と同じ面側に形成される構造とともに、画素が半導体基板の裏面、すなわちトランジスタのゲート端子及び配線が形成される面に対して裏面側に形成される、いわゆる、裏面照射型イメージセンサ（裏面照射型固体撮像装置）の構造を用いることも出来る。
　他にも、図８Ａに示すように、光電変換膜（一例として、有機材料を用いた光電変換膜）を用いるイメージセンサの構造を用いることも出来る。
　光電変換膜１１０を用いるイメージセンサの場合は、図８Ｂに示す断面図のように、透明電極８１０と、画素電極８０８と、これらの間に介在する光電変換層８０９とを有した構成となる。図８Ｂは、実施の形態１に係る画素セルの他の構成例を示す断面図である。図８Ｂの画素セルは、半導体基板８０１と、ゲート電極８０２と、コンタクトプラグ８０３と、配線層８０７と、光電変換膜１１０と、カラーフィルタ８１２と、オンチップレンズ８１３とを備える。ここで、ＦＤ部１０１は、半導体基板８０１内に設けられ、コンタクトプラグ８０３を介して画素電極８０８に電気的に接続される。上記の光電変換層８０９に光が照射され、透明電極８１０と画素電極８０８との間にバイアス電位が印加されると、電界が生じ、光電変換によって生じる正および負の電荷のうちの一方が画素電極８０８によって収集され、収集される電荷はＦＤ部１０１に蓄積される。ＦＤ部１０１に蓄積される電荷の読み出しは、基本的には図２のフォトダイオードタイプと同様である。
　また、図８Ｂでは、転送トランジスタなしの画素回路例を示したが、転送トランジスタを用いることも出来る。
　また、本実施例において、Ｖｒｅｆは基準電位としているが、光照射がない時に画素セルから出力される電位とすることも可能である。その場合、時刻ｔ２１から時刻ｔ２８までの動作を行っても、Ｄ１＿ｒｓｔは{０、０、０、０}であり、時刻ｔ２８におけるＶｓｈもＶｒｓｔとなるので、時刻ｔ２１から時刻ｔ２８までの動作を省略してもよい。
　以上のように、実施の形態１に係る固体撮像装置は、光信号を電気信号に変換する光電変換部を各々に持ち、Ｘ方向およびＹ方向に配列される複数の画素セル１０と、複数の画素セル１０に接続され、電気信号をアナログ信号として伝達するＸ方向に配列される複数の垂直信号線１１と、複数の垂直信号線１１に接続され、アナログ信号をデジタル信号に変換するＸ方向に配列される複数のＡＤ変換部４０と、を備え、ＡＤ変換部４０は、第１の比較器４０４を有する第１のＡＤ変換回路４１と、第２の比較器４０５を有する第２のＡＤ変換回路４２と、を備え、第１のＡＤ変換回路４１は、第１の比較器４０４を用いて、アナログ信号の電位が含まれる範囲を二分探索により絞り込むとともに、二分探索の結果に基づいて、デジタル信号の上位側部分である第１のデジタル信号を生成する第１のＡＤ変換を行い、第２のＡＤ変換回路４２は、絞り込まれたアナログ信号とＲＡＭＰ信号との大小関係を比較する第２の比較器４０５の出力が反転するまでの時間を計測することで、デジタル信号の残りの下位側部分である第２のデジタル信号を生成する第２のＡＤ変換を行う。
　これによれば、ノイズの混入を抑制しながら、高速なＡＤ変換を実現し、高画質で高フレームレートすることが容易である。
　ここで、第１の比較器４０４は、第２の比較器４０５よりも高速であり、第２の比較器４０５は、第１の比較器４０４よりもノイズの混入に強くてもよい。
　これによれば、ノイズの混入を抑制しながら高速なＡＤ変換を実現することが、さらに容易になる。
　ここで、第１のＡＤ変換回路４１は、第１の比較器４０４の出力に基づいて、アナログ信号の電位が含まれる範囲を二分探索により絞り込むとともに、二分探索の結果に基づいて第１のデジタル信号を生成する制御を行う第１の制御回路４０６を備え、第２のＡＤ変換回路４２は、第２の比較器４０５の出力が反転するまでの時間を計測し、計測した時間に応じて第２のデジタル信号を生成する制御を行う第２の制御回路４０７を備えてもよい。
　これによれば、第１のＡＤ変換（いわゆるＳＡＲ変換）を高速化し、かつ第２のＡＤ変換（いわゆるＳＳ変換）でノイズを抑制することができる。
　ここで、第１のＡＤ変換回路４１は、第１のノードｎ１に結合されている複数のキャパシタ４００＿１～４００＿Ｎと、垂直信号線１１と第１のノードｎ１間に配置される第１のスイッチ４０１と、第１の電位Ｖ１をもつ第１の信号線Ｓ１と、第２の電位Ｖ２をもつ第２の信号線Ｓ２と、複数のキャパシタ４００＿１～４００＿Ｎに接続され、第１の信号線Ｓ１または第２の信号線Ｓ２を選択してキャパシタに接続する複数の第２のスイッチ４０８＿１～４０８＿Ｎ）と、第１のノードｎ１に接続される第１の比較器４０４と、第１の比較器４０４に接続される基準信号線４１４と、第１の比較器４０４の出力に接続される第１の制御回路４０６と、を有し、第２のＡＤ変換回路４２は、第１のノードｎ１に接続される第２の比較器４０５と、第２の比較器４５０に接続されるランプ信号線４１３と、第２の比較器４０５の出力に接続される第２の制御回路４０７と、を有し、複数のキャパシタ４００＿１～４００＿Ｎは、第１のスイッチ４０１を介してアナログ信号に応じた電位を保持してもよい。
　ここで、個体撮像装置は、第１のＡＤ変換を行った後に、第２のＡＤ変換を行ってもよい。
　ここで、第１の比較器４０４と第２の比較器４０５とは、異なる構成であってもよい。
　ここで、第１の比較器４０４は、ラッチ型の比較回路であってもよい。
　ここで、第１の比較器４０４は、チョッパ型の比較回路であってもよい。
　ここで、第２の比較器４０５は、差動増幅型の比較回路であってもよい。
　ここで、光電変換部は、光電変換膜を有していてもよい。
　（実施の形態２）
　実施の形態２に係る固体撮像装置については、図９、および図１０を用いて説明する。
　図９は、実施の形態２に係る固体撮像装置の構成例を示す図である。図９の固体撮像装置は、図１の固体撮像装置と比べて、ＡＤ部４内のＡＤ変換部４０の代わりにＡＤ変換部１４０を備える点が異なっている。以下、異なる点を中心に説明する。
　図１０は本実施の形態に係るＡＤ変換部１４０の構成例を示す図である。図１０のＡＤ変換部１４０は、図３のＡＤ変換部４０と比べて、第３のスイッチ４０９が追加されている点が異なっている。
　第３のスイッチ４０９は、第１のノードｎ１と第２の比較器４０５との間に挿入され、オン状態の時には第１のノードｎ１の電位を第２の比較器４０５に伝搬し、オフ状態の時には、第２の比較器４０５と第１のノードｎ１とを切断する。
　第２の比較器は、少なくとも第３のスイッチがオン状態の時に、第１のノードｎ１の電位とＲＡＭＰ信号の電位との大小関係を比較し、その結果を第２の制御回路に出力する。
　本実施の形態に係る固体撮像装置の動作は、実施の形態１の固体撮像装置の動作タイミングチャートとして示した図４、図５および図６とほぼ同じであるが、図４において、少なくともｔ４～ｔ５の期間、第３のスイッチ４０９をオフ状態にする。これにより、第１のＡＤ変換中に第２の比較器の負荷が切り離されるだけでなく、第２の比較器４０５に接続するための配線負荷も切り離されることとなる。固体撮像装置の列回路は、一般的には数μｍオーダーの幅であるため、配線が長くなることが多く、配線負荷も大きくなることが多い。第１のＡＤ変換中、第３のスイッチ４０９をオフ状態にすることで、第１のノードｎ１に寄生する配線負荷が小さくなり、第１のノードｎ１の電位変化が速くなる。すなわち、第１のＡＤ変換時間が高速になる。
　従って、本実施の形態においては、第１のＡＤ変換に必要な時間を短縮し、さらに高速なＡＤ変換を実現でき、高画質・高フレームレートを実現できる。
　なお、実施の形態１と同様に、図９の画素セル１０は、１画素１セル構造でなくてもよく、多画素１セル構造であってもよい。
　また、図９の固体撮像装置は、裏面照射型固体撮像装置を用いることも出来る。
　他にも、図９中の画素セル１０は、図８Ａおよび図８Ｂに示した、光電変換膜（一例として、有機材料を用いた光電変換膜）を用いるイメージセンサの構造を用いることも出来る。
　以上のように、実施の形態２に係る固体撮像装置において、第１のＡＤ変換回路４１は、第１のノードｎ１に結合されている複数のキャパシタ４００＿１～４００＿Ｎと、垂直信号線１１と第１のノードｎ１間に配置される第１のスイッチ４０１と、第１の電位をもつ第１の信号線Ｓ１と、第２の電位をもつ第２の信号線Ｓ２と、複数のキャパシタ４００＿１～４００＿Ｎに接続され、第１の信号線Ｓ１または第２の信号線Ｓ２を選択してキャパシタ４００＿１～４００＿Ｎに接続する複数の第２のスイッチ４０８＿１～４０８＿Ｎと、第１のノードｎ１に接続される第１の比較器４０４と、第１の比較器４０４に接続される基準電位をもつ基準信号線４１４と、第１の比較器４０４の出力に接続される第１の制御回路４０６と、を有し、第２のＡＤ変換回路４２は、第１のノードｎ１に第３のスイッチ４０９を介して接続される第２の比較器４０５と、第２の比較器に接続されるランプ信号線４１３と、第２の比較器４０５の出力に接続される第２の制御回路４０７と、を有し、第１のノードｎ１は、第１のスイッチ４０１を介してアナログ信号に応じた電位を保持する。
　これによれば、第１のＡＤ変換中、第３のスイッチをオフ状態にすることで、第１のノードｎ１に寄生する配線負荷が小さくなり、第２のスイッチの動作による第１のノードｎ１の電位変化が速くなる。すなわち、第１のＡＤ変換をより高速にすることができる。
　ここで、第３のスイッチ４０９は、第１のＡＤ変換の間に第１のノードｎ１と第２の比較器４０５とを電気的に切り離してもよい。
　（実施の形態３）
　実施の形態３に係る固体撮像装置については、図１１および図１２を用いて説明する。
　図１１は、実施の形態３に係る固体撮像装置の構成例を示す図である。図１１の固体撮像装置は、図１の固体撮像装置と比べて、ＡＤ部４内のＡＤ変換部４０の代わりにＡＤ変換部２４０を備える点が異なっている。以下、異なる点を中心に説明する。
　図１２は、実施の形態３に係るＡＤ変換部２４０の構成例を示す図である。図１２のＡＤ変換部２４０は、図３のＡＤ変換部４０と比べて、バッファ回路４１１が追加されている点が異なっている。
　バッファ回路４１１は、第１のノードｎ１、と第１の比較器４０４および第２の比較器４０５との間に挿入され、第１のノードｎ１に保持されるアナログ信号をバッファリングして第１の比較器４０４および第２の比較器４０５に伝搬する。
　第１の比較器４０４は、バッファ回路４１１に接続され、バッファ回路４１１の出力と基準電位との大小関係を比較し、その結果を第１の制御回路４０６に出力する。
　第２の比較器４０５は、バッファ回路４１１に接続され、バッファ回路４１１から出力される信号の電位とＲＡＭＰ信号の電位との大小関係を比較し、その結果を第２の制御回路４０７に出力する。
　第２の制御回路４０７は、バッファ回路４１１から出力される信号の電位とＲＡＭＰ信号の電位との大小関係が入れ替わるまでの時間を計測し、計測した時間に応じた第２のデジタル信号を生成する。
　本実施の形態に係る固体撮像装置の動作は、実施の形態１の固体撮像装置の動作タイミングチャートとして示した図４、図５および図６と同じであるが、第１のノードｎ１と、第１の比較器４０４および第２の比較器４０５の間にバッファ回路４１１が配置されることで、第１のノードｎ１に寄生する容量負荷を著しく低減することになる。第１のノードｎ１に寄生する容量負荷は、第１のＡＤ変換に必要な時間を増加させるだけでなく、第１のＡＤ変換中の容量切り替え時の容量の比率に誤差を生じさせ、ＡＤ変換の高精度化を阻害する要因となる。バッファ回路を挿入することで、第１のノードｎ１に寄生する容量負荷を低減することで、容量切り替え時の容量の比率の誤差を低減し、ＡＤ変換の高精度化が可能になる。
　従って、本実施の形態は、第１のＡＤ変換時の誤差を低減し、さらに高精度ＡＤ変換を実現でき、高画質・高フレームレートなイメージセンサが実現できる。
　なお、図１３に示すよう、バッファ回路４１１と第２の比較器４０５の間に第３のスイッチ４０９を設け、第１のＡＤ変換中に第３のスイッチ４０９をオフ状態になるよう制御しても良い。
　また、バッファ回路４１１は、図１４に示すようなソースフォロア回路で構成してもよい。
　以上のように、実施の形態３に係る固体撮像装置は、前記第１のノードｎ１と前記第２の比較器４０５との間に、バッファ回路４１１を備える。
　これによれば、第１のＡＤ変換中、第１のノードｎ１から第２の比較器の配線負荷を、バッファ回路４１１の存在によって小さくするので、第１のノードｎ１に寄生する配線負荷が小さくなり、第１のＡＤ変換をより高速にすることができる。
　ここで、前記第１のノードｎ１と前記第３のスイッチ４０９との間に、バッファ回路４１１を備えてもよい。
　ここで、前記バッファ回路４１１は、ソースフォロア回路であってもよい。
　（実施の形態４）
　実施の形態４に係るカメラシステムについて説明する。図１５は、実施の形態４に係る、固体撮像装置を備えたカメラシステムの構成の一例を示す。
　本カメラシステムは、光学系２３１、固体撮像装置２３２、システムコントローラ２３４を備える。
　光学系２３１は、１つ以上のレンズを含む。
　固体撮像装置２３２は、上述した実施の形態１～３のいずれかの固体撮像装置である。
　信号処理部２３３は、固体撮像装置２３２で撮ったデータを信号処理し、画像またはデータとして出力する。
　システムコントローラ２３４は、固体撮像装置２３２や信号処理部２３３を制御する。
　本実施の形態におけるカメラシステムは、上述した実施の形態（実施の形態１～３）のいずれかの固体撮像装置を用いることにより、ノイズを抑制しつつ、高速なＡＤ変換を実現し、高フレームレート・高画質な撮像が出来る。したがって、高速高精度なセンサ撮像が出来、結果、画像特性の良好なカメラシステムを提供することが出来る。
　以上のように、実施の形態４に係るカメラシステムは、実施の形態１～３で説明したいずれかの固体撮像装置を備える。
　これによれば、ノイズを抑制しつつ、高速なＡＤ変換を実現し、高フレームレート・高画質な撮像ができる。
　本開示は、本開示は、固体撮像装置およびカメラに好適に利用可能である。
１０　　画素セル
１１　　垂直信号線
４０、１４０、２４０　　ＡＤ変換部
４１　　第１のＡＤ変換回路
４２　　第２のＡＤ変換回路
１１０　光電変換膜
４００＿０～４００＿Ｎ　　キャパシタ
４０１　　第１のスイッチ
４０４　　第１の比較器
４０５　　第２の比較器
４０６　　第１の制御回路
４０７　　第２の制御回路
４０８＿１～４０８＿Ｎ　　第２のスイッチ
４０９　　第３のスイッチ
４１１　　バッファ回路
４１３　　ランプ信号線
４１４　　基準信号線
Ｓ１　　第１の信号線
Ｓ２　　第２の信号線

Claims (16)

  1. 　光信号を電気信号に変換する光電変換部を各々に持ち、Ｘ方向およびＹ方向に配列される複数の画素セルと、
    　複数の前記画素セルに接続され、前記電気信号をアナログ信号として伝達するＸ方向に配列される複数の垂直信号線と、
    　複数の前記垂直信号線に接続され、前記アナログ信号をデジタル信号に変換するＸ方向に配列される複数のＡＤ変換部と、を備え、
    　前記ＡＤ変換部は、
    　第１の比較器を有する第１のＡＤ変換回路と、
    　第２の比較器を有する第２のＡＤ変換回路と、を備え、
    　前記第１のＡＤ変換回路は、前記第１の比較器を用いて、前記アナログ信号の電位が含まれる範囲を二分探索により絞り込むとともに、二分探索の結果に基づいて、前記デジタル信号の上位側部分である第１のデジタル信号を生成する第１のＡＤ変換を行い、
    　前記第２のＡＤ変換回路は、絞り込まれたアナログ信号とＲＡＭＰ信号との大小関係を比較する前記第２の比較器の出力が反転するまでの時間を計測することで、前記デジタル信号の残りの下位側部分である第２のデジタル信号を生成する第２のＡＤ変換を行う
    固体撮像装置。
  2. 　前記第１の比較器は、前記第２の比較器よりも高速であり、
    　前記第２の比較器は、前記第１の比較器よりもノイズの混入に強い
    請求項１に記載の固体撮像装置。
  3. 　前記第１のＡＤ変換回路は、第１の比較器の出力に基づいて、前記アナログ信号の電位が含まれる範囲を二分探索により絞り込むとともに、二分探索の結果に基づいて前記第１のデジタル信号を生成する制御を行う第１の制御回路を備え、
    　前記第２のＡＤ変換回路は、第２の比較器の出力が反転するまでの時間を計測し、計測した時間に応じて前記第２のデジタル信号を生成する制御を行う第２の制御回路を備える
    請求項１または２に記載の固体撮像装置。
  4. 　前記第１のＡＤ変換回路は、
    　第１のノードに結合されている複数のキャパシタと、
    　前記垂直信号線と前記第１のノード間に配置される第１のスイッチと、
    　第１の電位をもつ第１の信号線と、
    　第２の電位をもつ第２の信号線と、
    　複数の前記キャパシタに接続され、前記第１の信号線または前記第２の信号線を選択して前記キャパシタに接続する複数の第２のスイッチと、
    　前記第１のノードに接続される前記第１の比較器と、
    　前記第１の比較器に接続される基準信号線と、
    　前記第１の比較器の出力に接続される第１の制御回路と、を有し、
    　前記第２のＡＤ変換回路は、
    　前記第１のノードに接続される前記第２の比較器と、
    　前記第２の比較器に接続されるランプ信号線と、
    　前記第２の比較器の出力に接続される第２の制御回路と、を有し、
    　複数の前記キャパシタは、前記第１のスイッチを介して前記アナログ信号に応じた電位を保持する
    請求項１または２に記載の固体撮像装置。
  5. 　前記第１のノードと前記第２の比較器との間に、バッファ回路を備える
    請求項４に記載の固体撮像装置。
  6. 　前記第１のＡＤ変換回路は、
    前記第１のノードに結合されている複数のキャパシタと、
    　前記垂直信号線と前記第１のノード間に配置される第１のスイッチと、
    　第１の電位をもつ第１の信号線と、
    　第２の電位をもつ第２の信号線と、
    　複数の前記キャパシタに接続され、前記第１の信号線または前記第２の信号線を選択して前記キャパシタに接続する複数の前記第２のスイッチと、
    　前記第１のノードに接続される前記第１の比較器と、
    　前記第１の比較器に接続される基準電位をもつ基準信号線と、
    　前記第１の比較器の出力に接続される第１の制御回路と、を有し、
    　前記第２のＡＤ変換回路は、
    　前記第１のノードに第３のスイッチを介して接続される前記第２の比較器と、
    　前記第２の比較器に接続されるランプ信号線と、
    　前記第２の比較器の出力に接続される第２の制御回路と、を有し、
    　前記第１のノードは、前記第１のスイッチを介して前記アナログ信号に応じた電位を保持する
    請求項１または２に記載の固体撮像装置。
  7. 　前記第３のスイッチは、前記第１のＡＤ変換の間に前記第１のノードと前記第２の比較器とを電気的に切り離す
    請求項６に記載の固体撮像装置。
  8. 　前記第１のノードと前記第３のスイッチとの間に、バッファ回路を備える
    請求項７に記載の固体撮像装置。
  9. 　前記バッファ回路は、ソースフォロア回路である
    請求項５または８に記載の固体撮像装置。
  10. 　前記第１のＡＤ変換を行った後に、前記第２のＡＤ変換を行う
    請求項１～９のいずれか一項に記載の固体撮像装置。
  11. 　前記第１の比較器と前記第２の比較器とは、異なる構成をもつ
    請求項１～１０のいずれか一項に記載の固体撮像装置。
  12. 　前記第１の比較器は、ラッチ型の比較回路である
    請求項１～１０のいずれか一項に記載の固体撮像装置。
  13. 　前記第１の比較器は、チョッパ型の比較回路である
    請求項１～１０のいずれか一項に記載の固体撮像装置。
  14. 　前記第２の比較器は、差動増幅型の比較回路である
    請求項１～１３のいずれか一項に記載の固体撮像装置。
  15. 　前記光電変換部は、光電変換膜を有する
    請求項１～１４のいずれか一項に記載の固体撮像装置。
  16. 　請求項１～１５のいずれか１項に記載の固体撮像装置を備えるカメラシステム。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11363227B1 (en) * 2020-12-28 2022-06-14 Semiconductor Components Industries, Llc Image sensors with hybrid analog-to-digital converter architecture

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010258817A (ja) * 2009-04-24 2010-11-11 Sony Corp 積分型ａｄ変換装置、固体撮像素子、およびカメラシステム
WO2013002957A2 (en) * 2011-06-30 2013-01-03 Intel Corporation Two-stage analog-to-digital converter using sar and tdc
JP2014007527A (ja) * 2012-06-22 2014-01-16 Canon Inc 固体撮像装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2011093225A1 (ja) * 2010-01-26 2013-06-06 国立大学法人静岡大学 固体撮像装置、及び固体撮像装置の画素アレイから信号を読み出す方法
JP5500660B2 (ja) * 2012-01-23 2014-05-21 国立大学法人東北大学 固体撮像装置
JP6089461B2 (ja) * 2012-06-22 2017-03-08 セイコーエプソン株式会社 プロジェクター、画像表示システム、プロジェクターの制御方法
JP6021626B2 (ja) * 2012-12-14 2016-11-09 キヤノン株式会社 撮像装置の駆動方法、撮像装置、撮像システム
JP6478488B2 (ja) * 2014-06-18 2019-03-06 キヤノン株式会社 Ａｄ変換装置及び固体撮像装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010258817A (ja) * 2009-04-24 2010-11-11 Sony Corp 積分型ａｄ変換装置、固体撮像素子、およびカメラシステム
WO2013002957A2 (en) * 2011-06-30 2013-01-03 Intel Corporation Two-stage analog-to-digital converter using sar and tdc
JP2014007527A (ja) * 2012-06-22 2014-01-16 Canon Inc 固体撮像装置

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