JP2009189068A

JP2009189068A - Ａｄ変換装置および固体撮像装置並びに撮像装置

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Publication number: JP2009189068A
Application number: JP2009128292A
Authority: JP
Inventors: Yoshiaki Inada; 喜昭稲田
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Priority date: 2009-05-27
Filing date: 2009-05-27
Publication date: 2009-08-20
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Abstract

【課題】ＡＤ変換に必要なクロック数を減らしＡＤ変換に要する時間を短縮する。
【解決手段】上位ビット参照信号のコースＤＡＣの電圧波形として２のＫ乗の階段波形を発生する。コンパレータ１はオートゼロ時の垂直信号線レベルとコースＤＡＣとの比較を行いアップダウンカウンタ１１７は上位ビットをアップカウントし、コースＤＡＣの電位が垂直信号線よりも低くなるとカウントを停止し、コンパレータ出力をもとにＴｒ２１をオフにして、Ｃｐ２５にファインＤＡＣとコースＤＡＣの電位差Ｖｏｆを保持する。次に、ファインＤＡＣを２のＬ乗の段階的に変化させコンパレータとの比較を行い、ファインＤＡＣの間、アップダウンカウンタ１１７が上位ビットカウントの停止値を起点としたダウンカウントを行う。この結果、ＡＤ変換器の分解能Ｊビットとしたときの１回のＡＤ変換に要する時間は、２のＫ乗＋２のＬ乗回の電圧比較（Ｊ＝Ｋ＋Ｌ）で得られる。
【選択図】図２

Description

本発明は、ＡＤ変換のＤＡＣ（ディジタルアナログ変換器）参照信号を上位ビット用変換と下位ビット用変換の２回に別けることによってＡＤ変換に必要なクロック数を減らすと同時にＡＤ変換に必要な時間を短縮できるＡＤ変換装置および固体撮像装置並びに撮像装置に関する。

従来からＣＣＤやＣＭＯＳをはじめとする固体撮像装置が多様な用途で使用されている。最近では、より高速撮像に適したＭＯＳ型固体撮像装置が注目されており、様々なアーキテクチャが提案されている。
このような固体撮像装置には、アップダウンカウンタを用いることにより回路規模を大きくすることなく高フレームレート化、高分解能を達成しているものがある（特許文献１参照）。
図１０は、このような従来のＭＯＳ型固体撮像装置の一例を示す回路図である。
このＭＯＳ型固体撮像装置は、単位画素１１１がマトリクス状に配置された画素アレイ部１１２と、画素アレイ部１１２を駆動する行走査回路１１３および列走査回路１１４と、参照電圧ＶＲＥＦを発生させるディジタルアナログ変換器１１５（以下、ＤＡＣという）と、垂直信号線電圧と参照電圧ＶＲＥＦとを比較するコンパレータ１１６と、ディジタル演算と記憶の両方を行うアップダウンカウンタ１１７と、それらの値を一時的に保持するメモリ１１８と、これら全てを制御するタイミング制御回路１１９とから構成されている。

次に、このＭＯＳ型固体撮像装置の基本動作を説明する。
このＭＯＳ型固体撮像装置は、タイミング制御回路１１９により行走査回路１１３が行単位で任意の単位画素１１１を指定すると、それぞれの垂直信号線に指定された画素の信号電圧が読み出される。
そのときＤＡＣ１１５と各列のコンパレータ１１６、アップダウンカウンタ１１７はランプＤＡＣ方式のアナログ-ディジタル変換（以下、ＡＤ変換という）回路１２０を構成し、画素から得られるアナログ信号をディジタル値に変換する。
ＤＡＣ１１５が発生する参照信号ＶＲＥＦは共通に全列のコンパレータ１１６に接続され、アップダウンカウンタ１１７は各々の列毎に独立して設けられている。
ＡＤ変換回路１２０は垂直信号線に出力された画素信号と段階的に値が変化する参照信号ＶＲＥＦとをコンパレータ１１６で比較し、これらの電圧の大小関係が入れ変わる時間量をアップダウンカウンタ１１７でカウントすることによりディジタル値を得る。
ＡＤ変換回路１２０によってディジタル値に変換された画素信号はいったんメモリ１１８に格納された後、列走査回路１１４が順次メモリ１１８の値を水平出力線に読み出すことで外部へ値が出力される。

多くのＭＯＳ型固体撮像装置では、画素のリセット時の垂直信号線電圧レベルを取得した後、光入射時での垂直信号線の電圧レベルを取得して、それらの差分をとることにより各画素の出力回路起因の固定パターンノイズを除去する操作を行なっている。
図１０に示すＭＯＳ型固体撮像装置の場合、アップダウンカウンタを用いて固定パターンノイズを除去する。
図１１は、従来のＭＯＳ型固体撮像装置の動作を示すタイミングチャートである。
図１１に示すように、まず、画素のリセットレベルのＡＤ変換時には、カウンタはダウンカウントを行う。
次に、光入射時のＡＤ変換時には、カウンタは前記リセットレベルのカウント値を起点としてアップカウントを行う。これにより、減算回路なしにディジタル領域で差分を取れるようになっている。
以下、リセットレベルのＡＤ変換で参照するＤＡＣ出力ランプ波をＰ相ランプ波、光入射時でのＡＤ変換で参照するＤＡＣ出力ランプ波をＤ相ランプ波と呼ぶ。
このようなＭＯＳ固体撮像装置では近年の微細化と共に前記コンパレータ１１６のトランジスタサイズも縮小していく上、列毎にコンパレータを搭載しなければならないことから、コンパレータ１１６の入力電圧に対するオフセット電圧が悪化する。
このための対策として図１２に示すような入力オフセット電圧補正回路を搭載するのが常套手段である。

図１２は、従来のＭＯＳ固体撮像装置におけるＡＤ変換回路１２０のコンパレータ１１６の構成の一例を示す回路図である。
図１２において、スイッチトランジスタＴｒ２１は、トランジスタＴｒ２３のゲート−ドレイン間に接続され、またスイッチトランジスタＴｒ２２は、トランジスタＴｒ２４のゲート−ドレイン間に接続される。
垂直信号線を伝わる画素信号はキャパシタＣｐ２６を介してトランジスタＴｒ２４のゲートに入力され、ＤＡＣ１１５からの参照信号ＶＲＥＦはキャパシタＣｐ２５を介してトランジスタＴｒ２３のゲートに入力される。
このコンパレータは画素信号側とＤＡＣ側の信号の電圧レベルの大小によって、出力Ｌ２７が“Ｈｉｇｈ”レベルか、“Ｌｏｗ”レベルのどちらかになる回路である。
この入力オフセット電圧補正回路を搭載することでコンパレータのトランジスタサイズが微小になることによる差動段の閾値電圧、トランスコンダクタンスのバラツキをキャパシタＣｐ２５、Ｃｐ２６にそれぞれ保持することによって補正することが可能である。
また、オフセット電圧の補正と共にコンパレータの反転電圧を再設定できることから垂直信号線側とＤＡＣ側の直流成分を無視することができる。
これは垂直信号線に出力される画素信号とＤＡＣ側のランプ波のそれぞれの直流成分を気にすることなく回路設計が行えるだけでなく、製造バラツキなどによるチップ間バラツキによるコンパレータ反転電圧の変動も補正することが可能となる。

次に、図１２に示す入力オフセット電圧補正回路の動作について説明する。
まず入力オフセット電圧の保持を行うと同時に比較の判定基準電圧を決める必要がある。これを決める操作のことを以下オートゼロと呼ぶ。
オートゼロを行うときには垂直信号線側に画素信号のリセットレベル（画素リセットレベル）を入力し、ＤＡＣ側にはオートゼロ基準信号（オートゼロ基準電圧）を入力する。
スイッチトランジスタＴｒ２１とスイッチトランジスタＴｒ２２のゲートには共通にオートゼロを行うための信号ＰＳＥＴが供給される。
ＰＳＥＴ信号の立ち上がりタイミングでスイッチトランジスタＴｒ２１、Ｔｒ２２がオンし、コンパレータが平衡状態となる。すなわちスイッチトランジスタＴｒ２１とスイッチトランジスタＴｒ２２のゲート電圧が等しくなるところで動作点が決まるか、仮に入力オフセット電圧が存在する場合には、オフセット電圧が補正された電圧で回路が平衡する。
続いてＰＳＥＴ信号の立ち下がりタイミングでスイッチトランジスタＴｒ２１、Ｔｒ２２がオフし、トランジスタＴｒ２３とトランジスタＴｒ２４のゲートは共にフローティングになる。
このとき垂直信号線の画素リセットレベルとトランジスタＴｒ２４のゲート電圧との電位差はキャパシタＣｐ２６に保持され、オートゼロ基準電圧とトランジスタＴｒ２３のゲート電圧との電位差はキャパシタＣｐ２５に保持される。
このオートゼロの操作によって、コンパレータ自身のオフセット電圧が補正された状態で垂直信号線側とＤＡＣ側信号の大小を比較できる。

図１３は、オートゼロ動作を含めた従来の画素信号ＡＤ変換のオートゼロ信号、垂直信号線画素出力、ＤＡＣ側基準信号を示すタイミングチャートである。
図１４は、オートゼロ電圧を保持した時点の垂直信号線とＤＡＣ側基準電圧がコンパレータの平衡状態になることを示すタイミングチャートである。
オートゼロの判定基準電圧を決める動作（比較電圧の直流成分除去）により図１４に示すようにオートゼロ電圧を保持した時点（ＰＳＥＴ信号の立ち下がり時）の垂直信号線とＤＡＣ側基準電圧がコンパレータの平衡状態（コンパレータ反転電圧）になる。
その後、垂直信号線側の画素リセットレベルとＤＡＣ側のＰ相ランプ波との比較及び、垂直信号線側の光入射信号とＤＡＣ側のＤ相ランプ波との計２回の比較によるＡＤ変換によって各画素の出力回路起因のオフセット成分、各ＡＤ変換回路内のオートゼロ起因のオフセット成分の両方が取り除かれた画素信号のディジタル変換を行うことができる。

特開２００５−２７８１３５号公報

従来の固体撮像装置では、図１５の相関２重サンプリングのタイミングチャートに示されるように、画素リセットレベルを変換する参照信号Ｐ相ランプ波の電圧振幅はコンパレータのオートゼロ起因のオフセット電圧により決定される。本例では１０２４クロックとする。
画素の光入射レベルを変換する分解能を１２ビットとすると光入射レベル変換に必要なクロック数は画素リセットレベル変換時の１０２４クロックに加えＡＤ変換分解能４０９６クロックとなりＤ相ランプ波でのクロックは５１２０クロック必要となる。
コンパレータのオートゼロ起因のオフセット電圧がないとしても光入射レベルを１２ビット分解能で変換しようとすれば４０９６クロックが必要となる。これは、画素のＡＤ変換における分解能と同時にそのＡＤ変換に要する時間が線形に増えることを示しており、この方式ではＡＤ変換分解能と読み出し速度はトレードオフ（状況に応じて何れか一方を選択すべきものであり、両者は同時に選択できない）の関係にある。

このような問題を解決するものとして、つまり、ＡＤ変換分解能も高精度に、また読み出し速度も高速にするものとして、コンパレータもしくは演算増幅器を２個搭載するものがあるが、コンパレータもしくは演算増幅器を２個搭載するため面積的に不利になる。
特に高画素の固体撮像装置の列毎に搭載する列並列ＡＤ変換方式では列毎のＡＤ変換器は画素ピッチと同じにする必要があるため、できるだけＡＤ変換器の回路規模を小さくすることで面積の増大を抑える必要があるという課題がある。

本発明は、このような事情に鑑みてなされたものであり、その目的は、ＡＤ変換のＤＡＣ参照信号を上位ビット用変換と下位ビット用変換の２回に別けることによって、ＡＤ変換に必要なクロック数を減らすと同時にＡＤ変換に必要な時間を短縮できるＡＤ変換装置、固体撮像装置、撮像装置を提供することにある。
また、同じ時間でＡＤ変換の分解能を向上できるＡＤ変換装置、固体撮像装置、撮像装置を提供することを目的とする。
また、回路規模及び回路面積を小さくできるＡＤ変換装置、固体撮像装置、撮像装置を提供することを目的とする。

上記目的を達成するために本発明は、アナログ信号をディジタルデータに変換するＡＤ変換装置であって、前記アナログ信号が変換されるディジタルデータの上位ビットのための上位ビット変換参照信号と前記アナログ信号とを比較し、また前記ディジタルデータの下位ビットのための下位ビット変換参照信号と前記アナログ信号とを比較する比較器と、前記比較器の前記上位ビット変換参照信号と前記アナログ信号との比較結果をもとに、記アナログ信号と前記上位ビット変換参照信号との大小関係が入れ替わるまでの時間量から前記ディジタルデータの上位ビットディジタル値を求め、さらに前記比較器の前記下位ビット変換参照信号と前記アナログ信号との比較結果をもとに、前記アナログ信号と前記下位ビット変換参照信号との大小関係が入れ替わるまでの時間量から求めた前記ディジタルデータの下位ビットディジタル値により、前記アナログ信号をディジタルデータに変換するアップダウンカウンタとを備え、前記上位ビット変換参照信号及び下位ビット変換参照信号は、互いに異なるステップ幅で、段階的に値が変化する信号であり、前記比較器は、前記上位ビット変換参照信号と、前記下位ビット変換参照信号との電位差を保持するキャパシタを備えることを特徴とする。

上記目的を達成するために本発明は、単位画素がマトリクス状に配置された画素アレイ部と、前記画素アレイ部を駆動する行走査回路および列走査回路と、上位ビット変換参照信号と下位ビット変換参照信号とを発生させるディジタル−アナログ変換器と、前記画素アレイ部の垂直信号線へ出力されるアナログ信号と前記上位ビット変換参照信号、下位ビット変換参照信号とを比較し、前記アナログ信号をディジタルデータへ変換するＡＤ変換回路と、前記ＡＤ変換回路により変換された前記アナログ信号のディジタルデータを一時的に保持するメモリと、これら全てを制御するタイミング制御回路とを備えた固体撮像装置であって、前記ＡＤ変換回路は、前記上位ビット変換参照信号と前記アナログ信号とを比較し、また前記下位ビット変換参照信号と前記アナログ信号とを比較する比較器と、前記比較器の前記上位ビット変換参照信号と前記アナログ信号との比較結果をもとに、前記アナログ信号と前記上位ビット変換参照信号との大小関係が入れ替わるまでの時間量から前記ディジタルデータの上位ビットディジタル値を求め、さらに前記比較器の前記下位ビット変換参照信号と前記アナログ信号との比較結果をもとに、前記アナログ信号と前記下位ビット変換参照信号との大小関係が入れ替わるまでの時間量から求めた前記ディジタルデータの下位ビットディジタル値により、前記アナログ信号をディジタルデータに変換するアップダウンカウンタとを備え、前記上位ビット変換参照信号及び下位ビット変換参照信号は、互いに異なるステップ幅で、段階的に値が変化する信号であり、前記比較器は、前記上位ビット変換参照信号と、前記下位ビット変換参照信号との電位差を保持するキャパシタを備えることを特徴とする。

上記目的を達成するため、本発明の撮像装置は、被写体の撮像を行うための固体撮像装置と、前記固体撮像装置の受光部に被写体像を結像させる撮像光学系と、前記撮像光学系を駆動する駆動制御部と、前記固体撮像装置からの出力信号を信号処理し、撮像信号を生成する信号処理部と、前記信号処理部によって生成された撮像信号を記録する記録部と、前記信号処理部によって生成された撮像信号を出力する出力部と、撮像動作を制御するための各種信号を入力する操作部と有し、前記固体撮像装置は、単位画素がマトリクス状に配置された画素アレイ部と、前記画素アレイ部を駆動する行走査回路および列走査回路と、上位ビット変換参照信号と下位ビット変換参照信号とを発生させるディジタル−アナログ変換器と、前記画素アレイ部の垂直信号線へ出力されるアナログ信号と前記上位ビット変換参照信号、下位ビット変換参照信号とを比較し、前記アナログ信号をディジタルデータへ変換するＡＤ変換回路と、前記ＡＤ変換回路により変換された前記アナログ信号のディジタルデータを一時的に保持するメモリと、これら全てを制御するタイミング制御回路とを有し、前記ＡＤ変換回路は、前記上位ビット変換参照信号と前記アナログ信号とを比較し、また前記下位ビット変換参照信号と前記アナログ信号とを比較する比較器と、前記比較器の前記上位ビット変換参照信号と前記アナログ信号との比較結果をもとに、前記アナログ信号と前記上位ビット変換参照信号との大小関係が入れ替わるまでの時間量から前記ディジタルデータの上位ビットディジタル値を求め、さらに前記比較器の前記下位ビット変換参照信号と前記アナログ信号との比較結果をもとに、前記アナログ信号と前記下位ビット変換参照信号との大小関係が入れ替わるまでの時間量から求めた前記ディジタルデータの下位ビットディジタル値により、前記アナログ信号をディジタルデータに変換するアップダウンカウンタとを備え、前記上位ビット変換参照信号及び下位ビット変換参照信号は、互いに異なるステップ幅で、段階的に値が変化する信号であり、前記比較器は、前記上位ビット変換参照信号と、前記下位ビット変換参照信号との電位差を保持するキャパシタを備えることを特徴とする。

本発明によれば、ＡＤ変換の参照信号を上位ビット変換参照信号と下位ビット変換参照信号の２回に別けることによってＡＤ変換に必要なクロック数を減らすと同時にＡＤ変換に必要な時間を短縮できる効果がある。
また、同じ時間でＡＤ変換の分解能を向上させることが可能となる。
また、回路規模および回路面積を小さくできる効果がある。

本発明の実施の形態によるＡＤ変換装置が適用されるＭＯＳ型固体撮像装置の一例を示す回路図である。本発明の実施の形態のＡＤ変換方法を実現するＡＤ変換回路におけるコンパレータの回路図である。本発明の実施の形態のＡＤ変換方法を実現するＡＤ変換回路における画素光入射レベルＡＤ変換の駆動波形図である。本発明の実施の形態のＡＤ変換方法を実現するＡＤ変換回路における画素光入射レベル出力に対する上位ビット、下位ビットの２回のＡＤ変換動作を示すタイミングチャートである。本発明の実施の形態のＡＤ変換方法を実現するＡＤ変換回路における画素リセットレベルと画素光入射レベルとの相関２重サンプリングを行なった駆動波形例を示すタイミングチャートである。ファインＤＡＣのＡＤ変換が正常に変換できない状態を示す説明図である。ファインＤＡＣのＡＤ変換が正常に変換できない状態に対する解決策を示す説明図である。ファインＤＡＣのＡＤ変換が正常に変換できない状態に対する解決策を示すカウンタを含めたタイミングチャートである。本例のＭＯＳ型固体撮像装置を用いたカメラ装置の構成例を示すブロック図である。従来のＭＯＳ型固体撮像装置の一例を示す回路図である。従来のＭＯＳ型固体撮像装置の動作を示すタイミングチャートである。従来のＭＯＳ固体撮像装置におけるＡＤ変換回路のコンパレータの構成の一例を示す回路図である。オートゼロ動作を含めた従来の画素信号ＡＤ変換のオートゼロ信号、垂直信号線画素出力、ＤＡＣ側基準信号を示すタイミングチャートである。オートゼロ電圧を保持した時点の垂直信号線とＤＡＣ側基準電圧がコンパレータの平衡状態になることを示すタイミングチャートである。従来の固体撮像装置における相関２重サンプリングのタイミングチャートである。

以下、本発明の実施の形態によるＡＤ変換方法および装置並びに固体撮像装置およびその駆動方法について図面を参照して説明する。
本発明は、ＡＤ変換のＤＡＣ参照信号を上位ビット用変換と下位ビット用変換の２回に別けることによってＡＤ変換に必要なクロック数を減らすと同時にＡＤ変換に必要な時間を短縮する機能を提供するものである。また、同じ時間でＡＤ変換の分解能を向上させることも可能にする。また、回路規模および回路面積を小さくできるＡＤ変換装置および固体撮像装置を提供する。
図１は、本発明の実施の形態によるＡＤ変換方法および装置が適用されるＭＯＳ型固体撮像装置の一例を示す回路図である。
なお、図１に示すコンパレータ１を含むＡＤ変換回路２、ディジタル−アナログ変換器５（以下、ＤＡＣという）、タイミング制御回路９以外の構成要素については、図１０に示した固体撮像装置の構成と同一であり同一の符号を付してある。
図１に示すＭＯＳ型固体撮像装置は、単位画素１１１がマトリクス状に配置された画素アレイ部１１２と、画素アレイ部１１２を駆動する行走査回路１１３および列走査回路１１４と、上位ビット変換参照信号（以下、コースＤＡＣという）と下位ビット変換参照信号（以下、ファインＤＡＣという）を発生させるディジタルアナログ変換器５（以下、ＤＡＣという）と、垂直信号線電圧とコースＤＡＣ、ファインＤＡＣを比較するコンパレータ１と、ディジタル演算と記憶の両方を行うアップダウンカウンタ１１７と、それらの値を一時的に保持するメモリ１１８と、これら全てを制御するタイミング制御回路９とから構成されている。

次に動作について説明する。
図２は、この実施の形態のＡＤ変換方法を実現するＡＤ変換回路２におけるコンパレータ１の回路図である。図３は画素光入射レベルＡＤ変換の駆動波形図である。
この実施の形態では、上位ビットのビット数をＫビット、下位ビットのビット数をＬビットとする。
はじめにコンパレータのオフセット電圧除去およびコンパレータ反転電圧の設定を行う。
このためメモリ１１をハイレベルにセットすることで、下位ビット変換参照信号に接続されたキャパシタＣＰ２５とコンパレータの入力トランジスタＴｒ２３のゲートとの間に一方の端子が接続され、他方の端子が上位ビット変換参照信号に接続されたスイッチトランジスタＴｒ２１をオン状態にする。
また、オートゼロパルスＰＳＥＴを“Ｈｉｇｈ”レベルにすることで、垂直信号線に接続されたキャパシタＣｐ２６とコンパレータの入力トランジスタＴｒ２４のゲートとの間に一方の端子が接続され、他方の端子がコンパレータ出力１２に接続されたスイッチトランジスタＴｒ２２をオン状態とする。
コースＤＡＣとファインＤＡＣは、それぞれ図３に示すオートゼロレベルとした状態、画素出力はリセットレベルを垂直信号線に出力した状態でスイッチトランジスタＴｒ２２のみをオートゼロ信号ＰＳＥＴを“Ｌｏｗ”レベルにすることでオフ状態にする。
このオートゼロ動作によりコンパレータのオフセット電圧はキャパシタＣｐ２６に電圧として保持され、さらにコンパレータ反転電圧が確定する。

ＡＤ変換は上位ビット変換から行う。
上位ビット変換参照信号のコースＤＡＣの電圧波形はコンパレータ反転電圧よりも高い電位から始まり、上位ビット数分である２のＫ乗の階段波形を発生する。
そして、コンパレータは前記オートゼロ時の垂直信号線レベルとコースＤＡＣとの比較を行いコースＤＡＣの電位が垂直信号線に対して高い間、上位ビットをアップカウントする。
コースＤＡＣの電位が垂直信号線よりも低くなった場合には上位ビットのカウントを停止し、図２のコンパレータ出力１２がバッファ１０を通ってメモリ１１に保存され、スイッチトランジスタＴｒ２１をオフとする。
スイッチトランジスタＴｒ２１がオフ状態となるとファインＤＡＣとコンパレータの入力トランジスタＴｒ２３との間のキャパシタＣｐ２５にファインＤＡＣとコースＤＡＣの電位差Ｖｏｆが保持される。

次に、下位ビットのＡＤ変換を行う。
ファインＤＡＣを下位ビットのビット数分である２のＬ乗の段階的に変化させコンパレータとの比較を行う。
このときにＤＡＣ側のキャパシタＣｐ２５には既に上位ビット分の電位差がオフセットとして保持されているため、コンパレータには最初に行なったオートゼロの反転電位からオフセット電圧Ｖｏｆ分シフトしているように見える。
ファインＤＡＣはコースＤＡＣの１ステップ分の電圧振幅をフルスケールとした下位ビット分のカウント数の間に段階的に電圧を変化させる。ファインＤＡＣを使用する下位ビットカウントは上位ビットカウントの停止値を起点としたダウンカウントを行う。
図４は、以上説明した画素光入射レベル出力に対する上位ビット、下位ビットの２回のＡＤ変換動作を示すタイミングチャートである。
なお、画素アレイ部１１２の垂直信号線ごとにそれぞれ独立して出力される画素光入射レベル出力に対しては、これら画素光入射レベル出力に対する上位ビット、下位ビットの２回のＡＤ変換動作によるディジタルデータへの変換は、画素アレイ部１１２の垂直信号線ごとに同時に行うことが可能である。

ＡＤ変換器の分解能Ｊビットを同じとしたときの１回のＡＤ変換に要する時間を、特許文献１として引用した特開２００５−２７８１３５号公報により開示された技術と比較すると、特開２００５−２７８１３５号公報により開示された技術ではＡＤ変換の分解能を２のＪ乗回の電圧比較を行う必要があるのに対して、本実施の形態では２のＫ乗＋２のＬ乗回の電圧比較（Ｊ＝Ｋ＋Ｌ）で得ることができる。

前記動作例では画素光入射レベルの変換のみを説明したが、画素リセットレベルとの２回のＡＤ変換を行うことで、コンパレータオートゼロ動作での取りきれなかったオートゼロオフセット電圧の除去も可能である。
図５は、画素リセットレベルと画素光入射レベルとの相関２重サンプリングを行なった駆動波形例を示すタイミングチャートである。
図５ではファインＤＡＣの電位をコースＤＡＣにてシフトされた電位のみで示している。オートゼロ動作終了後に画素リセットレベルの上位ビット変換をダウンカウント、下位ビット変換をアップカウントにて行う。
画素光入射レベルの上位ビット変換は前記画素リセットレベルのＡＤ変換終了値を起点としてアップカウントを行い、下位ビット変換をダウンカウントとして行うことで画素の出力回路起因の固定パターンノイズを除去した画素光入射出力値のディジタル値を得ることができる。

実際の特性としてＡＤ変換の参照電圧を発生するコースＤＡＣとファインＤＡＣは積分非直線性という問題を持っている。
前記ＡＤ変換では上位ビット変換時のコースＤＡＣの1ステップと下位ビット変換時のファインＤＡＣのフルスケールは同じ電圧幅としているが、ファインＤＡＣの積分誤差によりコースＤＡＣの１ステップに対してファインＤＡＣフルスケールが小さい場合が考えられる。
この場合にはファインＤＡＣのＡＤ変換が正常に変換できない問題が生じる。この問題は上位ビット変換時に参照しているコースＤＡＣの階段の境目に生じる。
図６は、ファインＤＡＣのＡＤ変換が正常に変換できない状態を示す説明図である。
この問題はファインＤＡＣの下位ビット変換を上位ビット変換の前後１ステップを加えた３ステップ分の変換とすることで回避することが可能になる。
図７は、ファインＤＡＣのＡＤ変換が正常に変換できない状態に対する解決策を示す説明図である。
ただし、この場合には下位ビット変換ファインＤＡＣの変換スタートが上位ビット変換で保持したオフセット電圧Ｖｏｆよりも1ステップ低い値でスタートするため、上位ビットカウントの初期値に１を加える必要がある。
図８は、ファインＤＡＣのＡＤ変換が正常に変換できない状態に対する解決策を示すカウンタを含めたタイミングチャートである。
図８のタイミングチャートに示すように本例では上位ビット変換時は１を起点としてアップカウントを始める。
上位ビット変換時のコースＤＡＣと垂直信号線のレベルが交差したときに、上位ビットのカウントを止めてそのときのファインＤＡＣとコースＤＡＣの電位差を保持する。
下位ビット変換は上位ビット変換の最終カウントを起点としてダウンカウントを行う。
このときにファインＤＡＣはコースＤＡＣの１ステップ前の電圧レベルから３ステップ分の電位が変化するようにする。これにより、コースＤＡＣとファインＤＡＣの積分直線性に誤差が存在していても正常にＡＤ変換を行うことが可能になる。

以上説明したように、本実施の形態によれば、ＡＤ変換のＤＡＣ参照信号を上位ビット用変換と下位ビット用変換の２回に別けることによってＡＤ変換に必要なクロック数を減らすと同時にＡＤ変換に必要な時間を短縮する機能を備えたＡＤ変換方法および装置並びに固体撮像装置およびその駆動方法を提供できる効果がある。また、同じ時間でＡＤ変換の分解能を向上させることも可能なＡＤ変換方法および装置並びに固体撮像装置およびその駆動方法を提供できる効果がある。
特に画素の微細化を行っている固体撮像装置で列並列ＡＤ変換器を持つ場合においては列毎に持つＡＤ変換器の回路規模及び回路面積を小さくできる効果がある。

図９は本例のＭＯＳ型固体撮像装置を用いたカメラ装置の構成例を示すブロック図である。
図９において、撮像部４１０は、例えば図１に示したＭＯＳ型固体撮像装置を用いて被写体の撮像を行うものであり、撮像信号をメイン基板に搭載されたシステムコントロール部４２０に出力する。
すなわち、撮像部４１０では、上述したＭＯＳ型固体撮像装置の出力信号に対し、ＡＧＣ（自動利得制御）、ＯＢ（オプティカルブラック）クランプ、ＣＤＳ（相関二重サンプリング）、Ａ／Ｄ変換といった処理を行い、ディジタル撮像信号を生成して出力する。

また、撮像光学系４００は、鏡筒内に配置されたズームレンズ４０１や絞り機構４０２等を含み、ＭＯＳ型固体撮像装置の受光部に被写体像を結像させるものであり、システムコントロール部４２０の指示に基づく駆動制御部４３０の制御により、各部を機械的に駆動してオートフォーカス等の制御が行われる。

また、システムコントロール部４２０には、ＣＰＵ４２１、ＲＯＭ４２２、ＲＡＭ４２３、ＤＳＰ４２４、外部インターフェース４２５等が設けられている。
ＣＰＵ４２１は、ＲＯＭ４２２及びＲＡＭ４２３を用いて本カメラ装置の各部に指示を送り、システム全体の制御を行う。
ＤＳＰ４２４は、撮像部４１０からの撮像信号に対して各種の信号処理を行うことにより、所定のフォーマットによる静止画または動画の映像信号（例えばＹＵＶ信号等）を生成する。
外部インターフェース４２５には、各種エンコーダやＤ／Ａ変換器が設けられ、システムコントロール部４２０に接続される外部要素（本例では、ディスプレイ４６０、メモリ媒体４４０、操作パネル部４５０）との間で、各種制御信号やデータをやり取りする。

ディスプレイ４６０は、本カメラ装置に組み込まれた例えば液晶パネル等の小型表示器であり、撮像した画像を表示する。なお、このようなカメラ装置に組み込まれた小型表示器に加えて、外部の大型表示装置に画像データを伝送し、表示できる構成とすることも勿論可能である。
メモリ媒体４４０は、例えば各種メモリカード等に撮影された画像を適宜保存しておけるものであり、例えばメモリ媒体コントローラ４４１に対してメモリ媒体を交換可能なものとなっている。メモリ媒体４４０としては、各種メモリカードの他に、磁気や光を用いたディスク媒体等を用いることができる。
操作パネル部４５０は、本カメラ装置で撮影作業を行うに際し、ユーザが各種の指示を行うための入力キーを設けたものであり、ＣＰＵ４２１は、この操作パネル部４５０からの入力信号を監視し、その入力内容に基づいて各種の動作制御を実行する。
このようなカメラ装置においても、本発明を適用することにより、前述と同様な効果が奏される。
なお、以上の構成において、システムの構成要素となる単位デバイスや単位モジュールの組み合わせ方、セットの規模等については、製品化の実情等に基づいて適宜選択することが可能であり、本発明の撮像装置は、種々の変形を幅広く含むものとする。

なお、上記実施の形態に示すＡＤ変換装置は、アナログ信号が変換されるディジタルデータの上位ビットのための上位ビット変換参照信号を出力するステップと、前記アナログ信号と前記上位ビット変換参照信号とを比較器により比較し、前記アナログ信号と前記上位ビット変換参照信号との大小関係が入れ替わるまでの時間量から前記ディジタルデータの上位ビットディジタル値を求めるステップと、前記ディジタルデータの下位ビットのための下位ビット変換参照信号を生成し出力するステップと、前記アナログ信号と前記下位ビット変換参照信号とを比較器により比較し、前記アナログ信号と前記下位ビット変換参照信号との大小関係が入れ替わるまでの時間量から求めた前記ディジタルデータの下位ビットディジタル値をもとに、前記アナログ信号をディジタルデータに変換したときのディジタル値を決定するステップを実行するＡＤ変換方法を含んでいる。
また、上記実施の形態に示すＡＤ変換装置は、前記比較器が前記アナログ信号と比較する下位ビット変換参照信号は、前記アナログ信号と前記上位ビット変換参照信号との大小関係が入れ替わるまでの時間量から求めた前記上位ビットディジタル値に対応した上位ビット変換参照信号を基準にした信号であるとするＡＤ変換方法を含んでいる。
さらに、上記実施の形態に示すＡＤ変換装置は、前記上位ビット変換参照信号および前記下位ビット変換参照信号は段階的に値が変化する信号であり、前記下位ビット変換参照信号は、前記上位ビット変換参照信号の単位ステップ分の振幅をフルスケールとする下位ビット分のカウント数の間に段階的に値が変化する信号であるとするＡＤ変換方法を含んでいる。
さらにまた、上記実施の形態に示すＡＤ変換装置は、前記比較器のオフセット量を補償するステップを実行するＡＤ変換方法を含んでいる。

また、上記実施の形態に示す固体撮像装置は、単位画素がマトリクス状に配置された画素アレイ部と、前記画素アレイ部を駆動する行走査回路および列走査回路と、上位ビット変換参照信号と下位ビット変換参照信号とを発生させるディジタル−アナログ変換器と、前記画素アレイ部の垂直信号線へ出力されるアナログ信号と前記上位ビット変換参照信号、下位ビット変換参照信号とを比較し、前記アナログ信号をディジタルデータへ変換するＡＤ変換回路と、前記ＡＤ変換回路により変換された前記アナログ信号のディジタルデータを一時的に保持するメモリと、これら全てを制御するタイミング制御回路とを備えた固体撮像装置の駆動方法を含み、前記ＡＤ変換回路は、前記画素アレイ部の垂直信号線ごとに設けられ、前記上位ビット変換参照信号と前記アナログ信号とを比較し、また前記下位ビット変換参照信号と前記アナログ信号とを比較する比較器と、前記比較器の前記上位ビット変換参照信号と前記アナログ信号との比較結果をもとに、前記アナログ信号と前記上位ビット変換参照信号との大小関係が入れ替わるまでの時間量から前記ディジタルデータの上位ビットディジタル値を求め、さらに前記比較器の前記下位ビット変換参照信号と前記アナログ信号との比較結果をもとに、前記アナログ信号と前記下位ビット変換参照信号との大小関係が入れ替わるまでの時間量から求めた前記ディジタルデータの下位ビットディジタル値により、前記アナログ信号をディジタルデータに変換するアップダウンカウンタとを備え、前記垂直信号線ごとにそれぞれ独立して出力される前記アナログ信号を同時にディジタルデータへ変換するように構成されている。
また、上記実施の形態に示す固体撮像装置は、前記比較器が前記アナログ信号と比較する前記下位ビット変換参照信号は、前記アナログ信号と前記上位ビット変換参照信号との大小関係が入れ替わるまでの時間量から求めた前記上位ビットディジタル値に対応した上位ビット変換参照信号を基準にした信号であることする固体撮像装置の駆動方法を含んでいる。
さらに、上記実施の形態に示す固体撮像装置は、前記上位ビット変換参照信号および前記下位ビット変換参照信号は段階的に値が変化する信号であり、前記下位ビット変換参照信号は、前記上位ビット変換参照信号の単位ステップ分の振幅をフルスケールとする下位ビット分のカウント数の間に段階的に値が変化する信号であるとする固体撮像装置の駆動方法を含んでいる。
さらにまた、上記実施の形態に示す固体撮像装置は、オフセット除去回路により前記比較器のオフセット量を補償するという固体撮像装置の駆動方法を含んでいる。

１……コンパレータ（比較器）、２……ＡＤ変換回路、５……ＤＡＣ（ディジタル−アナログ変換器）、９……タイミング制御回路、１１１……単位画素、１１２……画素アレイ部、１１３……行走査回路、１１４……列走査回路、１１７……アップダウンカウンタ、１１８……メモリ、Ｔｒ２１，Ｔｒ２２……スイッチトランジスタ（オフセット除去回路）、Ｃｐ２５，Ｃｐ２６……キャパシタ（オフセット除去回路）。

Claims

アナログ信号をディジタルデータに変換するＡＤ変換方法であって、
前記アナログ信号が変換されるディジタルデータの上位ビットのための上位ビット変換参照信号を出力するステップと、
前記アナログ信号と前記上位ビット変換参照信号とを比較器により比較し、前記アナログ信号と前記上位ビット変換参照信号との大小関係が入れ替わるまでの時間量から前記ディジタルデータの上位ビットディジタル値を求めるステップと、
前記ディジタルデータの下位ビットのための下位ビット変換参照信号を生成し出力するステップと、
前記アナログ信号と前記下位ビット変換参照信号とを比較器により比較し、前記アナログ信号と前記下位ビット変換参照信号との大小関係が入れ替わるまでの時間量から求めた前記ディジタルデータの下位ビットディジタル値をもとに、前記アナログ信号をディジタルデータに変換したときのディジタル値を決定するステップと、
を備えたことを特徴とするＡＤ変換方法。
前記比較器が前記アナログ信号と比較する下位ビット変換参照信号は、前記アナログ信号と前記上位ビット変換参照信号との大小関係が入れ替わるまでの時間量から求めた前記上位ビットディジタル値に対応した上位ビット変換参照信号を基準にした信号であることを特徴とする請求項１記載のＡＤ変換方法。
前記上位ビット変換参照信号および前記下位ビット変換参照信号は段階的に値が変化する信号であり、前記下位ビット変換参照信号は、前記上位ビット変換参照信号の単位ステップ分の振幅をフルスケールとする下位ビット分のカウント数の間に段階的に値が変化する信号であることを特徴とする請求項１記載のＡＤ変換方法。
前記比較器のオフセット量を補償するステップを備えていることを特徴とする請求項１記載のＡＤ変換方法。
アナログ信号をディジタルデータに変換するＡＤ変換装置であって、
前記アナログ信号が変換されるディジタルデータの上位ビットのための上位ビット変換参照信号と前記アナログ信号とを比較し、また前記ディジタルデータの下位ビットのための下位ビット変換参照信号と前記アナログ信号とを比較する比較器と、
前記比較器の前記上位ビット変換参照信号と前記アナログ信号との比較結果をもとに、前記アナログ信号と前記上位ビット変換参照信号との大小関係が入れ替わるまでの時間量から前記ディジタルデータの上位ビットディジタル値を求め、さらに前記比較器の前記下位ビット変換参照信号と前記アナログ信号との比較結果をもとに、前記アナログ信号と前記下位ビット変換参照信号との大小関係が入れ替わるまでの時間量から求めた前記ディジタルデータの下位ビットディジタル値により、前記アナログ信号をディジタルデータに変換するアップダウンカウンタと、
を備えたことを特徴とするＡＤ変換装置。
前記比較器が前記アナログ信号と比較する下位ビット変換参照信号は、前記アナログ信号と前記上位ビット変換参照信号との大小関係が入れ替わるまでの時間量から求めた前記上位ビットディジタル値に対応した上位ビット変換参照信号を基準にした信号であることを特徴とする請求項５記載のＡＤ変換装置。
前記上位ビット変換参照信号および前記下位ビット変換参照信号は段階的に値が変化する信号であり、前記下位ビット変換参照信号は、前記上位ビット変換参照信号の単位ステップ分の振幅をフルスケールとする下位ビット分のカウント数の間に段階的に値が変化する信号であることを特徴とする請求項５記載のＡＤ変換装置。
前記比較器のオフセット量を補償するオフセット除去回路を備えていることを特徴とする請求項５記載のＡＤ変換装置。
単位画素がマトリクス状に配置された画素アレイ部と、前記画素アレイ部を駆動する行走査回路および列走査回路と、上位ビット変換参照信号と下位ビット変換参照信号とを発生させるディジタル−アナログ変換器と、前記画素アレイ部の垂直信号線へ出力されるアナログ信号と前記上位ビット変換参照信号、下位ビット変換参照信号とを比較し、前記アナログ信号をディジタルデータへ変換するＡＤ変換回路と、前記ＡＤ変換回路により変換された前記アナログ信号のディジタルデータを一時的に保持するメモリと、これら全てを制御するタイミング制御回路とを備えた固体撮像装置であって、
前記ＡＤ変換回路は、
前記上位ビット変換参照信号と前記アナログ信号とを比較し、また前記下位ビット変換参照信号と前記アナログ信号とを比較する比較器と、
前記比較器の前記上位ビット変換参照信号と前記アナログ信号との比較結果をもとに、前記アナログ信号と前記上位ビット変換参照信号との大小関係が入れ替わるまでの時間量から前記ディジタルデータの上位ビットディジタル値を求め、さらに前記比較器の前記下位ビット変換参照信号と前記アナログ信号との比較結果をもとに、前記アナログ信号と前記下位ビット変換参照信号との大小関係が入れ替わるまでの時間量から求めた前記ディジタルデータの下位ビットディジタル値により、前記アナログ信号をディジタルデータに変換するアップダウンカウンタとを備えたことを特徴とする固体撮像装置。
前記比較器が前記アナログ信号と比較する前記下位ビット変換参照信号は、前記アナログ信号と前記上位ビット変換参照信号との大小関係が入れ替わるまでの時間量から求めた前記上位ビットディジタル値に対応した上位ビット変換参照信号を基準にした信号であることを特徴とする請求項９記載の固体撮像装置。
前記上位ビット変換参照信号および前記下位ビット変換参照信号は段階的に値が変化する信号であり、前記下位ビット変換参照信号は、前記上位ビット変換参照信号の単位ステップ分の振幅をフルスケールとする下位ビット分のカウント数の間に段階的に値が変化する信号であることを特徴とする請求項９記載の固体撮像装置。
前記比較器のオフセット量を補償するオフセット除去回路を備えていることを特徴とする請求項９記載の固体撮像装置。
単位画素がマトリクス状に配置された画素アレイ部と、前記画素アレイ部を駆動する行走査回路および列走査回路と、上位ビット変換参照信号と下位ビット変換参照信号とを発生させるディジタル−アナログ変換器と、前記画素アレイ部の垂直信号線へ出力されるアナログ信号と前記上位ビット変換参照信号、下位ビット変換参照信号とを比較し、前記アナログ信号をディジタルデータへ変換するＡＤ変換回路と、前記ＡＤ変換回路により変換された前記アナログ信号のディジタルデータを一時的に保持するメモリと、これら全てを制御するタイミング制御回路とを備えた固体撮像装置の駆動方法であって、
前記ＡＤ変換回路は、前記画素アレイ部の垂直信号線ごとに設けられ、前記上位ビット変換参照信号と前記アナログ信号とを比較し、また前記下位ビット変換参照信号と前記アナログ信号とを比較する比較器と、前記比較器の前記上位ビット変換参照信号と前記アナログ信号との比較結果をもとに、前記アナログ信号と前記上位ビット変換参照信号との大小関係が入れ替わるまでの時間量から前記ディジタルデータの上位ビットディジタル値を求め、さらに前記比較器の前記下位ビット変換参照信号と前記アナログ信号との比較結果をもとに、前記アナログ信号と前記下位ビット変換参照信号との大小関係が入れ替わるまでの時間量から求めた前記ディジタルデータの下位ビットディジタル値により、前記アナログ信号をディジタルデータに変換するアップダウンカウンタとを備え、前記垂直信号線ごとにそれぞれ独立して出力される前記アナログ信号を同時にディジタルデータへ変換することを特徴とする固体撮像装置の駆動方法。
前記比較器が前記アナログ信号と比較する前記下位ビット変換参照信号は、前記アナログ信号と前記上位ビット変換参照信号との大小関係が入れ替わるまでの時間量から求めた前記上位ビットディジタル値に対応した上位ビット変換参照信号を基準にした信号であることを特徴とする請求項１３記載の固体撮像装置の駆動方法。
前記上位ビット変換参照信号および前記下位ビット変換参照信号は段階的に値が変化する信号であり、前記下位ビット変換参照信号は、前記上位ビット変換参照信号の単位ステップ分の振幅をフルスケールとする下位ビット分のカウント数の間に段階的に値が変化する信号であることを特徴とする請求項１３記載の固体撮像装置の駆動方法。
オフセット除去回路により前記比較器のオフセット量を補償することを特徴とする請求項１３記載の固体撮像装置の駆動方法。
被写体の撮像を行うための固体撮像装置と、前記固体撮像装置の受光部に被写体像を結像させる撮像光学系と、前記撮像光学系を駆動する駆動制御部と、前記固体撮像装置からの出力信号を信号処理し、撮像信号を生成する信号処理部と、前記信号処理部によって生成された撮像信号を記録する記録部と、前記信号処理部によって生成された撮像信号を出力する出力部と、撮像動作を制御するための各種信号を入力する操作部と有し、
前記固体撮像装置は、
単位画素がマトリクス状に配置された画素アレイ部と、前記画素アレイ部を駆動する行走査回路および列走査回路と、上位ビット変換参照信号と下位ビット変換参照信号とを発生させるディジタル−アナログ変換器と、前記画素アレイ部の垂直信号線へ出力されるアナログ信号と前記上位ビット変換参照信号、下位ビット変換参照信号とを比較し、前記アナログ信号をディジタルデータへ変換するＡＤ変換回路と、前記ＡＤ変換回路により変換された前記アナログ信号のディジタルデータを一時的に保持するメモリと、これら全てを制御するタイミング制御回路とを有し、
前記ＡＤ変換回路は、
前記上位ビット変換参照信号と前記アナログ信号とを比較し、また前記下位ビット変換参照信号と前記アナログ信号とを比較する比較器と、
前記比較器の前記上位ビット変換参照信号と前記アナログ信号との比較結果をもとに、前記アナログ信号と前記上位ビット変換参照信号との大小関係が入れ替わるまでの時間量から前記ディジタルデータの上位ビットディジタル値を求め、さらに前記比較器の前記下位ビット変換参照信号と前記アナログ信号との比較結果をもとに、前記アナログ信号と前記下位ビット変換参照信号との大小関係が入れ替わるまでの時間量から求めた前記ディジタルデータの下位ビットディジタル値により、前記アナログ信号をディジタルデータに変換するアップダウンカウンタとを備えた、
ことを特徴とする撮像装置。