WO2023281832A1 - 撮像装置 - Google Patents

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WO2023281832A1
WO2023281832A1 PCT/JP2022/011466 JP2022011466W WO2023281832A1 WO 2023281832 A1 WO2023281832 A1 WO 2023281832A1 JP 2022011466 W JP2022011466 W JP 2022011466W WO 2023281832 A1 WO2023281832 A1 WO 2023281832A1
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signal
voltage
unit
section
pixel
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PCT/JP2022/011466
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English (en)
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Inventor
篤史 鈴木
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/616—Noise processing, e.g. detecting, correcting, reducing or removing noise involving a correlated sampling function, e.g. correlated double sampling [CDS] or triple sampling
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/771—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising storage means other than floating diffusion
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
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    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters

Definitions

  • An embodiment according to the present disclosure relates to an imaging device.
  • a detection device imaging device
  • a method of reading a signal voltage based on charges converted according to the amount of detection is known.
  • a circuit for reducing reset noise (kTC noise) generated by resetting the charge in the charge storage unit, and a circuit for correcting noise components such as offset generated in the signal amplification unit, Arrangement within a pixel has been proposed (see Patent Document 1).
  • the present disclosure provides an imaging device capable of reducing the pixel size.
  • a plurality of pixels a holding unit that holds a signal output from the pixel
  • the pixels are a conversion unit that converts radiation or light into charge; a charge storage unit that stores the charge; a reset unit that resets the charge accumulated in the charge accumulation unit; a first amplification unit that amplifies a signal based on the charge accumulated in the charge accumulation unit; a second amplifier that amplifies the signal amplified by the first amplifier and outputs the signal so as to be held in the holding unit; a first capacitor connected between the output of the first amplifier and the input of the second amplifier; and a voltage control section that controls the voltage of the input section of the second amplification section.
  • the holding unit may be arranged outside the pixel.
  • the holding unit may hold a signal output from the pixel through the signal line.
  • An ADC that converts the signal held by the holding unit into a digital signal may be further provided.
  • the voltage control section controls the input section of the second amplification section to a first voltage before reading the pixel signal based on the charge converted by the conversion section;
  • the ADC generates a signal held by the holding unit after reading out the pixel signal, based on a signal of a second voltage corresponding to the first voltage, which is output from the second amplifying unit before reading out the pixel signal. may be converted into a digital signal.
  • the ADC is a comparison unit that outputs a comparison result between the signal held by the holding unit and a reference signal; a feedback unit that feeds back the comparison result of the comparison unit to an input unit of the comparison unit to which the reference signal is input before reading out the pixel signal; a second capacitor connected between a reference signal generation unit that generates the reference signal and the input unit of the comparison unit; The second capacitor may hold a voltage difference between an initial voltage of the reference signal whose voltage level changes with time and the second voltage before reading out the pixel signal.
  • the feedback unit is an openable/closable switch connected between the comparison result output unit of the comparison unit and the input unit of the comparison unit;
  • the second capacitor may hold a voltage difference between the initial voltage and the second voltage before the pixel signal is read and the switch is changed from the closed state to the open state.
  • the holding unit and the ADC are shared by the plurality of pixels, In parallel with the ADC converting the signal of the first pixel held by the holding unit into a digital signal, in the second pixel, before reading out the pixel signal based on the charge converted by the conversion unit
  • the voltage control section may control the input section of the second amplification section to a first voltage, and the second amplification section may output a signal of a second voltage corresponding to the first voltage.
  • the second pixel may be a pixel from which the pixel signal is read after the first pixel.
  • the plurality of pixels are arranged in a matrix, A plurality of holding units may be provided that hold in parallel signals output from the plurality of pixels included in one pixel column.
  • the resetting section causes the converting section to
  • the voltage control section may continue to control the voltage of the input section of the second amplification section while continuing to reset the charges converted and stored in the charge storage section.
  • the pixels are an additional capacitance section that adds capacitance to the charge storage section;
  • a switching unit for switching addition of capacity by the additional capacity unit may be further provided.
  • FIG. 1 is a block diagram showing a basic configuration example of an imaging device
  • FIG. FIG. 10 is a diagram showing an example of the configuration of an AD converter according to existing technology
  • 3 is a circuit diagram showing an example of a pixel configuration according to the first embodiment
  • FIG. 3 is a circuit diagram showing an example of the configuration of a sample-and-hold circuit and an AD converter according to the first embodiment
  • FIG. It is a figure showing an example of the whole composition of the imaging device by a 1st embodiment.
  • 4A and 4B are diagrams illustrating an example of the operation of the imaging device according to the first embodiment;
  • FIG. 4 is a timing chart showing an example of the operation of the imaging device according to the first embodiment; It is a figure which shows an example of operation
  • FIG. 10 is a circuit diagram showing an example of a pixel configuration according to a second embodiment;
  • FIG. 11 is a circuit diagram showing an example of a pixel configuration according to a third embodiment;
  • an imaging device will be described below with reference to the drawings. Although the main components of the imaging device will be mainly described below, the imaging device may have components and functions that are not illustrated or described. The following description does not exclude components or features not shown or described.
  • FIG. 1 is a block diagram showing a basic configuration example of an imaging device 10.
  • the imaging device 10 includes a pixel array section 11, a vertical scanning section 12, an AD (Analog to Digital) conversion section 13, a pixel signal line 16, a vertical signal line 17, a control section 19, a signal A processing unit 20 and an IF (Interface) unit 21 are included.
  • AD Analog to Digital
  • the pixel array section 11 includes a plurality of pixels 110 each having a photoelectric conversion section such as a photodiode that performs photoelectric conversion on received light.
  • a plurality of pixels 110 are arranged in a two-dimensional grid (matrix) in the horizontal direction (row direction) and vertical direction (column direction).
  • the arrangement of the pixels 110 in the row direction is called a line.
  • One frame of image (image data) is formed by pixel signals read from a predetermined number of lines in the pixel array section 11 . For example, when an image of one frame is formed by 3000 pixels ⁇ 2000 lines, the pixel array section 11 includes at least 2000 lines each including at least 3000 pixels 110 .
  • the pixel signal line 16 is connected to each row and column of each pixel 110, and the vertical signal line 17 is connected to each column.
  • the ends of the pixel signal lines 16 that are not connected to the pixel array section 11 are connected to the vertical scanning section 12 .
  • the vertical scanning unit 12 transmits control signals such as driving pulses for reading out pixel signals from pixels to the pixel array unit 11 via the pixel signal lines 16 under the control of the control unit 19 to be described later.
  • the ends of the vertical signal lines 17 that are not connected to the pixel array section 11 are connected to the AD conversion section 13 .
  • a pixel signal read out from the pixel is transmitted to the AD converter 13 via the vertical signal line 17 .
  • the AD conversion section 13 includes an AD converter 130 (ADC, Analog to Digital Converter) provided for each vertical signal line 17, a reference signal generation section 14, and a horizontal scanning section 15.
  • the AD converter 130 is a column AD converter that performs AD conversion processing on each column of the pixel array section 11 .
  • the AD converter 130 performs AD conversion processing on pixel signals supplied from the pixels 110 via the vertical signal line 17 to generate digital values. A specific example of the configuration and processing of the AD converter 130 will be described later.
  • the AD converter 130 supplies the generated digital value to the signal processing section 20 .
  • the signal processing unit 20 performs various digital signal processing such as black level adjustment processing, column variation correction processing, and gradation correction processing as necessary, and generates pixel signals (pixel data) as digital signals.
  • the IF unit 21 outputs the pixel signal as a digital signal generated by the signal processing unit 20 to the outside of the imaging device 10 .
  • the digital pixel signals output from the IF unit 21 are sequentially stored in, for example, a frame buffer outside the imaging device 10 .
  • the stored pixel signals are read from the frame buffer as image data for one frame.
  • the reference signal generation unit 14 Based on the ADC control signal input from the control unit 19, the reference signal generation unit 14 generates a ramp signal RAMP used by each AD converter 130 to convert the pixel signal into a digital value.
  • the ramp signal RAMP is a signal whose level (voltage value) decreases or increases with a constant slope with respect to time, or a signal whose level decreases or increases stepwise.
  • the reference signal generator 14 supplies the generated ramp signal RAMP to each AD converter 130 .
  • the reference signal generator 14 is configured using, for example, a DA (Digital to Analog) conversion circuit.
  • the horizontal scanning unit 15 selects each AD converter 130 in a predetermined order, thereby scanning each digital value temporarily held by each AD converter 130.
  • the signals are sequentially output to the signal processing unit 20 .
  • the horizontal scanning unit 15 is configured using, for example, a shift register or an address decoder.
  • the control unit 19 controls driving of the vertical scanning unit 12, the AD conversion unit 13, the reference signal generation unit 14, the horizontal scanning unit 15, and the like.
  • the control unit 19 generates various drive signals that serve as references for operations of the vertical scanning unit 12 , the AD conversion unit 13 , the reference signal generation unit 14 and the horizontal scanning unit 15 .
  • the control unit 19 controls, for example, a control signal for the vertical scanning unit 12 to supply to each pixel 110 via the pixel signal line 16 based on a vertical synchronizing signal or an external trigger signal supplied from the outside and a horizontal synchronizing signal. to generate
  • the control section 19 supplies the generated control signal to the vertical scanning section 12 .
  • the vertical scanning unit 12 Based on the control signal supplied from the control unit 19, the vertical scanning unit 12 supplies various signals including drive pulses to the pixel signal lines 16 of the selected pixel rows of the pixel array unit 11 to the pixels 110 line by line. Then, each pixel 110 outputs a pixel signal to the vertical signal line 17 .
  • the vertical scanning unit 12 is configured using, for example, a shift register and an address decoder.
  • the imaging device 10 configured in this way is a column AD type CMOS (Complementary Metal Oxide Semiconductor) image sensor in which AD converters 130 are arranged for each column.
  • CMOS Complementary Metal Oxide Semiconductor
  • FIG. 2 is a diagram showing an example of the configuration of an AD converter 130a according to existing technology as the column AD converter in FIG.
  • the AD converter 130a includes a current source 131, a comparator 133, and a counter .
  • the comparator 133 and the counter 134 each operate with power supplied from the power line Vp.
  • a pixel signal read out from the pixel 110 is drawn from the vertical signal line 17 to the current source 131 , supplied to the AD converter 130 a, and input to one input terminal of the comparator 133 .
  • the reference signal generator 14 inputs the reference signal to the other input terminal of the comparator 133 .
  • the reference signal generator 14 generates the above-described digital signal whose value decreases stepwise with time (clock) as the ramp signal RAMP.
  • the reference signal generator 14 converts this ramp signal RAMP into an analog signal and inputs it to the other input terminal of the comparator 133 . That is, to the other input terminal of the comparator 133, a signal whose voltage value changes stepwise (decreases) according to the clock is input as a reference signal.
  • the comparator 133 holds the pixel signal input to one input terminal, and compares the level of the pixel signal held and the level of the ramp signal RAMP input to the other input terminal.
  • the comparator 133 outputs a high state difference signal when the level of the ramp signal RAMP is greater than the level of the held pixel signal.
  • the comparator 133 inverts the output and outputs a low-state difference signal.
  • a difference signal output from the comparator 133 is supplied to the counter 134 . Note that the level of the ramp signal RAMP is reset to a predetermined value after the output of the comparator 133 is inverted.
  • the counter 134 counts according to the clock common to the reference signal generator 14, for example, based on the difference signal output from the comparator 133. More specifically, the counter 134 measures the time (clock) from when the level of the ramp signal RAMP starts to drop until it reaches the level below the pixel signal, according to the difference signal input from the comparator 133 . It counts and outputs a count value (digital value) obtained by this counting to the signal processing unit 20 .
  • FIG. 3 is a circuit diagram showing an example of the configuration of the pixel 110 according to the first embodiment.
  • the pixel 110 includes a conversion unit 111, a charge storage unit Cfd1, a reset unit 112, a first amplification unit 113, a current control unit 114, a noise storage unit 115, a second amplification unit 116, and a voltage control unit 117. , and a selection unit 118 .
  • the conversion unit 111 converts radiation or light into electric charge.
  • the conversion unit 111 has a photoelectric conversion unit PD.
  • the photoelectric conversion part PD is, for example, a photodiode.
  • the conversion unit 111 further includes a scintillator (not shown) that wavelength-converts radiation such as ⁇ -rays, ⁇ -rays, ⁇ -rays, or X-rays into light (for example, visible light).
  • the imaging device 10 is used in, for example, an X-ray device or a radiation imaging system such as a CT (Computed Tomography) device.
  • a cathode of the photoelectric conversion part PD is connected to a reference voltage node (not shown).
  • the anode of the photoelectric conversion unit PD is electrically connected to the charge storage unit Cfd1.
  • the charge storage unit Cfd1 stores the charge supplied from the conversion unit 111.
  • the charge storage unit Cfd1 generates a voltage corresponding to the amount of charge stored.
  • the charge storage unit Cfd1 is connected between the anode of the photoelectric conversion unit PD and the reference voltage node VSS.
  • the reset unit 112 resets the charge accumulated in the charge accumulation unit Cfd1.
  • the reset unit 112 has a reset transistor Tr1 whose gate is supplied with a control signal RST.
  • the reset transistor Tr1 is connected between the anode of the photoelectric conversion unit PD and the reference voltage node VSS. In the example shown in FIG. 3, the reset transistor Tr1 is connected in parallel with the charge storage unit Cfd1.
  • the reset transistor Tr1 is, for example, a P-type MOS transistor.
  • the first amplification section 113 amplifies a signal (voltage) based on the charge accumulated in the charge accumulation section Cfd1.
  • the first amplification section 113 functions as part of the source follower circuit.
  • the first amplification section 113 has a first amplification transistor Tr2.
  • the first amplification transistor Tr2 is connected between the current control section 114 and the reference voltage node VSS.
  • the first amplification transistor Tr2 is, for example, a P-type MOS transistor.
  • the current control section 114 controls the current flowing through the first amplification section 113 .
  • Current control section 114 functions as part of the source follower circuit.
  • the current control unit 114 has a current source I and a current control transistor Tr3 having a gate supplied with a control signal SW1.
  • the current source I and the current control transistor Tr3 are connected in series between the reference voltage node VDD and the first amplification transistor Tr2.
  • the current control transistor Tr3 is, for example, a P-type MOS transistor.
  • the noise storage unit 115 stores reset noise (kTC noise) and the offset of the first amplification transistor Tr2.
  • the noise storage unit 115 has a clamp capacitor C1 (first capacitor).
  • the clamp capacitor C1 is connected between the output of the first amplifier 113 and the input of the second amplifier 116 . As will be described later with reference to FIG. 7, the clamp capacitor C1 can suppress the effects of kTC noise, the offset of the first amplification transistor Tr2, and the like.
  • the second amplification section 116 amplifies the signal amplified by the first amplification section 113 and outputs it so as to be held in the sample hold circuit 18 .
  • the second amplification section 116 has a second amplification transistor Tr4.
  • the second amplification transistor Tr4 is, for example, a P-type MOS transistor.
  • the voltage control section 117 controls the voltage of the input section of the second amplification section 116 and the voltage of the second end n2 of the clamp capacitor C1.
  • the voltage control unit 117 has a voltage source E and a voltage control transistor Tr5 having a gate supplied with a control signal SW2.
  • the voltage source E and the voltage control transistor Tr5 are connected in series between the input of the second amplifying section 116, the second end n2 of the clamp capacitor C1, and the reference voltage node VSS.
  • a voltage source E supplies a predetermined clamping voltage VCL.
  • the voltage control transistor Tr5 is, for example, a P-type MOS transistor.
  • the selection unit 118 selects the pixels 110 that output signals to the vertical signal lines 17 .
  • the selection unit 118 has a selection transistor Tr6 whose gate is supplied with the control signal SW3 (SEL).
  • the selector 118 is connected between the second amplifier 116 and the vertical signal line 17 (VSL).
  • the select transistor Tr6 is, for example, a P-type MOS transistor.
  • FIG. 4 is a circuit diagram showing an example of the configuration of the sample hold circuit 18 and AD converter 130 according to the first embodiment.
  • FIG. 3 shows part of AD converter 130 from pixel 110 to comparator 133 .
  • the imaging device 10 further includes a sample hold circuit 18 (holding unit).
  • the sample hold circuit 18 is arranged outside the pixel 110 and holds the signal output from the pixel 110 . More specifically, the sample-and-hold circuit 18 holds signals output from the pixels 110 via the vertical signal lines 17 . A vertical signal line 17 is arranged between each of the pixels 110 and the sample and hold circuit 18 . Also, the sample hold circuit 18 is connected between the vertical signal line 17 and the AD converter 130 . Also, the sample hold circuit 18 is arranged for each AD converter 130 . That is, the sample-and-hold circuit 18 is shared by the plurality of pixels 110 like the AD converter 130 .
  • the sample hold circuit 18 has a switch 181 (switching section) and a capacitor Csh.
  • the switch 181 is a switch that opens and closes based on the control signal S/H.
  • the switch 181 is connected between the vertical signal line 17 and the first input section 1331 of the comparator 133 .
  • the control signal S/H is supplied from the vertical scanning section 12 via the pixel signal line 16 shown in FIG.
  • the capacitor Csh is connected between the first input section 1331 and the switch 181 of the comparator 133 and the reference voltage node VSS (ground node).
  • the capacitor Csh receives a signal output from the pixel 110 when the switch 181 is on (closed), and holds the signal when the switch 181 is off (open).
  • the AD converter 130 converts the signal held by the sample hold circuit 18 into a digital signal.
  • the AD converter 130 is, for example, a single slope type.
  • the AD converter 130 further has a switch 135 (feedback section) and a capacitor Caz (second capacitor). Switch 135 and capacitor Caz autozero comparator 133 . As a result, as will be described later with reference to FIG. 7, the speed of AD conversion by the AD converter 130 can be increased.
  • the switch 135 is a switch that opens and closes based on the control signal AZ.
  • the switch 135 is connected between the comparison result output section 1333 of the comparator 133 and the second input section 1332 of the comparator 133 .
  • the control signal AZ is supplied from the vertical scanning section 12 via the pixel signal line 16 shown in FIG.
  • the output signal of the comparator 133 is fed back to the second input section 1332, and auto-zero, which will be described later, is performed.
  • Capacitor Caz holds the voltage by auto-zeroing.
  • the capacitor Caz is connected between the reference signal generator 14 (DA converter), the second input 1332 of the comparator 133 and the switch 135 .
  • the capacitor Caz holds a voltage corresponding to the threshold voltage Vth2 of the second amplification transistor Tr4 by auto-zero, which will be described later.
  • FIG. 5 is a diagram showing an example of the overall configuration of the imaging device 10 according to the first embodiment.
  • V pixels 110 are arranged in the column direction (vertical direction) and H pixels 110 are arranged in the row direction.
  • AD conversion of output signals of all pixels is completed by V times of AD conversion.
  • a plurality of (for example, arbitrary k) vertical signal lines 17 are provided in one pixel column.
  • the V pixels 110 are divided into V/k pixels 110 per group. That is, the signals output from the k pixels 110 are divided and passed through the k vertical signal lines 17 respectively.
  • AD conversion of output signals of all pixels is completed by V/k AD conversions. That is, AD conversion of k rows of pixels 110 is performed in parallel. Therefore, by providing a plurality of output lines from the pixels 110, AD conversion of the entire pixels 110 can be speeded up.
  • the number of sample-hold circuits 18 and AD converters 130 corresponding to the k vertical signal lines 17 are provided. That is, the imaging device 10 includes a plurality of sample-and-hold circuits 18 that hold, in parallel, signals output from each of the plurality of pixels 110 included in one pixel column. Therefore, the imaging device 10 is provided with H ⁇ k sample-and-hold circuits 18 and AD converters 130 .
  • FIG. 6 is a diagram showing an example of the operation of the imaging device 10 according to the first embodiment.
  • the vertical axis in FIG. 6 indicates pixel rows.
  • the horizontal axis of FIG. 6 indicates time.
  • one frame includes a shutter mode (Shutter), a read mode (Read), and an exposure period.
  • the imaging device 10 operates with a rolling shutter method. Therefore, the start of exposure and the readout of signals are sequentially performed for each pixel row.
  • the shutter mode is an operation mode in which the voltage of noise components such as kTC noise generated by the reset transistor Tr1 is stored in the clamp capacitor C1. As shown in FIG. 6, exposure is performed after the shutter mode. During the exposure period, charges converted by the conversion unit 111 are accumulated in the charge accumulation unit Cfd1. As a result, the voltage of the charge storage unit Cfd1 increases by the signal voltage Vs. The signal voltage Vs is the voltage of the pixel signal. After the exposure period, read mode is executed. The read mode is an operation mode for reading a signal at a clamp level (clamp voltage VCL) that serves as a reference for AD conversion, and for reading a signal level (signal voltage Vs).
  • a clamp level clamp level
  • FIG. 7 is a timing chart showing an example of the operation of the imaging device 10 according to the first embodiment. Note that the high level of the control signal in FIG. 7 indicates that the transistor and the switch are on. Therefore, there are cases where the actual high state of the control signal and the on state of the transistor are different.
  • FIG. 7 shows the operations of pixels 1 and 2 arranged in two adjacent pixel rows, the sample-and-hold circuit 18, and the AD converter 130.
  • FIG. A pixel 2 (second pixel) is a pixel whose pixel signal is read out next to the pixel 1 (first pixel). Similar to FIG. 6, while pixel 1 operates in shutter mode, pixel 2 operates in read mode.
  • shutter mode and read mode The shutter mode will be described below with reference to time t2 to time t8 of pixel 1 in FIG. After that, the read mode will be described with reference to time t2 to time t8 of pixel 2 in FIG.
  • the control signal SW1 is high.
  • the current control transistor Tr3 is in the ON state and the current source I operates.
  • the control signals RST and SW2 become high. This turns on the reset transistor Tr1 and the voltage control transistor Tr5. By turning on the reset transistor Tr1, the charge accumulated in the charge accumulation section Cfd1 is reset. By turning on the voltage control transistor Tr5, the second end n2 of the clamp capacitor C1 is fixed to the clamp voltage VCL.
  • the control signal RST becomes low.
  • the reset transistor Tr1 is turned off.
  • noise due to turning off of the reset transistor Tr1 is accumulated in the charge accumulation unit Cfd1.
  • the voltage of the charge storage unit Cfd1 rises according to the kTC noise.
  • the control signal SW2 becomes low.
  • the voltage control transistor Tr5 is turned off.
  • the voltage level of the first end n1 of the clamp capacitor C1 is the sum of the voltage (noise voltage Vn) corresponding to the kTC noise and the voltage (threshold voltage Vth1) corresponding to the offset of the first amplification transistor Tr2 ( Vn+Vth1).
  • the offset of the first amplification transistor Tr2 is also the gate-source voltage.
  • the clamp capacitor C1 stores the noise voltage of the kTC noise and the threshold voltage Vth1 of the first amplification transistor Tr2.
  • the voltage level of the second end n2 of the clamp capacitor C1 is the clamp voltage VCL. Therefore, the voltage across the clamp capacitor C1 is Vn+Vth-VCL.
  • the control signal SW1 becomes low.
  • the current control transistor Tr3 is turned off, and the current source I stops operating.
  • the source (output section) of the first amplification transistor Tr2 becomes a high impedance state. Therefore, the noise voltage is stored in the clamp capacitor C1.
  • the control signal SW2 becomes high. This turns on the voltage control transistor Tr5.
  • the voltage at the second end n2 of the clamp capacitor C1 is fixed at the clamp voltage VCL. This is because if both ends of the clamp capacitor C1 are in a high impedance state, the voltage held in the clamp capacitor C1 may become unstable.
  • the charge storage unit Cfd1 of the pixel 2 accumulates the charge converted by the conversion unit 111 during the exposure period up to time t2. Therefore, the gate voltage of the first amplification transistor Tr2, which has stopped operating, is increased by the signal voltage Vs.
  • the control signal SW2 is high. Thereby, as shown in FIG. 3, the voltage control transistor Tr5 is in the ON state.
  • the control signal SW3 (SEL) becomes high. This turns on the selection transistor Tr6. Since the voltage control transistor Tr5 is on, the clamp voltage VCL, which is the clamp level, is output to the vertical signal line 17 (VSL). Since the control signal SW1 is low and the current control transistor Tr3 is off, the first amplification transistor Tr2 is not operating.
  • the voltage control unit 117 controls the input unit of the second amplification unit 116 to the first voltage (clamp voltage VCL).
  • the second amplifier 116 outputs a signal of a second voltage (VCL+Vth2) according to the clamp voltage VCL. Thereby, the vertical signal line 17 is charged.
  • the control signal SW1 becomes high.
  • the current control transistor Tr3 is turned on, and the current source I operates.
  • a signal voltage Vs is applied to the first end n1 of the clamp capacitor C1 by operating the first amplification transistor Tr2 that functions as part of the source follower circuit.
  • the voltage at the first end n1 is Vs+Vn+Vth. Since the voltage across the clamp capacitor C1 is Vn+Vth-VCL as described in the shutter mode, the voltage at the second end n2 is Vs+VCL. Therefore, on the second end n2 side, the influence of the noise components of the noise voltage Vn and the threshold voltage Vth1 is suppressed.
  • sample-hold circuit and AD converter Next, operations of the sample hold circuit 18 and the AD converter 130 will be described with reference to FIG.
  • Pixel 1 is in read mode. Pixel 1 operates similarly to the read mode of pixel 2 described above. As described for pixel 2 at time t5, pixel 1 at time t1 outputs a voltage of Vs+VCL+Vth2, including the signal voltage Vs, to the vertical signal line 17.
  • Vs+VCL+Vth2 including the signal voltage Vs
  • the control signal S/H at time t1 is high. Thereby, the switch 181 is in the ON state. Therefore, the voltage of Vs+VCL+Vth2 is input to the capacitor Csh.
  • the control signal S/H becomes low.
  • the switch 181 shown in FIG. 4 is turned off, and the voltage of Vs+VCL+Vth2 is held in the capacitor Csh. Since the control signal SW3 for pixel 1 also goes low, pixel 1, the vertical signal line 17, and the first input 1331 of the comparator 133 are electrically disconnected from each other.
  • the AD converter 130 starts AD operation of the signal held by the sample hold circuit 18.
  • the signal of pixel 1 is AD-converted.
  • the pixel 2 at time t2 outputs the clamp voltage VCL, which is the clamp level, to the vertical signal line 17 (VSL). Since the switch 181 is in the OFF state, the vertical signal line 17 and the AD converter 130 are electrically disconnected. However, the pixels 2 can charge the vertical signal line 17 .
  • the vertical signal line 17 takes a long time to reach a desired voltage due to its long wiring length, parasitic capacitance, and the like.
  • AD conversion of the signal of pixel 1 and charging of the vertical signal line 17 by pixel 2 are executed in parallel. That is, the time for AD converting the pixel 1 and the settling time (preparation for signal readout) of the clamp level of the pixel 2 can be overlapped, and the time (1H) for one horizontal line can be further shortened. .
  • the AD converter 130 finishes the AD operation of the signal of pixel 1. Also, at time t3, the control signal S/H becomes high. Thereby, the switch 181 is turned on. Thereby, the clamp voltage VCL of the pixel 2 is input to the sample hold circuit 18 . As shown in FIG. 7, the switch 181 of the sample-and-hold circuit 18 remains on from time t3 to time t8, and turns off at time t8. Thus, the signal of the pixel 2 is held in the sample hold circuit 18.
  • FIG. 7 the switch 181 of the sample-and-hold circuit 18 remains on from time t3 to time t8, and turns off at time t8.
  • the comparator 133 shown in FIG. 4 performs AD conversion based on comparison between the ramp signal RAMP input from the second input section 1332 and the signal input from the first input section 1331 .
  • the voltage of the ramp signal RAMP changes (eg, increases) over time from the initial voltage.
  • the voltage of the ramp signal RAMP matches the voltage input to the first input section 1331 of the comparator 133, it returns to the initial voltage again.
  • the voltage of the ramp signal RAMP repeats the above change for each pixel 110 .
  • the transistor capacity that is, the threshold voltage of the transistor
  • the threshold voltage Vth2 of the second amplification transistor Tr4 Due to variations in the threshold voltage Vth2 of the second amplification transistor Tr4, etc., the voltage of the signal output from the pixel 110 also varies.
  • the threshold voltage of the transistor fluctuates due to radiation, the influence of variations in the threshold voltage Vth2 of the second amplification transistor Tr4 becomes even greater.
  • the DA converter of the reference signal generator 14 needs to widen the sweep range of the ramp signal RAMP. However, widening the sweep range leads to an increase in AD conversion time.
  • the auto-zero of the comparator 133 suppresses widening of the sweep range and suppresses lengthening of AD conversion.
  • the control signals SW2 and SW3 are high. Accordingly, the voltage control transistor Tr5 and the selection transistor Tr6 of the pixel 2 are turned on. That is, the voltage control section 117 controls the input section of the second amplification section 116 to the first voltage (clamp voltage VCL) before reading the pixel signal based on the charge converted by the conversion section 111 .
  • the clamp voltage VCL which is a fixed voltage, is input to the second amplification transistor Tr4.
  • the sum voltage (VCL+Vth2) of the clamp voltage VCL and the threshold voltage Vth2 of the second amplification transistor Tr4 is output from the pixel 110 .
  • the control signals AZ and S/H become high. Thereby, the switches 135 and 181 are turned on.
  • the switch 181 is turned on, the sum voltage (VCL+Vth2) of the clamp voltage VCL and the threshold voltage Vth2 of the second amplification transistor Tr4 is input to the first input section 1331 of the comparator 133 .
  • the output signal of the comparator 133 is fed back to the second input section 1332 by turning on the switch 135 . That is, the switch 135 feeds back the comparison result of the comparator 133 to the second input section 1332 before reading out the pixel signal.
  • the capacitor Caz holds the difference voltage between the initial voltage of the reference signal whose voltage level changes with time and the sum of the second voltage (VCL+Vth2) and the offset of the comparator 133 before reading the pixel signal. do. More specifically, the capacitor Caz is before the pixel signal is read and the switch 135 is changed from the closed state to the open state, so that the sum of the initial voltage, the second voltage (VCL+Vth2), and the offset of the comparator 133 , holds the voltage difference between . That is, the capacitor Caz holds the unnecessary voltage so that the reference signal and the second voltage (VCL+Vth2) are balanced.
  • the voltage held in the capacitor Caz allows the sweep start voltage of the ramp signal RAMP to be close to the above sum voltage (VCL+Vth2). Thereby, the sweep range of the reference signal generator 14 can be narrowed, and the time required for AD conversion can be further shortened. As a result, AD conversion of the AD converter 130 can be made faster.
  • the capacitor Caz holds a voltage corresponding to the threshold voltage Vth2 of the second amplification transistor Tr4. As a result, it is possible to suppress the influence of variations in the threshold voltage Vth2 of the second amplification transistor Tr4 and variations in the threshold voltage Vth2 of the second amplification transistor Tr4 due to radiation.
  • AD conversion of pixel 2 is performed at time t8. That is, the AD converter 130 performs the sample-and-hold circuit after reading out the pixel signal based on the signal of the second voltage (VCL+Vth2) corresponding to the clamp voltage VCL, which is output from the second amplifying section 116 before reading out the pixel signal. 18 is converted into a digital signal.
  • the sample and hold circuit 18 is arranged outside the pixel 110 . Thereby, the pixel size can be further reduced.
  • a circuit for reducing reset noise (kTC noise) and a circuit for correcting the offset of the amplifying transistor may be arranged within the pixel.
  • the number of transistors is large, making it difficult to reduce the pixel size.
  • the number of elements such as transistors in the pixel 110 can be reduced, and the pixel size can be further reduced.
  • a clamp capacitor C1 is provided within the pixel 110 . Thereby, the noise voltage Vn due to the kTC noise in the pixel 1 can be reduced.
  • the offset (threshold voltage Vth1) of the first amplification transistor Tr2 can be suppressed by the clamp capacitor C1.
  • the threshold voltage Vth1 of the first amplification transistor Tr2 may fluctuate due to radiation.
  • the influence of the threshold voltage Vth1 can be suppressed by the clamping operation, even if the threshold voltage Vth1 fluctuates due to radiation, the dynamic range of the second amplification unit 116 is not affected.
  • the above-described auto-zero can suppress the influence of variations in the threshold voltage Vth2 of the second amplification transistor Tr4 and variations in the threshold voltage Vth2 due to radiation. As a result, AD conversion of the AD converter 130 can be made faster.
  • a sample hold circuit 18 is arranged before the comparator 133 .
  • AD conversion of a certain pixel 110 (pixel 1) and offset (clamp voltage VCL) settling of the next pixel 110 (pixel 2) to be AD-converted are performed. and can be executed in parallel. As a result, the frame rate can be made faster.
  • the reset transistor Tr1, the first amplification transistor Tr2, the current control transistor Tr3, the second amplification transistor Tr4, the voltage control transistor Tr5, and the selection transistor Tr6 are not limited to P-type MOS transistors, and may be N-type MOS transistors. Also, it is not limited to MOS transistors, and other types of transistors may be used.
  • FIG. 8 is a diagram showing an example of the operation of the imaging device 10 according to the modified example of the first embodiment.
  • the modified example of the first embodiment has a shorter exposure period than the first embodiment.
  • the exposure period is set as long as possible with respect to the set frame rate.
  • the exposure period may be set short as shown in FIG.
  • a clamp mode (CLP) is included between the read mode and shutter mode in one frame.
  • the clamp mode is an operation mode in which charges converted by the conversion unit 111 are discharged without being accumulated in the charge accumulation unit Cfd1.
  • the reset transistor Tr1 In the clamp mode, the reset transistor Tr1 is on. That is, in the clamp mode, the reset unit 112 keeps resetting the charge storage unit Cfd1. As a result, the charges converted by the converter 111 continue to be discharged to the reference voltage node VSS via the reset transistor Tr1. In the clamp mode, the current control transistor Tr3 and the selection transistor Tr6 are off, and the voltage control transistor Tr5 is on. That is, in the clamp mode, the voltage control section 117 keeps controlling the voltage of the input section of the second amplification section 116 .
  • the exposure period may be changed as in the modification of the first embodiment. Also in this case, an effect equivalent to that of the first embodiment can be obtained.
  • FIG. 9 is a circuit diagram showing an example of the configuration of the pixel 110 according to the second embodiment.
  • the second embodiment differs from the first embodiment in that signal readout is performed with high sensitivity and low sensitivity.
  • the pixel 110 further includes an additional capacitance section Cfd2, a capacitance switching section 119, a noise storage section 115a, a clamp switching section 120, a second amplification section 116a, a voltage control section 117a, and a selection section 118a.
  • the additional capacitance unit Cfd2 adds capacitance to the charge storage unit Cfd1.
  • the additional capacitance section Cfd2 accumulates charges supplied from the conversion section 111, similarly to the charge accumulation section Cfd1.
  • the additional capacitance section Cfd2 is connected in parallel with the charge storage section Cfd1.
  • the capacity switching unit 119 switches the addition of capacity by the additional capacity unit Cfd2.
  • a capacitance switching unit 119 is a switch capable of switching the sensitivity of the pixel 110 .
  • the capacitance switching unit 119 has a capacitance switching transistor Tr7 having a gate to which the control signal CSW is input.
  • the capacitance switching transistor Tr7 is, for example, a P-type MOS transistor.
  • the additional capacitance section Cfd2 When the capacitance switching transistor Tr7 is in the off state, the additional capacitance section Cfd2 is electrically disconnected from the charge storage section Cfd1. Therefore, no charge is accumulated in the additional capacitance section Cfd2 during the exposure period.
  • the additional capacitance section Cfd2 when the capacitance switching transistor Tr7 is on, the additional capacitance section Cfd2 is electrically connected to the charge storage section Cfd1.
  • a capacitance can be added to the charge storage section Cfd1 by electrically connecting the additional capacitance section Cfd2 to the charge storage section Cfd1.
  • the sensitivity of the pixels 110 can be reduced.
  • the case where the capacitance switching transistor Tr7 is in an off state is referred to as high gain (HG).
  • LG, Low Gain low gain
  • noise storage section 115, the second amplification section 116, the voltage control section 117, and the selection section 118 shown in FIG. 9 operate in the same manner as in the first embodiment.
  • noise storage section 115a, second amplification section 116a, voltage control section 117a, and selection section 118a correspond to noise storage section 115, second amplification section 116, voltage control section 117, and selection section 118 at high gain, respectively. works in much the same way.
  • the clamp switching unit 120 has a high-gain transistor Tr8 whose gate is supplied with the control signal SWH, and a low-gain transistor Tr9 whose gate is supplied with the control signal SWH.
  • the high-gain transistor Tr8 is connected between the first amplification transistor Tr2 and the noise storage section 115, which is the clamp capacitor C1.
  • the low-gain transistor Tr9 is connected between the first amplification transistor Tr2 and the noise storage section 115a, which is the clamp capacitor C2.
  • the high gain transistor Tr8 is turned on and the low gain transistor Tr9 is turned off.
  • the high gain transistor Tr8 is turned off and the low gain transistor Tr9 is turned on.
  • the noise storage unit 115a has a clamp capacitor C2.
  • the clamp capacitor C2 functions almost the same as the clamp capacitor C1 at low gain.
  • the second amplification section 116a has a second amplification transistor Tr4a.
  • the second amplification transistor Tr4a functions in substantially the same manner as the second amplification transistor Tr4 at low gain.
  • the voltage control unit 117a has a voltage source E and a voltage control transistor Tr5a whose gate is supplied with the control signal SW2a.
  • the voltage control transistor Tr5a functions in substantially the same manner as the voltage control transistor Tr5 at low gain.
  • the selection unit 118a has a selection transistor Tr6a whose gate is supplied with the control signal SW3a.
  • the selection transistor Tr6a functions in substantially the same manner as the selection transistor Tr6 at low gain.
  • control signals RST, CSW, SWL, and SW2a go high as at time t2.
  • the capacity switching transistor Tr7, the low gain transistor Tr9, and the voltage control transistor 5a are turned on. Since the capacitance switching transistor Tr7 is turned on, the pixel 110 operates at low gain.
  • the control signal SW2a becomes low.
  • the voltage control transistor Tr5a is turned off. Therefore, the low-gain clamp capacitor C2 stores the noise voltage of the kTC noise and the threshold voltage Vth1 of the first amplification transistor Tr2.
  • control signal SWL becomes low.
  • the low gain transistor Tr9 is turned off.
  • control signals SWH and SW2 become high.
  • the high gain transistor Tr8 and the voltage control transistor Tr5 are turned on.
  • the control signal CSW becomes low.
  • the capacitance switching transistor Tr7 is turned off. Since the capacitance switching transistor Tr7 is turned off, the pixel 110 operates at high gain.
  • the control signal SW2 becomes low.
  • the voltage control transistor Tr5 is turned off. Therefore, the high-gain-side clamp capacitor C1 stores the noise voltage of the kTC noise and the threshold voltage Vth1 of the first amplification transistor Tr2.
  • control signal SWH becomes low.
  • the high gain transistor Tr8 is turned off.
  • the control signal SW2 becomes high. Also, the control signal SW2a becomes high. As a result, the voltage control transistors Tr5 and Tr5a are turned on. Therefore, the voltage at the second end n2 of the clamp capacitors C1 and C2 is fixed at the clamp voltage VCL.
  • the control signal SW3 (SEL) becomes high. This turns on the selection transistor Tr6. Since the voltage control transistor Tr5 is on, the clamp voltage VCL, which is a high-gain clamp level, is output to the vertical signal line 17 (VSL).
  • the control signals SW3 and SWH become low.
  • the selection transistor Tr6 and the high gain transistor Tr8 are turned off.
  • the control signal CSW becomes high.
  • the capacitance switching transistor Tr7 is turned on. Since the capacitance switching transistor Tr7 is turned on, the pixel 110 operates at low gain.
  • the control signal SW3a goes high. This turns on the selection transistor Tr6a. Since the voltage control transistor Tr5a is on, the clamp voltage VCL, which is a low-gain clamp level, is output to the vertical signal line 17 (VSL).
  • the reset transistor Tr1 In the clamp mode, the reset transistor Tr1, the voltage control transistors Tr5 and Tr5a, and the capacitance switching transistor Tr7 are on. In the clamp mode, the current control transistor Tr3, selection transistors Tr6 and Tr6a, high gain transistor Tr8, and low gain transistor Tr9 are off.
  • the pixel circuit may be extended to two gains, high gain and low gain, as in the second embodiment. Also in this case, the same effect as in the first embodiment can be obtained.
  • FIG. 10 is a circuit diagram showing an example of the configuration of the pixel 110 according to the third embodiment.
  • 3rd Embodiment differs in arrangement
  • the control transistor Tr3 is connected between a node N between the first amplification transistor Tr2 and the current source I and the clamp capacitor C1.
  • the control transistor Tr3 can put the first end n1 of the clamp capacitor C1 into a high impedance state even when arranged in this manner.
  • current control is performed by turning it on or off in the original current source generating circuit.
  • the arrangement of the current control transistor Tr3 (control transistor Tr3) may be changed as in the third embodiment. Also in this case, an effect equivalent to that of the first embodiment can be obtained.
  • this technique can take the following structures. (1) a plurality of pixels; a holding unit that holds a signal output from the pixel,
  • the pixels are a conversion unit that converts radiation or light into charge; a charge storage unit that stores the charge; a reset unit that resets the charge accumulated in the charge accumulation unit; a first amplification unit that amplifies a signal based on the charge accumulated in the charge accumulation unit; a second amplifier that amplifies the signal amplified by the first amplifier and outputs the signal so as to be held in the holding unit; a first capacitor connected between the output of the first amplifier and the input of the second amplifier; and a voltage control section that controls the voltage of the input section of the second amplification section.
  • the imaging device according to (1) wherein the holding section is arranged outside the pixel. (3) further comprising a signal line connected between each of the pixels and the holding unit; The imaging device according to (1) or (2), wherein the holding unit holds the signal output from the pixel via the signal line. (4) The imaging apparatus according to any one of (1) to (3), further comprising an ADC that converts the signal held by the holding unit into a digital signal.
  • the voltage control section controls the input section of the second amplification section to a first voltage before reading the pixel signal based on the charge converted by the conversion section;
  • the ADC generates a signal held by the holding unit after reading out the pixel signal, based on a signal of a second voltage corresponding to the first voltage, which is output from the second amplifying unit before reading out the pixel signal. into a digital signal, the imaging device according to (4).
  • the ADC is a comparison unit that outputs a comparison result between the signal held by the holding unit and a reference signal; a feedback unit that feeds back the comparison result of the comparison unit to an input unit of the comparison unit to which the reference signal is input before reading out the pixel signal; a second capacitor connected between a reference signal generation unit that generates the reference signal and the input unit of the comparison unit; The second capacitor according to (5), wherein the second capacitor holds a voltage difference between an initial voltage of the reference signal whose voltage level changes according to time and the second voltage before reading the pixel signal. imaging device.
  • the feedback section is an openable/closable switch connected between the comparison result output section of the comparison section and the input section of the comparison section; (6) before the readout of the pixel signal, the second capacitor holds a voltage difference between the initial voltage and the second voltage when the switch is changed from a closed state to an open state;
  • the imaging device according to .
  • the holding unit and the ADC are shared by a plurality of the pixels; In parallel with the ADC converting the signal of the first pixel held by the holding unit into a digital signal, in the second pixel, before reading out the pixel signal based on the charge converted by the conversion unit (4) wherein the voltage control section controls the input section of the second amplification section to a first voltage, and the second amplification section outputs a signal of a second voltage corresponding to the first voltage;
  • the imaging device according to any one of (7) to (7).
  • the plurality of pixels are arranged in a matrix;
  • the imaging device according to any one of (1) to (9), comprising a plurality of holding units that hold in parallel signals output from the plurality of pixels included in one pixel column.
  • the resetting section performs the (1) to (10), wherein the voltage control section continues to reset the charge converted by the conversion section and stored in the charge storage section, and the voltage control section continues to control the voltage of the input section of the second amplification section;
  • the imaging device according to any one of .
  • the pixel is an additional capacitance section that adds capacitance to the charge storage section; 12.
  • the imaging apparatus according to any one of claims 1 to 11, further comprising a switching section for switching addition of capacitance by said additional capacitance section.

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Abstract

［課題］画素サイズをより小さくする。 ［解決手段］撮像装置は、複数の画素と、前記画素から出力される信号を保持する保持部と、を備え、前記画素は、放射線又は光を電荷に変換する変換部と、前記電荷を蓄積する電荷蓄積部と、前記電荷蓄積部に蓄積された前記電荷をリセットするリセット部と、前記電荷蓄積部に蓄積された前記電荷に基づく信号を増幅する第１増幅部と、前記第１増幅部により増幅された信号を、増幅して、前記保持部に保持されるように出力する第２増幅部と、前記第１増幅部の出力部と、前記第２増幅部の入力部と、の間に接続される第１キャパシタと、前記第２増幅部の入力部の電圧を制御する電圧制御部と、を有する。

Description

撮像装置
　本開示による実施形態は、撮像装置に関する。
　放射線又は光を検出する検出装置（撮像装置）において、検出量に応じて変換された電荷に基づいた信号電圧を読み出す方法が知られている。また、例えば、電荷蓄積部の電荷をリセットすることにより発生するリセットノイズ（ｋＴＣノイズ）を低減するための回路、及び、信号増幅部で発生するオフセット等のノイズ成分を補正するための回路を、画素内に配置することが提案されている（特許文献１参照）。
特開２０１６－８２２５５号公報
　しかしながら、上記の回路を画素内に配置すると、画素内のトランジスタの数が多いため、画素サイズを小さくすることが困難になってしまう。
　そこで、本開示では、画素サイズをより小さくすることができる撮像装置を提供するものである。
　上記の課題を解決するために、本開示によれば、
　複数の画素と、
　前記画素から出力される信号を保持する保持部と、を備え、
　前記画素は、
　放射線又は光を電荷に変換する変換部と、
　前記電荷を蓄積する電荷蓄積部と、
　前記電荷蓄積部に蓄積された前記電荷をリセットするリセット部と、
　前記電荷蓄積部に蓄積された前記電荷に基づく信号を増幅する第１増幅部と、
　前記第１増幅部により増幅された信号を、増幅して、前記保持部に保持されるように出力する第２増幅部と、
　前記第１増幅部の出力部と、前記第２増幅部の入力部と、の間に接続される第１キャパシタと、
　前記第２増幅部の入力部の電圧を制御する電圧制御部と、を有する、撮像装置が提供される。
　前記保持部は、前記画素の外部に配置されてもよい。
　前記画素のそれぞれと前記保持部との間に接続される信号線をさらに備え、
　前記保持部は、前記信号線を介して前記画素から出力される信号を保持してもよい。
　前記保持部が保持する信号をデジタル信号に変換するＡＤＣをさらに備えてもよい。
　前記電圧制御部は、前記変換部により変換された前記電荷に基づく画素信号の読み出し前に、前記第２増幅部の入力部を第１電圧に制御し、
　前記ＡＤＣは、前記画素信号の読み出し前に前記第２増幅部から出力される、前記第１電圧に応じた第２電圧の信号に基づいて、前記画素信号の読み出し後に前記保持部が保持する信号をデジタル信号に変換してもよい。
　前記ＡＤＣは、
　前記保持部が保持する信号と、参照信号と、の比較結果を出力する比較部と、
　前記画素信号の読み出し前に、前記比較部の比較結果を、前記参照信号が入力される前記比較部の入力部に帰還させる帰還部と、
　前記参照信号を生成する参照信号生成部と、前記比較部の前記入力部と、の間に接続される第２キャパシタと、をさらに備え、
　前記第２キャパシタは、前記画素信号の読み出し前に、電圧レベルが時間に応じて変化する前記参照信号の初期電圧と、前記第２電圧と、の差の電圧を保持してもよい。
　前記帰還部は、前記比較部の比較結果出力部と、前記比較部の前記入力部と、の間に接続される、開閉可能なスイッチであり、
　前記第２キャパシタは、前記画素信号の読み出し前であり、かつ、前記スイッチが閉状態から開状態になることで、前記初期電圧と前記第２電圧との差の電圧を保持してもよい。
　前記保持部及び前記ＡＤＣは、複数の前記画素で共有され、
　前記保持部が保持する、第１画素の信号を、前記ＡＤＣがデジタル信号に変換することと並行して、第２画素において、前記変換部により変換された前記電荷に基づく画素信号の読み出し前に、前記電圧制御部は、前記第２増幅部の入力部を第１電圧に制御するとともに、前記第２増幅部は、前記第１電圧に応じた第２電圧の信号を出力してもよい。
　前記第２画素は、前記第１画素の次に、前記画素信号の読み出しが行われる画素であってもよい。
　複数の前記画素は、行列状に配置され、
　１つの画素列に含まれる複数の前記画素のそれぞれから出力される信号を並行して保持する複数の前記保持部を備えてもよい。
　信号の読み出しを行う読み出し期間と、前記リセット部及び前記第１増幅部の動作に基づく電圧を前記第１キャパシタに保持させるシャッタ期間と、の間の期間において、前記リセット部は、前記変換部により変換されて前記電荷蓄積部に蓄積される前記電荷をリセットし続けるとともに、前記電圧制御部は、前記第２増幅部の入力部の電圧を制御し続けてもよい。
　前記画素は、
　前記電荷蓄積部に容量を付加する付加容量部と、
　前記付加容量部による容量の付加を切り替える切替部と、をさらに有してもよい。
撮像装置の基本的な構成例を示すブロック図である。 既存技術によるＡＤ変換器の構成の例を示す図である。 第１実施形態による画素の構成の一例を示す回路図である。 第１実施形態によるサンプルホールド回路及びＡＤ変換器の構成の一例を示す回路図である。 第１実施形態による撮像装置の全体構成の一例を示す図である。 第１実施形態による撮像装置の動作の一例を示す図である。 第１実施形態による撮像装置の動作の一例を示すタイミングチャートである。 第１実施形態の変形例による撮像装置の動作の一例を示す図である。 第２実施形態による画素の構成の一例を示す回路図である。 第３実施形態による画素の構成の一例を示す回路図である。
　以下、図面を参照して、撮像装置の実施形態について説明する。以下では、撮像装置の主要な構成部分を中心に説明するが、撮像装置には、図示又は説明されていない構成部分や機能が存在しうる。以下の説明は、図示又は説明されていない構成部分や機能を除外するものではない。
（各実施形態に適用可能な構成例）
　図１は、撮像装置１０の基本的な構成例を示すブロック図である。図１において、撮像装置１０は、画素アレイ部１１と、垂直走査部１２と、ＡＤ(Analog　to　Digital)変換部１３と、画素信号線１６と、垂直信号線１７と、制御部１９と、信号処理部２０と、ＩＦ（Interface）部２１と、を含む。
　画素アレイ部１１は、それぞれ受光した光に対して光電変換を行う、例えばフォトダイオードによる光電変換部を有する複数の画素１１０を含む。画素アレイ部１１において、複数の画素１１０は、水平方向（行方向）及び垂直方向（列方向）に二次元格子状（行列状）に配列される。画素アレイ部１１において、画素１１０の行方向の並びをラインと呼ぶ。この画素アレイ部１１において所定数のラインから読み出された画素信号により、１フレームの画像（画像データ）が形成される。例えば、３０００画素×２０００ラインで１フレームの画像が形成される場合、画素アレイ部１１は、少なくとも３０００個の画素１１０が含まれるラインを、少なくとも２０００ライン、含む。
　また、画素アレイ部１１には、各画素１１０の行及び列に対し、行毎に画素信号線１６が接続され、列毎に垂直信号線１７が接続される。
　画素信号線１６の画素アレイ部１１と接続されない端部は、垂直走査部１２に接続される。垂直走査部１２は、後述する制御部１９の制御に従い、画素から画素信号を読み出す際の駆動パルスなどの制御信号を、画素信号線１６を介して画素アレイ部１１へ伝送する。垂直信号線１７の画素アレイ部１１と接続されない端部は、ＡＤ変換部１３に接続される。画素から読み出された画素信号は、垂直信号線１７を介してＡＤ変換部１３に伝送される。
　ＡＤ変換部１３は、垂直信号線１７毎に設けられたＡＤ変換器１３０（ＡＤＣ、Analog to Digital Converter）と、参照信号生成部１４と、水平走査部１５と、を含む。ＡＤ変換器１３０は、画素アレイ部１１の各列（カラム）に対してＡＤ変換処理を行うカラムＡＤ変換器である。ＡＤ変換器１３０は、垂直信号線１７を介して画素１１０から供給された画素信号に対してＡＤ変換処理を施し、デジタル値を生成する。ＡＤ変換器１３０の構成及び処理の具体例については、後述する。
　ＡＤ変換器１３０は、生成したデジタル値を信号処理部２０に供給する。信号処理部２０は、必要に応じて、黒レベル調整処理、列ばらつき補正処理、及び、階調補正処理などの各種のデジタル信号処理を行い、デジタル信号による画素信号（画素データ）を生成する。ＩＦ部２１は、信号処理部２０により生成されたデジタル信号による画素信号を、撮像装置１０の外部に出力させる。
　ＩＦ部２１から出力されたデジタル信号による画素信号は、撮像装置１０の外部において、例えばフレームバッファに順次記憶される。フレームバッファに１フレーム分の画素信号が記憶されると、記憶された画素信号が１フレームの画像データとしてフレームバッファから読み出される。
　参照信号生成部１４は、制御部１９から入力されるＡＤＣ制御信号に基づき、各ＡＤ変換器１３０が画素信号をデジタル値に変換するために用いるランプ信号ＲＡＭＰを生成する。ランプ信号ＲＡＭＰは、レベル（電圧値）が時間に対して一定の傾きで低下または増加する信号、または、レベルが階段状に低下または増加する信号である。参照信号生成部１４は、生成したランプ信号ＲＡＭＰを、各ＡＤ変換器１３０に供給する。参照信号生成部１４は、例えばＤＡ(Digital　to　Analog)変換回路などを用いて構成される。
　水平走査部１５は、制御部１９の制御の下、各ＡＤ変換器１３０を所定の順番で選択する選択走査を行うことによって、各ＡＤ変換器１３０が一時的に保持している各デジタル値を信号処理部２０へ順次出力させる。水平走査部１５は、例えばシフトレジスタ又はアドレスデコーダなどを用いて構成される。
　制御部１９は、垂直走査部１２、ＡＤ変換部１３、参照信号生成部１４及び水平走査部１５などの駆動制御を行う。制御部１９は、垂直走査部１２、ＡＤ変換部１３、参照信号生成部１４及び水平走査部１５の動作の基準となる各種の駆動信号を生成する。制御部１９は、例えば、外部から供給される垂直同期信号または外部トリガ信号と、水平同期信号とに基づき、垂直走査部１２が画素信号線１６を介して各画素１１０に供給するための制御信号を生成する。制御部１９は、生成した制御信号を垂直走査部１２に供給する。
　垂直走査部１２は、制御部１９から供給される制御信号に基づき、画素アレイ部１１の選択された画素行の画素信号線１６に駆動パルスを含む各種信号を、ライン毎に各画素１１０に供給し、各画素１１０から、画素信号を垂直信号線１７に出力させる。垂直走査部１２は、例えばシフトレジスタやアドレスデコーダなどを用いて構成される。
　このように構成された撮像装置１０は、ＡＤ変換器１３０が列毎に配置されたカラムＡＤ方式のＣＭＯＳ(Complementary　Metal　Oxide　Semiconductor)イメージセンサである。
（既存技術による、画素信号のＡＤ変換処理）
　実施形態に係るＡＤ変換器１３０の動作の説明に先立って、理解を容易とするために、カラムＡＤ変換器によるＡＤ変換処理について説明する。図２は、図１におけるカラムＡＤ変換器としての、既存技術によるＡＤ変換器１３０ａの構成の例を示す図である。図２において、ＡＤ変換器１３０ａは、電流源１３１と、コンパレータ１３３と、カウンタ１３４と、を含む。コンパレータ１３３及びカウンタ１３４は、それぞれ、電源線Ｖｐから供給される電力により動作する。
　画素１１０から読み出された画素信号は、垂直信号線１７から、電流源１３１に引き込まれてＡＤ変換器１３０ａに供給され、コンパレータ１３３の一方の入力端に入力される。
　参照信号生成部１４は、参照信号をコンパレータ１３３の他方の入力端に入力する。例えば、参照信号生成部１４は、ランプ信号ＲＡＭＰとして、上述した、時間（クロック）に伴い値が階段状に減少するデジタル信号を生成する。参照信号生成部１４は、このランプ信号ＲＡＭＰをアナログ信号に変換して、コンパレータ１３３の他方の入力端に入力する。すなわち、コンパレータ１３３の他方の入力端には、クロックに応じて電圧値が階段状に変化（下降）する信号が、参照信号として入力される。
　コンパレータ１３３は、一方の入力端に入力された画素信号を保持し、保持した画素信号のレベルと、他方の入力端に入力されたランプ信号ＲＡＭＰのレベルとを比較する。コンパレータ１３３は、ランプ信号ＲＡＭＰのレベルが、保持した画素信号のレベルより大である場合、ハイ状態の差信号を出力する。一方、コンパレータ１３３は、ランプ信号ＲＡＭＰのレベルが、保持した画素信号のレベル以下となった場合、出力を反転させて、ロー状態の差信号を出力する。コンパレータ１３３から出力された差信号は、カウンタ１３４に供給される。なお、ランプ信号ＲＡＭＰのレベルは、コンパレータ１３３の出力が反転された後、所定値にリセットされる。
　カウンタ１３４は、コンパレータ１３３から出力された差信号に基づき、例えば参照信号生成部１４と共通のクロックに従いカウントを行う。より具体的には、カウンタ１３４は、コンパレータ１３３から入力された差信号に応じて、ランプ信号ＲＡＭＰのレベルが、電圧降下を開始してから画素信号以下のレベルになるまでの時間（クロック）をカウントし、このカウントによるカウント値（デジタル値）を信号処理部２０に出力する。
［第１実施形態］
（構成）
　図３は、第１実施形態による画素１１０の構成の一例を示す回路図である。
　画素１１０は、変換部１１１と、電荷蓄積部Ｃｆｄ１と、リセット部１１２と、第１増幅部１１３と、電流制御部１１４と、ノイズ記憶部１１５と、第２増幅部１１６と、電圧制御部１１７と、選択部１１８と、を有する。
　変換部１１１は、放射線又は光を電荷に変換する。変換部１１１は、光電変換部ＰＤを有する。光電変換部ＰＤは、例えば、フォトダイオードである。放射線を検出する場合、変換部１１１は、α線、β線、γ線又はＸ線等の放射線を光（例えば、可視光）に波長変換するシンチレータ（図示せず）をさらに有する。この場合、撮像装置１０は、例えば、レントゲン装置、又は、ＣＴ（Computed Tomography）装置などの放射線撮像システムに用いられる。光電変換部ＰＤのカソードは、基準電圧ノード（図示せず）に接続される。光電変換部ＰＤのアノードは、電荷蓄積部Ｃｆｄ１と電気的に接続される。
　電荷蓄積部Ｃｆｄ１は、変換部１１１から供給された電荷を蓄積する。電荷蓄積部Ｃｆｄ１は、蓄積した電荷の量に応じた電圧を生成する。電荷蓄積部Ｃｆｄ１は、光電変換部ＰＤのアノードと、基準電圧ノードＶＳＳと、の間に接続される。
　リセット部１１２は、電荷蓄積部Ｃｆｄ１に蓄積された電荷をリセットする。リセット部１１２は、ゲートに制御信号ＲＳＴが供給されるリセットトランジスタＴｒ１を有する。リセットトランジスタＴｒ１は、光電変換部ＰＤのアノードと、基準電圧ノードＶＳＳと、の間に接続される、図３に示す例では、リセットトランジスタＴｒ１は、電荷蓄積部Ｃｆｄ１と並列に接続される。制御信号ＲＳＴにより、リセットトランジスタＴｒ１がオン態になると、電荷蓄積部Ｃｆｄ１に蓄積された電荷がグランドノードＧＮＤに排出される。リセットトランジスタＴｒ１は、例えば、Ｐ型のＭＯＳトランジスタである。
　第１増幅部１１３は、電荷蓄積部Ｃｆｄ１に蓄積された電荷に基づいた信号（電圧）を増幅する。第１増幅部１１３は、ソースフォロワ回路の一部として機能する。第１増幅部１１３は、第１増幅トランジスタＴｒ２を有する。第１増幅トランジスタＴｒ２は、電流制御部１１４と基準電圧ノードＶＳＳとの間に接続される。第１増幅トランジスタＴｒ２は、例えば、Ｐ型のＭＯＳトランジスタである。
　電流制御部１１４は、第１増幅部１１３に流れる電流を制御する。電流制御部１１４は、ソースフォロワ回路の一部として機能する。電流制御部１１４は、電流源Ｉと、ゲートに制御信号ＳＷ１が供給される電流制御トランジスタＴｒ３と、を有する。電流源Ｉ及び電流制御トランジスタＴｒ３は、基準電圧ノードＶＤＤと、第１増幅トランジスタＴｒ２と、の間で直列に接続される。電流制御トランジスタＴｒ３は、例えば、Ｐ型のＭＯＳトランジスタである。
　ノイズ記憶部１１５は、リセットノイズ（ｋＴＣノイズ）及び第１増幅トランジスタＴｒ２のオフセットを記憶する。ノイズ記憶部１１５は、クランプ容量Ｃ１（第１キャパシタ）を有する。クランプ容量Ｃ１は、第１増幅部１１３の出力部と、第２増幅部１１６の入力部と、の間に接続される。図７を参照して後で説明するように、クランプ容量Ｃ１により、ｋＴＣノイズ、及び、第１増幅トランジスタＴｒ２のオフセット等の影響を抑制することができる。
　第２増幅部１１６は、第１増幅部１１３により増幅された信号を、増幅して、サンプルホールド回路１８に保持されるように出力する。なお、サンプルホールド回路１８については、図４を参照して、後で説明する。第２増幅部１１６は、第２増幅トランジスタＴｒ４を有する。第２増幅トランジスタＴｒ４は、例えば、Ｐ型のＭＯＳトランジスタである。
　電圧制御部１１７は、第２増幅部１１６の入力部、及び、クランプ容量Ｃ１の第２端部ｎ２の電圧を制御する。電圧制御部１１７は、電圧源Ｅと、ゲートに制御信号ＳＷ２が供給される電圧制御トランジスタＴｒ５と、を有する。電圧源Ｅ、及び、電圧制御トランジスタＴｒ５は、第２増幅部１１６の入力部、及び、クランプ容量Ｃ１の第２端部ｎ２と、基準電圧ノードＶＳＳと、の間で直列に接続される。電圧源Ｅは、所定のクランプ電圧ＶＣＬを供給する。電圧制御トランジスタＴｒ５は、例えば、Ｐ型のＭＯＳトランジスタである。
　選択部１１８は、垂直信号線１７に信号を出力させる画素１１０を選択する。選択部１１８は、ゲートに制御信号ＳＷ３（ＳＥＬ）が供給される選択トランジスタＴｒ６を有する。選択部１１８は、第２増幅部１１６と、垂直信号線１７（ＶＳＬ）と、の間に接続される。選択トランジスタＴｒ６は、例えば、Ｐ型のＭＯＳトランジスタである。
　図４は、第１実施形態によるサンプルホールド回路１８及びＡＤ変換器１３０の構成の一例を示す回路図である。図３は、画素１１０からコンパレータ１３３までのＡＤ変換器１３０の一部を示す。
　撮像装置１０は、サンプルホールド回路１８（保持部）をさらに備える。
　サンプルホールド回路１８は、画素１１０の外部に配置され、画素１１０から出力される信号を保持する。より詳細には、サンプルホールド回路１８は、垂直信号線１７を介して画素１１０から出力される信号を保持する。垂直信号線１７は、画素１１０のそれぞれとサンプルホールド回路１８との間に配置される。また、サンプルホールド回路１８は、垂直信号線１７と、ＡＤ変換器１３０と、の間に接続される。また、サンプルホールド回路１８は、ＡＤ変換器１３０ごとに配置される。すなわち、サンプルホールド回路１８は、ＡＤ変換器１３０と同様に、複数の画素１１０で共有される。
　サンプルホールド回路１８は、スイッチ１８１（切替部）と、キャパシタＣｓｈと、を有する。
　スイッチ１８１は、制御信号Ｓ／Ｈに基づいて開閉するスイッチである。スイッチ１８１は、垂直信号線１７と、コンパレータ１３３の第１入力部１３３１と、の間に接続される。制御信号Ｓ／Ｈは、図１に示す画素信号線１６を介して垂直走査部１２から供給される。
　キャパシタＣｓｈは、コンパレータ１３３の第１入力部１３３１及びスイッチ１８１と、基準電圧ノードＶＳＳ（グランドノード）と、の間に接続される。キャパシタＣｓｈは、スイッチ１８１がオン（閉）状態の場合に画素１１０から出力される信号が入力され、スイッチ１８１のオフ（開）状態で信号を保持する。
　ＡＤ変換器１３０は、サンプルホールド回路１８が保持する信号をデジタル信号に変換する。ＡＤ変換器１３０は、例えば、シングルスロープ型である。
　ＡＤ変換器１３０は、スイッチ１３５（帰還部）と、キャパシタＣａｚ（第２キャパシタ）と、をさらに有する。スイッチ１３５及びキャパシタＣａｚは、コンパレータ１３３のオートゼロを行う。これにより、図７を参照して後で説明するように、ＡＤ変換器１３０のＡＤ変換をより高速化することができる。
　スイッチ１３５は、制御信号ＡＺに基づいて開閉するスイッチである。スイッチ１３５は、コンパレータ１３３の比較結果出力部１３３３と、コンパレータ１３３の第２入力部１３３２と、の間に接続される。制御信号ＡＺは、図１に示す画素信号線１６を介して垂直走査部１２から供給される。
　スイッチ１３５がオンすることにより、コンパレータ１３３の出力信号が第２入力部１３３２に帰還されて、後で説明するオートゼロが実行される。
　キャパシタＣａｚは、オートゼロにより電圧を保持する。キャパシタＣａｚは、参照信号生成部１４（ＤＡ変換器）と、コンパレータ１３３の第２入力部１３３２及びスイッチ１３５と、の間に接続される。キャパシタＣａｚは、後で説明するオートゼロにより、第２増幅トランジスタＴｒ４の閾値電圧Ｖｔｈ２に応じた電圧を保持する。
　図５は、第１実施形態による撮像装置１０の全体構成の一例を示す図である。図５に示す例では、列方向（垂直方向）にＶ個、行方向にＨ個配置された画素１１０が配置されている。
　もし、１つの画素列に１つの垂直信号線１７が設けられる場合、Ｖ回のＡＤ変換により、全画素の出力信号のＡＤ変換が完了する。
　これに対して、図５に示す例では、１つの画素列に複数（例えば、任意のｋ本）の垂直信号線１７が設けられる。Ｖ個の画素１１０は、１グループ当たりＶ／ｋ個の画素１１０に分割される。すなわち、ｋ個の画素１１０から出力される信号は、ｋ本の垂直信号線１７のそれぞれに分割されて通過する。この場合、Ｖ／ｋ回のＡＤ変換により、全画素の出力信号のＡＤ変換が完了する。すなわち、ｋ行分の画素１１０のＡＤ変換が、並列して行なわれる。従って、画素１１０からの出力ラインを複数にすることにより、画素１１０全体のＡＤ変換をより高速化することができる。
　また、ｋ本の垂直信号線１７に対応した数のサンプルホールド回路１８及びＡＤ変換器１３０が設けられる。すなわち、撮像装置１０は、１つの画素列に含まれる複数の画素１１０のそれぞれから出力される信号を並行して保持する複数のサンプルホールド回路１８を備える。したがって、撮像装置１０には、Ｈ×ｋ個のサンプルホールド回路１８及びＡＤ変換器１３０が設けられる。
（動作）
　次に、撮像装置１０の動作について説明する。
　図６は、第１実施形態による撮像装置１０の動作の一例を示す図である。図６の縦軸は、画素行を示す。図６の横軸は、時間を示す。
　図６に示す例では、１フレーム中にシャッタモード（Shutter）、リードモード（Read）、及び、露光期間が含まれる。また、撮像装置１０は、ローリングシャッタ方式で動作する。したがって、露光の開始、及び、信号の読み出しは、画素行ごとに順繰りに実行される。
　シャッタモードは、クランプ容量Ｃ１に、リセットトランジスタＴｒ１によるｋＴＣノイズ等のノイズ成分の電圧を記憶させる動作モードである。図６に示すように、シャッタモードの後、露光が行われる。露光期間において、変換部１１１により変換された電荷が電荷蓄積部Ｃｆｄ１に蓄積される。これにより、電荷蓄積部Ｃｆｄ１の電圧は、信号電圧Ｖｓだけ増加する。信号電圧Ｖｓは、画素信号の電圧である。露光期間の後、リードモードが実行される。リードモードは、ＡＤ変換の基準となるクランプレベル（クランプ電圧ＶＣＬ）の信号の読み出し、及び、信号レベル（信号電圧Ｖｓ）の読み出しを行う動作モードである。
　図７は、第１実施形態による撮像装置１０の動作の一例を示すタイミングチャートである。なお、図７の制御信号のハイ（High）は、トランジスタ及びスイッチのオンを示す。したがって、実際の制御信号のハイとトランジスタのオンとは異なっている場合がある。
　図７は、隣接する２つの画素行にそれぞれ配置される画素１及び画素２、サンプルホールド回路１８、並びに、ＡＤ変換器１３０の動作を示す。画素２（第２画素）は、画素１（第１画素）の次に、画素信号の読み出しが行われる画素である。図６と同様に、画素１がシャッタモードの動作中に、画素２はリードモードで動作する。
（シャッタモード及びリードモード）
　以下では、図７における画素１の時刻ｔ２から時刻ｔ８までを参照して、シャッタモードについて説明する。その後、図７における画素２の時刻ｔ２から時刻ｔ８までを参照して、リードモードについて説明する。
　時刻ｔ１において、画素１のリードモード中に、制御信号ＳＷ１はハイである。これにより、図３に示すように、電流制御トランジスタＴｒ３はオン状態であり、電流源Ｉは動作する。
　まず、時刻ｔ２において、制御信号ＲＳＴ、ＳＷ２は、ハイになる。これにより、リセットトランジスタＴｒ１、及び、電圧制御トランジスタＴｒ５は、オンする。リセットトランジスタＴｒ１がオンすることにより、電荷蓄積部Ｃｆｄ１に蓄積された電荷がリセットされる。電圧制御トランジスタＴｒ５がオンすることにより、クランプ容量Ｃ１の第２端部ｎ２がクランプ電圧ＶＣＬに固定される。
　次に、時刻ｔ５において、制御信号ＲＳＴは、ローになる。これにより、リセットトランジスタＴｒ１は、オフする。また、リセットトランジスタＴｒ１がオフすることによるノイズが電荷蓄積部Ｃｆｄ１に蓄積される。ｋＴＣノイズに応じて電荷蓄積部Ｃｆｄ１の電圧が上昇する。
　次に、時刻ｔ６において、制御信号ＳＷ２は、ローになる。これにより、電圧制御トランジスタＴｒ５は、オフする。クランプ容量Ｃ１の第１端部ｎ１の電圧レベルは、ｋＴＣノイズに応じた電圧（ノイズ電圧Ｖｎ）と、第１増幅トランジスタＴｒ２のオフセットに応じた電圧（閾値電圧Ｖｔｈ１）と、の和の電圧（Ｖｎ＋Ｖｔｈ１）である。なお、第１増幅トランジスタＴｒ２のオフセットは、ゲートソース電圧でもある。これにより、クランプ容量Ｃ１は、ｋＴＣノイズのノイズ電圧、及び、第１増幅トランジスタＴｒ２の閾値電圧Ｖｔｈ１を記憶する。また、クランプ容量Ｃ１の第２端部ｎ２の電圧レベルは、クランプ電圧ＶＣＬである。したがって、クランプ容量Ｃ１の両端の電圧は、Ｖｎ＋Ｖｔｈ－ＶＣＬである。
　次に、時刻ｔ７において、制御信号ＳＷ１は、ローになる。これにより、電流制御トランジスタＴｒ３はオフし、電流源Ｉは動作を停止する。また、第１増幅トランジスタＴｒ２のソース（出力部）は、ハイインピーダンス状態になる。したがって、クランプ容量Ｃ１に、ノイズの電圧が記憶される。
　次に、時刻ｔ８において、制御信号ＳＷ２は、ハイになる。これにより、電圧制御トランジスタＴｒ５は、オンする。クランプ容量Ｃ１の第２端部ｎ２の電圧は、クランプ電圧ＶＣＬに固定される。これは、クランプ容量Ｃ１の両端がいずれもハイインピーダンス状態になると、クランプ容量Ｃ１に保持される電圧が不安定になる可能性があるためである。
　次に、画素２を参照して、リードモードについて説明する。
　画素２の電荷蓄積部Ｃｆｄ１は、時刻ｔ２までの露光期間において変換部１１１により変換された電荷が蓄積している。したがって、動作を停止している第１増幅トランジスタＴｒ２のゲート電圧は、信号電圧Ｖｓだけ上昇している。
　時刻ｔ１において、画素２の露光期間中に、制御信号ＳＷ２はハイである。これにより、図３に示すように、電圧制御トランジスタＴｒ５は、オン状態である。
　まず、時刻ｔ２において、制御信号ＳＷ３（ＳＥＬ）は、ハイになる。これにより、選択トランジスタＴｒ６は、オンする。電圧制御トランジスタＴｒ５がオン状態であるため、クランプレベルであるクランプ電圧ＶＣＬが、垂直信号線１７（ＶＳＬ）に出力される。なお、制御信号ＳＷ１がローであり、電流制御トランジスタＴｒ３がオフ状態であるため、第１増幅トランジスタＴｒ２は動作していない。
　すなわち、画素２において、変換部１１１により変換された電荷に基づく画素信号の読み出し前に、電圧制御部１１７は、第２増幅部１１６の入力部を第１電圧（クランプ電圧ＶＣＬ）に制御するとともに、第２増幅部１１６は、クランプ電圧ＶＣＬに応じた第２電圧（ＶＣＬ＋Ｖｔｈ２）の信号を出力する。これにより、垂直信号線１７が充電される。
　次に、時刻ｔ４において、制御信号ＳＷ２は、ローになる。これにより、電圧制御トランジスタＴｒ５は、オフする。したがって、クランプ電圧レベルの固定が解除される。
　次に、時刻ｔ５において、制御信号ＳＷ１は、ハイになる。これにより、電流制御トランジスタＴｒ３はオンし、電流源Ｉは動作する。ソースフォロワ回路の一部として機能する第１増幅トランジスタＴｒ２が動作することにより、クランプ容量Ｃ１の第１端部ｎ１には、信号電圧Ｖｓが加わる。第１端部ｎ１の電圧は、Ｖｓ＋Ｖｎ＋Ｖｔｈである。クランプ容量Ｃ１の両端の電圧は、シャッタモードで説明したように、Ｖｎ＋Ｖｔｈ－ＶＣＬであるため、第２端部ｎ２の電圧は、Ｖｓ＋ＶＣＬである。したがって、第２端部ｎ２側では、ノイズ電圧Ｖｎ及び閾値電圧Ｖｔｈ１のノイズ成分の影響が抑制されている。これが、ノイズ成分をクランプし、その後の電荷蓄積部Ｃｆｄ１の電圧変化分を信号成分として出力するクランプ動作である。すなわち、容量結合により、第２端部ｃｌ２の電圧は、信号電圧Ｖｓだけ増加する。また、選択トランジスタＴｒ６がオン状態であるため、信号電圧Ｖｓを含む、Ｖｓ＋ＶＣＬの電圧が垂直信号線１７に出力される。より詳細には、第２増幅トランジスタＴｒ４のオフセットＶｔｈ２を含む、Ｖｓ＋ＶＣＬ＋Ｖｔｈ２の電圧が垂直信号線１７に出力される。
　次に、時刻ｔ８において、制御信号ＳＷ３は、ローになる。これにより、選択トランジスタＴｒ６は、オフする。したがって、垂直信号線１７への信号の出力が停止する。
（サンプルホールド回路及びＡＤ変換器）
　次に、図７を参照して、サンプルホールド回路１８及びＡＤ変換器１３０の動作について説明する。
　まず、時刻ｔ１は、画素１のリードモード中である。画素１は、上記で説明した画素２のリードモードと同様に動作する。画素２の時刻ｔ５で説明したように、時刻ｔ１における画素１は、信号電圧Ｖｓを含む、Ｖｓ＋ＶＣＬ＋Ｖｔｈ２の電圧を垂直信号線１７に出力する。
　時刻ｔ１における制御信号Ｓ／Ｈはハイである。これにより、スイッチ１８１は、オン状態である。したがって、キャパシタＣｓｈは、Ｖｓ＋ＶＣＬ＋Ｖｔｈ２の電圧が入力される。
　時刻ｔ２において、制御信号Ｓ／Ｈはローになる。これにより、図４に示すスイッチ１８１はオフし、Ｖｓ＋ＶＣＬ＋Ｖｔｈ２の電圧がキャパシタＣｓｈに保持される。画素１の制御信号ＳＷ３もローになるため、画素１と、垂直信号線１７と、コンパレータ１３３の第１入力部１３３１と、が互いに電気的に切断される。
　また、時刻ｔ２において、ＡＤ変換器１３０は、サンプルホールド回路１８が保持する信号のＡＤ動作を開始する。これにより、画素１の信号がＡＤ変換される。
　ここで、上記のように、時刻ｔ２における画素２は、クランプレベルであるクランプ電圧ＶＣＬを垂直信号線１７（ＶＳＬ）に出力する。スイッチ１８１はオフ状態であるため、垂直信号線１７とＡＤ変換器１３０とは電気的に切断されている。しかし、画素２は、垂直信号線１７を充電することができる。垂直信号線１７は、配線長が大きいこと、及び、寄生容量等により、所望の電圧に達するまで時間がかかる。時刻ｔ３よりも早い時刻ｔ２で画素２の選択トランジスタＴｒ６がオンすることにより、第１画素の信号のＡＤ変換後、ＡＤ変換器１３０への画素２の信号（クランプ電圧ＶＣＬ）の出力をより短い時間で完了させることができる。
　このように、画素１の信号のＡＤ変換と、画素２による垂直信号線１７の充電と、が並列して実行される。すなわち、画素１をＡＤ変換している時間と、画素２のクランプレベルのセトリング時間（信号読み出しの準備）と、を重ねることができ、１水平ラインの時間（１Ｈ）をより短縮することができる。
　次に、時刻ｔ３において、ＡＤ変換器１３０は画素１の信号のＡＤ動作を終了する。また、時刻ｔ３において、制御信号Ｓ／Ｈは、ハイになる。これにより、スイッチ１８１は、オンする。これにより、画素２のクランプ電圧ＶＣＬがサンプルホールド回路１８に入力される。図７に示すように、サンプルホールド回路１８のスイッチ１８１は、時刻ｔ３から時刻ｔ８までオンし続け、時刻ｔ８においてオフする。このようにして、画素２の信号がサンプルホールド回路１８に保持される。
（コンパレータのオートゼロ）
　次に、コンパレータ１３３のオートゼロの動作について説明する。オートゼロは、図７の時刻ｔ３から時刻ｔ４までの期間に行われる。
　図４に示すコンパレータ１３３は、第２入力部１３３２から入力されるランプ信号ＲＡＭＰと、第１入力部１３３１から入力される信号と、の比較に基づいてＡＤ変換する。ランプ信号ＲＡＭＰの電圧は、初期電圧から時間に応じて変化（例えば、上昇）する。ランプ信号ＲＡＭＰの電圧は、コンパレータ１３３の第１入力部１３３１に入力される電圧と一致すると、再び初期電圧に戻る。ランプ信号ＲＡＭＰの電圧は、画素１１０ごとに、上記の変化を繰り返す。
　通常、プロセス、電源電圧、及び温度等によって、トランジスタ能力、すなわち、トランジスタの閾値電圧がばらつく。第２増幅トランジスタＴｒ４の閾値電圧Ｖｔｈ２のばらつき等によって、画素１１０から出力される信号の電圧もばらついてしまう。また、放射線によってトランジスタの閾値電圧が変動するため、第２増幅トランジスタＴｒ４の閾値電圧Ｖｔｈ２のばらつきの影響がさらに大きくなってしまう。この場合、参照信号生成部１４のＤＡ変換器は、ランプ信号ＲＡＭＰのスイープ範囲を広くする必要がある。しかし、スイープ範囲を広くすると、ＡＤ変換の長時間化につながる。
　そこで、コンパレータ１３３のオートゼロにより、スイープ範囲の広範囲化を抑制し、ＡＤ変換の長時間化を抑制する。
　まず、図７に示す時刻ｔ３において、制御信号ＳＷ２、ＳＷ３は、ハイである。これにより、画素２の電圧制御トランジスタＴｒ５、及び、選択トランジスタＴｒ６は、オン状態である。すなわち、電圧制御部１１７は、変換部１１１により変換された電荷に基づく画素信号の読み出し前に、第２増幅部１１６の入力部を第１電圧（クランプ電圧ＶＣＬ）に制御する。これにより、固定電圧であるクランプ電圧ＶＣＬが第２増幅トランジスタＴｒ４に入力される。また、クランプ電圧ＶＣＬと、第２増幅トランジスタＴｒ４の閾値電圧Ｖｔｈ２と、の和の電圧（ＶＣＬ＋Ｖｔｈ２）が画素１１０から出力される。
　また、時刻ｔ３において、制御信号ＡＺ、Ｓ／Ｈは、ハイになる。これにより、スイッチ１３５、１８１は、オンする。スイッチ１８１がオンすることにより、クランプ電圧ＶＣＬと、第２増幅トランジスタＴｒ４の閾値電圧Ｖｔｈ２と、の和の電圧（ＶＣＬ＋Ｖｔｈ２）がコンパレータ１３３の第１入力部１３３１に入力される。また、スイッチ１３５がオンすることにより、コンパレータ１３３の出力信号が第２入力部１３３２に帰還される。すなわち、スイッチ１３５は、画素信号の読み出し前に、コンパレータ１３３の比較結果を、第２入力部１３３２に帰還させる。また、キャパシタＣａｚは、画素信号の読み出し前に、電圧レベルが時間に応じて変化する参照信号の初期電圧と、第２電圧（ＶＣＬ＋Ｖｔｈ２）及びコンパレータ１３３のオフセットの和と、の差の電圧を保持する。より詳細には、キャパシタＣａｚは、画素信号の読み出し前であり、かつ、スイッチ１３５が閉状態から開状態になることで、初期電圧と、第２電圧（ＶＣＬ＋Ｖｔｈ２）及びコンパレータ１３３のオフセットの和と、の差の電圧を、保持する。すなわち、キャパシタＣａｚは、参照信号と、第２電圧（ＶＣＬ＋Ｖｔｈ２）と、が釣り合うように、不要電圧を保持する。
　キャパシタＣａｚに保持される電圧によって、ランプ信号ＲＡＭＰのスイープ開始の電圧を、上記の和の電圧（ＶＣＬ＋Ｖｔｈ２）に近い電圧にすることができる。これにより、参照信号生成部１４のスイープ範囲を狭めることができ、ＡＤ変換にかかる時間をより短くすることができる。この結果、ＡＤ変換器１３０のＡＤ変換をより高速化することができる。
　また、キャパシタＣａｚには、第２増幅トランジスタＴｒ４の閾値電圧Ｖｔｈ２に応じた電圧が保持される。これにより、第２増幅トランジスタＴｒ４の閾値電圧Ｖｔｈ２のばらつき、及び、放射線による第２増幅トランジスタＴｒ４の閾値電圧Ｖｔｈ２の変動の影響を抑制することができる。
　次に、時刻ｔ４において、画素２の制御信号ＳＷ２、及び、制御信号ＡＺは、ローになる。これにより、電圧制御トランジスタＴｒ５及びスイッチ１３５がオフする。したがって、オートゼロが完了する。
　次に、時刻ｔ８において、画素２のＡＤ変換が行われる。すなわち、ＡＤ変換器１３０は、画素信号の読み出し前に第２増幅部１１６から出力される、クランプ電圧ＶＣＬに応じた第２電圧（ＶＣＬ＋Ｖｔｈ２）の信号に基づいて、画素信号の読み出し後にサンプルホールド回路１８が保持する信号をデジタル信号に変換する。
　以上のように、第１実施形態によれば、サンプルホールド回路１８は、画素１１０の外に配置される。これにより、画素サイズをより小型化することができる。
　通常、リセットノイズ（ｋＴＣノイズ）を低減するための回路、及び、増幅トランジスタのオフセットを補正するための回路が画素内に配置される場合がある。しかし、この場合、トランジスタ数が多く、画素サイズを小さくすることが困難になってしまう。
　これに対して、第１実施形態では、画素１１０内におけるトランジスタ等の素子数を少なくすることができ、画素サイズをより小さくすることができる。
　また、画素１１０内にクランプ容量Ｃ１が設けられる。これにより、画素１内でｋＴＣノイズによるノイズ電圧Ｖｎを低減することができる。
　また、クランプ容量Ｃ１により、第１増幅トランジスタＴｒ２のオフセット（閾値電圧Ｖｔｈ１）を抑制することができる。第１増幅トランジスタＴｒ２の閾値電圧Ｖｔｈ１は、放射線によって変動し得る。しかし、クランプ動作により閾値電圧Ｖｔｈ１の影響を抑制することができるため、閾値電圧Ｖｔｈ１が放射線によって変動しても第２増幅部１１６のダイナミックレンジに影響を与えない。
　また、上記のオートゼロにより、第２増幅トランジスタＴｒ４の閾値電圧Ｖｔｈ２のばらつき、及び、放射線による閾値電圧Ｖｔｈ２の変動の影響を抑制することができる。この結果、ＡＤ変換器１３０のＡＤ変換をより高速化することができる。
　また、コンパレータ１３３の手前にサンプルホールド回路１８が配置される。これにより、図７の時刻ｔ２から時刻ｔ３までに示すように、或る画素１１０（画素１）のＡＤ変換と、次にＡＤ変換を行う画素１１０（画素２）のオフセット（クランプ電圧ＶＣＬ）セトリングと、を並列して実行することができる。この結果、フレームレートをより高速化することができる。
　なお、リセットトランジスタＴｒ１、第１増幅トランジスタＴｒ２、電流制御トランジスタＴｒ３、第２増幅トランジスタＴｒ４、電圧制御トランジスタＴｒ５、及び、選択トランジスタＴｒ６は、Ｐ型のＭＯＳトランジスタに限られず、Ｎ型のＭＯＳトランジスタであってもよく、また、ＭＯＳトランジスタに限られず、他の種類のトランジスタであってもよい。
［第１実施形態の変形例］
　図８は、第１実施形態の変形例による撮像装置１０の動作の一例を示す図である。第１実施形態の変形例は、第１実施形態と比較して、露光期間が短い。
　第１実施形態の図６に示す例では、設定されたフレームレートに対して、露光期間が最大まで長く設定されている。しかし、例えば、被写体が明るい場合などでは、図８に示すように、露光期間は短く設定されることがある。
　図８に示す例では、１フレーム中のリードモードとシャッタモードとの間に、クランプモード（CLP）が含まれている。クランプモードは、変換部１１１で変換される電荷を電荷蓄積部Ｃｆｄ１に蓄積させることなく排出させる動作モードである。
　クランプモードでは、リセットトランジスタＴｒ１は、オン状態である。すなわち、クランプモードでは、リセット部１１２は、電荷蓄積部Ｃｆｄ１をリセットし続ける。これにより、変換部１１１で変換される電荷は、リセットトランジスタＴｒ１を介して、基準電圧ノードＶＳＳに排出され続ける。また、クランプモードでは、電流制御トランジスタＴｒ３、及び、選択トランジスタＴｒ６はオフ状態であり、電圧制御トランジスタＴｒ５はオン状態である。すなわち、クランプモードでは、電圧制御部１１７は、第２増幅部１１６の入力部の電圧を制御し続ける。
　第１実施形態の変形例のように、露光期間が変更されてもよい。この場合にも、第１実施形態と同等の効果を得ることができる。
［第２実施形態］
（構成）
　図９は、第２実施形態による画素１１０の構成の一例を示す回路図である。第２実施形態は、高感度及び低感度で信号の読み出しが行われる点で、第１実施形態とは異なっている。
　画素１１０は、付加容量部Ｃｆｄ２と、容量切替部１１９と、ノイズ記憶部１１５ａと、クランプ切替部１２０と、第２増幅部１１６ａと、電圧制御部１１７ａと、選択部１１８ａと、をさらに有する。
　付加容量部Ｃｆｄ２は、電荷蓄積部Ｃｆｄ１に容量を付加する。付加容量部Ｃｆｄ２は、電荷蓄積部Ｃｆｄ１と同様に、変換部１１１から供給された電荷を蓄積する。付加容量部Ｃｆｄ２は、電荷蓄積部Ｃｆｄ１と並列に接続される。
　容量切替部１１９は、付加容量部Ｃｆｄ２による容量の付加を切り替える。容量切替部１１９は、画素１１０の感度を切り替え可能なスイッチである。容量切替部１１９は、ゲートに制御信号ＣＳＷが入力される容量切替トランジスタＴｒ７を有する。容量切替トランジスタＴｒ７は、例えば、Ｐ型のＭＯＳトランジスタである。
　容量切替トランジスタＴｒ７がオフ状態である場合、付加容量部Ｃｆｄ２は、電荷蓄積部Ｃｆｄ１から電気的に切断される。したがって、露光期間において、電荷は付加容量部Ｃｆｄ２に蓄積されない。一方、容量切替トランジスタＴｒ７がオンである場合、付加容量部Ｃｆｄ２は、電荷蓄積部Ｃｆｄ１と電気的に接続される。付加容量部Ｃｆｄ２を電荷蓄積部Ｃｆｄ１と電気的に接続させることにより、電荷蓄積部Ｃｆｄ１に容量を付加することができる。この結果、画素１１０の感度を低下させることができる。以下では、容量切替トランジスタＴｒ７がオフ状態である場合を、ハイゲイン（ＨＧ、High Gain）と呼ぶ。また、容量切替トランジスタＴｒ７がオン状態である場合を、ローゲイン（ＬＧ、Low Gain）と呼ぶ。
　ハイゲインでは、図９に示すノイズ記憶部１１５、第２増幅部１１６、電圧制御部１１７、及び、選択部１１８は、第１実施形態と同様に動作する。ローゲインでは、ノイズ記憶部１１５ａ、第２増幅部１１６ａ、電圧制御部１１７ａ、及び、選択部１１８ａは、それぞれハイゲインにおけるノイズ記憶部１１５、第２増幅部１１６、電圧制御部１１７、及び、選択部１１８とほぼ同様に動作する。
　クランプ切替部１２０は、ゲートに制御信号ＳＷＨが供給されるハイゲイントランジスタＴｒ８と、ゲートに制御信号ＳＷＨが供給されるローゲイントランジスタＴｒ９と、を有する。ハイゲイントランジスタＴｒ８は、第１増幅トランジスタＴｒ２と、クランプ容量Ｃ１であるノイズ記憶部１１５と、の間に接続される。ローゲイントランジスタＴｒ９は、第１増幅トランジスタＴｒ２と、クランプ容量Ｃ２であるノイズ記憶部１１５ａと、の間に接続される。
　ハイゲインでは、ハイゲイントランジスタＴｒ８はオンし、ローゲイントランジスタＴｒ９はオフする。ローゲインでは、ハイゲイントランジスタＴｒ８はオフし、ローゲイントランジスタＴｒ９はオンする。
　ノイズ記憶部１１５ａは、クランプ容量Ｃ２を有する。クランプ容量Ｃ２は、ローゲインにおいて、クランプ容量Ｃ１とほぼ同様に機能する。
　第２増幅部１１６ａは、第２増幅トランジスタＴｒ４ａを有する。第２増幅トランジスタＴｒ４ａは、ローゲインにおいて、第２増幅トランジスタＴｒ４とほぼ同様に機能する。
　電圧制御部１１７ａは、電圧源Ｅと、ゲートに制御信号ＳＷ２ａが供給される電圧制御トランジスタＴｒ５ａと、を有する。電圧制御トランジスタＴｒ５ａは、ローゲインにおいて、電圧制御トランジスタＴｒ５とほぼ同様に機能する。
　選択部１１８ａは、ゲートに制御信号ＳＷ３ａが供給される選択トランジスタＴｒ６ａを有する。選択トランジスタＴｒ６ａは、ローゲインにおいて、選択トランジスタＴｒ６とほぼ同様に機能する。
（動作）
　次に、撮像装置１０の動作について説明する。まず、図７を参照して、シャッタモードについて説明する。その後、リードモード及びクランプモードについて説明する。
　まず、時刻ｔ２と同様に、制御信号ＲＳＴ、ＣＳＷ、ＳＷＬ、ＳＷ２ａがハイになる。これにより、容量切替トランジスタＴｒ７、ローゲイントランジスタＴｒ９、及び、電圧制御トランジスタ５ａは、オンする。容量切替トランジスタＴｒ７がオンするため、画素１１０は、ローゲインで動作する。
　次に、時刻ｔ５と同様に、制御信号ＲＳＴは、ローになる。これにより、リセットトランジスタＴｒ１は、オフする。
　次に、時刻ｔ６と同様に、制御信号ＳＷ２ａは、ローになる。これにより、電圧制御トランジスタＴｒ５ａは、オフする。従って、ローゲイン側のクランプ容量Ｃ２は、ｋＴＣノイズのノイズ電圧、及び、第１増幅トランジスタＴｒ２の閾値電圧Ｖｔｈ１を記憶する。
　次に、制御信号ＳＷＬは、ローになる。これにより、ローゲイントランジスタＴｒ９は、オフする。
　次に、制御信号ＳＷＨ、ＳＷ２は、ハイになる。これにより、ハイゲイントランジスタＴｒ８、及び、電圧制御トランジスタＴｒ５は、オンする。
　次に、制御信号ＣＳＷは、ローになる。これにより、容量切替トランジスタＴｒ７は、オフする。容量切替トランジスタＴｒ７がオフするため、画素１１０は、ハイゲインで動作する。
　次に、時刻ｔ６と同様に、制御信号ＳＷ２は、ローになる。これにより、電圧制御トランジスタＴｒ５は、オフする。従って、ハイゲイン側のクランプ容量Ｃ１は、ｋＴＣノイズのノイズ電圧、及び、第１増幅トランジスタＴｒ２の閾値電圧Ｖｔｈ１を記憶する。
　次に、制御信号ＳＷＨは、ローになる。これにより、ハイゲイントランジスタＴｒ８は、オフする。
　次に、時刻ｔ７と同様に、制御信号ＳＷ１は、ローになる。これにより、電流制御トランジスタＴｒ３はオフし、電流源Ｉは動作を停止する。
　次に、時刻ｔ８と同様に、制御信号ＳＷ２は、ハイになる。また、制御信号ＳＷ２ａは、ハイになる。これにより、電圧制御トランジスタＴｒ５、Ｔｒ５ａは、オンする。したがって、クランプ容量Ｃ１、Ｃ２の第２端部ｎ２の電圧は、クランプ電圧ＶＣＬに固定される。
　次に、リードモードについて説明する。
　まず、時刻ｔ２と同様に、制御信号ＳＷ３（ＳＥＬ）は、ハイになる。これにより、選択トランジスタＴｒ６は、オンする。電圧制御トランジスタＴｒ５がオン状態であるため、ハイゲインのクランプレベルであるクランプ電圧ＶＣＬが、垂直信号線１７（ＶＳＬ）に出力される。
　次に、時刻ｔ４と同様に、制御信号ＳＷ２は、ローになる。これにより、電圧制御トランジスタＴｒ５は、オフする。
　次に、時刻ｔ５と同様に、制御信号ＳＷ１は、ハイになる。これにより、電流制御トランジスタＴｒ３はオンし、電流源Ｉは動作する。
　次に、制御信号ＳＷＨは、ハイになる。これにより、ハイゲイントランジスタＴｒ８は、オンする。選択トランジスタＴｒ６がオン状態であるため、ハイゲインの信号電圧Ｖｓを含む、Ｖｓ＋ＶＣＬ＋Ｖｔｈ２の電圧が垂直信号線１７に出力される。
　次に、時刻ｔ８と同様に、制御信号ＳＷ３、ＳＷＨは、ローになる。これにより、選択トランジスタＴｒ６、ハイゲイントランジスタＴｒ８は、オフする。また、制御信号ＣＳＷは、ハイになる。これにより、容量切替トランジスタＴｒ７は、オンする。容量切替トランジスタＴｒ７がオンするため、画素１１０は、ローゲインで動作する。
　次に、時刻ｔ２と同様に、制御信号ＳＷ３ａは、ハイになる。これにより、選択トランジスタＴｒ６ａは、オンする。電圧制御トランジスタＴｒ５ａがオン状態であるため、ローゲインのクランプレベルであるクランプ電圧ＶＣＬが、垂直信号線１７（ＶＳＬ）に出力される。
　次に、時刻ｔ４と同様に、制御信号ＳＷ２ａは、ローになる。これにより、電圧制御トランジスタＴｒ５ａは、オフする。
　次に、制御信号ＳＷＬは、ハイになる。これにより、ローゲイントランジスタＴｒ９は、オンする。選択トランジスタＴｒ６ａがオン状態であるため、ローゲインの信号電圧Ｖｓを含む、Ｖｓ＋ＶＣＬ＋Ｖｔｈ２の電圧が垂直信号線１７に出力される。
　次に、時刻ｔ８と同様に、制御信号ＳＷ３ａ、ＳＷＬは、ローになる。これにより、選択トランジスタＴｒ６ａ、ローゲイントランジスタＴｒ９は、オフする。したがって、垂直信号線１７への信号の出力が停止する。
　次に、クランプモードについて説明する。
　クランプモードでは、リセットトランジスタＴｒ１、電圧制御トランジスタＴｒ５、Ｔｒ５ａ、及び、容量切替トランジスタＴｒ７、は、オン状態である。また、クランプモードでは、電流制御トランジスタＴｒ３、選択トランジスタＴｒ６、Ｔｒ６ａ、ハイゲイントランジスタＴｒ８、及び、ローゲイントランジスタＴｒ９は、オフ状態である。
　第２実施形態のように、画素回路がハイゲイン又はローゲインの２ゲインに拡張されてもよい。この場合にも、第１実施形態と同様の効果を得ることができる。
［第３実施形態］
　図１０は、第３実施形態による画素１１０の構成の一例を示す回路図である。第３実施形態は、第１実施形態と比較して、制御トランジスタＴｒ３の配置が異なっている。
　図１０に示すように、制御トランジスタＴｒ３は、第１増幅トランジスタＴｒ２と電流源Ｉとの間のノードＮと、クランプ容量Ｃ１と、の間に接続される。制御トランジスタＴｒ３は、このように配置されても、クランプ容量Ｃ１の第１端部ｎ１をハイインピーダンス状態にすることができる。電流源Ｉに関しては大元の電流源生成回路部にてオンまたはオフさせることで電流制御を行う。
　第３実施形態のように、電流制御トランジスタＴｒ３（制御トランジスタＴｒ３）の配置が変更されてもよい。この場合にも、第１実施形態と同等の効果を得ることができる。
　なお、本技術は以下のような構成を取ることができる。
　（１）複数の画素と、
　前記画素から出力される信号を保持する保持部と、を備え、
　前記画素は、
　放射線又は光を電荷に変換する変換部と、
　前記電荷を蓄積する電荷蓄積部と、
　前記電荷蓄積部に蓄積された前記電荷をリセットするリセット部と、
　前記電荷蓄積部に蓄積された前記電荷に基づく信号を増幅する第１増幅部と、
　前記第１増幅部により増幅された信号を、増幅して、前記保持部に保持されるように出力する第２増幅部と、
　前記第１増幅部の出力部と、前記第２増幅部の入力部と、の間に接続される第１キャパシタと、
　前記第２増幅部の入力部の電圧を制御する電圧制御部と、を有する、撮像装置。
　（２）前記保持部は、前記画素の外部に配置される、（１）に記載の撮像装置。
　（３）前記画素のそれぞれと前記保持部との間に接続される信号線をさらに備え、
　前記保持部は、前記信号線を介して前記画素から出力される信号を保持する、（１）又は（２）に記載の撮像装置。
　（４）前記保持部が保持する信号をデジタル信号に変換するＡＤＣをさらに備える、（１）乃至（３）のいずれか一項に記載の撮像装置。
　（５）前記電圧制御部は、前記変換部により変換された前記電荷に基づく画素信号の読み出し前に、前記第２増幅部の入力部を第１電圧に制御し、
　前記ＡＤＣは、前記画素信号の読み出し前に前記第２増幅部から出力される、前記第１電圧に応じた第２電圧の信号に基づいて、前記画素信号の読み出し後に前記保持部が保持する信号をデジタル信号に変換する、（４）に記載の撮像装置。
　（６）前記ＡＤＣは、
　前記保持部が保持する信号と、参照信号と、の比較結果を出力する比較部と、
　前記画素信号の読み出し前に、前記比較部の比較結果を、前記参照信号が入力される前記比較部の入力部に帰還させる帰還部と、
　前記参照信号を生成する参照信号生成部と、前記比較部の前記入力部と、の間に接続される第２キャパシタと、をさらに備え、
　前記第２キャパシタは、前記画素信号の読み出し前に、電圧レベルが時間に応じて変化する前記参照信号の初期電圧と、前記第２電圧と、の差の電圧を保持する、（５）に記載の撮像装置。
　（７）前記帰還部は、前記比較部の比較結果出力部と、前記比較部の前記入力部と、の間に接続される、開閉可能なスイッチであり、
　前記第２キャパシタは、前記画素信号の読み出し前であり、かつ、前記スイッチが閉状態から開状態になることで、前記初期電圧と前記第２電圧との差の電圧を保持する、（６）に記載の撮像装置。
　（８）前記保持部及び前記ＡＤＣは、複数の前記画素で共有され、
　前記保持部が保持する、第１画素の信号を、前記ＡＤＣがデジタル信号に変換することと並行して、第２画素において、前記変換部により変換された前記電荷に基づく画素信号の読み出し前に、前記電圧制御部は、前記第２増幅部の入力部を第１電圧に制御するとともに、前記第２増幅部は、前記第１電圧に応じた第２電圧の信号を出力する、（４）乃至（７）のいずれか一項に記載の撮像装置。
　（９）前記第２画素は、前記第１画素の次に、前記画素信号の読み出しが行われる画素である、（８）に記載の撮像装置。
　（１０）複数の前記画素は、行列状に配置され、
　１つの画素列に含まれる複数の前記画素のそれぞれから出力される信号を並行して保持する複数の前記保持部を備える、（１）乃至（９）のいずれか一項に記載の撮像装置。
　（１１）信号の読み出しを行う読み出し期間と、前記リセット部及び前記第１増幅部の動作に基づく電圧を前記第１キャパシタに保持させるシャッタ期間と、の間の期間において、前記リセット部は、前記変換部により変換されて前記電荷蓄積部に蓄積される前記電荷をリセットし続けるとともに、前記電圧制御部は、前記第２増幅部の入力部の電圧を制御し続ける、（１）乃至（１０）のいずれか一項に記載の撮像装置。
　（１２）前記画素は、
　前記電荷蓄積部に容量を付加する付加容量部と、
　前記付加容量部による容量の付加を切り替える切替部と、をさらに有する、請求項（１）乃至（１１）のいずれか一項に記載の撮像装置。
　本開示の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本開示の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
１０　撮像装置、１３　ＡＤ変換部、１４　参照信号生成部、１７　垂直信号線、１１０　画素、１１１　変換部、１１２　リセット部、１１３　第１増幅部、１１４　電流制御部、１１５　ノイズ記憶部、１１６　第２増幅部、１１７　電圧制御部、１１８　選択部、１１９　容量切替部、１３０　ＡＤ変換器、１３３　コンパレータ、１３３３　比較結果出力部、１３５　スイッチ、１８　サンプルホールド回路、１８１　スイッチ、Ｃａｚ　キャパシタ、Ｃｓｈ　キャパシタ、Ｃ１　クランプ容量、Ｃ２　クランプ容量、Ｃｆｄ１　電荷蓄積部、Ｃｆｄ２　付加容量部、Ｔｒ１　リセットトランジスタ、Ｔｒ２　第１増幅トランジスタ、Ｔｒ３　電流制御トランジスタ、Ｔｒ４　第２増幅トランジスタ、Ｔｒ５　電圧制御トランジスタ、Ｔｒ６　選択トランジスタ、ＶＣＬ　クランプ電圧

Claims (12)

  1. 　複数の画素と、
    　前記画素から出力される信号を保持する保持部と、を備え、
    　前記画素は、
    　放射線又は光を電荷に変換する変換部と、
    　前記電荷を蓄積する電荷蓄積部と、
    　前記電荷蓄積部に蓄積された前記電荷をリセットするリセット部と、
    　前記電荷蓄積部に蓄積された前記電荷に基づく信号を増幅する第１増幅部と、
    　前記第１増幅部により増幅された信号を、増幅して、前記保持部に保持されるように出力する第２増幅部と、
    　前記第１増幅部の出力部と、前記第２増幅部の入力部と、の間に接続される第１キャパシタと、
    　前記第２増幅部の入力部の電圧を制御する電圧制御部と、を有する、撮像装置。
  2. 　前記保持部は、前記画素の外部に配置される、請求項１に記載の撮像装置。
  3. 　前記画素のそれぞれと前記保持部との間に接続される信号線をさらに備え、
    　前記保持部は、前記信号線を介して前記画素から出力される信号を保持する、請求項１に記載の撮像装置。
  4. 　前記保持部が保持する信号をデジタル信号に変換するＡＤＣ（Analog to Digital Converter）をさらに備える、請求項１に記載の撮像装置。
  5. 　前記電圧制御部は、前記変換部により変換された前記電荷に基づく画素信号の読み出し前に、前記第２増幅部の入力部を第１電圧に制御し、
    　前記ＡＤＣは、前記画素信号の読み出し前に前記第２増幅部から出力される、前記第１電圧に応じた第２電圧の信号に基づいて、前記画素信号の読み出し後に前記保持部が保持する信号をデジタル信号に変換する、請求項４に記載の撮像装置。
  6. 　前記ＡＤＣは、
    　前記保持部が保持する信号と、参照信号と、の比較結果を出力する比較部と、
    　前記画素信号の読み出し前に、前記比較部の比較結果を、前記参照信号が入力される前記比較部の入力部に帰還させる帰還部と、
    　前記参照信号を生成する参照信号生成部と、前記比較部の前記入力部と、の間に接続される第２キャパシタと、をさらに備え、
    　前記第２キャパシタは、前記画素信号の読み出し前に、電圧レベルが時間に応じて変化する前記参照信号の初期電圧と、前記第２電圧と、の差の電圧を保持する、請求項５に記載の撮像装置。
  7. 　前記帰還部は、前記比較部の比較結果出力部と、前記比較部の前記入力部と、の間に接続される、開閉可能なスイッチであり、
    　前記第２キャパシタは、前記画素信号の読み出し前であり、かつ、前記スイッチが閉状態から開状態になることで、前記初期電圧と前記第２電圧との差の電圧を保持する、請求項６に記載の撮像装置。
  8. 　前記保持部及び前記ＡＤＣは、複数の前記画素で共有され、
    　前記保持部が保持する、第１画素の信号を、前記ＡＤＣがデジタル信号に変換することと並行して、第２画素において、前記変換部により変換された前記電荷に基づく画素信号の読み出し前に、前記電圧制御部は、前記第２増幅部の入力部を第１電圧に制御するとともに、前記第２増幅部は、前記第１電圧に応じた第２電圧の信号を出力する、請求項４に記載の撮像装置。
  9. 　前記第２画素は、前記第１画素の次に、前記画素信号の読み出しが行われる画素である、請求項８に記載の撮像装置。
  10. 　複数の前記画素は、行列状に配置され、
    　１つの画素列に含まれる複数の前記画素のそれぞれから出力される信号を並行して保持する複数の前記保持部を備える、請求項１に記載の撮像装置。
  11. 　信号の読み出しを行う読み出し期間と、前記リセット部及び前記第１増幅部の動作に基づく電圧を前記第１キャパシタに保持させるシャッタ期間と、の間の期間において、前記リセット部は、前記変換部により変換されて前記電荷蓄積部に蓄積される前記電荷をリセットし続けるとともに、前記電圧制御部は、前記第２増幅部の入力部の電圧を制御し続ける、請求項１に記載の撮像装置。
  12. 　前記画素は、
    　前記電荷蓄積部に容量を付加する付加容量部と、
    　前記付加容量部による容量の付加を切り替える切替部と、をさらに有する、請求項１に記載の撮像装置。
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