JPH11168383A

JPH11168383A - Ａ／ｄ変換器及びこれを用いたａ／ｄ変換装置並びにａ／ｄ変換方法

Info

Publication number: JPH11168383A
Application number: JP33225297A
Authority: JP
Inventors: Kazuhiro Chiba; 一浩千葉
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-12-03
Filing date: 1997-12-03
Publication date: 1999-06-22
Anticipated expiration: 2017-12-03
Also published as: JP3141832B2

Abstract

(57)【要約】【課題】Ａ／Ｄ変換に要する変換時間を最小とし、低
クロック周波数で、高速かつ高分解能なＡ／Ｄ変換器を
実現する。【解決手段】粗くＡ／Ｄ変換する上位ビット用Ａ／Ｄ
変換結果を上位ビット用ラッチ回路９にラッチし、細か
くＡ／Ｄ変換する下位ビット用Ａ／Ｄ変換結果を下位ビ
ット用ラッチ回路１４にラッチする。これら両ラッチ回
路のラッチ出力をビット合成回路４にラッチして合成す
ることにより、Ａ／Ｄ変換に要するカウント数を減少さ
せることができ、Ａ／Ｄ変換に要する変換時間が最小と
なり、低クロック周波数で、高速かつ高分解能なＡ／Ｄ
変換器を実現できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＡ／Ｄ変換器及びこ
れを用いたＡ／Ｄ変換装置並びにＡ／Ｄ変換方法に関
し、特に、高分解能で高速で回路の簡単化なＡ／Ｄ変換
器及びこれを用いたＡ／Ｄ変換装置並びにＡ／Ｄ変換方
法に関する。

【０００２】

【従来の技術】一般にＡ／Ｄ変換器は、入力されたアナ
ログ信号をディジタルデータに変換するものである。従
来のＡ／Ｄ変換器について図８，図９，図１０を参照し
て説明する。従来、この種のＡ／Ｄ変換器は、例えば、
ＢｒｙａｎＡｃｋｌａｎｄらの「Ｃａｍｅｒａｏｎ
Ｃｈｉｐ」（ＩＳＳＣＣ９６ＤＩＧＥＳＴＯＦＴ
ＥＣＮＩＣＡＬＰＡＰＥＲＳＴＡ１．２１９９６
年）に示されているように、一般のアナログ信号をディ
ジタル信号に変換するＡ／Ｄ変換器において、高分解
能、高速、回路の簡単化を目的として用いられている。

【０００３】図８は、従来のシングルスロープ型と呼ば
れるＡ／Ｄ変換器の構成図である。同図では２次元に配
置された画素２３１を有するセンサ部２３０から１行ご
との画素信号が同時に出力される場合に適用したＡ／Ｄ
変換器を示している。破線で示されている領域２０１
ａ，２０１ｂ、…は全て同じ構成であり、各画素列ごと
に形成されている。

【０００４】Ａ／Ｄ変換器の基本回路は、クロック回路
からのクロック数をカウントするカウンタ回路２０５
と、その出力ディジタルデータを入力として負極性の振
幅が単調に増加するアナログデータを出力するＤ／Ａ変
換器２０６と、破線で示されている領域２０１ａとから
構成されている。そして、領域２０１ａは、アナログ入
力信号をサンプリングしてホールドするサンプル＆ホー
ルド回路（以後、“Ｓ／Ｈ回路”と略称する）２０７ａ
と、このＳ／Ｈ回路の出力とＤ／Ａ変換器２０６からの
出力との大きさを比較する比較器２０８ａと、この比較
器の出力をラッチ制御信号としカウンタ回路２０５から
の出力ディジタルデータを入力データとするラッチ回路
２０９ａとを含んで構成されている。

【０００５】次に、かかる構成からなるＡ／Ｄ変換器の
動作について説明する。なお、破線で示した領域２０１
ａ，２０１ｂ…は同じ動作であるため、以下は、領域２
０１ａの動作についてのみ説明する。

【０００６】センサ部２３０に形成された画素２３１か
ら出力される負極性信号は、領域２０１ａのＡ／Ｄ変換
器のアナログ入力信号となる。このアナログ入力信号
は、所定の周期で発生するφＳ／Ｈパルスにより、Ｓ／
Ｈ回路２０７ａにおいてサンプル＆ホールドされる。サ
ンプル＆ホールドされた後に、カウンタ回路２０５にお
いてディジタルデータを出力し始める。

【０００７】このディジタルデータを入力とするＤ／Ａ
変換器２０６の出力とＳ／Ｈ回路２０７ａの出力との大
きさを比較器２０８ａにより比較する。そして、Ｄ／Ａ
変換器２０６の出力の振幅がＳ／Ｈ回路２０７ａの出力
に比べて大きくなった時に比較器２０８ａの出力信号は
ＨレベルからＬレベルに変化する（以後、“Ｈ→Ｌ”と
略称する）。この比較器の出力をラッチ制御信号として
いるラッチ回路２０９ａは、比較器出力がＬレベルにな
ったときに、カウンタ回路２０５の出力であるディジタ
ルデータをラッチして保持する。

【０００８】以上の動作により、ラッチ回路２０９ａか
らラッチして出力されるディジタルデータが、画素２３
１から出力されるアナログ入力信号のＡ／Ｄ変換後のデ
ィジタルデータとなる。

【０００９】図９は、従来のＡ／Ｄ変換器の動作を示す
模式図である。ここでは説明を簡単にするために、３ビ
ットＡ／Ｄ変換器の例を示す。同図には、Ａ／Ｄ変換器
に入力されたアナログ入力信号が、サンプルされてホー
ルドされＳ／Ｈ回路２０７ａの出力として振幅がＶ0 の
場合が示されている。

【００１０】カウンタ回路２０５のディジタルデータが
１００の時に、Ｓ／Ｈ回路２０７ａの出力Ｖ0 よりＤ／
Ａ変換器２０６の出力の振幅が大きくなり（電圧として
は小さくなり）、比較器２０８ａの出力がＨ→Ｌとなり
（図示せず）、ラッチ回路２０９ａはラッチ動作を行
い、Ａ／Ｄ変換の結果としてディジタルデータ１００が
得られる。このとき、Ａ／Ｄ変換された結果は、アナロ
グデータとしては振幅Ｖ3 である。電圧ΔＶ＝Ｖ3 −Ｖ
0 は、Ａ／Ｄ変換による量子化誤差である。

【００１１】図１０はＡ／Ｄ変換器を高分解能にするた
めの構成図である。この種のＡ／Ｄ変換器は、例えば特
開平１−２５３３１９号公報に示されている。

【００１２】同図に示されている回路は、アナログ入力
を粗くＡ／Ｄ変換するＡ／Ｄ変換器３０１と、この変換
結果をＤ／Ａ変換するＤ／Ａ変換器３０２と、入力アナ
ログデータとの差分を求めるための減算器３０３と、求
めた差分を増幅するアンプ３０４と、そして差分データ
をＡ／Ｄ変換するためのＡ／Ｄ変換器３０５と、このＡ
／Ｄ変換の結果を細かいＡ／Ｄ変換の結果にするために
ビットずらしを行う乗算器３０６と、Ａ／Ｄ変換器３０
１の粗いＡ／Ｄ変換結果と細かいＡ／Ｄ変換結果とを合
成する加算器３０７とを含んで構成されている。

【００１３】かかる構成とされた回路の動作は、以下の
ようになる。すなわち、Ａ／Ｄ変換器３０１で粗いＡ／
Ｄ変換を行い、この粗いＡ／Ｄ変換結果をＤ／Ａ変換器
３０２でＤ／Ａ変換する。そして、このＤ／Ａ変換結果
とアナログ入力との差分を減算器３０３で求め、この差
分結果をアンプ３０４で増幅する。この増幅後、Ａ／Ｄ
変換器３０５で細かいＡ／Ｄ変換を行い、乗算器３０６
でビットずらしを行う。最後に、加算器３０７でビット
合成を行う。こうすることによって、高分解能のＡ／Ｄ
変換を実現することができる。

【００１４】

【発明が解決しようとする課題】上述した従来技術にお
いては、例えば、Ｎ（Ｎは２以上の整数、以下同じ）ビ
ットのＡ／Ｄ変換を行う場合に、Ｎビットを全て同じ方
式でＡ／Ｄ変換を行うために、２^N個のカウント数を要
する。このため、シングルスロープ型Ａ／Ｄ変換器では
高分解能にするほど変換時間が長くなる。したがって、
高分解能で変換時間が短い用途には適用できないという
欠点がある。

【００１５】また従来、例えばＮビットのＡ／Ｄ変換を
行う場合に２^N個のカウント数を短時間で発生させるた
めには、クロック周波数を高める必要がある。このた
め、シングルスロープ型Ａ／Ｄ変換器において変換時間
を短くするには、クロック周波数を高くする必要があ
り、アナログ回路等では、回路のクロック周波数の制限
等により、適用できない場合があるという欠点がある。

【００１６】さらにまた、従来、細かいＡ／Ｄ変換を行
うためには、差分データを求める必要があり、粗いＡ／
Ｄ変換と同時に、Ｄ／Ａ変換を行い差分データを求める
ことができない。このため、高分解能にしようとする
と、はじめに粗いＡ／Ｄ変換を行った後に、ビット数が
同等以上のＤ／Ａ変換を行い差分データを求めた後、さ
らに細かいＡ／Ｄ変換を行う必要がある。このため、Ｄ
／Ａ変換を行うための時間が必要であり、高分解能のＡ
／Ｄ変換を行うための変換時間が長くなるという欠点が
ある。

【００１７】さらに、複数のデータについてのＡ／Ｄ変
換を行う際、各列ごとに形成したＡ／Ｄ変換器ごとに、
高分解能化のために粗いＡ／Ｄ変換器、Ｄ／Ａ変換器、
細かいＡ／Ｄ変換器等を設ける必要があり、回路の共有
化ができない等、回路規模を小さくすることができな
い。このため、センサ等の同時に複数のデータが出力さ
れる場合に、各列ごとに高分解能なＡ／Ｄ変換器を形成
すると、回路規模が大きくなるという欠点がある。した
がって、オンチップ化等、面積が制限される場合には、
回路規模を小さくするために分解能を低くしなければな
らないか、分解能を維持するために時系列で順次にＡ／
Ｄ変換を行うために変換時間が長くなるという欠点があ
った。

【００１８】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的は低クロック周
波数で高速に動作し、かつ、高分解能なＡ／Ｄ変換器及
びこれを用いたＡ／Ｄ変換装置並びにＡ／Ｄ変換方法を
提供することである。また、本発明の他の目的は、回路
規模が小さく、オンチップ化に適したＡ／Ｄ変換器及び
これを用いたＡ／Ｄ変換装置並びにＡ／Ｄ変換方法を提
供することである。

【００１９】

【課題を解決するための手段】本発明によるＡ／Ｄ変換
器は、ディジタルデータに変換すべき入力アナログ信号
と値が順次変化する基準ディジタルデータに相当するア
ナログ信号とを順次比較する第１の比較手段と、前記第
１の比較手段の比較結果の内容が変化した変化時点にお
ける前記基準ディジタルデータをラッチする第１のラッ
チ手段とを有し、このラッチされているデータを変換結
果として出力する第１のＡ／Ｄ変換部と、前記入力アナ
ログ信号と前記基準ディジタルデータに相当するアナロ
グ信号との差を常時出力する差分検出手段を有し、前記
変化時点における前記差分検出手段の出力をディジタル
データに変換して出力する第２のＡ／Ｄ変換部と、前記
第１のＡ／Ｄ変換部の出力と前記第２のＡ／Ｄ変換部の
出力とを合成し前記入力アナログ信号を変換した変換後
のディジタルデータとして出力する合成手段と、を含む
ことを特徴とする。

【００２０】そして、前記第２のＡ／Ｄ変換部は、前記
変化時点における前記差分検出手段の出力を保持する保
持手段と、前記基準ディジタルデータに相当するアナロ
グ信号を、自変換手段の出力の最大値が前記第１のＡ／
Ｄ変換部の最小分解能の大きさに等しくなるように減衰
させて出力する減衰手段と、前記保持手段の保持内容と
前記減衰手段の出力とを順次比較する第２の比較手段
と、前記第２の比較手段の比較結果の内容が変化した変
化時点における前記基準ディジタルデータをラッチする
第２のラッチ手段とを有し、このラッチされているデー
タを変換結果として出力することを特徴とする。

【００２１】また、本発明による他のＡ／Ｄ変換器は、
前記入力アナログ信号と前記保持手段の保持内容とを択
一的に出力する第１のスイッチ手段と、前記基準ディジ
タルデータに相当するアナログ信号と前記減衰手段の出
力とを択一的に出力する第２のスイッチ手段と、前記第
１及び第２のスイッチ手段からの出力に応じて前記入力
アナログ信号と前記基準ディジタルデータに相当するア
ナログ信号とを比較する第１の比較動作並びに前記保持
手段の保持内容と前記減衰手段の出力とを比較する第２
の比較動作のいずれか一方の動作を行う共用比較回路
と、前記共用比較回路の比較結果の内容が変化した変化
時点における前記基準ディジタルデータをラッチする共
用ラッチ回路とを含み、前記共用比較回路を前記第１の
比較手段及び前記第２の比較手段として用い、前記共用
ラッチ回路を前記第１のラッチ手段及び前記第２のラッ
チ手段として用いるようにしたことを特徴とする。

【００２２】本発明によるＡ／Ｄ変換装置は、Ｎ行（Ｎ
は正の整数、以下同じ）及びＭ列（Ｍは２以上の整数、
以下同じ）に配置され配置されたセンサ素子群からなる
二次元センサの出力信号をディジタルデータに変換する
Ａ／Ｄ変換装置であって、上記Ａ／Ｄ変換器を、前記Ｍ
列のセンサ素子群に対し１対１に対応させて設けたこと
を特徴とする。

【００２３】また、本発明による他のＡ／Ｄ変換装置
は、Ｎ行及びＭ列に配置され配置されたセンサ素子群か
らなる二次元センサの出力信号をディジタルデータに変
換するＡ／Ｄ変換装置であって、請求項１〜６のいずれ
かに記載のＡ／Ｄ変換器を、前記Ｍ列のセンサ素子群の
うち複数列に対して共通に設け、この共通に設けたＡ／
Ｄ変換器を前記複数列のセンサ素子群に対して時分割に
接続するようにしたことを特徴とする。

【００２４】本発明によるＡ／Ｄ変換方法は、粗くＡ／
Ｄ変換する第１のＡ／Ｄ変換ステップと、細かくＡ／Ｄ
変換する第２のＡ／Ｄ変換ステップとを含み、入力アナ
ログ信号をディジタルデータに変換するＡ／Ｄ変換方法
であって、前記第１のＡ／Ｄ変換ステップにおける変換
終了時点における変換結果と前記入力アナログ信号との
差分信号を前記第２のＡ／Ｄ変換ステップにおける変換
対象としたことを特徴とする。

【００２５】本発明による他のＡ／Ｄ変換方法は、ディ
ジタルデータに変換すべき入力アナログ信号と値が順次
変化する基準ディジタルデータに相当するアナログ信号
とを順次比較する比較ステップと、前記入力アナログ信
号と前記基準ディジタルデータに相当するアナログ信号
との差分データを出力する差分検出ステップと、前記比
較ステップの比較結果の内容が変化した変化時点におけ
る前記差分データをディジタルデータに変換する変換ス
テップと、前記変化時点における前記基準ディジタルデ
ータと前記変換ステップによる変換結果とを合成する合
成ステップとを含むことを特徴とする。

【００２６】要するに本変換器は、Ｎビットのシングル
スロープ型Ａ／Ｄ変換器であり、粗くＡ／Ｄ変換する上
位ビット用Ａ／Ｄ変換（ビット数Ｐ）と、細かくＡ／Ｄ
変換する下位ビット用Ａ／Ｄ変換（ビット数Ｑ）とを行
う。このため、従来Ａ／Ｄ変換に２^N個必要だったカウ
ント数を、（２^P＋２^Q）個に減少させることができ
る。このため、高速で高分解能なＡ／Ｄ変換器を実現で
きる。なお、Ｐ及びＱは共に正の整数であり、Ｐ＋Ｑ＝
Ｎであるものとする。

【００２７】また、同じ変換時間で同じ分解能を実現す
る場合に、クロック周波数を低くすることができる。

【００２８】さらにまた、本発明では、上位ビットのＡ
／Ｄ変換の動作と同時に下位ビット用Ａ／Ｄ変換の差分
データを検出している。すなわち、この検出した差分デ
ータを直接、下位ビットのＡ／Ｄ変換対象としているた
め、上位ビット用Ａ／Ｄ変換処理の終了後に、上位ビッ
ト用Ａ／Ｄ変換データをＤ／Ａ変換して、アナログ入力
信号と上位ビット用Ａ／Ｄ変換データとの差分検出を行
うことがない。このため、上位ビット用Ａ／Ｄ変換処理
終了後の所定の時間後に、下位ビット用Ａ／Ｄ変換処理
を行うことができ、Ａ／Ｄ変換に要する処理時間を短縮
することができるのである。

【００２９】

【発明の実施の形態】次に、本発明の実施の一形態につ
いて図面を参照して説明する。

【００３０】図１は、本発明の第１の実施形態によるＡ
／Ｄ変換器の構成例を示すブロック図である。同図にお
いて、本発明の第１の実施形態によるＡ／Ｄ変換器は、
Ｎビットのシングルスロープ型Ａ／Ｄ変換器である。そ
して、本変換器は、アナログ入力信号をサンプリングし
てホールドするＳ／Ｈ回路７と、クロック回路からのク
ロック数をカウントするカウンタ回路５と、カウンタ回
路５の出力ディジタルデータを入力としその値の変化に
応じて負極性の信号振幅が単調に増加するアナログデー
タを出力するＤ／Ａ変換器６と、Ｓ／Ｈ回路７の出力と
Ｄ／Ａ変換器６の出力との大きさを比較することにより
ディジタルデータの上位ビットを得るために粗いＡ／Ｄ
変換を行う上位ビット用Ａ／Ｄ変換部２（ビット数Ｐ）
と、この変換結果と入力信号との差分をＡ／Ｄ変換して
ディジタルデータの下位ビットを得るために細かいＡ／
Ｄ変換を行う下位ビット用Ａ／Ｄ変換部３（ビット数
Ｑ）と、変換後の上位ビットと下位ビットとを合成して
Ｎビットのディジタルデータを生成するビット合成回路
４とを含んで構成されている。

【００３１】上位ビット用Ａ／Ｄ変換部２（ビット数
Ｐ）は、Ｓ／Ｈ回路７の出力とＤ／Ａ変換器６の出力と
の大きさを比較してその比較結果をＬレベル又はＨレベ
ルで出力する比較器８と、この比較器８の出力を反転す
るインバータ１５と、この反転出力を入力の１つとする
ＯＲゲート１６と、このゲート１６から出力される制御
信号Ｓ７に応じてラッチ動作をし、カウンタ５からのデ
ィジタルデータを入力データとする上位ビット用ラッチ
回路９から構成されている。

【００３２】一方、下位ビット用Ａ／Ｄ変換部３（ビッ
ト数Ｑ）は、Ｄ／Ａ変換器６の出力信号とＳ／Ｈ回路７
の出力信号との差分を出力する差分検出回路１０と、そ
の差分出力をサンプリングしてホールドするＳ／Ｈ回路
１１と、自回路の出力の最大値がＤ／Ａ変換器６の最小
分解能（ＬＳＢ；ＬｅａｓｔＳｉｇｎｉｆｉｃａｎｔ
Ｂｉｔ）の大きさに等しくなるように所定のゲインＫ
をかけてＤ／Ａ変換器６の出力を減衰させるアンプ回路
１２と、このアンプ回路１２の出力とＳ／Ｈ回路１１の
出力との大きさを比較してその比較結果をＬレベル又は
Ｈレベルで出力する比較器１３と、この比較器１３の出
力を反転するインバータ１７と、この反転出力を入力の
１つとするＯＲゲート１８と、このゲート１８から出力
される制御信号Ｓ１２に応じてラッチ動作をし、カウン
タ５からのディジタルデータを入力データとする下位ビ
ット用ラッチ回路１４とを含んで構成されている。

【００３３】なお比較器８及び１３は、周知のコンパレ
ータ等を用いて構成することができる。また、差分検出
回路１０は、周知の演算増幅器等を用いて構成すること
ができる。

【００３４】ビット合成回路４は、ラッチ回路９、ラッ
チ回路１４のディジタルデータを夫々上位ビット、下位
ビットとしてラッチすることにより、Ｎビットのディジ
タルデータとして合成する２つのラッチ回路によって構
成されている。

【００３５】また本変換器では、ラッチ回路９及び４へ
のラッチ制御信号Ｓ７及びＳ１２並びにビット合成回路
４内のラッチ回路へのラッチ制御信号を生成するため
に、インバータ２１及び２２並びにＯＲゲート２０及び
２１を用いている。

【００３６】なお、後述するが、センサ等、複数のアナ
ログ信号が同時に出力され、センサ各列ごとにＡ／Ｄ変
換部を有する場合には、破線で示されている領域１内の
Ｓ／Ｈ回路７、上位ビット用Ａ／Ｄ変換部２、下位ビッ
ト用Ａ／Ｄ変換部３及びビット合成回路４が各列ごとに
形成される。一方、カウンタ回路５とＤ／Ａ変換器６は
チップ全体で１組だけ形成すれば良い。

【００３７】かかる構成において、上位ビット用Ａ／Ｄ
変換部２の動作と同時に下位ビット用Ａ／Ｄ変換部３用
の差分データを検出し、上位ビット用Ａ／Ｄ変換終了後
の一定の時間後に下位ビット用Ａ／Ｄ変換部の処理を行
う。このとき、上位ビット用Ａ／Ｄ変換処理後に、上位
ビット用Ａ／Ｄ変換ディジタルデータをＤ／Ａ変換して
入力アナログ信号との差分検出を行わない。

【００３８】つまり本変換器によるＡ／Ｄ変換方法は、
粗くＡ／Ｄ変換する第１のＡ／Ｄ変換ステップと、細か
くＡ／Ｄ変換する第２のＡ／Ｄ変換ステップとを行い、
入力アナログ信号をディジタルデータに変換するＡ／Ｄ
変換方法であり、第１のＡ／Ｄ変換ステップにおける変
換終了時点における変換結果と入力アナログ信号との差
分信号を第２のＡ／Ｄ変換ステップにおける変換対象と
しているのである。つまり、検出した差分データを直
接、下位ビットのＡ／Ｄ変換対象としているため、上位
ビット用Ａ／Ｄ変換処理の終了後に、上位ビット用Ａ／
Ｄ変換データをＤ／Ａ変換して、アナログ入力信号と上
位ビット用Ａ／Ｄ変換データとの差分検出を行うことが
ない。このため、上位ビット用Ａ／Ｄ変換処理終了後の
所定の時間後に、下位ビット用Ａ／Ｄ変換処理を行うこ
とができ、Ａ／Ｄ変換に要する処理時間を短縮すること
ができるのである。

【００３９】より具体的なＡ／Ｄ変換方法は、以下の通
りである。すなわち、ディジタルデータに変換すべき入
力アナログ信号と値が順次変化する基準ディジタルデー
タに相当するアナログ信号とを順次比較する比較し、入
力アナログ信号と基準ディジタルデータに相当するアナ
ログ信号との差分データを出力し、上記比較結果の内容
が変化した変化時点における差分データをディジタルデ
ータに変換し、上記変化時点における基準ディジタルデ
ータと上記変換の結果とを合成しているのである。

【００４０】また、本Ａ／Ｄ変換器は、上位ビット用Ａ
／Ｄ変換器２、及び下位ビット用Ａ／Ｄ変換部３で少な
くとも、カウンタ及びＤ／Ａ変換器を共用する回路構成
になっている。以上により高速、高分解、小型化が可能
なＡ／Ｄ変換器を実現することができる。なお、後述す
るように、Ａ／Ｄ変換用の比較器、ラッチ制御回路、及
びディジタルデータ用ラッチ回路を共用することも可能
である。

【００４１】かかる構成からなるＡ／Ｄ変換器の動作に
ついて図２及び図３を参照して説明する。図２は、Ａ／
Ｄ変換器の動作を示す波形図である。また、図３はＡ／
Ｄ変換器の動作を示す模式図である。これら図２及び図
３において、Ａ／Ｄ変換のビット数について制限はない
が、ここでは説明を簡単にするため、上位ビット用Ａ／
Ｄ変換部２、下位ビット用Ａ／Ｄ変換部３ともに、ビッ
ト数を３ビットとし、合計６ビットの場合が示されてい
る。また、アナログ入力信号がＳ／Ｈ回路１１によりＳ
／Ｈされた信号が負極性の振幅Ｖ0 として示されてい
る。

【００４２】信号Ｓ１は、上位ビット用Ａ／Ｄ変換部２
と下位ビット用Ａ／Ｄ変換部３の動作切替えのため信号
である。カウンタ５のカウント数が８（２進数「１１
１」）になったときに、ＨレベルとＬレベルとが切替わ
り、上位ビット用Ａ／Ｄ変換部２の動作時にはＨレベ
ル、下位ビット用Ａ／Ｄ変換部３の動作時にはＬレベル
である。

【００４３】信号Ｓ２は、アナログ入力信号をサンプル
＆ホールドするための制御信号φＳ／Ｈである。この制
御信号φＳ／ＨがＬレベルの時にアナログ入力信号をサ
ンプル＆ホールドし、Ｈレベルに変化した後にカウンタ
５がカウントを開始する。

【００４４】信号Ｓ３は、図１中のクロック信号ＣＬＫ
である。

【００４５】信号Ｓ４は、カウンタ回路５の出力ディジ
タルデータである。カウンタ回路５では、「０００」か
ら「１１１」までの８クロックをアップカウント、この
カウント結果がディジタルデータとして出力される。ま
た、本例では「１１１」の後、３クロック期間だけカウ
ント動作を停止し、その後、再び「０００」から「１１
１」までの８クロックをアップカウントする。以後、同
様の動作を繰返す。なお、ここでは「０００」から「１
１１」までの８クロックをアップカウントした後に、カ
ウンタ回路５は３クロック期間だけカウント動作を停止
している。もっとも、この停止期間については、３クロ
ックに限定されるものではなく、任意なクロック数で良
い。

【００４６】信号Ｓ５は、Ｓ／Ｈ回路７から出力される
アナログ信号であり、信号Ｓ２のタイミングでサンプル
＆ホールドされたものである。ここで、Ｓ／Ｈ回路７か
ら出力されるアナログ信号は負極性で振幅はＶ0 であ
る。

【００４７】信号Ｓ６は、比較器８の出力である。図３
に示されているように、カウンタ５からの信号Ｓ４が
「１００」になった時刻ｔ５（図２参照）においてＤ／
Ａ変換器６の出力振幅が信号Ｓ５よりも大きくなり、比
較器８の出力信号Ｓ６はＨレベルからＬレベルに変化す
る（以後、“Ｈ→Ｌ”と略称する）。なお、制御信号Ｔ
Ｇ１がＬレベルの期間は、動作に影響はないため無視し
て良い。

【００４８】信号Ｓ７は、上位ビット用ラッチ回路９の
ラッチ制御信号である。信号Ｓ７がＬレベルの時に、上
位ビット用ラッチ回路９がラッチ動作を行い、Ｈ→Ｌに
変化した時の入力データを保持し出力する。一方、Ｈレ
ベルに固定されている状態では、データは変化しない。
この信号Ｓ７は、制御信号ＴＧ１，クロックＣＬＫ（信
号Ｓ３）及び信号Ｓ６をインバータ１５，２１やゲート
１６，１９によって処理することにより、信号Ｓ６がＬ
レベルになる（信号Ｓ５よりＤ／Ａ変換器出力の振幅が
大きくなる）時には、Ｌレベルとならない。したがっ
て、その１クロック前のディジタルデータ「０１１」が
上位ビット用ラッチ回路９にラッチされることになる。

【００４９】信号Ｓ８は、上位ビット用ラッチ回路９の
出力ディジタルデータである。信号Ｓ７により、信号Ｓ
６がＬレベルになる１クロック前のディジタルデータ
「０１１」が、このラッチ回路９ラッチされている。こ
のディジタルデータ「０１１」が本Ａ／Ｄ変換器の上位
ビットのデータであり、図３中に示されているアナログ
電圧Ｖ1 に相当する。

【００５０】信号Ｓ９は、差分検出器１０の出力アナロ
グデータである。この信号Ｓ９は、Ｓ／Ｈ回路７の出力
信号Ｓ５とＤ／Ａ変換器６の出力信号との差分を示して
いる。なお、差分検出器１０の動作は、上位ビット用Ａ
／Ｄ変換部２の動作中に同時に行われている。

【００５１】信号Ｓ１０は、Ｓ／Ｈ回路１１の出力信号
である。Ｓ／Ｈ回路１１の制御信号は信号Ｓ７であるた
め、時刻ｔ５（図２参照）以後は、入力アナログ電圧Ｖ
0 と上位ビット用Ａ／Ｄ変換の結果であるアナログ電圧
Ｖ1 との差分であるアナログ電圧Ｖ2 を出力し続ける。

【００５２】信号Ｓ１１は、比較器１３の出力である。
図３に示されているように、カウンタ５からの信号Ｓ４
が「０１１」になった時刻ｔ１５（図２参照）におい
て、アンプ回路１２により減衰されたＤ／Ａ変換器６の
出力振幅が信号Ｓ１０よりも大きくなり、比較器１３の
出力信号Ｓ１１はＨ→Ｌに変化する。なお、制御信号Ｔ
Ｇ１がＨレベルの期間は、動作に影響はないため無視し
て良い。

【００５３】信号Ｓ１２は、下位ビット用ラッチ回路１
４のラッチ制御信号である。信号Ｓ１２がＬレベルの時
に、下位ビット用ラッチ回路１４がラッチ動作を行い、
Ｈ→Ｌに変化した時の入力データを保持し出力する。一
方、Ｈレベルに固定されている状態では、データは変化
しない。この信号Ｓ１２は、制御信号ＴＧ１，クロック
ＣＬＫ（信号Ｓ３）及び信号Ｓ１０をインバータ１７や
ゲート１８，２０によって処理することにより、信号Ｓ
１１がＬレベルになる時にはＬレベルとならない。した
がって、その１クロック前のディジタルデータ「０１
０」が下位ビット用ラッチ回路１４にラッチされること
になる。

【００５４】信号Ｓ１３は、下位ビット用ラッチ回路１
４の出力ディジタルデータである。信号Ｓ１２により、
信号Ｓ１１がＬレベルになる１クロック前のディジタル
データ「０１０」が、このラッチ回路１４にラッチされ
ている。このディジタルデータ「０１０」が本Ａ／Ｄ変
換器の下位ビットのデータであり、図３中に示されてい
るアナログ電圧Ｖ2 に相当する。

【００５５】ディジタル出力信号Ｓ１４は、ビット合成
回路４から出力されるディジタルデータである。

【００５６】かかる構成において、制御信号ＴＧ１をイ
ンバータ２２により反転したラッチ制御データがＬレベ
ルとなる時刻ｔ２０に、上位ビット用ラッチ回路９の出
力データである信号Ｓ８と下位ビット用ラッチ回路１４
の出力データである信号Ｓ１３とが、ビット合成回路４
にラッチされる。なお、ビット合成回路４を用いずに、
上位ビット用ラッチ９回路及び下位ビット用ラッチ回路
１４の出力データを、時刻ｔ１５から時刻ｔ２０までの
期間に使用すれば、ビット合成回路４の出力データと同
じ結果を得ることができる。また、インバータ１５，１
７，２１及び２２やゲート１６，１８，１９，２０を用
いた各論理回路は、図１に示されている構成に限定され
ることはなく、図２に示されている信号Ｓ７及び信号Ｓ
１２が得られれば他の構成の論理回路を用いても良い。

【００５７】図３に示されているように、「０１１」が
上位ビット、「０１０」が下位ビットとして夫々ラッチ
される間、「０００」から「１１１」までのクロック数
に相当する時間と、回路のリセット等に要する時間と、
再び「０００」から「１１１」までのクロック数に相当
する時間とを合計した時間がＡ／Ｄ変換１回に要する時
間となる。具体的には、時間Ｔ1 ，時間Ｔ2 ，時間Ｔ3
を全て合計した時間となる。したがって、クロック数２
³＋３＋２³に相当する時間を要することになる。

【００５８】ここで、図１中のビット合成回路４からデ
ータが出力されるタイミングについて図４を参照して説
明する。図４には、図２中の信号ＴＧ１，Ｓ７，Ｓ８，
Ｓ１２，Ｓ１３，Ｓ１４の他、図１中のビット合成回路
４の内容（上位ビット及び下位ビット）が示されてい
る。同図において、信号ＴＧ１がＨレベルの期間Ａにお
いては、上位ビットデータが上位ビット用ラッチ回路９
にラッチ可能である。また、信号ＴＧ１がＬレベルの期
間Ｂにおいては、下位ビットデータが下位ビット用ラッ
チ回路１４にラッチ可能である。

【００５９】信号Ｓ８は当初過渡状態であり、時刻ｔ４
の立下りタイミングにおいて、上位ビット用ラッチ回路
９に「０１１」がラッチされる。また、信号Ｓ１３も当
初過渡状態であるが、時刻ｔ１４の立下りタイミングに
おいて、下位ビット用ラッチ回路１４に「０１０」がラ
ッチされる。したがって、期間Ｃにおいては、上位ビッ
トデータが信号Ｓ８として出力され、下位ビットデータ
が信号Ｓ１３として出力されていることになる。

【００６０】そして、時刻ｔ２０においては、ビット合
成回路４に、上位ビット用ラッチ回路９の「０１１」と
下位ビット用ラッチ回路１４の「０１０」とがラッチさ
れる。よって、ビット合成回路４から「０１１０１０」
が出力されることになる。

【００６１】なお、信号ＴＧ１は、以後もＨレベルの期
間ＡとＬレベルの期間Ｂとを交互に繰返すので、以上と
同様の動作によってＡ／Ｄ変換が引続き行われる。

【００６２】図１に戻り、本Ａ／Ｄ変換器では、上位ビ
ット用Ａ／Ｄ変換及び下位ビット用Ａ／Ｄ変換において
少なくとも、カウンタ及びＤ／Ａ変換器を共用している
ので、回路規模を小さくでき、オンチップ化が容易にな
るのである。

【００６３】次に、本発明の第２の実施の形態について
図面を参照して説明する。図５は本発明の第２の実施形
態によるＡ／Ｄ変換器の構成を示すブロック図である。
同図において、図１と同等部分は同一符号により示され
ており、その部分の詳細な説明は省略する。

【００６４】同図において、本実施形態によるＡ／Ｄ変
換器は、アナログ入力信号をサンプリングしてホールド
するＳ／Ｈ回路７と、クロック回路からのクロック数を
カウントするカウンタ回路５と、このカウンタ回路５の
出力ディジタルデータを入力としその値の変化に応じて
負極性の信号振幅が単調に増加するアナログデータを出
力するＤ／Ａ変換器６と、制御信号ＴＧ１により接続状
態が切替わるスイッチ１２４と、目的とするディジタル
データの上位ビット及び下位ビットを順次変換するため
のＡ／Ｄ変換部１０２と、差分検出回路１０と、Ｓ／Ｈ
回路１１と、上位ビットと下位ビットを合成してＮビッ
トのディジタルデータを生成するビット合成回路４とを
含んで構成されている。

【００６５】Ａ／Ｄ変換部１０２は、比較器８と、この
比較器８の出力を入力とするインバータ１５と、この出
力及び制御信号ＴＧ１を入力とするＯＲゲート１６と、
この出力に応答してラッチ動作を行いカウンタ５からの
ディジタルデータを入力データとするラッチ回路１０９
から構成される。なお後述するが、同様に、センサ等の
複数のアナログ信号が同時に出力され、センサ各列ごと
にＡ／Ｄ変換器を有する場合には、破線で示されている
領域１０１が各列ごとに形成されるものとする。一方、
カウンタ回路５及びＤ／Ａ変換器６は、チップ全体で１
組だけ形成すれば良い。

【００６６】かかる構成において、はじめに、スイッチ
１２４が端子Ａと接続して、Ｓ／Ｈ回路７の出力とＤ／
Ａ変換器６の出力との大きさを比較することで、Ａ／Ｄ
変換部１０２は図１の上位ビット用Ａ／Ｄ変換部として
動作し、粗いＡ／Ｄ変換を行う。これと同時に、差分検
出回路１０及びＳ／Ｈ回路１１により差分検出を行う。
次に、スイッチ１２４が端子Ｂとの接続して、差分検出
回路１０の出力とＤ／Ａ変換器６の出力を減衰させたア
ンプ回路１２の出力との大きさを比較することで、図１
の下位ビット用Ａ／Ｄ変換部として動作する。最後にビ
ット合成回路４では制御信号ＴＧ１により、上位ビット
用Ａ／Ｄ変換の終了時に上位ビット用ラッチにＡ／Ｄ変
換結果をラッチし、同様に下位ビット用Ａ／Ｄ変換の終
了時にＡ／Ｄ変換結果をラッチする。以上の動作によ
り、Ｎビットのディジタルデータが生成され保持され
る。

【００６７】本Ａ／Ｄ変換器の特徴は、図１の下位ビッ
ト用Ａ／Ｄ変換部３の比較器１３、インバータ１７、Ｏ
Ｒゲート１８、下位ビット用ラッチ１４を、スイッチ１
２４を用いることで上位ビット用Ａ／Ｄ変換部２と共用
したことである。このため、Ａ／Ｄ変換器の回路規模を
小さくすることができるのである。

【００６８】ここで、図５中のビット合成回路４からデ
ータが出力されるタイミングについて図６を参照して説
明する。図６には、図５中の信号ＴＧ１の他、ラッチ回
路１０９の出力、図５中のビット合成回路４の内容（上
位ビット及び下位ビット）、ビット合成回路４の出力が
示されている。同図において、信号ＴＧ１がＨレベルの
期間Ａにおいては、上位ビットデータがラッチ回路１０
９にラッチ可能である。また、信号ＴＧ１がＬレベルの
期間Ｂにおいては、下位ビットデータがラッチ回路１０
９にラッチ可能である。

【００６９】ラッチ回路１０９の出力は当初過渡状態で
あり、図４の場合と同様に「０１１」がラッチされた
後、信号ＴＧ１の立下りタイミングで上位ビットとして
ビット合成回路４にラッチされる。その後、ラッチ回路
１０９の出力は再び過渡状態となり、図４の場合と同様
に「０１０」がラッチされた後、信号ＴＧ１の立上りタ
イミングで下位ビットとしてビット合成回路４にラッチ
される。

【００７０】したがって、「０１０」がラッチされる信
号ＴＧ１の立上りタイミングから次の立下りタイミング
までの間においては、ビット合成回路４からは正しいデ
ータ「０１１０１０」が出力されることになる。

【００７１】本実施の形態においては、比較器、ラッチ
制御回路、及びディジタルデータ用ラッチ回路をも共用
しているので、図１の場合よりも回路を小型化でき、よ
りオンチップ化に適したＡ／Ｄ変換器を実現できるので
ある。

【００７２】次に、本発明の第３の実施の形態について
図面を参照して説明する。図７は本発明の第３の実施形
態によるＡ／Ｄ変換装置の構成を示すブロック図であ
る。同図において、図１及び図２と同等部分は同一符号
により示されており、その部分の詳細な説明は省略す
る。

【００７３】同図には、二次元（Ｎ行×Ｍ列）に配置さ
れた画素３１―１１〜３１―ＮＭを有するセンサ部３０
から１行ごとの画素信号が同時に出力されるセンサ部に
接続されるＡ／Ｄ変換器の構成例が示されている。同図
中の破線で示されている領域１ａ，１ｂ…，１ｎは、上
述した第１の実施形態である図１中のＡ／Ｄ変換器の領
域１に相当する。これらの各領域は、上位ビット用Ａ／
Ｄ変換部２ａ，２ｂ…と、下位ビット用Ａ／Ｄ変換部３
ａ，３ｂ…と、ビット合成回路４ａ，４ｂ…とを夫々内
蔵し、各画素の列（３１―１１〜３１―Ｎ１，…，３１
―１Ｍ〜３１―ＮＭ）ごとに形成されている。なお、カ
ウンタ回路５及びＤ／Ａ変換器６は１組のみ形成されて
いる。

【００７４】同図に示されているように、カウンタ回路
５及びＤ／Ａ変換器６を１組のみ形成し、各画素列ごと
に上位ビット用Ａ／Ｄ変換部、下位ビット用Ａ／Ｄ変換
部、ビット合成回路のみを内蔵した回路を形成すること
で、従来例のようにカウンタ回路及びＤ／Ａ変換器を多
数内蔵する必要はなく、回路規模を小さくすることがで
きる。このため、高分解能なＡ／Ｄ変換器を、回路規模
を大きくすることなく実現でき、オンチップ化が可能で
ある。さらに、同図には示されていないが、領域１ａ，
１ｂ…において、上述した第２の実施形態である図５に
示されているＡ／Ｄ変換器を用いれば、さらに回路規模
を小さくすることができ、オンチップ化により好適であ
る。

【００７５】ここで、センサ等の信号出力が１行分同時
に出力され、夫々の信号に対しＡ／Ｄ変換が必要な場合
には、Ａ／Ｄ変換器が各列毎に形成されるのが一般的で
ある。このような場合においても、本実施形態では、全
Ａ／Ｄ変換器に対して、１組のカウンタ及びＤ／Ａ変換
器のみを設けるだけで良いのである。したがって、回路
規模を小さくでき、センサ部３０と領域１ａ，１ｂ…と
を１チップにしたオンチップ化が容易になる。さらに、
比較器、ラッチ制御回路及びディジタルデータ用ラッチ
回路をも共用することができ、回路規模を小さくできオ
ンチップ化が容易になる。

【００７６】以上はＣＣＤ（ＣｈａｒｇｅＣｏｕｐｌ
ｅｄＤｅｖｉｃｅ）等、複数の画素を有するセンサの
場合について説明したが、これに限らずＮ行及びＭ列に
配置され配置されたセンサ素子群からなる他の二次元セ
ンサについて本発明が広く適用できることは明らかであ
る。

【００７７】そして、二次元センサの場合に、任意の複
数のセンサ素子列に対して１つの割合でＡ／Ｄ変換器を
共通に設け、各センサ素子からの出力信号をスイッチ等
によって時分割に切替えてＡ／Ｄ変換器に接続して、夫
々Ａ／Ｄ変換を行っても良い。このような構成にするこ
とで、Ａ／Ｄ変換器の回路数を少なくすることができる
ため、回路規模の小型化及び低消費電力化が可能とな
る。なお、１つのセンサ素子列に対して１つのＡ／Ｄ変
換器が接続されている状態においては、そのセンサ素子
列に含まれている各センサ素子の出力が順にＡ／Ｄ変換
器に接続されて順にＡ／Ｄ変換される。このＡ／Ｄ変換
の順序は、ランダムでも良いし、１行おき（複数行につ
いて奇数番目の行と偶数番目の行とを交互に行う等）で
も良い。

【００７８】さらに、上述した画素信号を直接Ａ／Ｄ変
換するのとは異なり、画素信号を入力とする各画素列又
は所定の複数の画素列に対して１個の割合で形成された
読出し回路（例えば、バイアス成分除去回路、フィルタ
回路、積分回路、増幅回路等の機能を有する回路）の出
力信号に対して上述のＡ／Ｄ変換を行うこともできる。
このような構成にすることで、画素信号に含まれる不要
な成分（バイアス成分、ノイズ等）を除去し、有効な成
分のみをＡ／Ｄ変換することができる。例えば、ＣＣＤ
センサの出力信号からリセットレベルの電圧を差し引い
て有効なレベルのみを抽出することができるのである。
また、Ａ／Ｄ変換器以後の処理が容易になる。

【００７９】以上のように、粗くＡ／Ｄ変換する上位ビ
ット用Ａ／Ｄ変換（ビット数Ｐ）と、細かくＡ／Ｄ変換
する下位ビット用Ａ／Ｄ変換（ビット数Ｑ）とを行うこ
とにより、Ａ／Ｄ変換に要するカウント数を減少させる
ことができるのである。具体的には、従来では２^N個だ
ったものを、（２^P＋２^Q）個に減少させることができ
る。

【００８０】また、上位ビット用Ａ／Ｄ変換部の動作と
同時に下位ビット用Ａ／Ｄ変換部用の差分データを検出
しているため、上位ビット用Ａ／Ｄ変換部処理の終了後
に、従来の上位ビット用Ａ／Ｄ変換データをＤ／Ａ変換
することなしに、下位ビット用Ａ／Ｄ変換部処理を行っ
ている。さらに、上位ビット用Ａ／Ｄ変換と、下位ビッ
ト用Ａ／Ｄ変換のビット数を、Ａ／Ｄ変換に要するカウ
ント数が最小になるように決定しているため、Ａ／Ｄ変
換に要する変換時間が最小となる。以上のことから、低
クロック周波数で、高速かつ高分解能なＡ／Ｄ変換器を
実現できるのである。

【００８１】さらにまた、上位ビット用Ａ／Ｄ変換部及
び下位ビット用Ａ／Ｄ変換部において、少なくともカウ
ンタ及びＤ／Ａ変換器を共用しているので、画素が各列
毎に並列に形成されているセンサ等の信号出力後のＡ／
Ｄ変換を行う場合にも回路規模の小型化、オンチップ化
に適したＡ／Ｄ変換器を実現できる。さらに、比較器、
ラッチ制御回路、及びディジタルデータ用ラッチ回路を
共用することもでき、回路規模のより小型化及びオンチ
ップ化に適したＡ／Ｄ変換器を実現できる。

【００８２】請求項の記載に関連して本発明は更に次の
態様をとりうる。

【００８３】（１）前記保持手段は、前記変化時点にお
いて前記差分検出手段の出力をサンプリングしてホール
ドするサンプルホールド回路であることを特徴とする請
求項２記載のＡ／Ｄ変換器。

【００８４】（２）前記カウンタは、外部から入力され
るクロックに応じてカウント動作を行い、このカウント
値を前記基準ディジタルデータとして出力することを特
徴とする請求項５記載のＡ／Ｄ変換器。

【００８５】

【発明の効果】以上のように本発明は、粗くＡ／Ｄ変換
する上位ビット用Ａ／Ｄ変換と、細かくＡ／Ｄ変換する
下位ビット用Ａ／Ｄ変換とを行い、これらのＡ／Ｄ変換
結果を合成することにより、Ａ／Ｄ変換に要するカウン
ト数を減少させることができ、Ａ／Ｄ変換に要する変換
時間が最小となり、低クロック周波数で、高速かつ高分
解能なＡ／Ｄ変換器を実現できるという効果がある。ま
た、上位ビット用Ａ／Ｄ変換部及び下位ビット用Ａ／Ｄ
変換部において、少なくともカウンタ及びＤ／Ａ変換器
を共用しているので、画素が各列毎に並列に形成されて
いるセンサ等の信号出力後のＡ／Ｄ変換を行う場合等に
おいても回路規模の小型化、オンチップ化に適したＡ／
Ｄ変換器を実現できるという効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態によるＡ／Ｄ変換器
の構成を示す図である。

【図２】図１のＡ／Ｄ変換器の各部の動作を示す波形図
である。

【図３】図１のＡ／Ｄ変換器の動作を示す模式図であ
る。

【図４】図１中のビット合成回路からデータが出力され
るタイミングを示す図である。

【図５】本発明の第２の実施の形態によるＡ／Ｄ変換器
の構成を示す図である。

【図６】図５中のビット合成回路からデータが出力され
るタイミングを示す図である。

【図７】本発明の第３の実施の形態によるＡ／Ｄ変換器
の構成を示す図である。

【図８】シングルスロープ型Ａ／Ｄ変換器の従来例の構
成を示す図である。

【図９】従来例の動作を示す模式図である。

【図１０】従来例の高分解能なＡ／Ｄ変換器の構成図で
ある。

【符号の説明】

２，２ａ，２ｂ… 上位ビット用Ａ／Ｄ変換部３，３ａ，３ｂ… 下位ビット用Ａ／Ｄ変換部４，４ａ，４ｂ… ビット合成回路５カウンタ回路６Ｄ／Ａ変換器７，１１Ｓ／Ｈ回路８，１３比較器９上位ビット用ラッチ回路１０差分検出回路１２アンプ回路１４下位ビット用ラッチ回路

Claims

【特許請求の範囲】

【請求項１】ディジタルデータに変換すべき入力アナ
ログ信号と値が順次変化する基準ディジタルデータに相
当するアナログ信号とを順次比較する第１の比較手段
と、前記第１の比較手段の比較結果の内容が変化した変
化時点における前記基準ディジタルデータをラッチする
第１のラッチ手段とを有し、このラッチされているデー
タを変換結果として出力する第１のＡ／Ｄ変換部と、前記入力アナログ信号と前記基準ディジタルデータに相
当するアナログ信号との差を常時出力する差分検出手段
を有し、前記変化時点における前記差分検出手段の出力
をディジタルデータに変換して出力する第２のＡ／Ｄ変
換部と、前記第１のＡ／Ｄ変換部の出力と前記第２のＡ／Ｄ変換
部の出力とを合成し前記入力アナログ信号を変換した変
換後のディジタルデータとして出力する合成手段と、を含むことを特徴とするＡ／Ｄ変換器。
【請求項２】前記第２のＡ／Ｄ変換部は、前記変化時
点における前記差分検出手段の出力を保持する保持手段
と、前記基準ディジタルデータに相当するアナログ信号
を、自変換手段の出力の最大値が前記第１のＡ／Ｄ変換
部の最小分解能の大きさに等しくなるように減衰させて
出力する減衰手段と、前記保持手段の保持内容と前記減
衰手段の出力とを順次比較する第２の比較手段と、前記
第２の比較手段の比較結果の内容が変化した変化時点に
おける前記基準ディジタルデータをラッチする第２のラ
ッチ手段とを有し、このラッチされているデータを変換
結果として出力することを特徴とする請求項１記載のＡ
／Ｄ変換器。
【請求項３】前記第１のＡ／Ｄ変換部は前記入力アナ
ログ信号をＰビット（Ｐは正の整数）のディジタルデー
タに変換し、前記第２のＡ／Ｄ変換部は前記保持手段の
保持内容をＱビット（Ｑは正の整数）のディジタルデー
タに変換し、前記合成手段はＮビット（Ｎ＝Ｐ＋Ｑ）の
ディジタルデータを出力することを特徴とする請求項２
記載のＡ／Ｄ変換器。
【請求項４】前記合成手段は、前記第１のＡ／Ｄ変換
部の出力を上位ビットとし前記第２のＡ／Ｄ変換部の出
力を下位ビットとして合成することを特徴とする請求項
１〜３のいずれかに記載のＡ／Ｄ変換器。
【請求項５】前記基準ディジタルデータを生成するカ
ウンタと、このカウンタの出力である基準ディジタルデ
ータをアナログ信号に変換するＤ／Ａ変換手段とを更に
含み、前記入力アナログ信号とＤ／Ａ変換手段による変
換後のアナログ信号との差を前記差分検出手段から常時
出力することを特徴とする請求項１〜４のいずれかに記
載のＡ／Ｄ変換器。
【請求項６】前記入力アナログ信号と前記保持手段の
保持内容とを択一的に出力する第１のスイッチ手段と、
前記基準ディジタルデータに相当するアナログ信号と前
記減衰手段の出力とを択一的に出力する第２のスイッチ
手段と、前記第１及び第２のスイッチ手段からの出力に
応じて前記入力アナログ信号と前記基準ディジタルデー
タに相当するアナログ信号とを比較する第１の比較動作
並びに前記保持手段の保持内容と前記減衰手段の出力と
を比較する第２の比較動作のいずれか一方の動作を行う
共用比較回路と、前記共用比較回路の比較結果の内容が
変化した変化時点における前記基準ディジタルデータを
ラッチする共用ラッチ回路とを含み、前記共用比較回路
を前記第１の比較手段及び前記第２の比較手段として用
い、前記共用ラッチ回路を前記第１のラッチ手段及び前
記第２のラッチ手段として用いるようにしたことを特徴
とする請求項２〜５のいずれかに記載のＡ／Ｄ変換器。
【請求項７】Ｎ行（Ｎは正の整数、以下同じ）及びＭ
列（Ｍは２以上の整数、以下同じ）に配置され配置され
たセンサ素子群からなる二次元センサの出力信号をディ
ジタルデータに変換するＡ／Ｄ変換装置であって、請求
項１〜６のいずれかに記載のＡ／Ｄ変換器を、前記Ｍ列
のセンサ素子群に対し１対１に対応させて設けたことを
特徴とするＡ／Ｄ変換装置。
【請求項８】Ｎ行及びＭ列に配置され配置されたセン
サ素子群からなる二次元センサの出力信号をディジタル
データに変換するＡ／Ｄ変換装置であって、請求項１〜
６のいずれかに記載のＡ／Ｄ変換器を、前記Ｍ列のセン
サ素子群のうち複数列に対して共通に設け、この共通に
設けたＡ／Ｄ変換器を前記複数列のセンサ素子群に対し
て時分割に接続するようにしたことを特徴とするＡ／Ｄ
変換装置。
【請求項９】前記Ａ／Ｄ変換器に対して設けた１列の
センサ素子群を構成するＮ個のセンサ素子を、前記Ａ／
Ｄ変換器に対して時分割に接続するようにしたことを特
徴とする請求項７又は８記載のＡ／Ｄ変換装置。
【請求項１０】請求項１〜６のいずれかに記載のＡ／
Ｄ変換器が前記二次元センサと共に１チップ化されてい
ることを特徴とするＡ／Ｄ変換装置。
【請求項１１】粗くＡ／Ｄ変換する第１のＡ／Ｄ変換
ステップと、細かくＡ／Ｄ変換する第２のＡ／Ｄ変換ス
テップとを含み、入力アナログ信号をディジタルデータ
に変換するＡ／Ｄ変換方法であって、前記第１のＡ／Ｄ
変換ステップにおける変換終了時点における変換結果と
前記入力アナログ信号との差分信号を前記第２のＡ／Ｄ
変換ステップにおける変換対象としたことを特徴とする
Ａ／Ｄ変換方法。
【請求項１２】ディジタルデータに変換すべき入力ア
ナログ信号と値が順次変化する基準ディジタルデータに
相当するアナログ信号とを順次比較する比較ステップ
と、前記入力アナログ信号と前記基準ディジタルデータ
に相当するアナログ信号との差分データを出力する差分
検出ステップと、前記比較ステップの比較結果の内容が
変化した変化時点における前記差分データをディジタル
データに変換する変換ステップと、前記変化時点におけ
る前記基準ディジタルデータと前記変換ステップによる
変換結果とを合成する合成ステップとを含むことを特徴
とするＡ／Ｄ変換方法。