JP5899494B2 - 電圧発生回路、アナログ・デジタル変換回路、固体撮像装置、及び撮像装置 - Google Patents

Description

本明細書に記載された技術は、電圧発生回路、アナログ・デジタル変換回路、固体撮像装置及び撮像装置に関するものである。

固体撮像装置は、１０００万画素以上の高解像度のものが実用化されており、光電変換素子のセルサイズの縮小化が進んでいる。

このような高解像度の固体撮像装置を実現するために、ＭＯＳイメージセンサの信号読み出し方式について、様々なものが提案されている。従来の固体撮像装置では、低ノイズ化と高速化のため、画素信号を、列毎に設けられたＡＤ変換部によってデジタル変換されたリセット成分とデータ成分（＝リセット成分＋信号成分）のデジタル信号を相関二重サンプリング（ＣＤＳ：Correlated Double Sampling)することにより検出している。

近年、固体撮像装置は解像度の高さだけでなく、高感度で高速撮影が可能なことが要求されており、今まで以上に低ノイズ化が望まれるようになってきている。

一般に、固体撮像装置から発生するノイズは、その種類により、ＦＰＮ（Fixed Pattern Noise)とランダムノイズ（Random Noise）とに大別できる。前者のＦＰＮは、ノイズが発生している列や画素がデバイスごとに固定していることから、固体撮像装置の後段に接続されたＤＳＰ（Digital Signal Processor）などを用いた補正技術により、デバイスごとに最適化されて大部分を除去できる。

一方、後者のランダムノイズには、主に画素の増幅トランジスタで発生して画面全体にランダムに発生するランダムノイズと、主に撮像領域周辺のアナログ処理回路で発生するランダム横線ノイズとがある。ランダムノイズのノイズレベルは不規則（ランダム）であることから、デバイスごとに補正することは困難である。

一般的に、ランダムノイズは視覚的に認識しにくいが、ランダム横線ノイズは視覚的に認識しやすいものである。このため、具体的には、ランダム横線ノイズは増幅トランジスタで発生するランダムノイズよりも１／１０倍程度の低ノイズ化が必要である。

図１０は、特許文献１に記載された従来の電圧発生回路１２７を示す回路図である。従来の電圧発生回路１２７は、ＤＡＣ１２７ａと、制御回路１２７ｂとを備えている。ＤＡＣ１２７ａは、電流可変回路１２７ｆに接続されたラダー抵抗Ｒ１〜ＲＮを有するラダー抵抗回路と、各ラダー抵抗間のタップに接続されたスイッチ素子ＳＷ０〜ＳＷＮとを用いて多段階の電圧参照信号ＲＡＭＰを出力する。なお、図１０に示すＶｔｏｐはラダー抵抗回路のトップ電圧を示し、信号ＣＮＧ１に応じて変動する電流値により変化する。また、制御回路１２７ｂは信号ＣＮ４とクロック信号ＣＫ０とを受ける。

米国特許第６９５６４１３号明細書

固体撮像装置の高解像度化に伴って画素は微細化されるため、画素から読み出される信号成分（Ｓ：Signal）が低下する。従って、ＳＮ比特性を従来と同じレベルで維持するためには、ノイズ成分（Ｎ：Noise）も低減する必要がある。

図１０に示す従来の電圧発生回路１２７を用いた列並列出力型のＡＤ変換構成を有する固体撮像装置では、参照信号ＲＡＭＰと画素の信号（アナログ信号）とを比較することでＡＤ変換を行っている。しかしながら、この電圧発生回路１２７は、ノイズの低減が困難であり、列並列出力型の固体撮像装置特有のランダム横線ノイズの発生源となっている。

上述の従来の電圧発生回路１２７は、複数の基準電圧を生成するラダー抵抗Ｒ１〜ＲＮと、ラダー抵抗の複数のタップに対応する複数のスイッチ素子ＳＷ０〜ＳＷＮとを備えており、複数のスイッチ素子ＳＷ０〜ＳＷＮのうちいずれか１つをオン状態にすることにより、複数の基準電圧のうちいずれか１つが出力電圧として出力される。このようにして、多段階の出力電圧を発生させる。

しかし、このような電圧発生回路１２７では、出力電圧の階調数を多くするために、基準電圧の数を増加させる必要がある。このため、ラダー抵抗を構成する抵抗素子の個数、スイッチ素子の個数を多くする必要がある。

一般的には、低ノイズ化の観点からは、ラダー抵抗の抵抗値やスイッチ素子のＯＮ抵抗値を下げるとよい。しかしながら、スイッチ素子の抵抗値を下げると大幅にチップ面積の増加を招いてしまう。

そこで、本発明は、上述した従来の問題に鑑みてなされたものであって、面積の増加を抑えつつ、ノイズを低減することができる固体撮像装置、撮像装置及びこれを実現する電圧発生回路を提供することにある。

上記課題を解決するために、本発明の一例に係る電圧発生回路は、第１のデジタル信号を出力する制御回路と、前記制御回路から入力された前記第１のデジタル信号に応じた第１のアナログ信号を出力するデジタル・アナログ変換回路と、前記デジタル・アナログ変換回路の出力端に接続され、前記デジタル・アナログ変換回路から入力された前記第１のアナログ信号を減衰させた電圧信号を出力する減衰器とを備えている。

この構成によれば、減衰器によってデジタル・アナログ変換回路の出力信号（第１のアナログ信号）に含まれるノイズ成分、特にランダム横線ノイズ成分を低減することができる。電圧発生回路が固体撮像装置に用いられる場合、減衰器は全てのカラムアナログ・デジタル変換回路に対して１つのみ設ければよく、比較的少数の素子で構成できるので、従来技術と比べて回路面積の増加はわずかである。従って、上述の構成によれば、回路面積の大きな増加を伴わずにランダム横線ノイズの低減を実現することができるので、高画質の画像を得つつ、回路面積の小さい固体撮像装置を実現することができる。なお、減衰器によって低減できるノイズには、従来チップ面積の増加させずに低減することが困難であった、スイッチ素子を構成するＭＯＳトランジスタのサーマルノイズも含まれる。

また、前記制御回路が、所定の期間、クロック信号に同期して前記電圧信号の電圧値がスロープ状に減少または増加するようにデジタル・アナログ変換回路を制御する場合、この電圧信号を参照信号として画素信号などのアナログ・デジタル変換に用いることで、容易にＣＤＳ処理を行うことが可能となる。

また、減衰器は、差動増幅器を有するアクティブ型の減衰器であってもよいし、パッシブ型の減衰器であってもよい。

本発明の一例に係るアナログ・デジタル変換回路は、第２のアナログ信号を第２のデジタル信号に変換するアナログ・デジタル変換回路であって、前記第２のアナログ信号の電圧と上述の電圧発生回路から出力された前記電圧信号の電圧とを比較する電圧比較器と、クロック信号に同期してカウントアップまたはカウントダウンを行うとともに、前記電圧比較器の比較結果を受け、前記電圧信号と前記第２のアナログ信号の大小関係が逆転するときのカウント値を前記第２のデジタル信号として出力するカウンタ部とを備えている。

このように、本発明の一例に係る電圧発生回路とこのアナログ・デジタル変換回路とを組み合わせることで、回路面積を大きく増加させることなく精度の良いアナログ・デジタル変換を行うことができる。

本発明の一例に係る固体撮像装置は、行列状に配置された複数の単位画素により構成された画素アレイと、参照信号を出力する電圧発生回路と、前記単位画素の各列ごとまたは複数列ごとに設けられ、前記画素アレイから読み出されたアナログの画素信号の電圧を前記参照信号の電圧と比較することにより、前記画素信号をデジタル変換するカラムアナログ・デジタル変換回路とを備えている。さらに、前記電圧発生回路は、デジタル信号を出力する制御回路と、前記制御回路から入力された前記デジタル信号に応じたアナログ信号を出力するデジタル・アナログ変換回路と、前記デジタル・アナログ変換回路の出力端に接続され、前記デジタル・アナログ変換回路から入力された前記アナログ信号を減衰させた電圧信号を、前記参照信号として出力する減衰器とを有している。

この構成によれば、減衰器によりノイズ成分が低減された参照信号がカラムアナログ・デジタル回路に供給されるので、回路面積を大きく増やすことなく、アナログ・デジタル変換の精度を向上させ、高画質で解像度の高い画像を得ることができる。

このような固体撮像装置は、カメラなどの撮像装置に好ましく用いられる。

本発明の一例に係る電圧発生回路、及びこれを有する固体撮像装置によれば、ノイズ特性の低減を面積の増加を抑えつつ、撮影画像の高解像度化を実現できるという効果を奏する。

図１は、本発明の実施形態に係る撮像装置（カメラ機器）を示す回路図である。 図２は、単位画素の具体的な構成例を示す回路図である。 図３は、本発明の実施形態に係る電圧発生回路２７の具体的な回路構成例を示す回路図である。 図４は、本発明の実施形態に係る固体撮像装置の駆動方法を説明するためのタイミングチャートである。 図５は、本発明の実施形態に係る固体撮像装置の駆動方法を説明するためのタイミングチャートである。 図６（ａ）は、本発明の実施形態に係る電流可変回路において、反転型の減衰器を用いた際の参照信号ＲＡＭＰを示す図であり、図６（ｂ）は、非反転型の減衰器を用いた際の参照信号ＲＡＭＰを示す図である。 図７は、差動増幅器を用いたアクティブ型の減衰器の一例を示す回路図である。 図８は、差動増幅器を用いないパッシブ型の減衰器の一例を示す回路図である。 図９は、本発明の実施形態の変形例に係る電圧発生回路２７の具体的な回路構成例を示す回路図である。 図１０は、従来の電圧発生回路を示す回路図である。

（実施形態）
図１は、本発明の実施形態に係る撮像装置（カメラ機器）を示す回路図である。

同図に示すように、本実施形態の撮像装置は、固体撮像装置１と、固体撮像装置１の端子５ａにマスタークロックＭＣＬＫを供給し、端子５ｂから各制御信号のデータＤＡＴＡ（水平同期信号、垂直同期信号、レジスタ制御信号など）を入出力し、また、画素信号である映像データＤ１を受ける外部システム（ＤＳＰ）４５とを備えている。

固体撮像装置１は、複数の単位画素３が行及び列に配列された画素アレイ１０と、画素アレイ１０の外側に設けられ、行走査線１５を介して読み出しを行う単位画素３を選択する垂直走査回路（行走査回路）１４と、画素アレイ１０の外側に設けられ、単位画素３の列ごとに配置されたカラムアナログ・デジタル変換回路（以下、「カラムＡＤ変換回路」と表記）２５と、各列の単位画素３に接続された垂直信号線１９と、垂直信号線１９に接続され、垂直信号線１９を介して読み出された信号を対応するカラムＡＤ変換回路２５へと送るＡＤＣ入力線４０と、各カラムＡＤ変換回路２５に参照信号ＲＡＭＰを出力する電圧発生回路２７と、端子５ａを介して外部システム４５から供給されたマスタークロックＭＣＬＫを受けて種々の内部クロックを生成するタイミング制御部２０と、各列のカラムＡＤ変換回路２５からＡＤ変換された画素信号が出力される水平信号線１８と、列アドレスや列走査を制御する水平走査回路（列走査回路）１２と、水平信号線１８に接続された出力回路２８とを有している。複数のカラムＡＤ変換回路２５がカラム処理部２６を構成している。

タイミング制御部２０は、制御信号ＣＮ１によって垂直走査回路１４を制御し、制御信号ＣＮ２によって水平走査回路１２を制御し、制御信号ＣＮ４によって電圧発生回路２７を制御する他、制御信号ＣＮ５、ＣＮ８、ＣＮＧ１、ＣＮＧ２、ＣＮＲＳ及びクロック信号ＣＫ０などを出力する。

図１ではカラムＡＤ変換回路２５は単位画素３の行ごとに設けられているが、複数行につき１つのカラムＡＤ変換回路２５が設けられていてもよい。

各カラムＡＤ変換回路２５は、参照信号ＲＡＭＰ及び画素信号がそれぞれ入力される入力端を有する電圧比較器２５２と、タイミング制御部２０から出力される信号ＣＫ０及び電圧比較器２５２の出力信号がそれぞれ入力されるカウンタ部２５４と、カウンタ部２５４の出力端に接続されたデータ記憶部２５６と、カウンタ部２５４とデータ記憶部２５６との間に介設されたスイッチ２５８とを有している。カウンタ部２５４にはタイミング制御部２０から出力された信号ＣＮ５が入力されており、スイッチ２５８の動作はタイミング制御部２０から出力される信号ＣＮ８によって制御されている。

本発明の実施形態に係る電圧発生回路２７は、制御回路２７ｂ、デジタルアナログ変換回路（ＤＡＣ：Digital Analog Converter）２７ａ、及び減衰器２７ｄとを備えている。

図２は、単位画素３の具体的な構成例を示す回路図である。なお、上述の行走査線１５には、リセット信号線、読み出し信号線、及び選択信号線が含まれる。

図２に示すように、各単位画素３は、光電変換を行うフォトダイオードＰＤ１と、読み出し信号線を介して印加される信号ΦＴＲによって制御され、フォトダイオードＰＤ１に蓄積された信号を読み出す読み出しトランジスタＴ１０と、読み出しトランジスタＴ１０によって読み出された信号を保持するフローティングディフュージョンＦＤと、一端がフローティングディフュージョンＦＤに接続され、他端に電源信号線ＶＤＤが接続され、リセット信号線を介して印加される信号ΦＲＳによって制御されるリセットトランジスタＴ１１と、ゲート電極がフローティングディフュージョンＦＤに接続され、フローティングディフュージョンＦＤに蓄積された電荷に応じた電圧信号を出力する増幅トランジスタＴ１２と、増幅トランジスタＴ１２のソースに接続されたソースを有し、選択信号線を介して印加される信号ΦＳＥＬによって制御される選択トランジスタＴ１３とを有している。増幅トランジスタＴ１２により生じた電圧は画素信号として、選択トランジスタＴ１３を介して垂直信号線１９へと読み出される。

各単位画素３から１行分ずつ読み出された画素信号は、垂直信号線（Ｈ０〜Ｈｍ）１９及びＡＤＣ入力線（ＡＤＩＮ０〜ＡＤＩＮｍ）４０を経由してカラムＡＤ変換回路２５に入力される。

カラムＡＤ変換回路２５において、電圧比較器２５２はアナログの画素信号と電圧発生回路２７で生成される参照信号ＲＡＭＰとを比較し、カウンタ部２５４は電圧比較器２５２が比較処理を完了するまでの時間をカウントする。このカウント結果はデータ記憶部２５６に保持される。カラムＡＤ変換回路２５は、ｎビットのＡＤ変換機能を有している。

電圧比較器２５２の一方の非反転入力端子（以下、「入力端子（＋）」と表記）には、他の電圧比較器２５２の一方の入力端子（＋）と共通に、電圧発生回路２７により生成される参照信号ＲＡＭＰが入力され、他方の反転入力端子（以下、「入力端子（−）」と表記）には、それぞれ対応するＡＤＣ入力線４０（ＡＤＩＮ０〜ＡＤＩＮｍ）が接続され、画素信号が個々に入力される。電圧比較器２５２の出力信号はカウンタ部２５４に供給される。

また、カラムＡＤ変換回路２５では、電圧比較器２５２に参照信号ＲＡＭＰを供給すると同時にクロック信号でのカウント（計数）を開始する。このとき、電圧比較器２５２は、ＡＤＣ入力線４０（ＡＤＩＮ０〜ＡＤＩＮｍ）を介して入力されたアナログの画素信号の電圧を参照信号ＲＡＭＰの電圧（電位）と比較し、両者の大小関係が反転するタイミングでパルス信号を出力する。カウンタ部２５４は、このパルス信号を受けた時点でのカウント値を画素信号のデジタル値として出力する。

また、この際、ＡＤ変換とともに、ＡＤＣ入力線４０（ＡＤＩＮ０〜ＡＤＩＮｍ）を介して入力されたアナログ電圧の画素信号に対して、画素リセット直後のリセット成分Ｖｒｓｔ（ノイズを含む）と真の（受光光量に応じた）信号成分を含むデータ成分（リセット成分Ｖｒｓｔ＋信号成分Ｖｓｉｇ）との差分をとる処理を行う。これによって、カラムＡＤ変換回路２５で誤差となる各列のクロックスキューやカウンタディレイ等のばらつきを排除して、真の信号成分Ｖｓｉｇのみを取り出すことが可能になる。つまり、デジタルＣＤＳが可能となる。

なお、図１は、例えば、リセット成分Ｖｒｓｔ（ノイズを含む）をダウンカウントし、データ成分（リセット成分Ｖｒｓｔ＋信号成分Ｖｓｉｇ）をアップカウントすることで真の信号成分Ｖｓｉｇのみを取り出す構成を示している。

カラムＡＤ変換回路２５によりデジタル化された画素信号は、水平走査回路１２から出力される水平選択信号により駆動される図示しない水平選択スイッチ素子を介して水平信号線１８に伝送され、さらに出力回路２８に入力される。

この構成により、本発明の実施形態に係る固体撮像装置において、電荷生成部としての受光素子が行列状に配置された画素アレイ１０からは、行ごとに各列の画素信号が順次出力される。そして、受光素子が行列上に配された画素アレイ１０に対する１枚分の画像すなわちフレーム画像が、画素アレイ１０全体から読み出された画素信号によって構成される。

次に、図３は、本発明の実施形態に係る電圧発生回路２７の具体的な回路構成例を示す回路図である。上述の通り、電圧発生回路２７は、デジタル入力をアナログ信号に変換するデジタル・アナログ変換回路（ＤＡＣ）２７ａと、制御回路２７ｂと、減衰器２７ｄとを備えている。

まず、ＤＡＣ２７ａは、電流制御信号ＣＮＧ１により、定電流Ｉｃｏｎｓｔから生成した基準電流Ｉｒｅｆを出力する電流可変回路２７ｃと、基準電流Ｉｒｅｆを受け、複数の抵抗素子Ｒ１〜ＲＮを有するラダー抵抗回路と、各抵抗素子の間に設けられたタップとＤＡＣ２７ａの出力端との間にそれぞれ設けられたスイッチ素子ＳＷ０〜ＳＷＮとを有している。この構成によれば、ラダー抵抗回路のトップ電圧Ｖｔｏｐとして複数の電圧を発生させることができる。

ＤＡＣ２７ａでは、複数のスイッチ素子ＳＷ０〜ＳＷＮの中で、いずれか１つをオン状態にすることにより、複数の基準電圧のうちいずれか１つが出力電圧として出力される。このようにして、ＤＡＣ２７ａは、階段状にレベルが変化するアナログ信号である出力電圧（参照信号ＲＡＭＰ）を発生させている。

ここで、参照信号ＲＡＭＰは全列の電圧比較器２５２の一端に入力されているので、参照信号ＲＡＭＰを伝達する配線に付加される寄生抵抗や寄生容量は非常に大きくなっている。このため、階段状にレベルが変化する参照信号ＲＡＭＰは、電圧比較器２５２の入力端では平滑化され、その波形はリニアなスロープ状となっている。

また、スイッチ素子ＳＷ０〜ＳＷＮを制御する制御回路２７ｂは、デジタルクロック信号ＣＫ０を受け、デジタルの制御信号を出力する。制御回路２７ｂは、デジタルクロック信号ＣＫ０のデジタル値に応じた電圧値を有する出力電圧（Ｖｏｕｔ）がＤＡＣ２７ａの出力ノードに発生するように、制御信号によって適切なスイッチ素子を選択する。

また、ゲイン制御信号ＣＮＧ１とＣＮＧ２は、それぞれＤＡＣ２７ａのゲインＧａｉｎ１と減衰器２７ｄのゲインＧａｉｎ２を設定するための信号である。

本実施形態の固体撮像装置では、電圧発生回路２７内に減衰器２７ｄが設けられており、ＤＡＣ２７ａが出力するアナログ信号は減衰される。このため、後述のように、従来の固体撮像装置に比べて電圧発生回路から出力される参照信号ＲＡＭＰに含まれるノイズが大きく低減される。従って、本実施形態の固体撮像装置によれば、画素信号のデジタル変換の高精度化が可能となり、撮像画像の高解像度化を実現できる。

−タイミングチャートを用いた回路動作の説明−
図４及び図５は、本発明の実施形態に係る固体撮像装置の駆動方法を説明するためのタイミングチャートである。図４には、本実施形態に係る固体撮像装置における数フレーム分の動作が示されている。カラムＡＤ変換回路２５は全ての行の画素信号に対して連続的にデジタルＣＤＳを実行している。ここで、第ｋフレームにおいて、１行目読み出しからｎ行目読み出しまで、各行の画素読み出しには、画素のリセット成分を読み出すためのダウンカウント期間と、画素の信号成分を読み出すためのアップカウント期間を必要としている。

このように、本実施形態に係る固体撮像装置では、図４に示すように各行の単位画素３からの信号読み出し、つまり、ＡＤ変換期間はダウンカウント期間とアップカウント期間で構成され、上記ＡＤ変換期間を各行で実行することで１フレームの映像データＤ１を出力している。

本実施形態の固体撮像装置では、この１垂直走査期間（１Ｖ）のスタート前に、被写体の輝度レベルに応じて、ゲイン制御信号ＣＮＧ１とＣＮＧ２を変更して、電圧発生回路２７からの参照信号ＲＡＭＰの傾きを変えることができる。具体的には、低照度時では、この１垂直走査期間（１Ｖ）のスタート前に参照信号ＲＡＭＰの傾きを下げて、回路ゲインを上げる。一方、高輝度時では、この１垂直走査期間（１Ｖ）のスタート前に参照信号ＲＡＭＰの傾きを上げて、回路ゲインを下げる。

従来技術では、低照度時にスイッチ素子ＳＷ０〜ＳＷＮのノイズが大きくなるので、参照信号ＲＡＭＰの傾きを下げるとノイズが大きくなっていた。一方、本実施形態に係る固体撮像装置では、電流可変回路２７ｃと減衰器２７ｄを設けることにより、このノイズ低減を図ることができる。このため、本実施形態の電圧発生回路２７を用いれば、低照度時でもノイズの少ない画像を得ることができる。

次に、１水平走査期間（１Ｈ）のタイミングについて説明する。

まず、１回目の読み出しのため、タイミング制御部２０は、カウンタ部２５４のカウント値を設定された初期値にリセットするとともに、タイミング制御部２０からの制御信号ＣＮ５（図１参照）により、カウンタ部２５４をダウンカウントモードに設定する。ここで、カウント値の初期値は“０”であっても、任意の値であってもよいものとする。

次に、図２及び図５において、選択信号線ΦＳＥＬのレベルが時刻ｔ４でＨｉｇｈレベルとなり単位画素３の選択トランジスタＴ１３をオン状態になると、所定の行の画素が選択されることになる。このとき、読み出し信号線ΦＴＲのレベルはＬｏｗレベルとなっており、読出しトランジスタＴ１０がオフ状態となる。また、この時（時刻ｔ４）、リセット信号線ΦＲＳのレベルはＨｉｇｈレベルとなり、リセットトランジスタＴ１１がオン状態となり、各単位画素３のフローティングディフュージョンＦＤの電圧はリセットされる。

次に、一定時間が過ぎてフローティングディフュージョンＦＤの電圧がリセットされた状態で、リセット信号線ΦＲＳのレベルがＬｏｗレベルとなり、リセットトランジスタＴ１１がオフ状態となる。そして、各単位画素３のフローティングディフュージョンＦＤの電圧が増幅トランジスタＴ１２によって増幅され、リセット成分（Ｖｒｓｔ）が垂直信号線１９を介してカラム処理部２６へと読み出される。

時刻ｔ１０における、垂直信号線１９の電位の読み出しはダウンカウントにより行う。このダウンカウント時には、タイミング制御部２０は、電圧発生回路２７に向けて、参照信号ＲＡＭＰの生成用の制御信号ＣＮ４を供給する。これを受けて、電圧発生回路２７は、電圧比較器２５２の一方の入力端子（＋）に、比較電圧として、参照信号ＲＡＭＰを入力する。電圧比較器２５２は、この参照信号ＲＡＭＰの電圧と各列のＡＤＣ入力線４０（ＡＤＩＮｘ）の画素のリセット成分（Ｖｒｓｔ）の電圧とを比較する。

また、時刻ｔ１０において、電圧比較器２５２の入力端子（＋）に参照信号ＲＡＭＰが入力されるのと同時に、電圧比較器２５２における比較時間を、列ごとに配置されたカウンタ部２５４で計測するために、電圧発生回路２７から発せられる参照信号ＲＡＭＰに同期して、カウンタ部２５４のクロック端子にタイミング制御部２０からカウントクロックＣＫ０を入力する。これにより、カウンタ部２５４は、１回目のカウント動作として、設定された初期値からダウンカウントを開始する。

また、電圧比較器２５２は、電圧発生回路２７からの参照信号ＲＡＭＰと、ＡＤＣ入力線４０を介して入力される、選択された行の画素リセット成分の電圧（Ｖｒｓｔ）とを比較し、双方の電圧が同じになったとき（ここでは時刻ｔ１２）に、出力信号のレベルをＨレベルからＬレベルへ反転させる。つまり、リセット成分Ｖｒｓｔに応じた電圧と参照信号ＲＡＭＰを比較して、リセット成分Ｖｒｓｔの大きさに対応した時間軸方向の大きさをカウントクロックＣＫ０でカウント（計数）することで、リセット成分Ｖｒｓｔの大きさに対応したカウント値を得る。言い換えれば、カウンタ部２５４は、参照信号ＲＡＭＰの変化の開始時点をカウンタ部２５４のダウンカウント開始時点として、電圧比較器２５２の出力が反転するまでダウンカウントすることにより、リセット成分Ｖｒｓｔの大きさに対応したカウント値を得る。

次に、時刻ｔ１４に所定のダウンカウント期間が経過すると、タイミング制御部２０は、電圧比較器２５２への制御データの供給と、カウンタ部２５４へのカウントクロックＣＫ０の供給とを停止する。これにより、電圧比較器２５２は、参照信号ＲＡＭＰの生成を停止する。この１回目の読み出しでは、選択されたＶｘ行の画素信号電圧におけるリセット成分Ｖｒｓｔを電圧比較器２５２で検知してカウント動作を行っているので、単位画素３のリセット成分Ｖｒｓｔを読み出していることになる。

この画素リセット成分のＡＤ変換が終了すると、続いて２回目の画素信号読み出し動作を開始する。この２回目の読み出し時には、リセット成分Ｖｒｓｔに加えて、単位画素３ごとの入射光量に応じた信号成分Ｖｓｉｇを読み出す動作を行う。１回目の読み出しと異なる点は、２回目の読み出しのために、タイミング制御部２０からの制御信号ＣＮ２により、カウンタ部２５４がアップカウントモードに設定される点である。

具体的には、時刻ｔ１６で、読み出し信号線ΦＴＲのレベルがＨｉｇｈレベルとなり読出しトランジスタＴ１０がオン状態になると、フォトダイオードＰＤ１に蓄積された全ての光電荷は、フローティングディフュージョンＦＤに伝達される。その後、読み出し信号線ΦＴＲのレベルがＬｏｗレベルとなると、読出しトランジスタＴ１０がオフ状態となる。

時刻ｔ２０では、読出しトランジスタＴ１０がオフした状態で、増幅トランジスタＴ１２のデータ成分（Ｖｒｓｔ＋Ｖｓｉｇ）が垂直信号線１９を介して読み出される。この垂直信号線１９の電位の読み出しはアップカウントにより行う。

このアップカウント時に、タイミング制御部２０は、電圧発生回路２７に向けて参照信号ＲＡＭＰの生成用の制御信号ＣＮ４を供給する。これを受けて、電圧発生回路２７は、電圧比較器２５２の一方の入力端子（＋）への比較電圧として、参照信号ＲＡＭＰを入力する。電圧比較器２５２は、この参照信号ＲＡＭＰの電圧と各列のＡＤＣ入力線４０（ＡＤＩＮｘ）の画素のデータ成分（Ｖｒｓｔ＋Ｖｓｉｇ）の電圧とを比較する。

また、時刻ｔ２０では、電圧比較器２５２の入力端子（＋）への参照信号ＲＡＭＰの入力と同時に、カウンタ部２５４が、２回目のカウント動作として、ダウンカウントが停止したカウント値から、アップカウントを開始する。

時刻ｔ２０からｔ２４までのアップカウント期間では、電圧比較器２５２は、電圧発生回路２７からの参照信号ＲＡＭＰと、各列のＡＤＣ入力線４０を介して入力され、選択されたＶｘ行の画素信号成分のデータ成分（Ｖｒｓｔ＋Ｖｓｉｇ）とを比較し、双方の電圧が同じになったときに、コンパレータ出力をＨレベルからＬレベルへ反転させる。図５に示す例では、時刻ｔ２２で電圧比較器２５２の出力がＨｉｇｈレベルからＬｏｗレベルに変化している。

次に、時刻ｔ２４で、垂直信号線１９に読み出された画素信号の読み取りをカラムＡＤ変換回路２５が完了することで、ＣＤＳ処理も完了する。

つまり、データ成分（Ｖｒｓｔ＋Ｖｓｉｇ）に応じた電圧信号と参照信号ＲＡＭＰを比較して、信号成分Ｖｓｉｇの大きさに対応した時間軸方向の大きさをカウントクロックＣＫ０でカウント（計数）することで、信号成分Ｖｓｉｇの大きさに応じたカウント値を得ることが出来る。言い換えれば、カウンタ部２５４は、参照信号ＲＡＭＰの変化の開始時点をカウンタ部２５４のアップカウント開始時点として、電圧比較器２５２の出力が反転するまでアップカウントすることにより、データ成分（Ｖｒｓｔ＋Ｖｓｉｇ）の大きさに対応したカウント値を得る。

このように、デジタルＣＤＳは、例えば、カウンタ部２５４の設定を、リセット成分（Ｖｒｓｔ）を読み出すときにはダウンカウント、データ成分（Ｖｒｓｔ＋Ｖｓｉｇ）を読み出すときにはアップカウントとすることにより、カウンタ部２５４内で自動的に減算が行われ、信号成分Ｖｓｉｇに相当するカウント値を得ることによって行われる。

そして、時刻ｔ３０で、ＡＤ変換されたデータがデータ記憶部２５６に転送及び保持される。この際には、タイミング制御部２０からカウンタ部２５４へとメモリ転送指示パルス制御信号ＣＮ８が供給され、前行のＶｘ−１の画素信号のカウント結果をデータ記憶部２５６に転送する。

−電圧発生回路２７で発生するノイズについて−
上記の通り、電圧発生回路２７に含まれるＤＡＣ２７ａは、複数の電圧を生成するラダー抵抗Ｒ１〜ＲＮと、それぞれのラダー抵抗のタップに対応する複数のスイッチ素子ＳＷ０〜ＳＷＮとを備えており、複数のスイッチ素子ＳＷ０〜ＳＷＮのうちいずれか１つをオン状態にすることにより、複数の基準電圧のうちいずれか１つが出力電圧として出力される。このようにして、多段階の出力電圧（参照信号ＲＡＭＰ）を発生させている。

このようなラダー型の電圧発生回路２７では、出力電圧の階調数を多くするために、基準電圧の数を増加させる必要がある。そのため、ラダー抵抗を構成する抵抗素子の個数、スイッチ素子の個数を多くする必要があり、回路規模が増大してしまう。例えば、１１ビットの出力電圧を実現するためには、抵抗素子及びスイッチ素子は、一例として、それぞれ、２０４８個ずつ必要であり、１２ビットの出力電圧を実現するためには、４０９６個ずつ必要となる。このように、出力電圧の階調数を大きくする程、電圧発生回路の回路規模が大きくなる。 一方、電流可変回路２７ｃや減衰器２７ｄは、電圧発生回路２７につき１個のみで機能でき、かつそれぞれ少ない素子数で構成することができる。

次に、電圧発生回路２７で発生するノイズに関しての詳細を説明する。まず、デバイスノイズは、各トランジスタ素子や抵抗素子などの各デバイスから発生するノイズであり、ホワイトノイズであるサーマルノイズや周波数に依存した１／ｆノイズなどが挙げられる。さらに、スイッチ素子をＯＮ／ＯＦＦするときに発生するチャージインジェクションやクロックフィードスルーもデバイスノイズに含まれる。

電圧発生回路２７で発生するノイズのうちでは、スイッチ素子を構成するＭＯＳトランジスタのサーマルノイズが支配的である。ラダー抵抗回路から発生するサーマルノイズは、抵抗素子の抵抗値を下げることで低減することができる。抵抗素子の抵抗値を下げることは、チップ面積の増加を伴わずに実現することができるので、ラダー抵抗回路で発生するサーマルノイズは低減されている。しかし、ＭＯＳトランジスタのサーマルノイズの低減をチップ面積の増加を伴わずに実現することは困難である。

一般的に、抵抗素子で発生する単位周波数当たりのサーマルノイズＶｎ１は、式１で表される。ここで、ｋはボルツマン定数、Ｔは絶対温度、Ｒは抵抗値である。

（Ｖｎ１）²＝４ｋＴＲ …（式１）
この式１より、抵抗素子のサーマルノイズは抵抗値を下げることによって低減できることがわかる。ここで、抵抗素子の抵抗Ｒｐｓは、式２で表される。ここで、ρは抵抗率、Ｌｐｓは抵抗素子の長さ、Ｗｐｓは抵抗素子の幅、Ｔは抵抗素子の高さ(厚さ)である。なお、抵抗素子としてはポリシリコン抵抗を使うことが多いため、ここではｐｓの表記を使っている。

Ｒｐｓ＝ρ × Ｌｐｓ／（Ｗｐｓ × Ｔ） …（式２）
このとき、抵抗素子の抵抗値Ｒｐｓを下げることは、抵抗素子の幅Ｗｐｓを大きく、長さＬｐｓを小さくすることによって実現でき、チップ面積の増加を伴うものではない。

一方、スイッチ素子を構成するＭＯＳトランジスタのＯＮ抵抗Ｒｏｎは、式３で表される。ここで、Ｌはゲート長、Ｗはゲート幅、μは移動度、Ｃｏｘはゲート酸化膜容量、である。

Ｒｏｎ＝１／（μ × Ｃｏｘ × （Ｗ／Ｌ）×（Ｖｇｓ−Ｖｔｈ）） …（式３）
ここで、最近の回路では電源電圧の低下に伴い、Ｖｇｓが小さくなってきている。また、出力電圧に応じて、ＭＯＳトランジスタのＯＮ抵抗Ｒｏｎを下げるために、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの両ＭＯＳトランジスタを使用する必要がある。さらに、ゲート長Ｌを小さくするとＲｏｎが低減されるが、ＭＯＳトランジスタのオフリークの増加やバラツキの増加などの課題が発生してくる。これらのことから、スイッチ素子を構成するＭＯＳトランジスタに関しては、サーマルノイズを低減するためにＭＯＳトランジスタのＯＮ抵抗Ｒｏｎを下げることは容易ではなく、大幅なチップ面積の増加を招いてしまくことがわかる。

−電圧発生回路２７のノイズがランダム横線ノイズとなるメカニズム−
次に、電圧発生回路２７の出力信号である参照信号ＲＡＭＰに重畳するノイズがランダム横線ノイズになるメカニズムについて説明する。

上記の説明の通り、本実施形態のＡＤ変換手段では、スロープ状に所定変化率で時間的に変化する参照信号ＲＡＭＰを発生する電圧発生回路２７と、列ごとに設けられた電圧比較器２５２とを備えている。参照信号ＲＡＭＰの電圧値は所定の期間中、スロープ状に単調増加または単調減少する。

上記のタイミングチャートを用いた説明の通り、電圧比較器２５２が垂直信号線１９のアナログ信号と参照信号ＲＡＭＰとを比較する。そして、各列ごとに垂直信号線１９のアナログ信号を時間軸方向に変換し、その時間を計測することにより、垂直信号線１９のアナログ信号をデジタル信号に変換している。

ここで、１回目のリセット成分（Ｖｒｓｔ）の読み出しの瞬間に参照信号ＲＡＭＰに重畳するノイズ成分をΔＮ１とし、２回目のデータ成分（リセット成分Ｖｒｓｔ＋信号成分Ｖｓｉｇ）の読み出しの瞬間に参照信号ＲＡＭＰに重畳するノイズ成分をΔＮ２とする。
このとき、参照信号ＲＡＭＰによるノイズ成分は簡易的には下記の通りとなる。

ΔＮ＝√{（ΔＮ１）² ＋ (ΔＮ２)²} …（式４）
このため、ＡＤ変換後の信号としては、このノイズが重畳したものとなる。全列を同時に並列処理する方式では、ある時刻のＡＤ変換後の全列の出力信号には、このノイズ成分が重畳していることになり、ランダム横線ノイズとしての現象が現れることになる。次に、このランダム横線ノイズの定量的な説明を行う。

−ＣＤＳとノイズの関係−
デジタルＣＤＳの主な目的は、ノイズ成分の中で、ＤＣ成分を含む比較的低い周波領域の電圧成分（１／ｆノイズなど）を取り除くものである。ここでは、ＤＡＣのノイズがランダム横線ノイズとなる定量的な説明を行う。

まず、図５に示すタイミングチャートを用いて、ＣＤＳの説明を行う。カラムＡＤ変換回路２５は、先に読み出されたリセット成分（Ｖｒｓｔ）と後に読み出されたデータ成分（リセット成分Ｖｒｓｔ＋信号成分Ｖｓｉｇ）との電圧差を利用し、単位画素３の信号成分Ｖｓｉｇを算出する役目を果たす。

定性的には、デジタルＣＤＳの周波数ｆｓ（リセット成分とデータ成分を読み出す時間差ＣＤＳ期間Τ（＝時刻ｔ２２−ｔ１２）の逆数）に比べて低い周波数のノイズについては、リセット成分Ｖｒｓｔと後に読み出されたデータ成分（リセット成分Ｖｒｓｔ＋信号成分Ｖｓｉｇ）に含まれるノイズ電圧が等しくなり、ノイズの電圧差がゼロになるためにデジタルＣＤＳによって除去することができる。

一方、比較的高い周波数のノイズについては、時刻ｔ２２と時刻ｔ１２とでレベルが異なり、ノイズの電圧差がゼロにならないためにデジタルＣＤＳによって除去することができない。

詳細には、ＣＤＳの伝達関数Ｈ（ｆ）は（式５）で表すことができる。ここで、ｊは虚数単位であり、ＣＤＳ期間τは１／ｆｓとしている。そして、このＨ（ｆ）の絶対値の２乗│Ｈ（ｆ）│²は、（式６）で表すことができる。この式によると、定性的には、ＣＤＳの周波数ｆｓ（＝１／τ）よりも低い周波数ｆの信号またはノイズは、│Ｈ（ｆ）│²≒０となり、減衰されることが理解できる。

Ｈ（ｆ）＝１−ｅｘｐ（−ｊ２πｆτ） …（式５）
│Ｈ（ｆ）│²＝２・（１−ｃｏｓ（２πｆτ）） …（式６）
以上の通り、比較的低い周波数領域の１／ｆノイズに対する対策としては、デジタルＣＤＳが有効である。しかしながら、周波数の高いノイズ成分はＣＤＳによって除去できずに、逆に、サーマルノイズは√２倍に悪化してしまい、全列に対してノイズが重畳してしまう。この結果、ランダム横線ノイズとして視覚的に見えやすいものとなってしまう。

一般的には、ランダムノイズは視覚的に認識しにくいが、ランダム横線ノイズは視覚的に認識しやすいものである。このため、具体的には、ランダム横線ノイズはランダムノイズよりも１／１０倍程度の低ノイズ化が必要である。

−本実施形態に係る電圧発生回路２７のランダム横線ノイズへの低減効果−
次に、横線ノイズの課題を解決するために減衰器２７ｄを備えた電圧発生回路２７の説明をする。まず、本発明の実施形態に係る電圧発生回路２７において、ＳＮを求めてみる。ここで、電流可変回路２７ｃからの電流ノイズはノイズ除去用の低域通過フィルタを設けたり、あるいは、電流源の相互コンダクタンスＧｍを下げることによって容易に低減できるため、その寄与は無視することができる。

図６（ａ）は、本発明の実施形態に係る電流可変回路において、反転型の減衰器を用いた際の参照信号ＲＡＭＰを示す図であり、（ｂ）は、非反転型の減衰器を用いた際の参照信号ＲＡＭＰを示す図である。

まず、図６（ａ）に示すように、電圧発生回路２７が反転型の減衰器２７ｄを有する場合、選択されるスイッチ素子ＳＷｎは、制御回路２７ｂによって予め設定された順序、例えば、スイッチ素子ＳＷ０からスイッチ素子ＳＷＮまで順番に１つずつオンしていく。ここで、符号５１はＧａｉｎ１＝１、Ｇａｉｎ２＝１におけるＤＡＣ２７ａの出力信号Ｖｏｕｔを示す。また、符号５２はＧａｉｎ２＝１におけるＤＡＣ２７ａの出力信号Ｖｏｕｔを示す。参照信号ＲＡＭＰは減衰器２７ｄの出力信号である。

逆に、図６（ｂ）に示すように、電圧発生回路２７が非反転型の減衰器２７ｄを有する場合、選択されるスイッチ素子ＳＷｎは、制御回路２７ｂによって予め設定された順序、例えば、スイッチ素子ＳＷＮからスイッチ素子ＳＷ０まで順番に１つずつオンしていく。ここで、符号５３はＧａｉｎ１＝１、Ｇａｉｎ２＝１におけるＤＡＣ２７ａの出力信号Ｖｏｕｔを示す。また、符号５４はＧａｉｎ２＝１におけるＤＡＣ２７ａの出力信号Ｖｏｕｔを示す。参照信号ＲＡＭＰは減衰器２７ｄの出力信号である。

このとき、選択されるスイッチ素子ＳＷｎが基準電位（ＧＮＤ側）からＭ番目のスイッチ素子であるとすると、参照信号ＲＡＭＰの信号成分Ｓは、式７で表すことができる。ここで、Ｒｔｏｔはラダー抵抗回路の全抵抗値、Ｒｕｎｉｔは１つのラダー抵抗の抵抗値である。Ｇａｉｎ１は、電流可変回路２７ｃのミラー比を表し、Ｇａｉｎ１＝Ｉｒｅｆ／Ｉｃｏｎｓｔで表される。また、Ｖｃｏｎｓｔ＝Ｉｃｏｎｓｔ × Ｒｔｏｔとおく。このとき、ラダー抵抗回路の最大ノードの電圧ＶｔｏｐはＶｔｏｐ＝Ｉｒｅｆ × Ｒｔｏｔ＝(Ｉｃｏｎｓｔ × Ｇａｉｎ１) × Ｒｔｏｔ＝Ｖｃｏｎｓｔ × Ｇａｉｎ１と表せる。

また、減衰器２７ｄは出力電圧を減衰させる回路であるため、Ｇａｉｎ２は１倍以下となっている。

Ｓ＝（Ｖｃｏｎｓｔ × Ｇａｉｎ１）／Ｒｔｏｔ × Ｒｕｎｉｔ × Ｍ × Ｇａｉｎ２
＝Ｉｃｏｎｓｔ × Ｇａｉｎ１ × Ｒｕｎｉｔ × Ｍ × Ｇａｉｎ２ …（式７）
一方、参照信号ＲＡＭＰのノイズ成分Ｎは、前記説明の通り、スイッチ素子ＳＷ０〜ＳＷＮの中で選択されたスイッチ素子のノイズ成分であるＮｓｗが支配的であるため、式８で表される。

Ｎ＝Ｎｓｗ × Ｇａｉｎ２ …（式８）
従って、出力ＳＮは、式７と式８より、式９で表すことができる。

ＳＮ＝（Ｉｃｏｎｓｔ × Ｇａｉｎ１ × Ｒｕｎｉｔ × Ｍ）／Ｎｓｗ
＝（Ｉｃｏｎｓｔ × Ｒｕｎｉｔ × Ｍ）／（Ｎｓｗ／Ｇａｉｎ１） …（式９）
つまり、この結果より、電流可変回路２７ｃと減衰器２７ｄとを設けることによって、スイッチ素子のノイズＮｓｗは電流可変回路２７ｃのゲイン（１／Ｇａｉｎ１）倍に低減されることが分かる。

このように、本実施形態の電圧発生回路２７によれば、減衰器２７ｄを設けることによって、スイッチ素子で生じるノイズを低減できるので、固体撮像装置に用いた場合にランダム横線ノイズを効果的に低減することができる。また、減衰器２７は電圧発生回路２７に１つのみ設けられていればよく、その構成も比較的単純であるため、回路面積を大きく増大させることがない。このため、高画質の撮影画像を得ることが可能となる。

−減衰器２７ｄの回路構成例−
次に、減衰器２７ｄの構成例について説明する。種々の形式の減衰器が一般に知られており、アクティブ型のものパッシブ型のもの、また、減衰比の設定方法が抵抗素子を使った抵抗分圧型のものと、容量素子を使った容量分圧型のものとがある。

一般に、抵抗素子を使った抵抗分圧型の形式ではサーマルノイズが発生するが、容量素子を使った容量分圧型ではノイズが発生しない。このため、抵抗分圧型の減衰器を用いることもできるが、容量分圧型の減衰器の方がより好ましい。従って、本実施形態の電圧発生回路２７に用いられる減衰器２７ｄとして、容量を用いたアクティブ型とパッシブ型の構成について説明する。

図７は、差動増幅器を用いたアクティブ型の減衰器の一例を示す回路図である。同図に示す減衰器２７ｄは、複数のスイッチ素子ＳＷ０〜ＳＷＮに接続された入力容量素子Ｃｉｎと、入力端子（−）が入力容量素子Ｃｉｎの他端に接続され、入力端子（＋）が基準電圧ＶＲＥＦ１に保持された差動増幅器５０と、差動増幅器５０の出力端子と入力端子（−）の間に設けられ、互いに並列に配置された複数の帰還容量素子Ｃｆｂ１〜ＣｆｂＮと、帰還容量素子Ｃｆｂ１〜ＣｆｂＮのそれぞれと差動増幅器５０の入力端子（−）との間にそれぞれ設けられた複数のスイッチ素子ＳＷｆｂ１〜ＳＷｆｂＮと、差動増幅器５０の入力端子（−）と出力端子とを帰還容量素子Ｃｆｂ１〜ＣｆｂＮを介さずに接続させるスイッチ素子ＳＷＲＳとを備えている。

スイッチ素子ＳＷｆｂ１〜ＳＷｆｂＮは、それぞれに対応するゲイン制御信号ＣＮＧ２（ＣＮＧ２１〜ＣＮＧ２Ｎ）により制御されており、スイッチ素子ＳＷＲＳは制御信号ＣＮＲＳにより制御されている。

この構成を有する減衰器２７ｄでは、入力容量素子Ｃｉｎと、ゲイン制御信号ＣＮＧ２により選択された単数または複数の帰還容量素子Ｃｆｂｋ（１≦ｋ≦Ｎ）との容量比によって減衰比が決定される。また、入力端子と出力端子はスイッチ素子ＳＷＲＳを介してリセット時のみ制御信号ＣＮＲＳにより接続される。ここで、減衰比Ｇａｉｎ２は式１０で表すことができる。

Ｇａｉｎ２＝Ｃｉｎ／Ｃｆｂｋ …（式１０）
この方式の減衰器２７ｄでは、出力信号である参照信号ＲＡＭＰは、入力信号ＶＯＵＴが反転されたものになる。

また、図８は、差動増幅器を用いないパッシブ型の減衰器の一例を示す回路図である。同図に示す減衰器２７ｄは、複数のスイッチ素子ＳＷ０〜ＳＷＮに接続された入力容量素子Ｃｉｎと、入力容量素子Ｃｉｎの他端に接続されたバッファー回路５４と、入力容量素子Ｃｉｎとバッファー回路５４の入力端子との間のノードと接地との間に設けられ、互いに並列に配置された容量素子Ｃｏｕｔ１〜ＣｏｕｔＮと、バッファー回路５４の入力端子と容量素子Ｃｏｕｔ１〜ＣｏｕｔＮの各々との間に設けられた複数のスイッチ素子ＳＷｆｂ１〜ＳＷｆｂＮと、入力容量素子Ｃｉｎとバッファー回路５４の入力端子との間のノードに接続されたスイッチ素子ＳＷＲＳとを有している。

スイッチ素子ＳＷｆｂ１〜ＳＷｆｂＮは、それぞれに対応するゲイン制御信号ＣＮＧ２（ＣＮＧ２１〜ＣＮＧ２Ｎ）により制御されており、スイッチ素子ＳＷＲＳは制御信号ＣＮＲＳにより制御されている。制御信号ＣＮＧ２、ＣＮＲＳは共に制御回路２７ｂから出力されるデジタル信号である。

この構成を有する減衰器２７ｄでは、入力容量素子Ｃｉｎと、タイミング制御部２０から出力されるゲイン制御信号ＣＮＧ２により選択された単数または複数の出力容量素子Ｃｏｕｔｋ（１≦ｋ≦Ｎ）との容量比によって減衰比が決定される。すなわち、減衰器２７ｄは、ゲイン制御信号ＣＮＧ２を受けて複数の減衰比を設定することができる。

また、バッファー回路５４の入力端子には、スイッチ素子ＳＷＲＳを介してリセット時のみ基準電圧ＶＲＥＦ２が印加される。ここで、減衰比Ｇａｉｎ２は式１１で表すことができる。

Ｇａｉｎ２＝Ｃｉｎ／（Ｃｉｎ＋Ｃｏｕｔｋ） …（式１１）
この方式の減衰器２７ｄでは、出力信号である参照信号ＲＡＭＰは、入力信号（ＤＡＣ２７ａの出力信号）ＶＯＵＴが反転されたものとなっておらず、非反転されたものになっている。ここで、参照信号ＲＡＭＰは、全列の電圧比較器２５２の入力端子に供給されているので、参照信号ＲＡＭＰを供給するための配線に付加される寄生容量は非常に大きくなっている。そのため、式１１から分かるように、減衰器２７ｄがバッファー回路を有していなければ、Ｃｏｕｔが増えてしまいＧａｉｎ２が寄生容量の影響を受けてしまう。このため、これらの寄生容量の影響を受けないように減衰器２７ｄはバッファー回路５４を有していることが好ましい。

また、減衰器２７ｄの構成が複雑になり、素子数が増加するとノイズの発生源が増えて、ノイズが増大する恐れがある。逆に、この状態でノイズを低減しようとするとデバイスサイズが大きくなり、チップ面積の増加を招いてしまう。このため、減衰器２７ｄの構成は好適には素子数が少なく高速動作する構成であることが望ましく、本方式はこのような課題を鑑みた回路構成となっている。

−参照信号ＲＡＭＰの傾き調整、及びＧａｉｎ１とＧａｉｎ２の連動性−
本方式では、上記のタイミングチャートでの説明の通り、電圧比較器２５２によって、垂直信号線１９のアナログ信号と参照信号ＲＡＭＰを比較し、各列ごとに垂直信号線１９のアナログ信号を時間軸方向に変換する。そして、この時間を計測することにより、垂直信号線１９に読み出されたアナログ信号をデジタル信号に変換している。

このため、参照信号ＲＡＭＰの傾きを変えることによって、アナログ信号に対してゲイン調整を加えた結果のデジタルデータを得ることができる。例えば、参照信号ＲＡＭＰの傾きを小さくすれば、カウント値は大きくなり、画素信号が増幅されることと等価になる。

この参照信号ＲＡＭＰの傾きは、電流可変回路２７ｃのＧａｉｎ１、もしくは、減衰器２７ｄのＧａｉｎ２によって変更することができる。電圧発生回路２７のノイズという観点では、式９に示す通り、できる限りＧａｉｎ１を大きくした状態でＧａｉｎ２を下げることが好ましい。

しかしながら、電流可変回路２７ｃのＧａｉｎ１は簡単に電流のミラー比により微調整することができる一方、上記したように、減衰器２７ｄは少ない素子で構成されてノイズが少なく、且つ高速動作することが望ましい。このため、参照信号ＲＡＭＰの傾きを変えるには、ゲインの制御ステップ幅の微調整は電流可変回路２７ｃによって行い、ゲインの制御ステップ幅の粗調整は減衰器２７ｄで行うことが好ましい。

以上で説明したように、本発明の実施形態に係る電圧発生回路２７は、基準電流を受け、複数の電圧を発生させるラダー抵抗回路と、ラダー抵抗回路の複数のタップの各々と減衰器２７ｄの入力端との間にそれぞれ設けられた複数のスイッチ素子ＳＷ０〜ＳＷＮとを有するＤＡＣ２７ａと、ＤＡＣ２７ａの出力端に接続され、参照信号ＲＡＭＰを出力する減衰器２７ｄとを有している。

この構成により、チップ面積の増加を抑えつつ、ランダム横線ノイズ特性の改善を図ることができる。また、本実施形態の電圧発生回路を有する固体撮像装置を用いることで、サイズを大きくすることなくランダム横線ノイズが低減され、高画質の画像を撮影できる撮像装置を実現することができる。

−本発明の実施形態に係る電圧発生回路の変形例−
図９は、本発明の実施形態の変形例に係る電圧発生回路２７の具体的な回路構成例を示す回路図である。本変形例に係る電圧発生回路２７は、図３に示す電圧発生回路２７と同様に、ＤＡＣ２７ａと、制御回路２７ｂと、減衰器２７ｄとを備えている。

まず、ＤＡＣ２７ａは、電流制御信号ＣＮＧ１により、定電圧Ｖｃｏｎｓｔから基準電圧を生成する電圧可変回路２７ｅと、基準電圧を受け、複数の抵抗素子Ｒ１〜ＲＮを有するラダー抵抗回路と、各抵抗素子の間のタップにそれぞれ接続された複数のスイッチ素子ＳＷ０〜ＳＷＮとを有している。この構成によれば、ラダー抵抗回路のトップ電圧Ｖｔｏｐとして複数の電圧を発生させることができる。

ＤＡＣ２７ａでは、複数のスイッチ素子ＳＷ０〜ＳＷＮの中で、いずれか１つをオン状態にすることにより、複数の基準電圧のうちいずれか１つが出力電圧として出力される。このようにして、ＤＡＣ２７ａは、階段状にレベルが変化する出力電圧（参照信号ＲＡＭＰ）を発生させている。

また、スイッチ素子ＳＷ０〜ＳＷＮを制御する制御回路２７ｂは、デジタルクロック信号ＣＫ０を受け、デジタルの制御信号を出力する。制御回路２７ｂは、デジタルクロック信号ＣＫ０のデジタル値に応じた電圧値を有する出力電圧（Ｖｏｕｔ）がＤＡＣ２７ａの出力ノードに発生するように、制御信号によって適切なスイッチ素子を選択する。この構成によっても、チップ面積の増加を抑えつつ、高速読み出しとノイズ特性の改善の両立を図ることができる。

次に、本変形例に係る固体撮像装置及びその駆動方法について説明する。本変形例に係る撮像装置、固体撮像装置の装置構成は、図１に示す撮像装置及び固体撮像装置と同様である。

また、本変形例の固体撮像装置におけるタイミングチャートは、図４、図５に示した本実施形態に係るタイミングチャートと同じである。また、図７、図８に示す減衰器２７ｄも本変形例に係る電圧発生回路２７に用いられる。

図９に示すように、本変形例に係る電圧発生回路２７において、ラダー抵抗回路が所定電流ではなく所定電圧を受けている点が、図３に示す電圧発生回路２７と異なる。その他の構成は図３に示す電圧発生回路２７と同様である。

本変形例に係る電圧発生回路２７の出力ＳＮを以下求めてみる。

まず、図６（ａ）に示すように、反転型の減衰器２７ｄを使用する場合、選択されるスイッチ素子ＳＷｎは、制御回路２７ｂによって予め設定された順序、例えば、スイッチ素子ＳＷ０からスイッチ素子ＳＷＮまで順番に１つずつオンしていく。符号５１はＧａｉｎ１＝１、Ｇａｉｎ２＝１におけるＤＡＣ２７ａの出力信号Ｖｏｕｔを示す。また、符号５２はＧａｉｎ２＝１におけるＤＡＣ２７ａの出力信号Ｖｏｕｔを示す。参照信号ＲＡＭＰは減衰器２７ｄの出力信号である。

逆に、図６（ｂ）に示すように、非反転型の減衰器２７ｄを使用する場合、選択されるスイッチ素子ＳＷｎは、制御回路２７ｂによって予め設定された順序、例えば、スイッチ素子ＳＷＮからスイッチ素子ＳＷ０まで順番に１つずつオンしていく。ここで、符号５３はＧａｉｎ１＝１、Ｇａｉｎ２＝１におけるＤＡＣ２７ａの出力信号Ｖｏｕｔを示す。また、符号５４はＧａｉｎ２＝１におけるＤＡＣ２７ａの出力信号Ｖｏｕｔを示す。参照信号ＲＡＭＰは減衰器２７ｄの出力信号である。

このとき、選択されるスイッチ素子ＳＷｎが基準電位（ＧＮＤ側）からＭ番目のスイッチ素子であるとすると、参照信号ＲＡＭＰの信号成分Ｓは式１２で表すことができる。ここで、Ｒｔｏｔはラダー抵抗回路の全抵抗値、Ｒｕｎｉｔは１つのラダー抵抗の抵抗値である。Ｇａｉｎ１は、電圧可変回路２７ｅのゲイン比を表し、Ｇａｉｎ１＝Ｖｔｏｐ／Ｖｃｏｎｓｔで表される。また、Ｖｃｏｎｓｔ＝Ｉｃｏｎｓｔ × Ｒｔｏｔとする。このとき、ラダー抵抗回路の最大ノードの電圧ＶｔｏｐはＶｔｏｐ＝Ｖｃｏｎｓｔ × Ｇａｉｎ１＝（Ｉｃｏｎｓｔ × Ｒｔｏｔ） × Ｇａｉｎ１で表せる。

また、減衰器２７ｄは出力電圧を減衰させる回路であるため、Ｇａｉｎ２は１倍以下となっている。

Ｓ＝（Ｖｃｏｎｓｔ × Ｇａｉｎ１）／Ｒｔｏｔ × Ｒｕｎｉｔ × Ｍ × Ｇａｉｎ２
＝Ｉｃｏｎｓｔ × Ｇａｉｎ１ × Ｒｕｎｉｔ × Ｍ × Ｇａｉｎ２ …（式１２）
一方、参照信号ＲＡＭＰのノイズ成分Ｎは、前記説明の通り、スイッチ素子ＳＷ０〜ＳＷＮの中で選択されたスイッチ素子のノイズ成分であるＮｓｗが支配的であるため、式１３で表すことができる。

Ｎ＝Ｎｓｗ × Ｇａｉｎ２ …（式１３）
従って、出力ＳＮは、式１２と式１３より、式１４で表すことができる。

ＳＮ＝（Ｉｃｏｎｓｔ × Ｇａｉｎ１ × Ｒｕｎｉｔ × Ｍ）／Ｎｓｗ
＝（Ｉｃｏｎｓｔ × Ｒｕｎｉｔ × Ｍ）／（Ｎｓｗ／Ｇａｉｎ１）…（式１４）
つまり、この結果より、電流可変回路２７ｃと減衰器２７ｄを設けることによって、スイッチ素子のノイズＮｓｗは電流可変回路２７ｃのゲイン（１／Ｇａｉｎ１）倍に低減されることがわかる。

このように、本変形例に係る電圧発生回路２７によれば、減衰器２７ｄを設けることによって、スイッチ素子で生じるノイズを低減できるので、固体撮像装置に用いた場合にランダム横線ノイズを効果的に低減することができる。また、減衰器２７は電圧発生回路２７に１つのみ設けられていればよく、その構成も比較的単純であるため、回路面積を大きく増大させることがない。このため、高画質の撮影画像を得ることが可能となる。

以上で説明したように、本発明の実施形態の変形例に係る電圧発生回路２７では、基準電圧を受け、複数の電圧を発生させるラダー抵抗回路と、ラダー抵抗回路の複数のタップの各々と減衰器２７ｄの入力端との間にそれぞれ設けられた複数のスイッチ素子ＳＷ０〜ＳＷＮとを有するＤＡＣ２７ａと、ＤＡＣ２７ａの出力端に接続され、参照信号ＲＡＭＰを出力する減衰器２７ｄとを有している。

この構成により、チップ面積の増加を抑えつつ、ランダム横線ノイズ特性の改善を図ることができる。

なお、本発明は、前記の実施形態及びその変形例に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々の改良、変形を行ってもよい。

例えば、画素アレイ１０を構成する図２の単位画素３は、画素、転送トランジスタ、ＦＤ、リセットトランジスタ及び増幅トランジスタを有する構造、いわゆる１画素１セル構造を有しているが、１つのセル内に複数の画素（フォトダイオード）を含み、フローティングディフュージョンＦＤ、リセットトランジスタ及び増幅トランジスタのいずれか、あるいは全てを単位セル内で共有する、多画素１セル構成であってもよい。

また、本発明では、ＡＤ変換構成としてカラム処理部２６にカウンタ部２５４を設ける構成をし、リセット成分（Ｖｒｓｔ）とデータ成分（Ｖｒｓｔ＋Ｖｓｉｇ）をそれぞれダウンカウントとアップカウントで読み出すとしたが、リセット成分とデータ成分をそれぞれ読み出してＡＤ変換する構成であっても同様の効果を得ることができる。

また、上述の実施形態では、電圧発生回路２７の構成として、基準電流または基準電圧を受け、複数の電圧を発生させるラダー抵抗回路としたが、電流可変型の電圧発生回路やスイッチトキャパシタフィルタ（ＳＣＦ）などの本効果と同様な効果が得られる電圧発生回路の構成を用いてもランダム横線ノイズ特性の改善に効果がある。

なお、本発明に係る固体撮像装置は、上記実施形態及びその変形例に限定されるものではない。実施形態及びその変形例に対して本発明の趣旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係る固体撮像装置を内蔵した各種機器も本発明に含まれる。

本発明は、ＭＯＳ固体撮像装置、デジタルスチルカメラ、ムービーカメラ、カメラ付き携帯電話機、監視カメラ等に適用できる。

１ 固体撮像装置
３ 単位画素
５ａ、５ｂ 端子
１０ 画素アレイ
１２ 水平走査回路
１４ 垂直走査回路
１５ 行走査線
１８ 水平信号線
１９ 垂直信号線
２０ タイミング制御部
２５ カラムＡＤ変換回路
２６ カラム処理部
２７ 電圧発生回路
２７ａ ＤＡＣ
２７ｂ 制御回路
２７ｃ 電流可変回路
２７ｄ 減衰器
２７ｅ 電圧可変回路
２８ 出力回路
４０ ＡＤＣ入力線
４５ 外部システム
５０ 差動増幅器
５４ バッファー回路
２５２ 電圧比較器
２５４ カウンタ部
２５６ データ記憶部
２５８ スイッチ
Ｔ１０ 読出しトランジスタ
Ｔ１１ リセットトランジスタ
Ｔ１２ 増幅トランジスタ
Ｔ１３ 選択トランジスタ

Claims (15)

1. 第１のデジタル信号を出力する制御回路と、
   前記制御回路から入力された前記第１のデジタル信号に応じた第１のアナログ信号を出力するデジタル・アナログ変換回路と、
   前記デジタル・アナログ変換回路の出力端に接続され、前記デジタル・アナログ変換回路から入力された前記第１のアナログ信号を減衰させた電圧信号を出力する減衰器とを備え、
   前記減衰器は、パッシブ型の減衰器であり、
   第１の電極及び第２の電極を有する入力容量素子と、
   前記第１の電極に接続されたバッファー回路と、
   前記バッファー回路の入力端と前記第１の電極との間のノードと接地との間に設けられ、互いに並列に配置された複数の出力容量素子と、
   前記複数の出力容量素子の各々と前記バッファー回路の前記入力端との間にそれぞれ設けられた複数の第１のスイッチ素子と、
   所定のタイミングで繰り返し実施されるリセット時に前記バッファー回路の入力端に第１の基準電圧を印加させる第２のスイッチ素子とを有し、
   前記第２の電極に入力された前記第１のアナログ信号は、減衰されて前記バッファー回路の出力端から前記電圧信号として出力され、
   前記第１のアナログ信号の減衰比は、前記入力容量素子と選択された前記複数の出力容量素子の容量比によって決定されることを特徴とする電圧発生回路。
2. 請求項１に記載の電圧発生回路において、
   前記デジタル・アナログ変換回路は、複数の抵抗素子を有し、基準電流または第２の基準電圧を受け、前記制御回路から入力された前記第１のデジタル信号に応じた電圧を発生させるラダー抵抗回路と、前記複数の抵抗素子間に設けられたタップと前記デジタル・アナログ変換回路の出力端との間にそれぞれ設けられ、前記第１のデジタル信号によって制御される複数の第３のスイッチ素子とを有しており、
   動作時には、前記複数の第３のスイッチ素子が前記制御回路により予め設定された順序でオンまたはオフすることで、前記減衰器から前記電圧信号が出力される電圧発生回路。
3. 請求項２に記載の電圧発生回路において、
   前記デジタル・アナログ変換回路は、定電流から生成した前記基準電流を前記ラダー抵抗回路に供給する電流可変回路をさらに有していることを特徴とする電圧発生回路。
4. 請求項２に記載の電圧発生回路において、
   前記デジタル・アナログ変換回路は、定電圧から生成した前記第２の基準電圧を前記ラダー抵抗回路に供給する電圧可変回路をさらに有していることを特徴とする電圧発生回路。
5. 請求項１〜４のうちいずれか１つに記載の電圧発生回路において、
   前記減衰器は、制御信号を受けて複数の減衰比を設定することができることを特徴とする電圧発生回路。
6. 請求項２に記載の電圧発生回路において、
   前記電圧信号は、前記基準電流または前記第２の基準電圧を制御することと、前記減衰器の減衰比を制御することにより調整されることを特徴とする電圧発生回路。
7. 請求項６に記載の電圧発生回路において、
   前記減衰器の減衰比によって前記電圧信号は調整され、
   前記基準電流または前記第２の基準電圧を制御することで、前記電圧信号は前記減衰器の減衰比による調整よりも微細に調整されることを特徴とする電圧発生回路。
8. 請求項２に記載の電圧発生回路において、
   前記制御回路は、所定の期間、クロック信号に同期して前記電圧信号の電圧値がスロープ状に減少または増加するように前記複数の第３のスイッチ素子のオンまたはオフを制御することを特徴とする電圧発生回路。
9. 請求項２又は８に記載の電圧発生回路において、
   前記複数の第３のスイッチ素子は、ＭＯＳトランジスタにより構成されることを特徴とする電圧発生回路。
10. 第２のアナログ信号を第２のデジタル信号に変換するアナログ・デジタル変換回路であって、
    前記第２のアナログ信号の電圧と請求項１〜９のうちいずれか１つに記載の電圧発生回路から出力された前記電圧信号の電圧とを比較する電圧比較器と、
    クロック信号に同期してカウントアップまたはカウントダウンを行うとともに、前記電圧比較器の比較結果を受け、前記電圧信号と前記第２のアナログ信号の大小関係が逆転するときのカウント値を前記第２のデジタル信号として出力するカウンタ部とを備えているアナログ・デジタル変換回路。
11. 行列状に配置された複数の単位画素により構成された画素アレイと、
    参照信号を出力する電圧発生回路と、
    前記単位画素の各列ごとまたは複数列ごとに設けられ、前記画素アレイから読み出されたアナログの画素信号の電圧を前記参照信号の電圧と比較することにより、前記画素信号をデジタル変換するカラムアナログ・デジタル変換回路とを備え、
    前記電圧発生回路は、
    デジタル信号を出力する制御回路と、
    前記制御回路から入力された前記デジタル信号に応じたアナログ信号を出力するデジタル・アナログ変換回路と、
    前記デジタル・アナログ変換回路の出力端に接続され、前記デジタル・アナログ変換回路から入力された前記アナログ信号を減衰させた電圧信号を、前記参照信号として出力する減衰器とを有し、
    前記減衰器は、パッシブ型の減衰器であり、
    第１の電極及び第２の電極を有する入力容量素子と、
    前記第１の電極に接続されたバッファー回路と、
    前記バッファー回路の入力端と前記第１の電極との間のノードと接地との間に設けられ、互いに並列に配置された複数の出力容量素子と、
    前記複数の出力容量素子の各々と前記バッファー回路の前記入力端との間にそれぞれ設けられた複数の第１のスイッチ素子と、
    所定のタイミングで繰り返し実施されるリセット時に前記バッファー回路の入力端に第１の基準電圧を印加させる第２のスイッチ素子とを有し、
    前記第２の電極に入力された前記アナログ信号は、減衰されて前記バッファー回路の出力端から前記電圧信号として出力され、
    前記アナログ信号の減衰比は、前記入力容量素子と選択された前記複数の出力容量素子の容量比によって決定されている固体撮像装置。
12. 請求項１１に記載の固体撮像装置において、
    前記電圧発生回路は、クロック信号に同期して電圧値がスロープ状に減少または増加する前記参照信号を各カラムアナログ・デジタル変換回路に供給することを特徴とする固体撮像装置。
13. 請求項１２に記載の固体撮像装置において、
    前記カラムアナログ・デジタル変換回路は、
    前記画素信号の電圧を前記参照信号の電圧と比較する電圧比較器と、
    前記クロック信号に同期してカウントアップまたはカウントダウンを行うとともに、前記電圧比較器の比較結果を受け、前記参照信号と前記画素信号の大小関係が逆転するときのカウント値を前記画素信号のデジタル値として出力するカウンタ部とを有し、
    前記参照信号の電圧値は、前記カウンタ部がカウントアップまたはカウントダウンを行う期間中スロープ状に減少または増加することを特徴とする固体撮像装置。
14. 請求項１１〜１３のうちいずれか１つに記載の固体撮像装置において、
    前記デジタル・アナログ変換回路は、
    複数の抵抗素子を有し、基準電流または基準電圧を受け、前記制御回路から入力された前記デジタル信号に応じた電圧を発生させるラダー抵抗回路と、
    前記複数の抵抗素子間に設けられたタップと前記デジタル・アナログ変換回路の出力端との間にそれぞれ設けられ、前記デジタル信号によって制御される複数のスイッチ素子とを有しており、
    動作時には、前記複数のスイッチ素子が前記制御回路により予め設定された順序でオンまたはオフすることで、前記減衰器から前記参照信号が出力されることを特徴とする固体撮像装置。
15. 請求項１１〜１４のうちいずれか１つに記載の固体撮像装置を備えている撮像装置。

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