KR20160012802A - 이미지 처리 장치와 이를 포함하는 이미지 처리 시스템 - Google Patents

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KR20160012802A
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설해식
임신환
김경민
박호진
윤재철
최병주
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삼성전자주식회사
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Abstract

본 발명의 실시 예에 따른 이미지 처리 장치는 픽셀로부터 출력된 픽셀 신호에 관련된 이미지 신호의 레벨에 기초하여 스위치 제어 신호들을 생성하는 스위치 신호 생성기, 제1입력 단자와 제2입력 단자를 포함하는 증폭기, 램프 신호를 생성하는 램프 신호 생성기, 및 상기 스위치 제어 신호들을 이용하여 복수의 커패시터들의 배열을 조절하고, 조절된 배열을 이용하여 상기 픽셀 신호와 상기 램프 신호 각각의 감쇠 여부를 제어하고, 제어의 결과에 따라 생성된 신호들을 상기 제1입력 단자와 상기 제2입력 단자로 전송하는 감쇠 제어 회로를 포함한다.

Description

이미지 처리 장치와 이를 포함하는 이미지 처리 시스템 {IMAGE PROCESSING DEVICE, AND IMAGE PROCESSING SYSTEM HAVING THE IMAGE PROCESSING DEVICE}
본 발명의 개념에 따른 실시 예는 이미지 처리 장치에 관한 것으로, 특히 입력 신호의 크기에 따라 입력 신호의 감쇠 여부를 제어하여 아날로그-디지털 변환을 수행하는 이미지 처리 장치와 이를 포함하는 이미지 처리 시스템에 관한 것이다.
CMOS(complementary metal-oxide semiconductor(CMOS)) 이미지 센서는 CMOS 공정을 이용하여 제조되는 고체(solid state) 촬상 소자이다.
CMOS 이미지 센서는 고전압 아날로그 회로를 포함하는 CCD 이미지 센서에 비교 제조 단가가 낮고 픽셀(pixel)의 크기가 작아서 소비 전력이 적다는 장점이 있다. 또한, CMOS 이미지 센서의 성능이 향상되면서, 상기 CMOS 이미지 센서는 스마트폰, 또는 디지털 카메라 등과 같은 휴대용 기기를 비롯한 가전 제품에 널리 사용되고 있다.
CMOS 이미지 센서에 포함된 픽셀 어레이(pixel array)는 픽셀마다 광전 변환 소자를 포함한다. 상기 광전 변환 소자는 입사광의 양에 따라 가변되는 전기 신호를 생성하고, CMOS 이미지 센서는 상기 전기 신호를 처리하여 이미지를 생성할 수 있다.
CMOS 이미지 센서의 아날로그-디지털 변환 방법으로서, 싱글-슬로프 아날로그 디지털 변환(single-slope analog digital converting) 방법이 널리 사용된다. 상기 방법은 램프(ramp) 신호와 일정한 전압 레벨을 갖는 픽셀 신호를 서로 비교하고, 비교의 결과에 따라 상기 램프 신호의 전압 레벨과 상기 픽셀 신호의 전압 레벨이 같아지는 시간(또는 시점)을 디지털 신호로 변환한다.
CMOS 이미지 센서는 상관 이중 샘플링(correlated double sampling(CDS)) 방식을 사용하고, CDS 방식에 의해 샘플링된 신호(예컨대, 리셋(reset) 신호와 이미지(image) 신호의 차이)를 클락 신호를 이용하여 카운트하고 상기 카운트 결과에 상응하는 디지털 신호로 출력한다.
이때, 상기 아날로그-디지털 변환 과정 동안에 전력 소모가 발생하고, 상기 전력 소모는 고해상-고속의 이미지 센서를 구현하기 위하여 감소되어야 한다.
본 발명이 이루고자 하는 기술적인 과제는, 넓은 범위의 입력 신호에 대해 성능의 열화 없이 아날로그-디지털 변환을 수행하며, 전력 소모를 감소시킬 수 있는 이미지 처리 장치와 이를 포함하는 이미지 처리 시스템을 제공하는 것이다.
본 발명의 실시 예에 따른 이미지 처리 장치는 픽셀로부터 출력된 픽셀 신호에 관련된 이미지 신호의 레벨에 기초하여 스위치 제어 신호들을 생성하는 스위치 신호 생성기와, 제1입력 단자와 제2입력 단자를 포함하는 증폭기와, 램프 신호를 생성하는 램프 신호 생성기와, 상기 스위치 제어 신호들을 이용하여 복수의 커패시터들의 배열을 조절하고, 조절된 배열을 이용하여 상기 픽셀 신호와 상기 램프 신호 각각의 감쇠 여부를 제어하고, 제어의 결과에 따라 생성된 신호들을 상기 제1입력 단자와 상기 제2입력 단자로 전송하는 감쇠 제어 회로를 포함한다.
실시 예에 따라, 상기 픽셀과 상기 증폭기는 동일한 칩에 구현될 수 있다.
다른 실시 예에 따라, 상기 픽셀과 상기 증폭기는 서로 다른 칩에 구현될 수 있다.
상기 감쇠 제어 회로는 상기 픽셀과 상기 제1입력 단자 사이에 접속되고, 제1스위치들과 상기 복수의 커패시터들 중에서 제1커패시터들을 포함하는 제1스위치 회로와, 상기 램프 신호 생성기와 상기 제2입력 단자 사이에 접속되고, 제2스위치들과 상기 복수의 커패시터들 중에서 제2커패시터들을 포함하는 제2스위치 회로를 포함하고, 상기 제1스위치 회로는 상기 스위치 신호들에 응답하여 작동하는 상기 제1스위치들을 이용하여 상기 제1커패시터들의 배열을 조절하고, 상기 제2스위치 회로는 상기 스위치 신호들에 응답하여 작동하는 상기 제2스위치들을 이용하여 상기 제2커패시터들의 배열을 조절한다.
상기 이미지 처리 장치는 반도체 패키지이다.
상기 픽셀로 공급되는 제1전압은 상기 증폭기로 공급되는 제2전압보다 높다.
상기 제1스위치 회로는 상기 제2스위치 회로와 대칭적인 구조를 갖는다.
상기 이미지 처리 장치는 복수의 비아들을 포함하고, 상기 증폭기와 상기 제1커패시터들이 제1칩에 구현되고, 상기 픽셀과 상기 제1스위치들이 상기 제1칩에 적층된 제2칩에 구현될 때, 상기 복수의 비아들 각각은 상기 제1스위치들 각각과 상기 제1커패시터들 각각을 접속한다.
상기 이미지 처리 장치는 복수의 비아들을 포함하고, 상기 증폭기는 제1칩에 구현되고, 상기 픽셀과 상기 제1스위치들이 상기 제1칩에 적층된 제2칩에 구현될 때, 상기 복수의 비아들은 상기 제1스위치들과 상기 증폭기를 접속한다.
상기 이미지 처리 장치는 상기 복수의 비아들과 상기 픽셀 신호의 신호 전송 라인들 각각을 차폐하기 위한 차폐 금속들을 더 포함한다.
상기 제2칩은 상기 픽셀을 포함하는 제1픽셀들과 상기 복수의 비아들 사이에 접속된 신호 전송 라인들을 더 포함하고, 상기 신호 전송 라인들은 같은 간격으로 배치된다.
상기 제1칩이 제1신호 전송 라인과 제2신호 전송 라인을 포함하고, 상기 제2칩이 제3신호 전송 라인과 제4신호 전송 라인을 포함할 때, 상기 제1신호 전송 라인의 길이와 상기 제3신호 전송 라인의 길이의 합은 상기 제2신호 전송 라인의 길이와 상기 제4신호 전송 라인의 길이의 합과 동일하다.
본 발명의 실시 예에 따른 이미지 처리 시스템은 이미지 처리 장치와, 상기 이미지 처리 장치의 작동을 제어하는 프로세서를 포함하고, 상기 이미지 처리 장치는 픽셀로부터 출력된 픽셀 신호에 관련된 이미지 신호의 레벨에 기초하여 스위치 제어 신호들을 생성하는 스위치 신호 생성기와, 제1입력 단자와 제2입력 단자를 포함하는 증폭기와, 램프 신호를 생성하는 램프 신호 생성기와, 상기 스위치 제어 신호들을 이용하여 복수의 커패시터들의 배열을 조절하고, 조절된 배열을 이용하여 상기 픽셀 신호와 상기 램프 신호 각각의 감쇠 여부를 제어하고, 제어의 결과에 따라 생성된 신호들을 상기 제1입력 단자와 상기 제2입력 단자로 전송하는 감쇠 제어 회로를 포함한다.
본 발명의 실시 예에 따른 이미지 처리 장치는 입력 신호의 크기에 따라 선택적으로 입력 신호의 감쇠 여부를 제어함으로써, 넓은 범위의 입력 신호에 대해 성능 열화 없이 아날로그-디지털 변환을 수행할 수 있는 효과가 있다.
또한, 스택 구조의 이미지 처리 장치에서 상기 아날로그-디지털 변환을 수행함으로써, 각 칩에 최적화된 공정을 적용할 수 있고, 증폭기가 낮은 전원 전압을 사용하여 소모 전력을 감소시키는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 일 실시 예에 따른 이미지 처리 시스템의 블록도를 나타낸다.
도 2는 도 1에 도시된 이미지 처리 장치의 구체적인 블록도이다.
도 3a는 제1배열을 포함하는 단위 CDS 회로의 회로도를 나타낸다.
도 3b는 제2배열을 포함하는 단위 CDS 회로의 회로도를 나타낸다.
도 4a는 감쇠되지 않은 신호들의 파형도를 나타낸다.
도 4b는 감쇠되지 않은 신호들과 감쇠된 신호들의 파형도를 나타낸다.
도 5a는 본 발명의 일 실시 예에 따른 스택 구조를 갖는 도 1에 도시된 이미지 처리 장치의 개념도를 나타낸다.
도 5b는 본 발명의 다른 실시 예에 따른 스택 구조를 갖는 도 1에 도시된 이미지 처리 장치의 개념도를 나타낸다.
도 6은 도 5b에 도시된 이미지 처리 장치의 회로도를 나타낸다.
도 7은 스택 구조를 갖는 이미지 처리 장치에서 복수의 비아들과 복수의 신호 전송 라인들을 차폐하기 위한 복수의 차폐 금속들의 배열을 개념적으로 나타낸다.
도 8은 스택 구조를 갖는 이미지 처리 장치에서 신호 전송 라인들의 레이아웃의 일 실시 예를 나타낸다.
도 9는 스택 구조를 갖는 이미지 처리 장치에서 신호 전송 라인들의 레이아웃의 다른 실시 예를 나타낸다.
도 10은 도 1에 도시된 이미지 처리 장치의 작동 방법을 나타내는 플로우차트이다.
도 11은 본 발명의 다른 실시 예에 따른 이미지 처리 시스템의 블록도를 나타낸다.
도 12는 본 발명의 또 다른 실시 예에 따른 이미지 처리 시스템의 블록도를 나타낸다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 본 명세서에 첨부된 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명한다.
도 1은 본 발명의 일 실시 예에 따른 이미지 처리 시스템의 블록도를 나타낸다.
도 1을 참조하면, 이미지 처리 시스템(10)은 휴대용 전자 장치로 구현될 수 있다. 상기 휴대용 전자 장치는 랩탑 컴퓨터(laptop computer), 이동 전화기, 스마트 폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant), EDA (enterprise digital assistant), 디지털 스틸 카메라(digital still camera), 디지털 비디오 카메라(digital video camera), PMP(portable multimedia player), 모바일 인터넷 장치(mobile internet device(MID), 웨어러블 컴퓨터, 사물 인터넷 (internet of things(IoT)) 장치, 또는 만물 인터넷(internet of everything(IoE)) 장치로 구현될 수 있다.
이미지 처리 시스템(10)은 광학 렌즈(103), 이미지 처리 장치(100), 디지털 신호 프로세서(digital signal processor(DSP); 200), 및 디스플레이(300)를 포함한다. 실시 예들에 따라, 이미지 처리 장치(100)와 DSP(200)는 하나의 칩(chip)으로 구현되거나 서로 다른 칩들로 구현될 수 있다.
이미지 처리 장치(100)는 광학 렌즈(103)를 통하여 입력된(또는 캡쳐된) 피사체(101)에 대한 이미지 데이터(IDATA)를 생성할 수 있다.
이미지 처리 장치(100)는 로우 드라이버(110), 액티브 픽셀(또는 APS(active pixel sensor)) 블록(120), 상관 이중 샘플링(correlated double sampling(CDS)) 블록(130), 아날로그-디지털 변환 블록(analog-to-digital conversion(ADC) block; 140), 타이밍 생성기(150), 램프 신호 생성기(160), 스위치 신호 생성기(170) 및 버퍼(180), 제어 레지스터 블록(190)을 포함한다.
이미지 처리 장치(100)에 포함된 각 구성 요소(110~190)는 설명의 편의를 위해 평면적으로 도시된 것으로서, 각 구성 요소(110-190)의 물리적인 배치(또는 구현)는 도 2부터 도 9를 참조하여 상세히 설명될 것이다.
실시 예들에 따라, 이미지 처리 장치(100)는 하나 또는 그 이상의 칩들을 포함하는 반도체 패키지로 구현될 수 있다.
로우 드라이버(110)는, 타이밍 생성기(150)의 제어에 따라, 복수의 픽셀들 각각의 동작을 제어하기 위한 복수의 제어 신호들을 액티브 픽셀 블록(120)으로 전송할 수 있다. 예컨대, 로우 드라이버(110)는 로우(row) 단위로 복수의 픽셀들의 작동을 제어할 수 있다.
액티브 픽셀 블록(120)은 복수의 픽셀들을 포함할 수 있다. 액티브 픽셀 블록(120)은 픽셀 어레이로 불릴 수 있다. 상기 복수의 픽셀들 각각은 입사광에 따라 생성된 광 전하들을 축적하고, 축적된 광 전하들에 상응하는 픽셀 신호를 생성할 수 있다.
상기 복수의 픽셀들은 매트릭스 형태로 배열될 수 있다. 상기 복수의 픽셀들 각각은 광전 변환 소자와, 상기 광전 변환 소자로부터 출력된 광 전하들을 처리하기 위한 복수의 트랜지스터들을 포함할 수 있다. 상기 복수의 픽셀들 각각은 대응되는 픽셀 신호를 컬럼 라인으로 출력할 수 있다. 예컨대, 상기 광전 변환 소자는 포토다이오드(photo diode), 포토트랜지스터(photo transistor), 포토게이트 (photogate), 또는 핀드 포토다이오드(pinned photo diode)로 구현될 수 있다.
CDS 블록(130)은 액티브 픽셀 블록(120)에 포함된 복수의 컬럼 라인들 각각으로부터 출력된 픽셀 신호에 대해 상관 이중 샘플링을 수행한다.
DBS(databus) 블록(140)은 CDS 블록(130)으로부터 출력된 CDS된 픽셀 신호들 각각을 디지털 신호로 변환하고, 변환의 결과에 따라 생성된 복수의 디지털 신호들을 버퍼(180)로 출력한다. CDS 블록(130), DBS 블록(140), 램프 신호 생성기(160), 및 스위치 신호 생성기(170)는 합쳐져서 싱글-슬로프 아날로그 디지털 변환기(single-slope analog digital converter)로 구현되어, 컬럼-병렬 ADC 어레이(column-parallel analog digital converting array)로 동작할 수 있다.
타이밍 생성기(150)는, 제어 레지스터 블록(190)의 제어에 따라, 로우 드라이버(110), CDS 블록(130), DBS 블록(140), 및 램프 신호 생성기(160)의 작동을 제어할 수 있다. 다른 실시 예에 따라, 타이밍 생성기(150)는 스위치 신호 생성기 (170)의 작동을 제어할 수도 있다.
스위치 신호 생성기(170)는, 픽셀들로부터 출력된 픽셀 신호들에 관련된 이미지 신호들(또는 상기 픽셀 신호들을 처리하여 생성된 이미지 신호들)의 레벨들에 기초하여, 스위치 제어 신호들을 생성할 수 있다. 예컨대, 상기 이미지 신호들은, 자동 노출(auto exposure) 시에, 하나 또는 그 이상의 프레임 주기들 동안에 생성된 픽셀 신호들에 대응되는 디지털 신호들을 의미할 수 있다. 상기 디지털 신호들은 CDS 블록(130)과 DBS 블록(140)에 의해 처리된 신호들일 수 있다.
상기 이미지 신호들은 DSP(200)에 의해 아날로그 이득을 결정하는데 사용될 수 있다. DSP(200)는, 상기 이미지 신호들의 레벨들에 따라, 스위치 제어 신호들을 생성하도록 스위치 신호 생성기(170)를 제어할 수 있다.
버퍼(180)는 DBS 블록(140)으로부터 출력된 복수의 디지털 신호들에 대응되는 이미지 데이터(IDATA)를 저장하고, 이미지 데이터(IDATA)를 DSP(200)로 전송한다.
제어 레지스터 블록(190)은, DSP(200)의 제어에 따라, 타이밍 생성기(150), 램프 신호 생성기(160)와 버퍼(180)의 작동을 제어한다. 실시 예들에 따라, 스위치 신호 생성기(170)에 의한 스위치 제어 신호들의 생성은 제어 레지스터 블록(190)의 제어에 따라 제어될 수도 있고 타이밍 생성기(150)의 제어에 따라 제어될 수 있다.
DSP(200)는 이미지 신호 프로세서(image signal processor(ISP); 210), 센서 컨트롤러(220), 및 인터페이스(230)를 포함한다.
ISP(210)는 제어 레지스터 블록(190)을 제어하는 센서 컨트롤러(220)와, 인터페이스(210)를 제어할 수 있다.
실시 예들에 따라, ISP(100)와 DSP(200) 각각은 칩으로 구현되고, 하나의 패키지, 예컨대 멀티-칩 패키지(multi-chip package(MCP))로 구현될 수 있다.
다른 실시 예들에 따라, 이미지 처리 장치(100)와 ISP(210) 각각은 칩으로 구현되고 하나의 패키지, 예컨대 MCP로 구현될 수 있다.
또 다른 실시 예들에 따라, 이미지 처리 장치(100)와 ISP(210)는 하나의 칩으로 구현될 수도 있다.
ISP(210)는 버퍼(180)로부터 전송된 이미지 데이터(IDATA)를 사람이 보기 좋도록 가공(또는 처리)하고, 가공(또는 처리)된 이미지 신호들을 처리하고, 처리된 이미지 데이터를 인터페이스(230)로 전송할 수 있다.
센서 컨트롤러(220)는, ISP(210)의 제어에 따라, 제어 레지스터 블록(190)을 제어하기 위한 다양한 제어 신호들을 생성할 수 있다.
인터페이스(230)는 ISP(210)에서 처리된 이미지 데이터를 디스플레이(300)로 전송할 수 있다.
디스플레이(300)는 인터페이스(230)로부터 출력된 이미지 데이터를 디스플레이한다. 예컨대, 디스플레이(300)는 TFT-LCD(thin film transistor-liquid crystal display), LED(light emitting diode) 디스플레이, OLED(organic LED) 디스플레이, AMOLED(active-matrix OLED) 디스플레이, 또는 플렉시블 디스플레이로 구현될 수 있다.
도 2는 도 1에 도시된 이미지 처리 장치의 구체적인 블록도이다.
도 1과 도 2를 참조하면, 액티브 픽셀 블록(120)은 매트릭스 형태로 배열된 복수의 픽셀들(121)을 포함한다.
로우 드라이버(110)는 액티브 픽셀 블록(120)에 구현된 픽셀들을 로우 단위 (in units of rows)로 구동할 수 있다. 예컨대, 로우 드라이버(110)는 각 로우에 포함된 복수의 픽셀들의 작동을 제어할 수 있는 제어 신호들을 생성할 수 있다.
상기 제어 신호들에 따라, 복수의 픽셀들(121) 각각으로부터 컬럼 단위(in units of columns)로 출력된 픽셀 신호(PS1~PSm, 여기서 m은 2보다 큰 자연수)는 CDS 블록(130)으로 전송될 수 있다.
CDS 블록(130)은 복수의 감쇠 제어 회로들(attenuation control circuits(ACCs); 131-1~131-m)와 복수의 증폭기들(133-1~133-m)을 포함한다. CDS 블록(130)은 m개의 단위 CDS 회로들을 포함한다. 단위 CDS 회로는 하나의 감쇠 제어 회로(131-i, 1≤i≤m)와 하나의 증폭기(133-i, 1≤i≤m)를 포함한다.
실시 예들에 따라, 액티브 픽셀 블록(120)과 복수의 증폭기들(133-1~133-m)은 동일한 칩에 구현될 수 있다.
다른 실시 예들에 따라, 액티브 픽셀 블록(120)과 복수의 증폭기들(133-1~133-m)은 서로 다른 칩에 구현될 수 있다. 이때, 이미지 처리 장치(100)는 하나의 반도체 패키지로 구현될 수 있다.
실시 예들에 따라, 액티브 픽셀 블록(120)으로 공급되는 제1전압은 복수의 증폭기들(133-1~133-m)로 공급되는 제2전압보다 높을 수 있다.
각 감쇠 제어 회로(131-1~131-m)는 복수의 커패시터들과, 복수의 스위치들을 포함할 수 있다. 각 감쇠 제어 회로(131-1~131-m)는 램프 신호 생성기(160)로부터 출력된 램프 신호(RAMP)와 각 픽셀 신호(PS1~PSm)를 수신하고, 스위치 신호 생성기 (170)로부터 출력된 스위치 제어 신호들(SW)을 수신할 수 있다.
각 감쇠 제어 회로(131-1~131-m)는, 스위치 제어 신호들(SW)에 응답하여 스위치되는 복수의 스위치들을 이용하여, 복수의 커패시터들의 배열(arrangement)을 조절(또는 재구성)하고, 조절된 배열을 이용하여 램프 신호(RAMP)와 각 픽셀 신호 (PS1~PSm)의 감쇠 여부를 제어할 수 있다.
각 감쇠 제어 회로(131-1~131-m)는 상기 제어의 결과에 따라 생성된 신호들을 각 증폭기(133-1~133-m)의 제1입력 단자와 제2입력 단자로 전송할 수 있다.
각 증폭기(133-1~133-m)는 각 감쇠 제어 회로(131-1~131-m)로부터 출력된 신호들을 이용하여 각 증폭 신호(OUT1~OUTm)를 생성하고, 생성된 각 증폭 신호 (OUT1~OUTm)를 각 카운터(141-1~141-m)로 전송할 수 있다.
DBS 블록(140)은 복수의 카운터들(141-1~141-m)과 복수의 메모리들(143-1~143-m)을 포함할 수 있다.
각 카운터(141-1~141-m)는, 클락 신호를 이용하여, 각 증폭기(133-1~133-m)로부터 출력된 각 증폭 신호(OUT1~OUTm)의 레벨 천이 시간을 카운트하고, 카운트 결과에 따라 생성된 디지털 신호를 출력할 수 있다. 여기서, 레벨 천이 시간은 램프 신호(RAMP)의 레벨과 각 픽셀 신호(PS1~PSm)의 레벨에 따라 결정될 수 있다.
상기 클락 신호를 생성하는 클락 신호 생성기(미도시)는 카운터들(141-1~141-m) 중 어느 하나의 내부, 타이밍 생성기(150)의 내부, 또는 이미지 처리 장치(100)의 내부에 구현될 수 있다. 즉, 상기 클락 신호 생성기의 구현 위치는 설계 사양에 따라 다양하게 변경될 수 있다.
각 메모리(143-1~143-m)는 각 카운터(141-1~141-m)로부터 출력된 디지털 신호를 저장할 수 있다. 예컨대, 각 메모리(143-1~143-m)는 SRAM으로 구현될 수 있다.
각 메모리(143-1~143-m)에 저장된 디지털 신호는 감지 증폭기(145)에 의해 증폭되고, 증폭된 신호를 버퍼(180)로 출력될 수 있다.
도 3a는 제1배열을 포함하는 단위 CDS 회로(130-1)의 회로도를 나타내고, 도 3b는 제2배열을 포함하는 단위 CDS 회로(130-2)의 회로도를 나타낸다.
도 2에 도시된 각 감쇠 제어 회로(131-1~131-m)의 구조와 작동은 실질적으로 동일 또는 유사하고, 각 증폭기(133-1~133-m)의 구조와 작동은 실질적으로 동일 또는 유사하다. 또한, 각 단위 CDS 회로(130-1 또는 130-2)는 리셋 스위치 신호(SWR)에 응답하여 작동하는 복수의 리셋 스위치들(S21과 S22)을 포함한다.
도 3a 또는 도 3b는 i-번째 감쇠 제어 회로(131-i, 1≤i≤m)와 i-번째 증폭기(133-i)의 작동을 설명하기 위한 배열을 나타낸다. i-번째 감쇠 제어 회로(131-i)는 램프 신호(RAMP)와, 액티브 픽셀 블록(120)에 포함된 m개의 컬럼 라인들 중에서 i-번째 컬럼 라인으로부터 출력된 픽셀 신호(PSi)를 수신한다.
i-번째 감쇠 제어 회로(131-i)는 복수의 커패시터들(C1~C4)과 복수의 스위치들(S11, S12, S13, 및 S14)을 포함한다. 여기서, 복수의 커패시터들(C1~C4) 각각의 커패시턴스는 실질적으로 동일하다. 여기서, 실질적으로 동일하다 함은 물리적으로 동일한 것은 물론 오차 범위 내에서 동일한 것을 포함한다.
각 스위치(S11, S12, S13, S14, S21, 및 S22)는 NMOS 트랜지스터 또는 PMOS 트랜지스터의 조합으로 구현될 수 있으나, 도 3a와 도 3b에서는 설명의 편의를 위해, 각 스위치(S11, S12, S13, S14, S21, 및 S22)는 NMOS 트랜지스터로 구현되었다고 가정한다.
도 3a에 도시된 바와 같이, 단위 CDS 회로(130-1)가 i-번째 픽셀 신호(PSi)와 램프 신호(RAMP)를 감쇠시키지 않을 때, i-번째 감쇠 제어 회로(131-i)는, 스위치 제어 신호들(SW)에 응답하여, 각 스위치(S11, S12, S13, S14, S21, 및 S22)의 작동(예컨대, 온 또는 오프)을 제어한다.
따라서, 제1배열은 도 3a에 도시된 스위치들(S11, S12, S13, 및 S14)의 배열과 커패시터들(C1, C2, C3, 및 C4)의 배열을 의미한다.
그러나, 도 3b에 도시된 바와 같이, 단위 CDS 회로(130-2)가 i-번째 픽셀 신호(PSi)와 램프 신호(RAMP)를 감쇠시킬 때, i-번째 감쇠 제어 회로(131-i)는, 스위치 제어 신호들(SW)에 응답하여, 각 스위치(S11, S12, S13, S14, S21, 및 S22)의 작동(예컨대, 온 또는 오프)을 제어한다.
따라서, 제2배열은 도 3b에 도시된 스위치들(S11, S12, S13, 및 S14)의 배열과 커패시터들(C1, C2, C3, 및 C4)의 배열을 의미한다.
여기서, 스위치 제어 신호들(SW)은 제1스위치 신호(SW1), 제2스위치 신호 (SW2), 및 리셋 스위치 신호(SWR)를 포함한다.
배열을 제외하면, 단위 CDS 회로(130-1)의 구조와 단위 CDS 회로(130-2)의 구조는 실질적으로 동일하거나 유사하다.
각 단위 CDS 회로(130-1 또는 130-2)는, 제1배열 또는 제2배열에 따라, 픽셀 신호(PSi)와 램프 신호(RAMP)를 감쇠시키거나 감쇠시키지 않을 수 있다.
예컨대, 입력 신호들 각각의 레벨이 작을 때, SNR(signal-to-noise ratio)이 상대적으로 작으므로, 노이즈가 우세하다(dominant). 따라서, i-번째 감쇠 제어 회로(131-i)에 의해 상기 입력 신호들 각각에 대한 감쇠가 수행되면, 성능 열화가 크다. 이 경우, i-번째 감쇠 제어 회로(131-i)는, 스위치 제어 신호들(SW1과 SW2)에 응답하여, 입력 신호들, 예컨대 픽셀 신호(PSi)와 램프 신호(RAMP)에 대한 감쇠를 수행하지 않는다(도 3a참조).
그러나, 입력 신호들 각각의 레벨이 클 때, SNR이 상대적으로 크므로, 노이즈가 우세하지 않다. 따라서, i-번째 감쇠 제어 회로(131-i)에 의해 입력 신호들 각각에 대한 감쇠가 수행되더라도 성능 열화가 크지 않다. 이 경우, i-번째 감쇠 제어 회로(131-i)는, 스위치 제어 신호들(SW1과 SW2)에 응답하여, 입력 신호들, 예컨대, 픽셀 신호(PSi)와 램프 신호(RAMP)에 대한 감쇠를 수행한다(도 3b참조).
상술한 바와 같이, 입력 신호들은 해당 픽셀로부터 출력된 픽셀 신호(PSi)와 램프 신호 생성기(160)로부터 출력된 램프 신호(RAMP)를 의미할 수 있다. 픽셀 신호(PSi)의 범위와 램프 신호(RAMP)의 범위 각각이 증폭기(133-i)의 입력 범위 (AMPLIFIER INPUT RANGE)를 벗어날 때, 증폭기(133-i)는 작동할 수 없다.
DSP(200)는, 하나의 프레임 또는 그 이상의 프레임에 대한 이미지 데이터 (IDATA)에 기초하여, 자동 노출 시에 입사된 입사광의 양을 판단하고, 판단의 결과에 따라 아날로그 이득을 결정할 수 있다. 이때, DSP(200)는 아날로그 이득을 결정함과 동시에 픽셀 신호(PSi)와 램프 신호(RAMP)에 대한 감쇠 여부를 결정할 수 있다.
주변의 빛이 어두울 때, 높은 아날로그 이득이 요구되고, 픽셀 신호(PSi)는 아날로그 이득에 의해 증폭기(133-i)에 의해 증폭될 수 있다. DSP(200)는, 하나의 프레임 또는 그 이상의 프레임에 대한 이미지 데이터(IDATA)에 기초하여, 아날로그 이득을 결정하고, 픽셀 신호(PSi)의 레벨과 기준 신호의 레벨을 비교하고, 비교의 결과에 따라 픽셀 신호(PSi)의 감쇠 여부를 결정할 수 있다. 또한, DSP(200)는 아날로그 이득을 결정하고 램프 신호(RAMP)의 감쇠 여부를 결정할 수 있다.
예컨대, 아날로그 이득이 하이(예컨대, x16) 일 때, 픽셀 신호(PSi)의 레벨이 기준 신호의 레벨보다 작다고 가정하면, DSP(200)는 픽셀 신호(PSi)의 감쇠를 결정하지 않는다.
그러나, 아날로그 이득이 로우(예컨대, x1) 일 때, 픽셀 신호(PSi)의 레벨이 기준 신호의 레벨보다 크다고 가정하면, DSP(200)는 픽셀 신호(PSi)의 감쇠를 결정한다.
상술한 바와 같이, 입력 신호(예컨대, 픽셀 신호)의 레벨이 기준 신호의 레벨보다 클 때, 상기 입력 신호의 SNR이 상대적으로 크고 상기 입력 신호의 노이즈가 우세하므로. 증폭기(133-i) 자체의 노이즈는 문제되지 않는다. 따라서, CDS 블록(130)은 입력 신호를 감쇠하고, 감쇠된 입력 신호에 대해 상관 이중 샘플링을 수행한다.
그러나, 입력 신호(예컨대, 픽셀 신호)의 레벨이 기준 신호의 레벨보다 작을 때, 상기 입력 신호의 SNR이 상대적으로 작고, 상기 입력 신호의 노이즈보다 증폭기(133-i) 자체의 노이즈가 우세하므로 SNR의 열화가 발생할 수 있다. 따라서, CDS 블록(130)은 입력 신호를 감쇠하지 않고, 상기 입력 신호에 대해 상관 이중 샘플링을 수행한다.
스위치 신호 생성기(170)는, 감쇠 제어 신호(CTRL)에 응답하여, 스위치 제어 신호들(SW)을 생성할 수 있다. 감쇠 제어 신호(CTRL)는 픽셀 신호(PSi)와 램프 신호(RAMP)의 감쇠 여부를 결정하는 신호이다.
실시 예들에 따라, 감쇠 제어 신호(CTRL)는 DSP(200)에 의해 생성될 수 있다. 이 경우, DSP(200)는 감쇠 제어 신호 생성기의 기능을 수행할 수 있다.
실시 예들에 따라, 상기 감쇠 제어 신호 생성기는 이미지 처리 장치(100)의 내부에 구현된 디지털 처리 회로에 구현될 수 있다. 이 경우, 상기 감쇠 제어 신호 생성기는 버퍼(180)의 내부 또는 외부에 구현될 수 있다.
예컨대, 스위치 신호 생성기(170)가 구현된 파워 도메인(power domain)과 감쇠 제어 신호(CTRL)를 생성하는 감쇠 제어 신호 생성기가 구현된 파워 도메인이 서로 다른 때, 감쇠 제어 신호(CTRL)는 레벨 쉬프터(미도시)에 의해 레벨 쉬프트된 신호일 수 있다.
도 1부터 도 3a를 참조하면, 제1배열을 포함하는 단위 CDS 회로(130-1)는 감쇠 제어 회로(131-i)와 증폭기(133-i)를 포함할 수 있다. 감쇠 제어 회로(131-i)는 제1스위치 회로(135-1)와 제2스위치 회로(135-2)를 포함할 수 있다.
제1스위치 회로(135-1)는 제1스위치(S11), 제2스위치(S12), 제1커패시터 (C1), 및 제2커패시터(C2)를 포함한다. 제2스위치 회로(135-2)는 제3스위치(S13), 제4스위치(S14), 제3커패시터 (C3), 및 제4커패시터(C4)를 포함한다. 제1스위치 회로(135-1)의 구조와 제2스위치 회로(135-2)의 구조는 실질적으로 동일하거나 유사할 수 있고, 서로 대칭적일 수 있다.
예컨대, 리셋 작동 동안, 리셋 스위치 신호(SWR)는 하이 레벨이므로, 각 리셋 스위치(S21과 S22)는 턴-온 된다. 따라서, 증폭기(133-i)는 리셋 또는 초기화된다.
그러나, 증폭 작동 동안, 리셋 스위치 신호(SWR)는 로우 레벨이고, 제1스위치 신호(SW1)는 로우 레벨이고, 제2스위치 신호(SW2)는 하이 레벨이다. 따라서, 각 리셋 스위치(S21과 S22)는 턴-오프 되고, 제1스위치(S11)와 제4스위치(S14)는 턴-오프되고, 제2스위치(S12)와 제3스위치(S13)는 턴-온 된다.
제2스위치(S12)가 턴-온됨에 따라 제1커패시터(C1)와 제2커패시터(C2)는 병렬로 접속되고, 제3스위치(S13)가 턴-온됨에 따라 제3커패시터(C3)와 제4커패시터 (C4)는 병렬로 접속된다.
증폭기(133-i)는 제1입력 단자(INN)로 입력되는 신호와 제2입력 단자(INP)로 입력되는 신호의 차이를 증폭하고, 증폭된 신호(OUTi)를 출력한다.
도 1, 도 2, 및 도 3b를 참조하면, 제2배열을 포함하는 단위 CDS 회로(130-2)는 감쇠 제어 회로(131-i)와 증폭기(133-i)를 포함할 수 있다. 감쇠 제어 회로 (131-i)는 제1스위치 회로(135-1)와 제2스위치 회로(135-2)를 포함할 수 있다.
제1스위치 회로(135-1)는 제1스위치(S11), 제2스위치(S12), 제1커패시터 (C1), 및 제2커패시터(C2)를 포함한다. 제2스위치 회로(135-2)는 제3스위치(S13), 제4스위치(S14), 제3커패시터(C3), 및 제4커패시터(C4)를 포함한다.
리셋 작동 동안, 리셋 스위치 신호(SWR)는 하이 레벨이므로, 각 리셋 스위치(S21과 S22)는 턴-온 된다. 따라서, 증폭기(133-i)는 리셋 또는 초기화된다.
그러나, 증폭 작동 동안, 리셋 스위치 신호(SWR)는 로우 레벨이고, 제1스위치 신호(SW1)는 하이 레벨이고, 제2스위치 신호(SW2)는 로우 레벨이다. 따라서, 각 리셋 스위치(S21과 S22)는 턴-오프 되고, 제1스위치(S11)와 제4스위치(S14)는 턴-온되고, 제2스위치(S12)와 제3스위치(S13)는 턴-오프 된다.
제1스위치(S11)가 턴-오프됨에 따라 제1커패시터(C1)와 제2커패시터(C2)는 직렬로 접속되고, 제3스위치(S13)가 턴-오프됨에 따라 제3커패시터(C3)와 제4커패시터(C4)는 직렬로 접속된다.
증폭기(133-i)는 제1입력 단자(INN)로 입력되는 신호와 제2입력 단자(INP)로 입력되는 신호의 차이를 증폭하고, 증폭된 신호(OUTi)를 출력한다.
도 4a는 감쇠되지 않은 신호들의 파형도를 나타내고, 도 4b는 감쇠되지 않은 신호들과 감쇠된 신호들을 함께 그린 파형도를 나타낸다.
도 4a는 도 3a에 도시된 단위 CDS 회로(130-1)의 작동을 설명하기 위한 그래프이다. 도 3a와 도 4a를 참조하면, 증폭기(133-i)의 제1입력 단자(INN)로 입력되는 픽셀 신호(PSi)와 증폭기(133-i)의 제2입력 단자(INP)로 입력되는 램프 신호 (RAMP) 각각이 증폭기(133-i)의 입력 범위(AMPLIFIER INPUT RANGE) 이내이므로, 단위 CDS 회로(130-1)는 픽셀 신호(PSi)와 램프 신호(RAMP)를 감쇠하지 않는다.
이때, 픽셀 신호(PSi)의 레벨과 다운-램핑된 램프 신호(RAMP)는 증폭기(133-i)의 입력 범위(AMPLIFIER INPUT RANGE) 내이므로, 증폭기(133-i)는 픽셀 신호 (PSi)와 램프 신호(RAMP)의 차이를 증폭하고, 증폭의 결과에 상응하는 증폭된 신호 (OUTi)를 출력할 수 있다.
도 4b는 도 3b에 도시된 단위 CDS 회로(130-2)의 동작을 설명하기 위한 그래프이다. 도 3b와 도 4b를 참조하면, 증폭기(133-i)의 제1입력 단자(INN)로 입력되는 픽셀 신호(PSi)와 증폭기(133-i)의 제2입력 단자(INP)로 입력되는 램프 신호 (RAMP) 각각이 증폭기(133-i)의 입력 범위(AMPLIFIERT INPUT RANGE)를 벗어나므로, 증폭기(133-i)는 증폭 작동을 할 수 없다. 따라서, 픽셀 신호(PSi)와 램프 신호 (RAMP)는 감쇠되어야 한다.
감쇠 제어 회로(131-i)에 의해 감쇠된 픽셀 신호(PSi')의 레벨과 감쇠된 램프 신호(RAMP')는 증폭기(133-i)의 입력 범위(AMPLIFIER INPUT RANGE) 내로 감쇠 되었으므로, 증폭기(133-i)는 감쇠된 픽셀 신호(PSi')와 감쇠된 램프 신호(RAMP')의 차이를 증폭하고, 증폭의 결과에 상응하는 증폭된 신호(OUTi)를 출력할 수 있다.
도 5a는 본 발명의 일 실시 예에 따른 스택 구조를 갖는 도 1에 도시된 이미지 처리 장치의 개념도를 나타내고, 도 5b는 본 발명의 다른 실시 예에 따른 스택 구조를 갖는 도 1에 도시된 이미지 처리 장치의 개념도를 나타낸다.
이미지 처리 장치(100-1 또는 100-2)는 BSI(back side illumination) 방식의 CMOS 이미지 센서일 수 있다.
도 1부터 도 5a를 참조하면, 이미지 처리 장치(100-1)는 도 1에 도시된 이미지 처리 장치(100)의 일 실시 예이다.
이미지 처리 장치(100-1)는 제1칩(50-1), 제1칩(50-1)에 적층된(stacked) 제2칩(50-2), 및 제1칩(50-1)과 제2칩(50-2)을 전기적으로 접속하기 위한 복수의 비아들(125)을 포함할 수 있다.
DBS 블록(140)은 제1칩(50-1)에 구현(또는 형성)될 수 있다. 각 구성 요소(150, 160, 170, 180, 및 190)는 제1칩(50-1)에 구현(또는 형성)될 수 있다.
액티브 픽셀 블록(120)과 CDS 블록(130)은 제2칩(50-2)에 구현(또는 형성)될 수 있다. 복수의 비아들(125)은 CDS 블록(130)으로부터 출력된 신호들을 ADC 블록 (140)으로 전송할 수 있다. 복수의 비아들(125) 각각은 관통 실리콘 비아(through silicon via(TSV))일 수 있다.
도 1부터 도 5b를 참조하면, 이미지 처리 장치(100-2)는 도 1에 도시된 이미지 처리 장치(100)의 다른 실시 예이다.
이미지 처리 장치(100-2)는 제1칩(50-1), 제1칩(50-1)에 적층된 제2칩(50-2), 및 제1칩(50-1)과 제2칩(50-2)을 전기적으로 접속하기 위한 복수의 비아들 (125)을 포함할 수 있다.
CDS 블록(130)과 DBS 블록(140)은 제1칩(50-1)에 구현될 수 있다. 액티브 픽셀 블록(120)은 제2칩(50-2)에 구현될 수 있다. 복수의 비아들(125)은 액티브 픽셀 블록(120)으로부터 출력된 신호들을 CDS 블록(130)으로 전송할 수 있다.
도 6은 도 5b에 도시된 이미지 처리 장치의 회로도를 나타낸다.
도 1부터 도 6을 참조하면, 제3스위치(S13), 제4스위치(S14), 커패시터들 (C1~C4), 및 증폭기(133-i)는 제1칩(50-1)에 구현될 수 있다. 실시 예에 따라, 각 구성 요소(140, 150, 160, 170, 180, 및 190)는 제1칩(50-1)에 구현될 수 있다.
액티브 픽셀 블록(120), 제1스위치(S11), 및 제2스위치(S12)는 제2칩(50-2)에 구현될 수 있다. 이때, 제1비아(VIA1)는 제1스위치(S11)와 제1커패시터(C1)를 전기적으로 접속하고, 제2비아(VIA2)는 제2스위치(S12)와 제2커패시터(C2)를 전기적으로 접속한다.
실시 예들에 따라, 제1칩(50-1)에 구현된 증폭기(133-i)로 공급되는 전압(예컨대, 1.8V)은 제2칩(50-2)에 구현된 액티브 픽셀 블록(120)으로 공급되는 전압(예컨대, 2.8V) 보다 낮을 수 있다. 이 경우, 제2칩(50-2)의 출력 신호는 제1칩(50-1)의 입력 신호에 비해 넓은 범위를 갖고, 제2칩(50-2)에 구현된 회로(예컨대, CDS 블록(130))의 작동 전압을 초과하는 전압이 제1칩(50-1)에서 생성되면, 스위치들 (S11과 S12)를 이용하여 상기 전압은 감쇠된다.
스위치 제어 신호들(SW1과 SW2)에 따라 제1배열과 제2배열이 결정된다.
도 7은 스택 구조를 갖는 이미지 처리 장치에서 복수의 비아들과 복수의 신호 전송 라인들을 차폐하기 위한 복수의 차폐 금속들의 배열을 개념적으로 나타낸다.
도 1, 도 6, 및 도 7을 참조하면, 이미지 처리 장치(100, 100-1, 및 100-2)는 아날로그 신호들 사이의 커플링(coupling)을 방지하기 위해 복수의 차폐 금속들을 포함할 수 있다. 신호 전송 라인들(PL1~PL4)은 액티브 픽셀 블록(120)으로부터 출력되는 픽셀 신호들을 전송하는 라인들을 의미한다.
예컨대, 커플링이 신호 전송 라인들(PL1~PL4) 사이에서 발생할 수 있다. 또한, 복수의 비아들(VIAa과 VIAb)이 아날로그 신호들을 전송할 때, 비아들(VIAa과 VIAb) 사이에서 커플링이 발생할 수 있고, 신호 전송 라인들(PL1~PL4)과 복수의 비아들(VIAa과 VIAb) 사이에서도 커플링이 발생할 수 있다.
신호들 사이에서 발생하는 커플링을 방지하기 위해, 이미지 처리 장치(100, 100-1, 및 100-2)는 신호 전송 라인들(PL1~PL4)을 차폐하기 위한 차폐 금속들(73-1, 73-2, 75-1, 75-2, 75-3, 75-4, 75-5)을 포함할 수 있다. 또한, 이미지 처리 장치(100, 100-1, 및 100-2)는 복수의 비아들(VIAa과 VIAb) 각각을 차폐하기 위한 차폐 금속들(71-1 및 71-2)을 포함할 수 있다.
신호 전송 라인들(PL1~PL4)과 복수의 비아들(VIAa과 VIAb) 주변을 차폐 금속들로 차폐하고 상기 차폐 금속들을 접지시키면, 신호들 사이의 커플링은 최소화될 수 있다. 실시 예들에 따라, 차폐 금속들은 신호들 사이의 간섭을 일으킬 수 있는 다양한 신호 라인들에 적용될 수 있다.
도 8은 스택 구조를 갖는 이미지 처리 장치에서 신호 전송 라인들의 레이아웃의 일 실시 예를 나타낸다. 도 8을 참조하면, APS 블록(120)과 CDS 블록(130)의 피치(pitch) 크기가 다른 경우, 신호 전송 라인들의 간격을 늘리거나 혹은 좁히는 형태의 라우팅(routing)이 제1칩(50-1) 또는 제2칩(50-2)에서 구현될 수 있다.
도 5b와 도 8을 참조하면, 이미지 처리 장치(100, 100-1, 또는 100-2)의 제2칩(50-2)은 액티브 픽셀 블록(120)과 신호 전송 라인들(PL)을 포함할 수 있다. 각 신호 전송 라인(PL)은 액티브 픽셀 블록(120)과 각 비아(VIA) 사이에 접속된다.
제2칩(50-2)의 폭이 제1칩(50-1)의 CDS 블록(130)의 폭보다 작거나 클 때, 제1칩(50-1)에 접속된 픽셀 출력과 제2칩(50-2)에 접속된 CDS 블록(130)의 입력에 대한 모든 라우팅 경로를 동일하게 하기 위해, 신호 전송 라인들(PL) 사이의 간격들(D1~D6)은 동일(D1=D2=D3=D4=D5=D6)하게 배치될 수 있다.
도 9는 스택 구조를 갖는 이미지 처리 장치에서 RC 지연을 없애기 위한 신호 전송 라인들의 레이아웃의 다른 실시 예를 나타낸다.
도 5b와 도 9를 참조하면, 비아의 면적이 픽셀 피치(pixel pitch)보다 커서 복수의 비아들(125)이 길게 배열될 때, 픽셀 신호들의 신호 전송 라인들 사이의 라우팅 경로의 차이에 따라 RC 지연이 발생하고, 이에 따라 셰이딩(shading) 또는 컬럼 고정 패턴 잡음(column fixed pattern noise(CFPN))이 발생할 수 있다.
이러한 문제점들을 해결하기 위해, 제2칩(50-2)에 포함된 각 신호 전송 라인 (PL11, PL21, PL31, PL41, PL51, 및 PL61)의 경로 차이에 따른 RC 지연을 방지하기 위해, 제1칩(50-1)에 포함된 각 신호 전송 라인(PL12, PL22, PL32, PL42, PL52, 및 PL62)의 경로는 서로 다를 수 있다.
즉, 각 비아(VIA1~VIA6)의 길이가 있을 때, 대응되는 한 쌍의 신호 전송 라인들(PL11과 PL12, PL21과 PL22, PL31과 PL32, PL41과 PL42, PL51과 PL52, 및 PL61과 PL62)의 길이의 합은 서로 동일하게 라우팅될 수 있다.
즉, PL11과 PL12의 길이의 합은 PL61과 PL62의 길이의 합과 동일하게 구현될 수 있고, PL21과 PL22의 길이의 합은 PL51과 PL52의 길이의 합과 동일하게 구현될 수 있고, PL31과 PL32의 길이의 합은 PL41과 PL42의 길이의 합과 동일하게 구현될 수 있다. PL11+PL12 = PL21+PL22 = PL31+ PL32 = PL41+PL42 = PL51+PL52 = PL61+PL62.
도 10은 도 1에 도시된 이미지 처리 장치의 작동 방법을 나타내는 플로우차트이다.
도 1부터 도 10을 참조하면, 이미지 처리 장치(100, 100-1, 또는 100-2)는 픽셀들로부터 출력된 픽셀 신호들에 관련된 이미지 신호들의 레벨에 기초하여 스위치 제어 신호들(SW)을 생성할 수 있다(S10).
실시 예들에 따라, 상기 이미지 신호들은 DBS 블록(140), 버퍼(180)의 출력 신호들, 또는 ISP(210)의 출력 신호들을 의미할 수 있다.
실시 예들에 따라, 상기 이미지 신호들은 하나의 프레임에 관련된 이미지 신호들 또는 복수의 프레임들에 관련된 이미지 신호들일 수 있다.
이미지 처리 장치(100, 100-1, 및 100-2)는 스위치 제어 신호들(SW)을 이용하여 복수의 스위치들(S11~S14) 각각의 온 또는 오프를 제어하고, 상기 제어의 결과에 따라 복수의 커패시터들(C1~C4)의 배열을 조절하고, 조절된 배열을 이용하여 픽셀 신호(PSi)와 램프 신호(RAMP) 각각의 감쇠 여부를 제어할 수 있다(S20).
이미지 처리 장치(100, 100-1, 및 100-2)는 S20의 결과에 따라 배열된 제1배열(예컨대, 도 3a) 또는 제2배열(예컨대, 도 3b)을 이용하여 신호들을 증폭기(133-i)의 제1입력 단자(INN)와 제2입력 단자(INP)로 전송할 수 있다(S30).
상술한 바와 같이, 증폭기(133-i)는 제1칩(50-1)에 구현될 수 있고, 픽셀 어레이(120)는 제1칩(50-1)에 적층된 제2칩(50-2)에 구현될 수 있다.
도 11은 본 발명의 다른 실시 예에 따른 이미지 처리 시스템의 블록도를 나타낸다. 도 1부터 도 11을 참조하면, 이미지 처리 시스템(400)은 MIPI®(mobile industry processor interface)를 사용 또는 지원할 수 있는 이미지 처리 시스템으로 구현될 수 있다.
이미지 처리 시스템(400)은 랩탑 컴퓨터, 이동 전화기, 스마트 폰, 태블릿 PC, PDA, EDA, 디지털 스틸 카메라, 디지털 비디오 카메라, PMP, 모바일 인터넷 장치, 웨어러블 컴퓨터, IoT(internet of things) 장치, 또는 IoE(internet of everything) 장치로 구현될 수 있다.
이미지 처리 시스템(400)은 애플리케이션 프로세서(application processor(AP); 410), 이미지 처리 장치(100), 및 디스플레이(300)를 포함한다.
AP(410)에 구현된 카메라 시리얼 인터페이스(camera serial interface(CSI)) 호스트(412)는 CSI를 통하여 이미지 처리 장치(100)의 CSI 장치(100-1)와 시리얼 통신할 수 있다. 실시 예에 따라, CSI 호스트(412)는 디시리얼라이저(DES)를 포함할 수 있고, CSI 장치(100-1)는 시리얼라이저(SER)를 포함할 수 있다.
이미지 처리 장치(100)는 도 1부터 도 10을 참조하여 설명한 이미지 처리 장치(100)를 의미한다.
AP(410)에 구현된 디스플레이 시리얼 인터페이스(display serial interface(DSI)) 호스트(411)는 DSI를 통하여 디스플레이(300)의 DSI 장치(300-1)와 시리얼 통신할 수 있다. 실시 예에 따라, DSI 호스트(411)는 시리얼라이저(SER)를 포함하고, DSI 장치(300-1)는 디시리얼라이저(DES)를 포함할 수 있다.
예컨대, 이미지 처리 장치(100)로부터 출력된 이미지 데이터(도 1의 IDATA)는 CSI를 통해 AP(410)로 전송될 수 있다. AP(410)는 이미지 데이터(도 1의 IDATA)를 처리하고, 처리된 이미지 데이터를 DSI를 통해 디스플레이(300)로 전송할 수 있다.
이미지 처리 시스템(400)은 AP(410)와 통신할 수 있는 RF 칩(440)을 더 포함할 수 있다. 이미지 처리 시스템(400)의 물리 계층(physical layer(PHY); 413)과 RF 칩(440)의 물리 계층(physical layer(PHY); 441)은 MIPI DigRF에 따라 데이터를 주고받을 수 있다.
CPU(414)는 DSI 호스트(411), CSI 호스트(412), 및 PHY(413) 각각의 작동을 제어할 수 있고, 하나 또는 그 이상의 코어들을 포함할 수 있다.
AP(410)는 집적 회로, 시스템 온 칩(system on chip(SoC))으로 구현될 수 있고, 이미지 처리 장치(100)의 작동을 제어할 수 있는 프로세서 또는 호스트를 의미할 수 있다.
이미지 처리 시스템(400)은 GPS 수신기(450), DRAM(dynamic random access memory)과 같은 휘발성 메모리(452), 플래시-기반 메모리와 같은 불휘발성 메모리로 구현된 데이터 저장 장치(454), 마이크(456), 또는 스피커(458)를 포함할 수 있다. 데이터 저장 장치(454)는 AP(410)에 착탈 가능한 외장 메모리로 구현될 수 있다. 또한, 데이터 저장 장치(454)는 UFS(universal flash storage), MMC (multimedia card), 임베디드 MMC(embedded MMC(eMMC), USB 플래시 드라이브, 메모리 카드로 구현될 수 있다.
또한, 이미지 처리 시스템(400)은 적어도 하나의 통신 프로토콜(또는 통신 표준), 예컨대, UWB(ultra-wideband; 460), WLAN(Wireless LAN; 462), WiMAX (worldwide interoperability for microwave access; 464), 또는 LTETM(long term evolution; 미도시) 등을 이용하여 외부 장치와 통신할 수 있다.
실시 예에 따라, 이미지 처리 시스템(400)은 NFC 모듈, WiFi 모듈, 또는 블루투스 모듈 중에서 적어도 하나를 더 포함할 수 있다.
도 12는 본 발명의 또 다른 실시 예에 따른 이미지 처리 시스템의 블록도를 나타낸다. 도 1부터 도 10, 및 도 12를 참조하면, 이미지 처리 시스템(500)은 이미지 처리 장치(100), 프로세서(510), 메모리(520), 디스플레이(530), 및 인터페이스 (540)를 포함할 수 있다.
프로세서(510)는 이미지 처리 장치(100)의 동작을 제어할 수 있다. 예컨대, 프로세서(510)는 이미지 처리 장치(100)로부터 출력되는 픽셀 신호를 처리하여 이미지 데이터를 생성할 수 있다.
메모리(520)는 이미지 처리 장치(100)의 동작을 제어하기 위한 프로그램과 프로세서(510)에 의해 생성된 이미지 데이터를 저장할 수 있다. 프로세서(510)는 메모리(520)에 저장된 프로그램을 실행할 수 있다. 예컨대, 메모리(510)는 휘발성 메모리 또는 불휘발성 메모리로 구현될 수 있다.
디스플레이(530)는 프로세서(510) 또는 메모리(520)로부터 출력되는 상기 이미지 데이터를 디스플레이할 수 있다.
인터페이스(540)는 이미지 데이터를 입출력하기 위한 인터페이스로 구현될 수 있다. 실시 예에 따라, 인터페이스(540)는 유선 인터페이스 또는 무선 인터페이스로 구현될 수 있다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10, 400, 및 500: 이미지 처리 시스템
50-1: 제1칩
50-2: 제2칩
100, 100-1, 100-2, 100-2A: 이미지 처리 장치
120: 액티브 픽셀 블록
121; 픽셀
130: CDS 블록
130-1과 130-2: 단위 CDS 회로
140: DBS 블록
170: 스위치 신호 생성기
200: 디지털 신호 프로세서
300: 디스플레이

Claims (10)

  1. 픽셀로부터 출력된 픽셀 신호에 관련된 이미지 신호의 레벨에 기초하여 스위치 제어 신호들을 생성하는 스위치 신호 생성기;
    제1입력 단자와 제2입력 단자를 포함하는 증폭기;
    램프 신호를 생성하는 램프 신호 생성기; 및
    상기 스위치 제어 신호들을 이용하여 복수의 커패시터들의 배열을 조절하고, 조절된 배열을 이용하여 상기 픽셀 신호와 상기 램프 신호 각각의 감쇠 여부를 제어하고, 제어의 결과에 따라 생성된 신호들을 상기 제1입력 단자와 상기 제2입력 단자로 전송하는 감쇠 제어 회로를 포함하는 이미지 처리 장치.
  2. 제1항에 있어서,
    상기 픽셀과 상기 증폭기는 동일한 칩에 구현되는 이미지 처리 장치.
  3. 제1항에 있어서,
    상기 픽셀과 상기 증폭기는 서로 다른 칩에 구현되는 이미지 처리 장치.
  4. 제1항에 있어서, 상기 감쇠 제어 회로는,
    상기 픽셀과 상기 제1입력 단자 사이에 접속되고, 제1스위치들과 상기 복수의 커패시터들 중에서 제1커패시터들을 포함하는 제1스위치 회로; 및
    상기 램프 신호 생성기와 상기 제2입력 단자 사이에 접속되고, 제2스위치들과 상기 복수의 커패시터들 중에서 제2커패시터들을 포함하는 제2스위치 회로를 포함하고,
    상기 제1스위치 회로는 상기 스위치 신호들에 응답하여 작동하는 상기 제1스위치들을 이용하여 상기 제1커패시터들의 배열을 조절하고,
    상기 제2스위치 회로는 상기 스위치 신호들에 응답하여 작동하는 상기 제2스위치들을 이용하여 상기 제2커패시터들의 배열을 조절하는 이미지 처리 장치.
  5. 제3항에 있어서,
    상기 픽셀로 공급되는 제1전압은 상기 증폭기로 공급되는 제2전압보다 높은 이미지 처리 장치.
  6. 제4항에 있어서,
    상기 이미지 처리 장치는 복수의 비아들을 포함하고,
    상기 증폭기와 상기 제1커패시터들이 제1칩에 구현되고, 상기 픽셀과 상기 제1스위치들이 상기 제1칩에 적층된 제2칩에 구현될 때, 상기 복수의 비아들 각각은 상기 제1스위치들 각각과 상기 제1커패시터들 각각을 접속하는 이미지 처리 장치.
  7. 제6항에 있어서,
    상기 복수의 비아들과 상기 픽셀 신호의 신호 전송 라인들 각각을 차폐하기 위한 차폐 금속들을 더 포함하는 이미지 처리 장치.
  8. 제6항에 있어서,
    상기 제2칩은 상기 픽셀을 포함하는 제1픽셀들과 상기 복수의 비아들 사이에 접속된 신호 전송 라인들을 더 포함하고, 상기 신호 전송 라인들은 같은 간격으로 배치되는 이미지 처리 장치.
  9. 제6항에 있어서,
    상기 제1칩이 제1신호 전송 라인과 제2신호 전송 라인을 포함하고, 상기 제2칩이 제3신호 전송 라인과 제4신호 전송 라인을 포함할 때,
    상기 제1신호 전송 라인의 길이와 상기 제3신호 전송 라인의 길이의 합은 상기 제2신호 전송 라인의 길이와 상기 제4신호 전송 라인의 길이의 합과 동일한 이미지 처리 장치.
  10. 이미지 처리 장치; 및
    상기 이미지 처리 장치의 작동을 제어하는 프로세서를 포함하고,
    상기 이미지 처리 장치는,
    픽셀로부터 출력된 픽셀 신호에 관련된 이미지 신호의 레벨에 기초하여 스위치 제어 신호들을 생성하는 스위치 신호 생성기;
    제1입력 단자와 제2입력 단자를 포함하는 증폭기;
    램프 신호를 생성하는 램프 신호 생성기; 및
    상기 스위치 제어 신호들을 이용하여 복수의 커패시터들의 배열을 조절하고, 조절된 배열을 이용하여 상기 픽셀 신호와 상기 램프 신호 각각의 감쇠 여부를 제어하고, 제어의 결과에 따라 생성된 신호들을 상기 제1입력 단자와 상기 제2입력 단자로 전송하는 감쇠 제어 회로를 포함하는 이미지 처리 시스템.
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