JP2012515504A

JP2012515504A - 光・周波数アナログ・ディジタル変換及び光・時間アナログ・ディジタル変換を組み合わせた画素センサ

Info

Publication number: JP2012515504A
Application number: JP2011546292A
Authority: JP
Inventors: ティーヴィーダー，ケントン
Original assignee: Raytheon Co
Current assignee: Raytheon Co
Priority date: 2009-01-16
Filing date: 2010-01-12
Publication date: 2012-07-05
Anticipated expiration: 2030-01-12
Also published as: EP2387826B1; US20100181464A1; IL213925A; JP6034565B2; IL213925A0; WO2010083134A1; US8158923B2; EP2387826A1

Abstract

光は、第１の動作フェーズ中に受け取られる上記光の光・周波数変換を行うことにより、電気信号に変換される。第１の動作フェーズに続き、第２の動作フェーズ中に受け取られた光に対して光・時間変換が行われる。第２の動作フェーズに続き、光のディジタル表現が、光・周波数変換及び光・時間変換に応じて生成される。

Description

本開示は一般に画像センサに関し、特に、時間・周波数融合ディジタル画素センサに関する。

ディジタル画素センサは、画素内アナログ・ディジタル変換を使用して光画像を電気信号に変換する。前述の変換を行う手法には、光・周波数変換及び光・時間変換の２つがある。光・周波数変換は、出力波形を生成するために、光によって制御される発振器を使用して動作し、当該周波数は画像の光強度に比例する。光・時間変換は、画像の光強度に対応するディジタル値を生成するために単一の勾配のアナログ・ディジタル変換を使用する。光・周波数変換及び光・時間変換は、画像センシング手法において使用されている。しかし、種々の便益及び欠点が前述の処理それぞれに関連付けられる。光・周波数変換は、高いダイナミックレンジ及び低い電力消費を有する一方、低い光に対する非感受性を表す。他方で、光・時間変換は、低い光に対する好適な感受性を表す一方、ノイズ・フロアが劣悪であり、ディジタル電力消費が高い。

上記より、上記欠点を被ることなく、光・周波数変換及び光・時間変換の利点を含むディジタル画素センサに対する必要性が生じているということを当業者は認識し得る。本開示の実施例によれば、従来のディジタル画素センサに関連付けられた欠点及び課題をかなりなくすか、又は大きく削減する時間・周波数融合ディジタル画素センサが提供される。

一実施例によれば、光は、第１の動作フェーズ中に受け取られる光の光・周波数変換を行うことにより、電気信号に変換される。第１の動作フェーズに続き、第２の動作フェーズ中に受け取られた光に対して光・時間変換が行われる。第２の動作フェーズに続き、光のディジタル表現が、光・周波数変換及び光・時間変換に応じて生成される。

別の実施例によれば、ディジタル画素センサは、光信号を受け取り、受け取られた光信号に関連付けられた電圧を求めるよう動作可能な検出器を有する画素ユニットを含む。コンパレータは、第１の動作フェーズ中に、固定基準電圧と光信号の電圧を比較する。コンパレータは、光信号の電圧が固定基準電圧を超えると出力パルスを生成することにより、光・周波数変換を行う。第２の動作フェーズ中に、コンパレータは、減少する基準電圧と光信号の電圧を比較することにより、光・時間変換を行い、基準電圧が光信号の電圧を下回ると最終パルスを生成する。カウンタは、第１のフェーズ中に生成された出力パルスの数を集計するために使用され、生成された出力パルスの数は、光信号のディジタル表現の最上位ビットを反映する。カウンタは、第２のフェーズ中に光信号のディジタル表現の最下位ビットに関連付けられたカウント値を減少させるよう動作可能である。カウンタは、光信号のディジタル表現の最下位ビットを確立するための最終パルスに応じてカウント値の減少を停止させるよう動作可能である。

時間・周波数融合画素センサの例示的なアーキテクチャを示す図である。時間・周波数融合画素センサを示すタイミング図である。

本発明の一部の実施例の潜在的な技術上の利点は、その欠点をなくす一方で、標準的な光・時間変換及び光・周波数変換に関連付けられた便益全てを維持することができるということである。前述の便益は、光・周波数変換センサにおいてみられるように、高いダイナミックレンジ、適度なノイズ・フロア、及び低いディジタル電力消費を有するという点である。光・周波数変換センサの便益を維持する一方で、本発明の一部の実施例の潜在的な利点は、光・周波数変換に関連付けられた欠点（すなわち、光・時間変換にみられない低い光に対する非感受性）がなくなることである。別の潜在的な技術上の利点には、その飽和容量を犠牲にすることなく、画素の応答性を増加させることができるという点がある。

本開示の実施例の更に詳細な理解は、添付図面とともに検討される詳細な説明から明らかになるであろう。ここで、同じ参照符号は同じ部分を表す。

図１は、時間・周波数融合ディジタル画素センサ１００の例示的なアーキテクチャを示す図である。センサ１００では、検出器１０４は、入射光１０２を吸収し、コンパレータ１０８の入力１１０に供給される電圧信号を生成する。入力１１０における電圧信号は光１０２の強度に比例する。センサ１００の動作の第１のフェーズ中に、コンパレータ１０８の入力１１２において存在する電圧は固定であり、入力１１０における電圧が入力１１２における電圧を超える都度、出力１１８においてパルスを生成する。フィードバック・ループ１１４は、パルスが生成される都度、入力１１０における電圧をリセットする。第１のフェーズ中、カウンタ１２０の最上位ビット部は、出力１１８において生成されるパルスの数を集計する。検出器１０４において吸収された光１０２の量が比較的多い場合、入力１１０において存在する電圧は、比較的速く増加し、入力１１２における電圧を比較的頻繁に超え、それにより、出力１１８で、パルスの比較的高い周波数を生成する。よって、出力１１８において生成されるパルスの数が光１０２の強度を反映するという点で、センサ１００は、第１のフェーズ中、光・周波数変換器のように動作する。カウンタ１２０の最上位ビット部は、光１０２の強度のディジタル表現の最上位ビットを表す。

センサ１００の第２の動作フェーズ中、コンパレータ１０８の入力１１２における電圧は、カウンタ１２０の最下位ビット部が最大値からカウントダウンするのと同時にランプ関数に従って減少する。入力１１２における電圧が入力１１０における電圧を下回ると、コンパレータは出力１１８で最終パルスを生成し、これは、カウンタ１２０の最下位ビット部におけるカウントダウンを停止させる。カウンタ１２０の最下位ビットは、光１０２の強度のディジタル表現の最下位ビットを表す。第１のフェーズ中に出力パルス１１８が生成された直後に第２のフェーズが開始した場合、入力１１０において存在している電圧は比較的低くなる。よって、入力１１０における電圧を入力１１２における電圧が下回る前に、比較的大きな量の時間が経過し、その結果、カウンタ１２０の最下位ビット部においてカウントが比較的低くなる。カウンタ１２０の最下位ビット部における比較的低いカウントは、光１０２の強度のディジタル表現が、第１のフェーズ中に算出されるディジタル表現よりも、多くの最下位ビットだけ大きい訳でないということを意味している。よって、センサ１００は、カウンタの最下位ビット部に反映されているように、経過した時間の量が光１０２の強度を反映しているという点で第２のフェーズ中の光・時間変換器のように動作する。

検出器１０４は、光１０２を吸収し、入力における電圧の比例的な増加率で吸収される光１０２の強度を反映するよう動作可能なホトダイオード又は何れかの他の装置であり得る。センサ１００では、検出器１０４は、光１０２を吸収し、コンパレータ１０８の入力１１０における電圧の比例的な増加率で吸収される光１０２の強度を反映する。

コンパレータ１０８は入力１１０及び１１２、並びに出力１１８を有する。コンパレータ１０８は、２つの電圧を比較し、どちらの電圧が大きいかを示すようその出力を切り換えるよう動作可能な何れかの装置であり得る。センサ１００では、入力１１０における電圧が入力１１２においてよりも高い場合、出力１１８は高でパルスされる。入力１１０における電圧が入力１１２における電圧よりも低い場合、出力１１８は低でパルスされる。コンパレータ１０８はその出力１１８をカウンタ１２０にスイッチ１２６を介して供給する。

大局基準及びランプ電圧１０６は、電圧信号をコンパレータ１０８の入力１１２に供給する。センサ１００の動作の第１のフェーズ中、センサ１００は、入力１１２に供給する対象の大局基準及びランプ電圧１０６の固定電圧を確立することにより、光・周波数変換器と同様に動作する。センサ１００の動作の第２のフェーズ中、大局基準及びランプ電圧１０６は、入力１１２における電圧が入力１１０における電圧を下回るまで、入力１１２に供給される電圧の量を減少させることが可能になる。電圧における減少は、自己較正適合ランプを使用して実現し得る。

フィードバック・ループ１１４及びリセット・スイッチ１１６は、コンパレータ１０８における出力１１８が高になる都度、入力１１０における電圧をリセットする。よって、入力１１０における電圧が入力１１２の電圧を超える都度、入力１１０における電圧がリセットされる。入力１１２における電圧が一定の場合、出力パルス１１８の周波数は光１０２の強度を反映する。出力１１８において生成されるパルスの幅は、コンパレータ・フィードバック・リセット・スイッチ制御ループにおけるループ遅延によってセットされる。

カウンタ１２０は開始信号１２２に従って動作し、最上位ビット部及び最下位ビット部の２つの部分を含む。第１のフェーズ中、最上位ビット部は、出力１１８においてパルスが生成される都度、そのカウントを増加させる。第２のフェーズ中、最上位ビット部はそのカウントの増加を停止する一方、最下位ビット部は最大値からそのカウントを減少させる。最下位ビット部は、コンパレータ１０８により、出力１１８におけるパルスが生成されるとそのカウントの減少を停止する。カウンタ１２０は、外部エレクトロニクスに、最終的なディジタル出力１３０をシフトアウトさせるよう動作可能なシフト・レジスタも備える。カウンタ１２０は、固定パターンの雑音を除去するために、測定されたオフセットの記憶装置も含み得る。

フェーズ信号１２４、並びに大局基準及びランプ電圧１０６は、光・周波数変換が行われる第１のフェーズから、光・時間変換が行われる第２のフェーズへの遷移のために使用される。フェーズ信号１２４は、積分時間の特定の端数の後、フェーズ遷移を行うよう構成される。限定でない例では、フェーズの遷移は、積分時間の９０％後に行うよう設定し得る。よって、積分時間の９０％後、新たなフェーズ信号１２４が画素１００に送信される。同時に、大局基準及びランプ電圧１０６は、入力１１２に供給される電圧を減少させる。

フェーズ信号１２４は、第１のフェーズから第２のフェーズに遷移するようスイッチ１２６と相互作用する。フェーズ信号の送信前に、スイッチ１２６は、カウンタ１２０の最上位ビット部に、出力１１８において生成されたパルスをルーティングする。フェーズ信号の送信後、スイッチ１２６は、出力１１８において生成された最終パルス、及び大局クロック１２８をカウンタ１２０の最下位部にルーティングする。

第２のフェーズ中、最下位ビット部は、大局クロック１２８を使用して最大値からカウントダウンする。出力１１８における最終パルスの生成後、大局クロック１２８は、最終的なディジタル出力１３０を外部エレクトロニクスにシフトアウトするために使用し得る。一部の実施例の潜在的な利点は、必要な大局クロック・サイクルの数が低いことである。大局クロック１２８は速くなくてよい。大半のアプリケーションは、最下位ビットに対する分解能に必要なビット数が４乃至６でよいからである。大局クロックは２^Ｎのクロック・サイクルを有し、ここで、Ｎは変換の分解能であり、一部の実施例では、１６乃至６４のクロック・サイクルしか必要でない。

ゲイン構造又は直噴の電界効果トランジスタ１３２を、コンパレータ１０８の入力１１０と、検出器１０４との間のセンサ１００に配置し得る。ゲイン構造１３２は、非常に低い入力信号が必要な場合に検出器１０４によって生成される信号を増幅するために使用し得る。直噴の電界効果トランジスタ１３２は代わりに、一定バイアス検出器の使用を可能にするために使用し得る。

センサ１００は、光・周波数変換処理を光・時間変換処理と組み合わせる。よって、本発明の一部の実施例の潜在的な技術上の利点は、標準的な光・周波数変換に関連付けられた便益全てを、その欠点をなくす一方で維持することができることである。前述の便益は、高いダイナミックレンジ、適度なノイズ・フロア、及び低いディジタル電力消費を有していることである。光・周波数変換の便益を維持する一方で、本発明の一部の実施例の潜在的な利点は、光・周波数変換に関連付けられた、低い光に対する非感受性をなくすことである。光１０２の強度のディジタル表現の最下位ビット部を算出するために光・時間変換処理を使用し得るからである。

本発明の一部の実施例の潜在的な別の利点には、その飽和容量を犠牲にすることなく、画素の応答性を増加させることができるという点がある。飽和容量は、積分キャパシタンスで定義されるのでなく、カウンタ中のビットの数で定義し得る。画素の飽和容量を倍にすることは、カウンタ１２０も最上位ビット部における１つのビットの追加を必要とする。よって、画素の応答性を増加させるようホトダイオードの面積を２倍にした場合、飽和容量は、追加のビットがカウンタに加えられると、減少しないことがあり得る。

本発明の一部の実施例の潜在的な別の利点は、削減されたノイズ・レベルである。センサ１００の動作の第１のフェーズ中、雑音レベルは、光・周波数変換センサと同様に出力パルスの数の平方根で圧縮される。センサ１００の動作の第２のフェーズ中、ノイズ・レベルは比較的低くなる。第２のフェーズは、カウンタ１２０の最上位ビット部に記憶されたデータの残差に対して行い得る。

図２は、時間・周波数融合ディジタル画素センサ１００のタイミング図を示す。期間２１０中、フェーズ信号２１４は低く、大局基準及びランプ電圧１０６は、光・周波数変換のためにコンパレータ１１２の入力１１０に固定電圧を供給する。検出器１０４は光１０２を吸収するので、コンパレータ１０８の入力１１０における電圧は、入力１１２における固定電圧を超える。入力１１０における電圧が入力１１２における電圧を超えると、パルスが出力１１８において供給される。フィードバック・ループ１１４は、出力１１８におけるパルスのパルス幅を確立するために、入力１１０における電圧をリセットする。よって、センサ１００の動作は、コンパレータ１０８の出力１１８において生成されたパルスを表すステップ波形を生成する。入力１１０における電圧は、入力１１２における電圧を繰り返し超えるからである。期間２１０中、フェーズ信号１２４が低い場合、出力１１８において生成されるパルスそれぞれが、カウンタ１２０の最上位ビット部にルーティングされる。

期間２２０中、フェーズ信号１２４は高レベルにスイッチし、大局基準及びランプ電圧１０６は、光・時間変換の場合、線形的に減少する。大局基準及びランプ電圧１０６によって供給される電圧が減少するにつれ、コンパレータ１０８は、入力１１２における電圧が入力１１０における電圧を下回ると、出力１１８において最終パルスを生成する。フェーズ信号が高い場合、大局クロック１２８は、最下位ビット部のカウントを減少させるためにカウンタ１２０にルーティングされる。出力１１８における最終パルスは、生成されると、カウンタ１２０の最下位ビット部にルーティングされ、カウントの前述の減少が停止する。期間２３０中、フェーズ信号１２４は、外部エレクトロニクスに最終的なディジタル出力１３０を大局クロック１２８がシフトアウトすることを可能にするために高の状態に留まる。

本開示及びその利点を詳細に説明してきたが、特許請求の範囲に記載したような本開示の趣旨及び範囲から逸脱しない限り、種々の変更、置換、及び改変を行い得る。

Claims

光を電気信号に変換する方法であって、
第１のフェーズ中に受け取られた前記光の光・周波数変換を行う工程と、
第２のフェーズ中に受け取られた前記光の光・時間変換を行う工程であって、前記第２のフェーズが前記第１のフェーズに続く工程と、
前記光・周波数変換及び前記光・時間変換に応じて前記光のディジタル表現を生成する工程と
を含む方法。
請求項１記載の方法であって、
前記第１のフェーズは、前記光のディジタル表現の最上位ビットを算出する工程を含み、
前記第２のフェーズは、前記光のディジタル表現の最下位ビットを算出する工程を含む方法。
請求項１記載の方法であって、前記第１のフェーズは、
光信号を受け取る工程と、
前記受け取られた光信号に関連付けられた電圧を求める工程と、
前記光信号の電圧を基準電圧と比較する工程と、
前記光信号の電圧が前記基準電圧を超えると出力パルスを生成する工程と
を含む方法。
請求項３記載の方法であって、前記基準電圧は固定電圧レベルにセットされる方法。
請求項３記載の方法であって、
前記出力パルスのパルス幅を確立するために前記出力パルスに応じて前記光信号に関連付けられた電圧をリセットする工程
を更に含む方法。
請求項３記載の方法であって、
生成された出力パルスの数をカウントする工程
を更に含み、前記生成された出力パルスの数は、前記光信号の前記ディジタル表現の最上位ビットを反映する方法。
請求項１記載の方法であって、前記第２のフェーズは、
光信号を受け取る工程と、
前記受け取られた光信号に関連付けられた電圧を求める工程と、
前記光信号の電圧を前記基準電圧と比較する工程と、
前記基準電圧が前記光信号の電圧を下回る場合、最終パルスを生成する工程と
を含む方法。
請求項７記載の方法であって、
前記最終パルスが生成されるまで最大カウント値からカウンタを減らす工程
を更に含む方法。
請求項８記載の方法であって、前記最終パルスが生成される際の前記カウンタの値は、光量のディジタル表現の最下位ビットを反映する方法。
請求項１記載の方法であって、
光信号を受け取る工程と、
前記受け取られた光信号に関連付けられた電圧を求める工程と、
前記第１のフェーズ中に基準電圧と前記光信号の電圧を比較する工程と、
前記第１のフェーズ中に光信号の電圧が基準電圧を超えると、出力パルスを生成する工程と、
前記第１のフェーズ中に前記出力パルスのパルス幅を確立するために前記出力パルスに応じて前記光信号に関連付けられた電圧をリセットする工程と、
生成された出力パルスの数をカウントする工程であって、前記生成された出力パルスの数は、前記第１のフェーズ中の前記光信号の前記ディジタル表現の最上位ビットを反映する工程と、
前記第２のフェーズ中に前記基準電圧を減少させる工程と、
前記第２のフェーズ中に前記基準電圧と前記光信号の電圧を比較する工程と、
前記第２のフェーズ中に前記基準電圧が前記光信号の電圧を下回ると、最終パルスを生成する工程と、
前記第２のフェーズ中に前記最終パルスが生成されるまで最大カウント値からカウンタを減少させる工程であって、前記最終パルスが生成された際の前記カウンタの値は、光量の前記ディジタル表現の最下位ビットを反映する工程と、
前記光信号のディジタル表現において前記最上位ビット及び前記最下位ビットを出力する工程と
を更に含む方法。
ディジタル画素センサであって、
第１の動作フェーズ中に光・周波数変換を行い、第２の動作フェーズ中に光・時間変換を行うよう動作可能な画素ユニットを備え、前記第２のフェーズは前記第１のフェーズに続くディジタル画素センサ。
請求項１１記載のディジタル画素センサであって、前記画素ユニットは、前記光・周波数変換及び前記光・時間変換に応じて光信号のディジタル表現を生成するよう動作可能なディジタル画素センサ。
請求項１１記載のディジタル画素センサであって、前記画素ユニットは、
光信号を受け取るよう動作可能な検出器であって、前記検出器は、前記受け取られた光信号に関連付けられた電圧を求めるよう動作可能な検出器と、
第１のフェーズ中に固定基準電圧と前記光信号の電圧を比較するよう動作可能なコンパレータと
を備え、
前記コンパレータは、前記光信号の電圧が前記固定基準電圧を超えると出力パルスを生成することにより、光・周波数変換を行うよう動作可能であり、前記コンパレータは、前記第２のフェーズ中に、減少している基準電圧と、前記光信号を比較するよう動作可能であり、前記コンパレータは、前記基準電圧が前記光信号の電圧を下回ると最終パルスを生成することにより、光・時間変換を行うよう動作可能なディジタル画素センサ。
請求項１３記載のディジタル画素センサであって、前記画素ユニットは、各出力パルスが生成された後、前記コンパレータの第１の入力における電圧をリセットするよう動作可能なフィードバック・ループを含むディジタル画素センサ。
請求項１４記載のディジタル画素センサであって、前記出力パルスのパルス幅は、前記フィードバック・ループの時間遅延によって確立されるディジタル画素センサ。
請求項１３記載のディジタル画素センサであって、前記画素ユニットは、前記第１のフェーズ中に生成された出力パルスの数を集計するよう動作可能なカウンタを含み、前記生成された出力パルスの数は、前記光信号のディジタル表現の最上位ビットを反映するディジタル画素センサ。
請求項１６記載のディジタル画素センサであって、前記カウンタは、前記第２のフェーズ中に前記光信号の前記ディジタル表現の最下位ビットに関連付けられたカウント値を減少させるよう動作可能なディジタル画素センサ。
請求項１７記載のディジタル画素センサであって、前記コンパレータは、前記光信号の前記ディジタル表現の最下位ビットを確立するための前記最終パルスに応じてカウント値の減少を停止させるよう動作可能なディジタル画素センサ。
請求項１８記載のディジタル画素センサであって、前記カウンタは、前記最終パルスに応じて前記光信号の前記ディジタル表現の最上位ビット及び最下位ビットを出力するよう動作可能なディジタル画素センサ。
請求項１２記載のディジタル画素センサであって、前記画素ユニットは、前記受け取られた光信号の電圧を増幅するよう動作可能なゲイン構造を含むディジタル画素センサ。