WO2010090135A1 - 信号処理装置および光検出装置 - Google Patents

信号処理装置および光検出装置 Download PDF

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WO2010090135A1
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output
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holding
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PCT/JP2010/051226
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誠一郎 水野
洋夫 山本
小林　真
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浜松ホトニクス株式会社
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    • H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
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    • H04N23/00—Cameras or camera modules comprising electronic image sensors; Control thereof
    • H04N23/30—Cameras or camera modules comprising electronic image sensors; Control thereof for generating image signals from X-rays

Definitions

  • the present invention relates to a signal processing device that outputs an electric signal having a value corresponding to the amount of electric charge generated in the photodiode in accordance with the amount of light incident on the photodiode, and light including such a signal processing device and the photodiode.
  • the present invention relates to a detection device.
  • the light detection device for detecting the amount of incident light includes a photodiode that generates a charge corresponding to the amount of incident light, and a signal processing device that outputs an electric signal having a value corresponding to the amount of charge generated by the photodiode.
  • a light detection device for example, one described in Patent Document 1 is known.
  • the photodetection device described in this document has an AD conversion function and can output a digital value corresponding to the amount of incident light.
  • the photodetection device is used, for example, as a detection unit of an X-ray CT apparatus, and a large number of photodiodes may be arranged in an array and covered with a scintillator.
  • X-rays enter the scintillator, scintillation light is generated.
  • the scintillator light enters one of the photodiodes, a charge is generated in the photodiode, and the charge is converted into an electric signal by the signal processing device.
  • Such a photodetection device is required to have high accuracy as well as a large number of pixels, high speed and low power consumption.
  • signal processing devices used in conventional photodetectors including those described in Patent Document 1, may not be able to output highly accurate digital values due to the influence of noise.
  • the present invention has been made to solve the above problems, and is a signal processing device capable of outputting a highly accurate digital value corresponding to the amount of incident light, and light detection including such a signal processing device.
  • An object is to provide an apparatus.
  • a signal processing apparatus is a signal processing apparatus that outputs an electrical signal having a value corresponding to the amount of electric charge generated in the photodiode in accordance with the amount of light incident on the photodiode, and (1) a photodiode
  • An integration capacitor that stores the charge output from the integration capacitor and outputs a voltage value corresponding to the amount of charge stored in the integration capacitor, and (2) the voltage value output from the integration circuit is input.
  • a comparison circuit that compares the voltage value with a predetermined reference value and outputs a saturation signal indicating that the voltage value has reached the reference value, and (3) is output from the comparison circuit.
  • a charge injection circuit that injects a certain amount of charge of opposite polarity to the charge accumulated in the integration capacitor element of the integration circuit into the integration capacitor element, and (4) based on the saturation signal output from the comparison circuit
  • the power output from the integration circuit A counting circuit that counts the number of times the value reaches the reference value, (5) a holding circuit that holds and outputs the voltage value output from the integrating circuit, and (6) a voltage value that is held and output by the holding circuit.
  • An input circuit that outputs a voltage value obtained by multiplying the input voltage value by K times (where K> 1), and (7) a voltage value that is K times the reference value in the comparison circuit is the maximum input voltage value.
  • an AD conversion circuit that inputs a voltage value output from the amplifier circuit and outputs a digital value corresponding to the voltage value.
  • This signal processing device is used together with a photodiode.
  • the charge generated according to the amount of light incident on the photodiode is stored in the integration capacitor element of the integration circuit, and a voltage value corresponding to the amount of charge stored in the integration capacitor element is output from the integration circuit. Is done.
  • the voltage value output from the integration circuit is input to the comparison circuit, and the input voltage value and a predetermined reference value are compared in magnitude by the comparison circuit, and when the input voltage value reaches the reference value, this is indicated.
  • a saturation signal is output from the comparison circuit.
  • the charge injection circuit Based on the saturation signal output from the comparison circuit, the charge injection circuit injects a certain amount of charge having a polarity opposite to that of the charge accumulated in the integration capacitor element of the integration circuit into the integration capacitor element. Further, based on the saturation signal output from the comparison circuit, the counting circuit counts the number of times that the voltage value output from the integration circuit has reached the reference value during a certain period.
  • the AD conversion function is realized by the integration circuit, the comparison circuit, the charge injection circuit, and the counting circuit.
  • the voltage value output from the integration circuit at the end of the predetermined period is held and output by the holding circuit.
  • the voltage value held and output by the holding circuit is amplified K times by the amplifier circuit and output to the AD conversion circuit.
  • the voltage value K times the reference value in the comparison circuit is set as the maximum input voltage value
  • the voltage value output from the amplifier circuit is input, and a digital value corresponding to this voltage value is output.
  • the amount of incident light is detected based on the value of the number of times counted by the counting circuit and the digital value output from the AD conversion circuit.
  • a signal processing apparatus inputs a reference value for setting a maximum input voltage value in an AD converter circuit, and provides a reference value with a voltage value of 1 / K of the reference value as a reference value.
  • a value generation circuit may be further provided.
  • the reference value for setting the maximum input voltage value in the AD conversion circuit and the reference value given to the comparison circuit may be generated separately from each other, but the latter can be generated from the former by the reference value generation circuit.
  • This reference value generating circuit can be constituted by, for example, a resistance dividing circuit.
  • the signal processing device may include a first holding circuit and a second holding circuit as a holding circuit, and the amplifier circuit uses the voltage values output from the first holding circuit and the second holding circuit, respectively. It is also possible to input and output a voltage value obtained by multiplying the difference between the two input voltage values by K times. In this case, the voltage value including the signal component and the noise component output from the integration circuit is held by the first holding circuit, and the voltage value including only the noise component output from the integration circuit is held by the second holding circuit. The Then, the amplifier circuit outputs a voltage value obtained by multiplying the difference between the voltage values output from the first holding circuit and the second holding circuit by K times.
  • the signal processing device may include a first holding circuit and a second holding circuit as the holding circuit, and the voltage value output from the integrating circuit is alternately supplied to the first holding circuit and the second holding circuit.
  • the processing by the integration circuit, the comparison circuit, the charge injection circuit, and the counting circuit, and the processing by the amplification circuit and the AD conversion circuit may be performed in parallel. By performing such a parallel operation, light detection can be performed at high speed.
  • a set of amplifier circuits and AD conversion circuits are provided for a plurality of sets of integration circuits, comparison circuits, charge injection circuits, counting circuits, and holding circuits, and each set of holding circuits.
  • the amplifying circuit may sequentially input the voltage values output by.
  • imaging can be performed by a photodetection device including a photodiode and a signal processing device, and the circuit scale of the signal processing device is reduced.
  • the photodetecting device includes a photodiode that generates charges according to the amount of incident light, and a signal processing device according to the above embodiments that outputs an electrical signal having a value according to the amount of charges generated by the photodiode. And.
  • the signal processing device and the light detection device according to the present invention can output a highly accurate digital value corresponding to the amount of incident light.
  • FIG. 1 is a diagram illustrating a schematic configuration of a light detection device 1 according to an embodiment. It is a figure which shows the detailed structure of the optical detection apparatus 1 which concerns on one Embodiment. It is a flowchart explaining operation
  • FIG. 1 is a diagram showing a schematic configuration of a photodetection device 1 according to an embodiment.
  • the photodetection device 1 shown in this figure includes a photodiode array 2 and a signal processing device 3.
  • the photodiode array 2 includes N photodiodes PD 1 to PD N.
  • the N photodiodes PD 1 to PD N have a common configuration.
  • the N photodiodes PD 1 to PD N may be formed on one semiconductor substrate.
  • the light receiving regions of the N photodiodes PD 1 to PD N may be covered with a scintillator that generates scintillator light when an energy beam such as an X-ray is incident.
  • Each photodiode PD n generates a charge according to the amount of incident light.
  • N is an integer of 1 or more, and n is an integer of 1 or more and N or less.
  • N is an integer of 2 or more, and N photodiodes PD 1 to PD N may be arranged one-dimensionally or two-dimensionally.
  • the signal processing unit 3 outputs an electric signal (digital signal) having a value corresponding to the amount of charges generated in the photodiodes PD n.
  • the signal processing device 3 includes N reading units 4 1 to 4 N , an amplifier circuit 60 and an AD conversion circuit 70.
  • the N reading units 4 1 to 4 N have a common configuration.
  • Each readout section 4 n is provided corresponding to the photodiode PD n .
  • the signal processing device 3 may be formed on a semiconductor substrate separate from the semiconductor substrate on which the photodiode array 2 is formed.
  • a scintillator is provided on the back surface of the semiconductor substrate on which the photodiode array 2 is formed, and the surface of the semiconductor substrate on which the photodiode array 2 is formed and the surface of the semiconductor substrate on which the signal processing device 3 is formed are connected to each other by bumps. May be.
  • Each readout unit 4 n includes an integration circuit 10, a comparison circuit 20, a charge injection circuit 30, a counting circuit 40, a holding circuit 50, and a switch SW.
  • the integrating circuit 10 included in each reading unit 4 n accumulates the charge output from the corresponding photodiode PD in the integrating capacitor element, and supplies a voltage value corresponding to the accumulated charge amount to the comparison circuit 20 and the holding circuit 50. Output.
  • the comparison circuit 20 receives the voltage value output from the integration circuit 10, compares the input voltage value with a predetermined reference value, and indicates when the input voltage value reaches the reference value.
  • the saturation signal is output to the charge injection circuit 30 and the counting circuit 40.
  • the charge injection circuit 30 injects a certain amount of charge opposite in polarity to the charge accumulated in the integration capacitor element of the integration circuit 10 into the integration capacitor element.
  • the counting circuit 40 Based on the saturation signal output from the comparison circuit 20, the counting circuit 40 counts the number of times that the voltage value output from the integration circuit 10 has reached the reference value over a certain period.
  • the counting circuit 40 included in each reading unit 4 n is connected to a common wiring through the switch SW.
  • the holding circuit 50 samples and holds the voltage value output from the integrating circuit 10, and outputs the held voltage value to the amplifier circuit 60.
  • the input terminal of the amplifier circuit 60 is connected to the output terminal of the holding circuit 50 included in each reading unit 4 n .
  • Amplifier circuit 60 inputs the voltage values sequentially output is held by the holding circuit 50 included in each readout unit 4 n, and a voltage value the input K times (where, K> 1) Voltage The value is output to the AD conversion circuit 70.
  • the AD conversion circuit 70 sets the voltage value K times the reference value in the comparison circuit 20 as the maximum input voltage value, that is, the full scale value, inputs the voltage value output from the amplifier circuit 60, and corresponds to this input voltage value. Output digital values.
  • FIG. 2 is a diagram showing a detailed configuration of the photodetection device 1 according to an embodiment.
  • a pair of photodiodes PD and a reading unit 4 are shown, and a reference value generation circuit 80 is shown in addition to the amplification circuit 60 and the AD conversion circuit 70.
  • a reference value generation circuit 80 is shown in addition to the amplification circuit 60 and the AD conversion circuit 70.
  • two holding circuits 51 and 52 are provided as the holding circuit 50.
  • the integrating circuit 10 includes an amplifier A 10 , an integrating capacitive element C 10, and a switch SW 10 .
  • Non inverting input terminal of the amplifier A 10 is grounded.
  • Inverting input terminal of the amplifier A 10 is connected to the photodiode PD.
  • Integrating capacitor C 10 and switch SW 10 between the inverting input terminal and the output terminal of the amplifier A 10 is provided in parallel.
  • the integrating circuit 10 when the switch SW 10 is closed, the integrating capacitive element C 10 is discharged, and outputs a voltage value of the reset level.
  • the integrating circuit 10 when the switch SW 10 is open, accumulates charges output from the photodiode PD in the integrating capacitive element C 10, corresponding to the amount of charge accumulated in the integrating capacitive element C 10 and it outputs a voltage value V 10.
  • Comparator circuit 20 inputs the voltage V 10 outputted from the integrating circuit 10, and the voltage value V 10 and a predetermined reference value V ref2 to magnitude comparison.
  • the comparison circuit 20 when the voltage value V reaches the reference value V ref2, outputs a saturation signal phi 1 indicating that.
  • the charge injection circuit 30 includes switches SW 31 to SW 34 and a capacitive element C 30 .
  • the switch SW 31 , the capacitive element C 30 and the switch SW 32 are connected in order, the other end of the switch SW 31 is connected to the inverting input terminal of the amplifier A 10 of the integrating circuit 10, and the other end of the switch SW 32 is The reference potential V inj is connected.
  • a connection point between the switch SW 31 and the capacitive element C 30 is grounded via the switch SW 33 .
  • a connection point between the switch SW 32 and the capacitive element C 30 is grounded via the switch SW 34 .
  • Each of the switches SW 31 and SW 34 opens and closes based on the saturation signal ⁇ 1 output from the comparison circuit 20.
  • Each of the switches SW 32 and SW 33 opens and closes based on the logic inversion signal ⁇ 2 of the saturation signal ⁇ 1 output from the comparison circuit 20. That is, the charge injection circuit 30 generates a certain amount of charge having a polarity opposite to that of the charge accumulated in the integration capacitor element C 10 of the integration circuit 10 based on the saturation signal ⁇ 1 output from the comparison circuit 20. It is injected into the C 10.
  • the counting circuit 40 counts the number of times that the voltage value V output from the integrating circuit 10 has reached the reference value V ref2 over a certain period based on the saturation signal ⁇ 1 output from the comparison circuit 20, The numerical value is output as a digital value.
  • the integration circuit 10, the comparison circuit 20, the charge injection circuit 30, and the counting circuit 40 have an AD conversion function. That is, the absolute value of the amount of electric charge output from the photodiode PD and accumulated in the integration capacitor element C 10 of the integration circuit 10 within a certain period is Q 0, and the saturation signal ⁇ 1 output from the comparison circuit 20. Based on the above, let Q 1 be the absolute value of the amount of charge injected into the integrating capacitor C 10 of the integrating circuit 10 by the charge injection circuit 30.
  • the count value by the counter circuit 40 (digital value) is an integer value by truncating the fractional part for the value obtained by dividing the Q 0 in Q 1.
  • the voltage value output from the integration circuit 10 at the end of the predetermined period is a voltage corresponding to the residual value obtained by subtracting the integer value from the value obtained by dividing Q 0 by Q 1. Value.
  • the holding circuit 51 and the holding circuit 52 have a common configuration.
  • Each of the holding circuit 51 and the holding circuit 52 includes switches SW 51 to SW 54 and a capacitive element C 50 .
  • the switch SW 51 , the capacitive element C 50 and the switch SW 52 are connected in order, the other end of the switch SW 51 is connected to the output terminal of the amplifier A 10 of the integrating circuit 10, and the other end of the switch SW 52 is amplified.
  • the input terminal of the circuit 60 is connected.
  • a connection point between the switch SW 51 and the capacitive element C 50 is grounded via the switch SW 53 .
  • a connection point between the switch SW 52 and the capacitive element C 50 is grounded via the switch SW 54 .
  • the switches SW 51 and SW 54 open and close simultaneously.
  • Switches SW 52 and SW 53 open and close simultaneously.
  • the switches SW 51 and SW 54 change from the closed state to the open state, the output voltage value from the integrating circuit 10 is held in the capacitive element C 50 immediately before that.
  • the switches SW 52 and SW 53 are opened, the voltage value held in the capacitive element C 50 is output to the amplifier circuit 60.
  • the holding circuit 51 samples and holds the voltage value output from the integrating circuit 10 at the end of a certain period in which the counting circuit 40 performs counting, and outputs the held voltage value to the amplifier circuit 60.
  • the holding circuit 52 samples and holds the reset level voltage value output from the integrating circuit 10 when the switch SW 10 of the integrating circuit 10 is closed, and the held voltage value is supplied to the amplifier circuit 60. Output.
  • Amplifier circuit 60 inputs the voltage value V 51 output from the holding circuit 51 inputs the voltage value V 52 output from the holding circuit 52, K times the difference between the inputted two voltage values
  • the set voltage value (K (V 51 -V 52 )) is output to the AD conversion circuit 70.
  • the voltage value V 51 output from the holding circuit 51 is the AD value by the AD conversion function constituted by the integration circuit 10, the comparison circuit 20, the charge injection circuit 30 and the counting circuit 40 among the voltage values including the signal component and the noise component. This is the residual voltage value at the time of conversion.
  • the voltage value V 52 output from the holding circuit 52 does not include a signal component but includes only a noise component. Therefore, the voltage value output from the amplifier circuit 60 represents the value after the noise component is removed from the remaining voltage value.
  • the amplifying circuit 60 receives the voltage value held and output by the holding circuits 51 and 52, and converts the voltage value obtained by multiplying the difference between the two input voltage values by K times. Output to 70.
  • the AD conversion circuit 70 sets the voltage value K times the reference value in the comparison circuit 20 as the maximum input voltage value, inputs the voltage value output from the amplifier circuit 60, and inputs a digital value corresponding to the input voltage value. Is output. Therefore, the reference value generation circuit 70 inputs the reference value V ref1 for setting the maximum input voltage value in the AD conversion circuit 70, and the voltage value of 1 / K of the reference value V ref1 (V ref1 / K). ) To the comparison circuit 20 as a reference value V ref2 .
  • the reference value generation circuit 80 can be configured by a resistance divider circuit.
  • the light detection device 1 may further include a control unit 90.
  • the control unit 90 opening and closing operations of the switches SW 10 in the integrating circuit 10, the counting operation, the opening and closing operation of the switch SW 51 ⁇ SW 54 in the holding circuit 51 and 52 in the counter circuit 40, the opening and closing operation of the switch SW, and, AD conversion
  • the AD conversion operation in the circuit 70 is controlled at a predetermined timing. That is, as shown in FIG. 2, the control unit 90 includes the switches SW 10 of the reading units 4 1 to 4 N , the counting circuit 40, the SW 51 to SW 54 of the holding circuit 51, and the switches SW 51 to SW of the holding circuit 52. Control signals are supplied to the SW 54 , the switch SW, and the AD conversion circuit 40 to control the operation of these elements at a predetermined timing.
  • FIG. 3 is a flowchart for explaining the operation of the photodetecting device 1 according to the embodiment.
  • the switch SW 10 of the integration circuit 10 is closed, the integration capacitor element C 10 is discharged, and the voltage value V 10 output from the integration circuit 10 becomes a reset level.
  • the saturation signal ⁇ 1 output from the comparison circuit 20 is at the logic level L, the switches SW 31 and SW 34 of the charge injection circuit 30 are open, and the switches SW 32 and SW 33 of the charge injection circuit 30 are open. Is closed, and the count value in the count circuit 40 is initialized to the value 0.
  • the switch SW 10 of the integration circuit 10 is opened, the charge generated in the photodiode PD is accumulated in the integration capacitor element C 10 , and the voltage value V 10 corresponding to the amount of the accumulated charge is obtained. Output from the integrating circuit 10.
  • the voltage value V 10 output from the integration circuit 10 is compared with the reference value V ref2 by the comparison circuit 20.
  • the voltage value V 10 outputted from the integrating circuit 10 is once becomes the reset level, the voltage value V 10 corresponding to the amount of the subsequently accumulated charge is output from the integrating circuit 10.
  • the saturation signal ⁇ 1 output from the comparison circuit 20 goes to the logic level L. Accordingly, the switches SW 31 and SW 34 of the charge injection circuit 30 are opened, and the switches SW 32 and SW 33 are respectively switched. close.
  • Time ⁇ 45 and time ⁇ 56 from time t 5 to time t 6 are equal to each other if the amount of light incident on the photodiode PD is constant.
  • Time from the time t 6 to time t 7 is shorter than such as the time ⁇ 12.
  • the counting circuit 40 counts the number of times that the saturation signal ⁇ 1 output from the comparison circuit 20 changes from the logic level L to the logic level H during the fixed time T. That is, the count value in the counting circuit 40 becomes value 1 at time t 2 , value 2 at time t 3 , value 3 at time t 4 , value 4 at time t 5 , and value 5 at time t 6. . That is, the AD conversion function is realized by the integration circuit 10, the comparison circuit 20, the charge injection circuit 30, and the counting circuit 40.
  • the switches SW 51 and SW 54 of the holding circuit 51 Prior to time t 7, the switches SW 51 and SW 54 of the holding circuit 51 are closed, and at time t 7 , the switches SW 51 and SW 54 of the holding circuit 51 are opened. As a result, the signals are output from the integrating circuit 10 immediately before time t 7.
  • the value V 51 of the voltage value V 10 that has been sampled is sampled and held by the holding circuit 51.
  • the switch SW 51, SW 54 of the holding circuit 52 is closed at time t 1, the time t 1 the switch SW 51, SW 54 of the holding circuit 52 immediately opens, resulting, integrating circuit 10 at time t 1 the switch
  • V 52 of noise kTC noise
  • the counting operation in the counting circuit 40 is stopped, and the count value at time t 7 is held by the counting circuit 40.
  • the switch SW of the reading unit 4 n is closed, and the count value held by the counting circuit 40 of the reading unit 4 n is output through the switch SW.
  • the second digital value is positioned lower than the first digital value.
  • the digital value output from the photodetection device 1 is (M1 + M2) -bit data D M1 + M2 ⁇ . 1 to D 0 .
  • the upper M1 bit data D M1 + M2-1 to D M2 correspond to the first digital value
  • the lower M2 bit data D M2-1 to D 0 correspond to the second digital value.
  • the amount of light incident on the photodiode PD is the first by the AD conversion function realized by the integration circuit 10, the comparison circuit 20, the charge injection circuit 30, and the counting circuit 40.
  • the digital value is converted, and the remaining value that cannot be converted by the AD conversion function is converted to a second digital value by the AD conversion circuit 70. Therefore, the light detection device 1 can detect the amount of incident light in a short time with a large dynamic range.
  • this photodetection device 1 when a plurality of photodiodes PD are arranged in a one-dimensional or two-dimensional manner, an incident light image can be taken with a large dynamic range.
  • the amplifier circuit 60 inputs the voltage value V 51 output from the holding circuit 51 inputs the voltage value V 52 output from the holding circuit 52, A voltage value (K (V 51 ⁇ V 52 )) obtained by multiplying the difference between the two input voltage values by K times (where K> 1) is output to the AD conversion circuit 70. Then, the AD conversion circuit 70 sets the voltage value K times the reference value V ref2 in the comparison circuit 20 as the maximum input voltage value, inputs the voltage value output from the amplifier circuit 60, and corresponds to the voltage value. 2 digital values (lower-order M2 bit data D M2-1 to D 0 ) are output.
  • the photodetector 1 can output a highly accurate digital value corresponding to the amount of incident light.
  • the two holding circuits 51 and 52 are provided, and the voltage value obtained by multiplying the difference between the voltage values output from the holding circuit 51 and the holding circuit 52 by K times is the amplification circuit 60. Is output from.
  • the voltage value output from the amplifier circuit 60 represents the value after the noise component generated in the integrating circuit 20 is removed. If such noise component removal is not necessary, the holding circuit 52 may not be provided.
  • FIG. 4 is a diagram showing a detailed configuration of a photodetecting device 1A according to another embodiment.
  • Figure 4 holding circuits 51 1 of 4, 52 1, 51 2, 52 2, respectively, have already the configuration similar to the holding circuits 51 and 52 in FIG. 2 described.
  • Each of the holding circuits 51 1 and 51 2 holds and outputs a voltage value (including a signal component and a noise component) output from the integrating circuit 20, similarly to the holding circuit 51 in FIG.
  • Each of the holding circuits 52 1 and 52 2 holds and outputs a voltage value (including only a noise component) output from the integrating circuit 20, similarly to the holding circuit 52 in FIG. 1 the first set of holding circuit 51, 52 1 and the holding circuit 51 2 of the second set, 52 2, although the same operation, the operation timing are different.
  • AD conversion operations are performed by the integration circuit 10, the comparison circuit 20, the charge injection circuit 30, and the counting circuit 40 in each of a plurality of consecutive periods. ) Is output.
  • the voltage value sampling operation is performed by the first set of holding circuits 51 1 and 52 1 , while the second set of holding circuits 51 2 and 52 is performed. 2 is amplified by the amplifier circuit 60 and AD-converted by the AD converter circuit 70 to output a second digital value.
  • the photodetecting device 1A can be controlled by the control unit 90A.
  • the control unit 90A includes the switch SW 10 of each of the reading units 4 1 to 4 N , the counting circuit 40, the SW 51 to SW 54 of the holding circuit 51 1 , and the holding circuit 52 1. switches SW 51 ⁇ SW 54, the holding circuit 51 2 SW 51 ⁇ SW 54, the holding circuit 52 2 of the switch SW 51 ⁇ SW 54 and the switch SW, gives a control signal to the AD conversion circuit, these The operation is controlled at a predetermined timing.
  • the photodetector 1A integrated circuit voltage value output from 10 is 1 the first set of holding circuit 51, 52 1 and the second set of holding circuit 51 2, 52 2 and the sampling alternately Then, the processing by the integration circuit 10, the comparison circuit 20, the charge injection circuit 30 and the counting circuit 40 and the processing by the amplification circuit 60 and the AD conversion circuit 70 are performed in parallel. Accordingly, the photodetecting device 1A can perform photodetection or imaging at high speed in addition to the same effects as the photodetecting device 1 described above.
  • the holding circuit 52 1, 52 2 may not be provided.

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Abstract

　一実施形態の信号処理装置では、積分回路が、フォトダイオードからの電荷を積分容量素子に蓄積し、電荷の量に応じた電圧値を出力する。比較回路が、積分回路からの電圧値が基準値に達したときに、飽和信号を出力する。電荷注入回路が、飽和信号に応じて、逆極性の電荷を積分容量素子に注入する。計数回路が、飽和信号に基づいて計数を行う。保持回路が、積分回路からの電圧値を保持する。増幅回路が、保持回路により保持された電圧値のＫ倍（ただし、Ｋ＞１）の電圧値を出力する。ＡＤ変換回路が、基準値のＫ倍の電圧値を最大入力電圧値、すなわちフルスケール値とし、増幅回路からの電圧値に対応するデジタル値を出力する。

Description

信号処理装置および光検出装置
　本発明は、フォトダイオードへの入射光量に応じて該フォトダイオードで発生した電荷の量に応じた値の電気信号を出力する信号処理装置、ならびに、このような信号処理装置およびフォトダイオードを含む光検出装置に関するものである。
　入射光量を検出する光検出装置は、入射光量に応じた電荷を発生するフォトダイオードと、このフォトダイオードで発生した電荷の量に応じた値の電気信号を出力する信号処理装置とを備える。このような光検出装置として例えば特許文献１に記載されたものが知られている。この文献に記載された光検出装置は、ＡＤ変換機能を有していて、入射光量に応じたデジタル値を出力することができる。
　光検出装置は、例えば、Ｘ線ＣＴ装置の検出部として用いられ、多数のフォトダイオードがアレイ配置されてシンチレータで覆われている場合がある。シンチレータにＸ線が入射するとシンチレーション光が発生し、そのシンチレータ光が何れかのフォトダイオードに入射すると該フォトダイオードで電荷が発生し、その電荷が信号処理装置により電気信号に変換される。
特開平５－２１５６０７号公報
　このような光検出装置は、多画素化，高速化および低消費電力化とともに高精度化が要求されている。しかし、特許文献１に記載されたものを含めて従来の光検出装置において用いられる信号処理装置は、ノイズの影響により高精度のデジタル値を出力することができない場合がある。
　本発明は、上記問題点を解消する為になされたものであり、入射光量に応じた高精度のデジタル値を出力することができる信号処理装置、および、このような信号処理装置を含む光検出装置を提供することを目的とする。
　一実施形態に係る信号処理装置は、フォトダイオードへの入射光量に応じて該フォトダイオードで発生した電荷の量に応じた値の電気信号を出力する信号処理装置であって、(1) フォトダイオードから出力された電荷を蓄積する積分容量素子を有し、この積分容量素子に蓄積した電荷の量に応じた電圧値を出力する積分回路と、(2) 積分回路から出力された電圧値を入力し、この電圧値と所定の基準値とを大小比較して、電圧値が基準値に達したときに、その旨を示す飽和信号を出力する比較回路と、(3) 比較回路から出力された飽和信号に基づいて、積分回路の積分容量素子に蓄積される電荷と逆極性の一定量の電荷を積分容量素子に注入する電荷注入回路と、(4) 比較回路から出力された飽和信号に基づいて、積分回路から出力された電圧値が基準値に達した回数を計数する計数回路と、(5) 積分回路から出力された電圧値を保持し出力する保持回路と、(6) 保持回路により保持されて出力された電圧値を入力して、この入力した電圧値をＫ倍（ただし、Ｋ＞１）にした電圧値を出力する増幅回路と、(7) 比較回路における基準値のＫ倍の電圧値を最大入力電圧値とし、増幅回路から出力された電圧値を入力して、この電圧値に対応するデジタル値を出力するＡＤ変換回路と、を備えることを特徴とする。
　この信号処理装置はフォトダイオードとともに用いられる。この信号処理装置では、フォトダイオードへの入射光量に応じて発生した電荷は、積分回路の積分容量素子に蓄積され、この積分容量素子に蓄積した電荷の量に応じた電圧値が積分回路から出力される。この積分回路から出力された電圧値は比較回路に入力されて、この入力電圧値と所定の基準値とが比較回路により大小比較され、入力電圧値が基準値に達したときに、その旨を示す飽和信号が比較回路から出力される。この比較回路から出力された飽和信号に基づいて、電荷注入回路により、積分回路の積分容量素子に蓄積される電荷と逆極性の一定量の電荷が積分容量素子に注入される。また、この比較回路から出力された飽和信号に基づいて、計数回路により、一定期間の間に積分回路から出力された電圧値が基準値に達した回数が計数される。これら積分回路，比較回路，電荷注入回路および計数回路によりＡＤ変換機能が実現される。
　また、上記一定期間の終了の際に積分回路から出力された電圧値は、保持回路により保持されて出力される。保持回路により保持されて出力された電圧値は、増幅回路によりＫ倍に増幅されてＡＤ変換回路へ出力される。ＡＤ変換回路では、比較回路における基準値のＫ倍の電圧値が最大入力電圧値とされ、増幅回路から出力された電圧値が入力されて、この電圧値に対応するデジタル値が出力される。そして、この信号処理装置では、計数回路により計数された回数の値、および、ＡＤ変換回路から出力されたデジタル値に基づいて、入射光量が検出される。
　一実施形態に係る信号処理装置は、ＡＤ変換回路における最大入力電圧値を設定する為の基準値を入力して、この基準値のＫ分の１の電圧値を基準値として比較回路に与える基準値生成回路を更に備え得る。ＡＤ変換回路における最大入力電圧値を設定する為の基準値と、比較回路に与えられる基準値とは、互いに別個に生成されてもよいが、基準値生成回路により前者から後者が生成され得る。この基準値生成回路は例えば抵抗分割回路により構成され得る。
　一実施形態に係る信号処理装置は、保持回路として第１保持回路および第２保持回路を備えていてもよく、増幅回路が、第１保持回路および第２保持回路それぞれから出力された電圧値を入力して、これらの入力した２つの電圧値の差をＫ倍にした電圧値を出力してもよい。この場合には、積分回路から出力される信号成分およびノイズ成分を含む電圧値が第１保持回路により保持され、積分回路から出力されるノイズ成分のみを含む電圧値が第２保持回路により保持される。そして、増幅回路により、第１保持回路および第２保持回路それぞれから出力された電圧値の差をＫ倍にした電圧値が出力される。
　一実施形態に係る信号処理装置は、保持回路として第１保持回路および第２保持回路を備えていてもよく、積分回路から出力された電圧値を第１保持回路および第２保持回路に交互に保持させて、積分回路，比較回路，電荷注入回路および計数回路による処理と、増幅回路およびＡＤ変換回路による処理とを、並列的に行ってもよい。このような並列的な動作が行われることにより、光検出が高速に行われ得る。
　一実施形態に係る信号処理装置では、複数組の積分回路，比較回路，電荷注入回路，計数回路および保持回路に対して、１組の増幅回路およびＡＤ変換回路が設けられ、各組の保持回路により出力される電圧値を順次に増幅回路が入力してもよい。この場合には、フォトダイオードおよび信号処理装置を含む光検出装置により撮像が可能であり、また、信号処理装置の回路規模が小さくなる。
　一実施形態に係る光検出装置は、入射光量に応じた電荷を発生するフォトダイオードと、フォトダイオードで発生した電荷の量に応じた値の電気信号を出力する上記の実施形態に係る信号処理装置と、を備えることを特徴とする。
　本発明に係る信号処理装置よび光検出装置は、入射光量に応じた高精度のデジタル値を出力することができる。
一実施形態に係る光検出装置１の概略構成を示す図である。 一実施形態に係る光検出装置１の詳細構成を示す図である。 一実施形態に係る光検出装置１の動作を説明するフローチャートである。 他の実施形態に係る光検出装置１Ａの詳細構成を示す図である。
　以下、添付図面を参照して、本発明を実施するための形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
　図１は、一実施形態に係る光検出装置１の概略構成を示す図である。この図に示される光検出装置１は、フォトダイオードアレイ２および信号処理装置３を含む。
　フォトダイオードアレイ２は、Ｎ個のフォトダイオードＰＤ１～ＰＤＮを含む。Ｎ個のフォトダイオードＰＤ１～ＰＤＮは共通の構成を有する。Ｎ個のフォトダイオードＰＤ１～ＰＤＮは１つの半導体基板上に形成されていてもよい。また、Ｎ個のフォトダイオードＰＤ１～ＰＤＮそれぞれの受光領域は、Ｘ線等のエネルギー線の入射に伴いシンチレータ光を発生させるシンチレータで覆われていてもよい。各フォトダイオードＰＤｎは、入射光量に応じた電荷を発生する。なお、Ｎは１以上の整数であり、ｎは１以上Ｎ以下の各整数である。また、Ｎは２以上の整数であって、Ｎ個のフォトダイオードＰＤ１～ＰＤＮが１次元状または２次元状に配列されていてもよい。
　信号処理装置３は、各フォトダイオードＰＤｎで発生した電荷の量に応じた値の電気信号（デジタル信号）を出力する。信号処理装置３は、Ｎ個の読出し部４１～４Ｎ，増幅回路６０およびＡＤ変換回路７０を含む。Ｎ個の読出し部４１～４Ｎは共通の構成を有する。各読出し部４ｎはフォトダイオードＰＤｎに対応して設けられている。信号処理装置３は、フォトダイオードアレイ２が形成される半導体基板とは別個の半導体基板上に形成されていてもよい。また、フォトダイオードアレイ２が形成される半導体基板の裏面にシンチレータが設けられ、フォトダイオードアレイ２が形成される半導体基板の表面と信号処理装置３が形成される半導体基板の表面とが互いにバンプ接続されていてもよい。
　各読出し部４ｎは、積分回路１０、比較回路２０、電荷注入回路３０、計数回路４０、保持回路５０およびスイッチＳＷを含む。各読出し部４ｎに含まれる積分回路１０は、対応するフォトダイオードＰＤから出力された電荷を積分容量素子に蓄積して、その蓄積電荷量に応じた電圧値を比較回路２０および保持回路５０へ出力する。比較回路２０は、積分回路１０から出力された電圧値を入力し、この入力電圧値と所定の基準値とを大小比較して、入力電圧値が基準値に達したときに、その旨を示す飽和信号を電荷注入回路３０および計数回路４０へ出力する。
　電荷注入回路３０は、比較回路２０から出力された飽和信号に基づいて、積分回路１０の積分容量素子に蓄積される電荷と逆極性の一定量の電荷を積分容量素子に注入する。計数回路４０は、比較回路２０から出力された飽和信号に基づいて、積分回路１０から出力された電圧値が基準値に達した回数を一定期間に亘って計数する。各読出し部４ｎに含まれる計数回路４０は、スイッチＳＷを介して共通の配線に接続されている。保持回路５０は、積分回路１０から出力された電圧値をサンプリングして保持し、その保持した電圧値を増幅回路６０へ出力する。
　増幅回路６０の入力端は、各読出し部４ｎに含まれる保持回路５０の出力端に接続されている。増幅回路６０は、各読出し部４ｎに含まれる保持回路５０により保持されて順次に出力された電圧値を入力して、この入力した電圧値をＫ倍（ただし、Ｋ＞１）にした電圧値をＡＤ変換回路７０へ出力する。ＡＤ変換回路７０は、比較回路２０における基準値のＫ倍の電圧値を最大入力電圧値、すなわちフルスケール値とし、増幅回路６０から出力された電圧値を入力して、この入力電圧値に対応するデジタル値を出力する。
　図２は、一実施形態に係る光検出装置１の詳細構成を示す図である。ここでは、１組のフォトダイオードＰＤおよび読出し部４が示され、また、増幅回路６０およびＡＤ変換回路７０に加えて基準値生成回路８０が示されている。ここでは、保持回路５０として２個の保持回路５１，５２が設けられるものとする。
　積分回路１０は、アンプＡ１０、積分容量素子Ｃ１０およびスイッチＳＷ１０を有する。アンプＡ１０の非反転入力端子は接地されている。アンプＡ１０の反転入力端子はフォトダイオードＰＤと接続されている。アンプＡ１０の反転入力端子と出力端子との間に積分容量素子Ｃ１０およびスイッチＳＷ１０が並列的に設けられている。この積分回路１０は、スイッチＳＷ１０が閉じているときには、積分容量素子Ｃ１０が放電され、リセットレベルの電圧値を出力する。一方、この積分回路１０は、スイッチＳＷ１０が開いているときには、フォトダイオードＰＤから出力された電荷を積分容量素子Ｃ１０に蓄積し、この積分容量素子Ｃ１０に蓄積した電荷の量に応じた電圧値Ｖ１０を出力する。
　比較回路２０は、積分回路１０から出力された電圧値Ｖ１０を入力し、この電圧値Ｖ１０と所定の基準値Ｖｒｅｆ２とを大小比較する。そして、比較回路２０は、電圧値Ｖが基準値Ｖｒｅｆ２に達したときに、その旨を示す飽和信号φ１を出力する。
　電荷注入回路３０は、スイッチＳＷ３１～ＳＷ３４および容量素子Ｃ３０を有する。スイッチＳＷ３１、容量素子Ｃ３０およびスイッチＳＷ３２は順に接続されており、スイッチＳＷ３１の他端は積分回路１０のアンプＡ１０の反転入力端子に接続されており、スイッチＳＷ３２の他端は基準電位Ｖｉｎｊに接続されている。スイッチＳＷ３１と容量素子Ｃ３０との接続点は、スイッチＳＷ３３を介して接地されている。スイッチＳＷ３２と容量素子Ｃ３０との接続点は、スイッチＳＷ３４を介して接地されている。スイッチＳＷ３１およびＳＷ３４それぞれは、比較回路２０から出力された飽和信号φ１に基づいて開閉する。スイッチＳＷ３２およびＳＷ３３それぞれは、比較回路２０から出力された飽和信号φ１の論理反転信号φ２に基づいて開閉する。すなわち、この電荷注入回路３０は、比較回路２０から出力された飽和信号φ１に基づいて、積分回路１０の積分容量素子Ｃ１０に蓄積される電荷と逆極性の一定量の電荷を積分容量素子Ｃ１０に注入する。
　計数回路４０は、比較回路２０から出力された飽和信号φ１に基づいて、積分回路１０から出力された電圧値Ｖが基準値Ｖｒｅｆ２に達した回数を一定期間に亘って計数し、この計数値をデジタル値として出力する。
　これら積分回路１０，比較回路２０，電荷注入回路３０および計数回路４０は、ＡＤ変換機能を有している。すなわち、一定期間のうちにフォトダイオードＰＤから出力されて積分回路１０の積分容量素子Ｃ１０に蓄積されていく電荷の量の絶対値をＱ０とし、比較回路２０から出力される飽和信号φ１に基づいて電荷注入回路３０により積分回路１０の積分容量素子Ｃ１０に注入される電荷の量の絶対値をＱ１とする。このときに、計数回路４０による計数値（デジタル値）は、Ｑ０をＱ１で除算して得られる値に対して小数部を切り捨てた整数値である。また、上記一定期間の終了の際に積分回路１０から出力される電圧値は、Ｑ０をＱ１で除算して得られる値から上記整数値を減算して得られる残余の値に応じた電圧値である。
　保持回路５１および保持回路５２は共通の構成を有する。保持回路５１および保持回路５２それぞれは、スイッチＳＷ５１～ＳＷ５４および容量素子Ｃ５０を有する。スイッチＳＷ５１、容量素子Ｃ５０およびスイッチＳＷ５２は順に接続されており、スイッチＳＷ５１の他端は積分回路１０のアンプＡ１０の出力端子に接続されており、スイッチＳＷ５２の他端は増幅回路６０の入力端に接続されている。スイッチＳＷ５１と容量素子Ｃ５０との接続点は、スイッチＳＷ５３を介して接地されている。スイッチＳＷ５２と容量素子Ｃ５０との接続点は、スイッチＳＷ５４を介して接地されている。
　保持回路５１および保持回路５２それぞれでは、スイッチＳＷ５１およびＳＷ５４は同時に開閉する。スイッチＳＷ５２およびＳＷ５３は同時に開閉する。スイッチＳＷ５１，ＳＷ５４が閉状態から開状態に転じると、その直前に積分回路１０からの出力電圧値は容量素子Ｃ５０に保持される。スイッチＳＷ５２，ＳＷ５３が開くと、容量素子Ｃ５０に保持されている電圧値は増幅回路６０へ出力される。
　保持回路５１は、計数回路４０が計数を行う一定期間の終了の際に積分回路１０から出力された電圧値をサンプリングして保持し、その保持した電圧値を増幅回路６０へ出力する。一方、保持回路５２は、積分回路１０のスイッチＳＷ１０が閉じていているときに積分回路１０から出力されるリセットレベルの電圧値をサンプリングして保持し、その保持した電圧値を増幅回路６０へ出力する。
　増幅回路６０は、保持回路５１から出力された電圧値Ｖ５１を入力するとともに、保持回路５２から出力された電圧値Ｖ５２を入力して、これらの入力した２つの電圧値の差をＫ倍にした電圧値（Ｋ(Ｖ５１－Ｖ５２)）をＡＤ変換回路７０へ出力する。保持回路５１から出力された電圧値Ｖ５１は、信号成分およびノイズ成分を含む電圧値のうち、積分回路１０，比較回路２０，電荷注入回路３０および計数回路４０により構成されるＡＤ変換機能によるＡＤ変換の際の残余の電圧値である。保持回路５２から出力された電圧値Ｖ５２は、信号成分を含まず、ノイズ成分のみを含む。したがって、増幅回路６０から出力される電圧値は、上記の残余の電圧値からノイズ成分が除去された後の値を表すものとなる。
　前述したように、増幅回路６０は、保持回路５１，５２により保持されて出力された電圧値を入力して、これらの入力した２つの電圧値の差をＫ倍にした電圧値をＡＤ変換回路７０へ出力する。また、ＡＤ変換回路７０は、比較回路２０における基準値のＫ倍の電圧値を最大入力電圧値とし、増幅回路６０から出力された電圧値を入力して、この入力電圧値に対応するデジタル値を出力する。そこで、基準値生成回路７０は、ＡＤ変換回路７０における最大入力電圧値を設定する為の基準値Ｖｒｅｆ１を入力して、この基準値Ｖｒｅｆ１のＫ分の１の電圧値（Ｖｒｅｆ１／Ｋ）を基準値Ｖｒｅｆ２として比較回路２０に与える。基準値生成回路８０は、抵抗分割回路により構成され得る。
　なお、本実施形態に係る光検出装置１は制御部９０を更に備え得る。この制御部９０は、積分回路１０におけるスイッチＳＷ１０の開閉動作、計数回路４０における計数動作、保持回路５１，５２におけるスイッチＳＷ５１～ＳＷ５４の開閉動作、スイッチＳＷの開閉動作、および、ＡＤ変換回路７０におけるＡＤ変換動作、を所定のタイミングで制御する。即ち、図２に示すように、制御部９０は、読出し部４１～４Ｎの各々のスイッチＳＷ１０、計数回路４０、保持回路５１のＳＷ５１～ＳＷ５４、保持回路５２のスイッチＳＷ５１～ＳＷ５４、及び、スイッチＳＷと、ＡＤ変換回路４０とに制御信号を与えて、これら要素の動作を所定のタイミングで制御する。
　次に、本実施形態に係る光検出装置１の動作について説明する。図３は、一実施形態に係る光検出装置１の動作を説明するフローチャートである。
　時刻ｔ０に、積分回路１０のスイッチＳＷ１０が閉じて、積分容量素子Ｃ１０が放電され、積分回路１０から出力される電圧値Ｖ１０はリセットレベルとなる。このとき、比較回路２０から出力される飽和信号φ１は論理レベルＬであり、電荷注入回路３０のスイッチＳＷ３１およびＳＷ３４それぞれは開いており、電荷注入回路３０のスイッチＳＷ３２およびＳＷ３３それぞれは閉じており、計数回路４０における計数値は値０に初期化されている。
　時刻ｔ１に、積分回路１０のスイッチＳＷ１０が開いて、フォトダイオードＰＤで発生した電荷が積分容量素子Ｃ１０に蓄積されていき、その蓄積された電荷の量に応じた電圧値Ｖ１０が積分回路１０から出力される。積分回路１０から出力される電圧値Ｖ１０は、比較回路２０により基準値Ｖｒｅｆ２と比較される。
　時刻ｔ２に、積分回路１０から出力される電圧値Ｖ１０が基準値Ｖｒｅｆ２に達すると、比較回路２０から出力される飽和信号φ１は論理レベルＬから論理レベルＨに転じ、これに伴い、電荷注入回路３０のスイッチＳＷ３１およびＳＷ３４それぞれは閉じるとともに、スイッチＳＷ３２およびＳＷ３３それぞれは開く。
　そして、積分回路１０から出力される電圧値Ｖ１０が基準値Ｖｒｅｆ２に達したときに積分容量素子Ｃ１０に蓄積されていた電荷量Ｑ１０（＝Ｃ１０・Ｖｒｅｆ２）と、そのときまでに電荷注入回路３０の容量素子Ｃ３０に蓄積されていた電荷量Ｑ３０（＝Ｃ３０・Ｖｉｎｊ）とが互いに等しければ、電荷注入回路３０の容量素子Ｃ３０に蓄積されていた電荷は積分回路１０の積分容量素子Ｃ１０に注入されて、積分容量素子Ｃ１０における電荷蓄積量はリセットされる。
　これにより、積分回路１０から出力される電圧値Ｖ１０は一旦リセットレベルとなり、その後に蓄積された電荷の量に応じた電圧値Ｖ１０が積分回路１０から出力される。また、直ちに、比較回路２０から出力される飽和信号φ１は論理レベルＬに転じ、これに伴い、電荷注入回路３０のスイッチＳＷ３１およびＳＷ３４それぞれは開くとともに、スイッチＳＷ３２およびＳＷ３３それぞれは閉じる。
　時刻ｔ３，時刻ｔ４，時刻ｔ５および時刻ｔ６それぞれにおいても、時刻ｔ２における上述した一連の動作が行われる。ここで、時刻ｔ１から時刻ｔ２までの時間τ１２、時刻ｔ２から時刻ｔ３までの時間τ２３、時刻ｔ３から時刻ｔ４までの時間τ３４、時刻ｔ４から時刻ｔ５までの時間τ４５、および、時刻ｔ５から時刻ｔ６までの時間τ５６それぞれは、この間のフォトダイオードＰＤへの入射光量が一定であれば、互いに等しい。
　このような繰り返し動作は、積分回路１０における積分動作が開始された時刻ｔ１から一定時間Ｔが経過する時刻ｔ７（＝ｔ１＋Ｔ）まで行われる。時刻ｔ６から時刻ｔ７までの時間は、上記時間τ１２などより短い。この一定時間Ｔの間に、比較回路２０から出力される飽和信号φ１が論理レベルＬから論理レベルＨに転じる回数が計数回路４０により計数される。すなわち、計数回路４０における計数値は、時刻ｔ２に値１となり、時刻ｔ３に値２となり、時刻ｔ４に値３となり、時刻ｔ５に値４となり、時刻ｔ６に値５となる。すなわち、積分回路１０，比較回路２０，電荷注入回路３０および計数回路４０によりＡＤ変換機能が実現されている。
　時刻ｔ７前に保持回路５１のスイッチＳＷ５１，ＳＷ５４が閉じ、時刻ｔ７に保持回路５１のスイッチＳＷ５１，ＳＷ５４が開いて、その結果、時刻ｔ７直前に積分回路１０から出力されていた電圧値Ｖ１０の値Ｖ５１が保持回路５１によりサンプリングされて保持される。また、時刻ｔ１に保持回路５２のスイッチＳＷ５１，ＳＷ５４が閉じ、時刻ｔ１直後に保持回路５２のスイッチＳＷ５１，ＳＷ５４が開いて、その結果、時刻ｔ１に積分回路１０のスイッチＳＷ１０が開くことにより生じて積分回路１０から出力されるノイズ（ｋＴＣノイズ）の値Ｖ５２が保持回路５２によりサンプリングされて保持される。
　そして、時刻ｔ７以降の時刻ｔ８～ｔ９の間に、保持回路５１および保持回路５２それぞれのスイッチＳＷ５２，ＳＷ５３が閉じることにより、保持回路５１により保持されていた電圧値Ｖ５１、および、保持回路５１により保持されていた電圧値Ｖ５２は、増幅回路６０に入力されて、これら２つの電圧値の差のＫ倍の電圧値（Ｋ(Ｖ５１－Ｖ５２)）が増幅回路６０から出力される。増幅回路６０から出力された電圧値はＡＤ変換回路７０に入力されて、この入力電圧値に対応するデジタル値がＡＤ変換回路７０から出力される。
　また、時刻ｔ７以降は計数回路４０における計数動作が停止され、時刻ｔ７における計数値が計数回路４０により保持される。そして、時刻ｔ８～ｔ９の間に、読出し部４ｎのスイッチＳＷが閉じて、その読出し部４ｎの計数回路４０により保持されていた計数値は、スイッチＳＷを経て出力される。
　以上の動作のうち、時刻ｔ０～ｔ７の間の動作は、Ｎ個の読出し部４１～４Ｎにおいて並列的に同時に行われる。一方、時刻ｔ７以降の動作は、Ｎ個の読出し部４１～４Ｎについて順次に行われる。以上のようにして、Ｎ個の読出し部４１～４Ｎそれぞれについて順次に、フォトダイオードＰＤへの入射光量に対する出力値として、計数回路４０による計数値である第１のデジタル値、および、ＡＤ変換回路７０によるＡＤ変換結果である第２のデジタル値が得られる。
　上述した動作から判るように、第２のデジタル値は、第１のデジタル値に対して下位に位置するものである。第１のデジタル値がＭ１ビットで表され、第２のデジタル値がＭ２ビットで表されるとすれば、この光検出装置１から出力されるデジタル値は、（Ｍ１＋Ｍ２）ビットのデータＤＭ１＋Ｍ２－１～Ｄ０として表される。このうち、上位Ｍ１ビットのデータＤＭ１＋Ｍ２－１～ＤＭ２は第１のデジタル値に対応し、下位Ｍ２ビットのデータＤＭ２－１～Ｄ０は第２のデジタル値に対応する。
　したがって、本実施形態に係る光検出装置１では、フォトダイオードＰＤへの入射光量値は、積分回路１０，比較回路２０，電荷注入回路３０および計数回路４０により実現されるＡＤ変換機能により第１のデジタル値に変換されるとともに、このＡＤ変換機能によりＡＤ変換しきれなかった残余の値は、ＡＤ変換回路７０により第２のデジタル値に変換される。したがって、この光検出装置１では、大きなダイナミックレンジで短時間に入射光量が検出され得る。また、この光検出装置１において、複数のフォトダイオードＰＤが１次元状または２次元状に配列されている場合には、大きなダイナミックレンジで入射光像が撮像され得る。
　また、本実施形態に係る光検出装置１では、増幅回路６０は、保持回路５１から出力された電圧値Ｖ５１を入力するとともに、保持回路５２から出力された電圧値Ｖ５２を入力して、これらの入力した２つの電圧値の差をＫ倍（ただし、Ｋ＞１）にした電圧値（Ｋ(Ｖ５１－Ｖ５２)）をＡＤ変換回路７０へ出力する。そして、ＡＤ変換回路７０は、比較回路２０における基準値Ｖｒｅｆ２のＫ倍の電圧値を最大入力電圧値とし、増幅回路６０から出力された電圧値を入力して、この電圧値に対応する第２のデジタル値（下位Ｍ２ビットのデータＤＭ２－１～Ｄ０）を出力する。これにより、ＡＤ変換回路７０におけるＡＤ変換動作の際に生じるノイズがＫ分の１に抑制されるので、光検出装置１から出力されるデジタル値（データＤＭ１＋Ｍ２－１～Ｄ０）は高精度のものとなり得る。このように、本実施形態に係る光検出装置１は、入射光量に応じた高精度のデジタル値を出力することができる。
　以上までに説明した構成では、２個の保持回路５１および保持回路５２が設けられて、保持回路５１および保持回路５２それぞれから出力された電圧値の差をＫ倍にした電圧値が増幅回路６０から出力される。これにより、増幅回路６０から出力される電圧値は、積分回路２０で生じるノイズ成分が除去された後の値を表すものとなる。このようなノイズ成分除去の必要がない場合には、保持回路５２は設けられなくてもよい。
　また、図４に示されるように、保持回路５０として４個の保持回路５１１，５２１，５１２，５２２が設けられてもよい。図４は、他の実施形態に係る光検出装置１Ａの詳細構成を示す図である。図４中の４個の保持回路５１１，５２１，５１２，５２２それぞれは、既に説明した図２中の保持回路５１，５２の各構成と同様の構成を有する。
　保持回路５１１，５１２それぞれは、図２中の保持回路５１と同様に、積分回路２０から出力される電圧値（信号成分およびノイズ成分を含む）を保持し出力する。保持回路５２１，５２２それぞれは、図２中の保持回路５２と同様に、積分回路２０から出力される電圧値（ノイズ成分のみを含む）を保持し出力する。第１の組の保持回路５１１，５２１と第２の組の保持回路５１２，５２２とは、同様の動作をするものの、動作タイミングが相違する。
　すなわち、光検出装置１Ａでは、連続する複数の期間それぞれにおいて、積分回路１０，比較回路２０，電荷注入回路３０および計数回路４０によるＡＤ変換動作が行われて、計数回路４０から計数値（第１のデジタル値）が出力されるとする。この連続する複数の期間のうち或る第１期間では、第１の組の保持回路５１１，５２１による電圧値のサンプリング動作が行われる一方で、第２の組の保持回路５１２，５２２により保持されている電圧値が増幅回路６０により増幅されＡＤ変換回路７０によりＡＤ変換されて第２のデジタル値が出力される。この第１期間に続く第２期間では、第２の組の保持回路５１２，５２２による電圧値のサンプリング動作が行われる一方で、第１の組の保持回路５１１，５２１により保持されている電圧値が増幅回路６０により増幅されＡＤ変換回路７０によりＡＤ変換されて第２のデジタル値が出力される。
　この光検出装置１Ａは制御部９０Ａによって制御され得る。制御部９０Ａは、図４に示すように、制御部９０は、読出し部４１～４Ｎの各々のスイッチＳＷ１０、計数回路４０、保持回路５１１のＳＷ５１～ＳＷ５４、保持回路５２１のスイッチＳＷ５１～ＳＷ５４、保持回路５１２のＳＷ５１～ＳＷ５４、保持回路５２２のスイッチＳＷ５１～ＳＷ５４、及び、スイッチＳＷと、ＡＤ変換回路とに制御信号を与えて、これらの動作を所定のタイミングで制御する。
　このように、光検出装置１Ａでは、積分回路１０から出力された電圧値が第１の組の保持回路５１１，５２１と第２の組の保持回路５１２，５２２とに交互にサンプリングされ保持されて、積分回路１０，比較回路２０，電荷注入回路３０および計数回路４０による処理と、増幅回路６０およびＡＤ変換回路７０による処理とが、並列的に行われる。したがって、この光検出装置１Ａは、前述の光検出装置１と同様の効果を奏することに加えて、光検出または撮像を高速に行うことができる。
　なお、光検出装置１Ａにおいても、積分回路２０で生じるノイズ成分の除去の必要がない場合には、保持回路５２１，５２２は設けられなくてもよい。
　１…光検出装置、２…フォトダイオードアレイ、３…信号処理装置、４１～４Ｎ…読出し部、１０…積分回路、２０…比較回路、３０…電荷注入回路、４０…計数回路、５０～５２…保持回路、６０…増幅回路、７０…ＡＤ変換回路、８０…基準値生成回路。

Claims (6)

  1. 　フォトダイオードへの入射光量に応じて該フォトダイオードで発生した電荷の量に応じた値の電気信号を出力する信号処理装置であって、
    　前記フォトダイオードから出力された電荷を蓄積する積分容量素子を有し、この積分容量素子に蓄積した電荷の量に応じた電圧値を出力する積分回路と、
    　前記積分回路から出力された電圧値を入力し、この電圧値と所定の基準値とを大小比較して、前記電圧値が前記基準値に達したときに、その旨を示す飽和信号を出力する比較回路と、
    　前記比較回路から出力された飽和信号に基づいて、前記積分回路の前記積分容量素子に蓄積される電荷と逆極性の一定量の電荷を前記積分容量素子に注入する電荷注入回路と、
    　前記比較回路から出力された飽和信号に基づいて、前記積分回路から出力された電圧値が前記基準値に達した回数を計数する計数回路と、
    　前記積分回路から出力された電圧値を保持し出力する保持回路と、
    　前記保持回路により保持されて出力された電圧値を入力して、この入力した電圧値をＫ倍（ただし、Ｋ＞１）にした電圧値を出力する増幅回路と、
    　前記比較回路における前記基準値のＫ倍の電圧値を最大入力電圧値とし、前記増幅回路から出力された電圧値を入力して、この電圧値に対応するデジタル値を出力するＡＤ変換回路と、
    　を備えることを特徴とする信号処理装置。
  2. 　前記ＡＤ変換回路における前記最大入力電圧値を設定する為の基準値を入力して、この基準値のＫ分の１の電圧値を前記基準値として前記比較回路に与える基準値生成回路を更に備えることを特徴とする請求項１に記載の信号処理装置。
  3. 　前記保持回路として第１保持回路および第２保持回路を備え、
    　前記増幅回路が、前記第１保持回路および前記第２保持回路それぞれから出力された電圧値を入力して、これらの入力した２つの電圧値の差をＫ倍にした電圧値を出力する、
    　ことを特徴とする請求項１に記載の信号処理装置。
  4. 　前記保持回路として第１保持回路および第２保持回路を備え、
    　前記積分回路から出力された電圧値を前記第１保持回路および前記第２保持回路に交互に保持させて、前記積分回路，前記比較回路，前記電荷注入回路および前記計数回路による処理と、前記増幅回路および前記ＡＤ変換回路による処理とを、並列的に行う、
    　ことを特徴とする請求項１に記載の信号処理装置。
  5. 　複数組の前記積分回路，前記比較回路，前記電荷注入回路，前記計数回路および前記保持回路に対して、１組の前記増幅回路および前記ＡＤ変換回路が設けられ、
    　各組の前記保持回路により出力される電圧値を順次に前記増幅回路が入力する、
    　ことを特徴とする請求項１～４の何れか１項に記載の信号処理装置。
  6. 　入射光量に応じた電荷を発生するフォトダイオードと、
    　前記フォトダイオードで発生した電荷の量に応じた値の電気信号を出力する請求項１～５の何れか１項に記載の信号処理装置と、
    　を備えることを特徴とする光検出装置。
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