WO2013058147A1 - 撮像素子およびカメラシステム - Google Patents

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WO2013058147A1
WO2013058147A1 PCT/JP2012/076180 JP2012076180W WO2013058147A1 WO 2013058147 A1 WO2013058147 A1 WO 2013058147A1 JP 2012076180 W JP2012076180 W JP 2012076180W WO 2013058147 A1 WO2013058147 A1 WO 2013058147A1
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pixel
output
signal
bit
sense circuit
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PCT/JP2012/076180
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西原　利幸
角　博文
Original Assignee
ソニー株式会社
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    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/65—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to reset noise, e.g. KTC noise related to CMOS structures by techniques other than CDS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14603—Special geometry or disposition of pixel-elements, address-lines or gate-electrodes
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    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components

Definitions

  • the present disclosure relates to an image sensor such as a CMOS image sensor and a camera system.
  • CMOS image sensors have been widely used for applications such as digital still cameras, camcorders, and surveillance cameras, and the market has been expanding.
  • Each pixel in a CMOS image sensor converts incident light into electrons with a photodiode, which is a photoelectric conversion element, accumulates it for a certain period of time, and then sends a signal that reflects the amount of accumulated charge to an analog-digital built in the chip.
  • Output to (AD) converter The AD converter digitizes the signal and outputs it to the next stage.
  • CMOS image sensor such pixels are arranged in a matrix for imaging.
  • FIG. 1 is a diagram showing a typical chip configuration of a CMOS image sensor which is a solid-state image sensor.
  • the CMOS image sensor 10 includes a pixel array unit 11, a row driving circuit 12, an AD converter 13, a switch 14, an output circuit 15, a row control line 16, a vertical signal line 17, and a transfer line 18.
  • a plurality of pixels PX are arranged in a matrix in the row direction and the column direction, and the vertical signal line 17 is shared by the plurality of pixels PX arranged in the column direction, and is arranged corresponding to each column. It is connected to the converter 13.
  • the row driving circuit 12 selects only one row from the plurality of rows, drives the row control line 16, and reads out the accumulated charges from the pixels PX in units of rows.
  • the row control line 16 is composed of one or a plurality of control lines in order to read out from the pixels or reset the pixels in units of rows.
  • the reset is an operation of discharging the accumulated charges of the pixels and returning the pixels to the state before the exposure, and is performed, for example, as a shutter operation immediately after reading out each row or when starting the exposure.
  • the analog signal transmitted to the AD converter 13 via the vertical signal line 17 is converted into a digital signal, and sequentially transmitted to the output circuit 15 via the switch 14, and image processing inside and outside the chip (not shown) is performed. Output to the device.
  • CMOS image sensor 10 when the reading process for one row is completed, the next row is selected, and the same reading, AD conversion, and output are repeated. When all the rows have been processed, the output of image data for one frame is completed.
  • Patent Document 1 proposes a new photon counting method using time division. In this method, whether or not photons are incident on a photodiode during a certain period is binary-determined, and results obtained by repeating the process are accumulated two times to obtain two-dimensional imaging data. That is, if a signal from a photodiode is sensed every fixed period (unit exposure period) and the number of incident photons is one or more, a counter connected to each pixel regardless of the number of incident photons. Is counted up by one.
  • the frequency of photon incidence is random on the time axis, the actual number of photon incidences and the number of counts follow the Poisson distribution as shown in Fig. 2. Therefore, when the incidence frequency is low, the relationship is approximately linear, and the incidence frequency is high. The output is compressed.
  • Patent Document 2 proposes a method of improving the aperture ratio of a pixel by separating the sense circuit and counter circuit of the time-division photon counting from the pixel and forming a hierarchy.
  • Patent Document 3 proposes an image pickup device in which the dynamic range is increased by using time-division photon counting together with surface division by a plurality of pixels. Such a device can also be used as a photon counting device in which the entire pixel array in the chip is one light receiving surface.
  • the total number of read determinations in one frame period for forming one image defines the number of photons that can be actually detected. For example, when a 10-bit output is obtained by 1023 photon incidence determinations, the count probability never exceeds 1, so the number of real photons that can be detected is 1023 or less.
  • FIG. 2 shows an example of the average incident photon number during the unit exposure period and the count probability (average count number per unit exposure period). Because of the randomness of photon incidence, this relationship is generally assumed to follow a Poisson distribution.
  • the upper limit of the number of counts in the 1023 readings is limited to 1,023 electrons, and the number of photons incident during one exposure is also counted as “1”. So many count misses occur. As a result, the output is greatly compressed, and a large error remains even after correction.
  • an imaging device and a camera system capable of high-accuracy imaging with little noise both at low illuminance and at high illuminance without increasing the speed of the sense circuit and increasing power consumption.
  • a solid-state imaging device includes a photoelectric conversion element, an accumulation unit that accumulates electric charges generated by photoelectric conversion, and an amplifier element that outputs the accumulated electric charges as an electric signal.
  • the pixels that output electrical signals to the output signal lines according to the pixel array unit have a pixel array unit arranged in a plurality of arrays, and a sense circuit unit that includes a sense circuit that performs detection processing of the pixel signal from the pixel.
  • the sense circuit includes an analog-to-digital (AD) conversion device connected to the output signal line, and the AD conversion device has at least two modes of 1-bit output that is binary determination and gradation output with multi-bit resolution.
  • AD analog-to-digital
  • a camera system includes an imaging device, an optical system that forms a subject image on the imaging device, and a signal processing circuit that processes an output image signal of the imaging device.
  • the element includes a photoelectric conversion element, an accumulation unit that accumulates electric charges generated by photoelectric conversion, and an amplifier element that outputs the accumulated electric charges as an electric signal, and outputs an electric signal in response to photon incidence as an output signal line.
  • the pixel to be output to the pixel has a pixel array unit arranged in a plurality of arrays, and a sense circuit unit including a sense circuit for detecting a pixel signal from the pixel, and the sense circuit includes the output signal Including an analog-to-digital (AD) conversion device connected to a line, and the AD conversion device can be operated in at least two modes of 1-bit output for binary determination and gradation output with multi-bit resolution.
  • AD analog-to-digital
  • high-accuracy imaging with less noise can be performed at both low illuminance and high illuminance without increasing the speed of the sense circuit and increasing power consumption.
  • CMOS image sensor which is a solid-state image sensor. It is a figure which shows the example of the average incident photon number in a unit exposure period, and a count probability (average count number per unit exposure period). It is a figure which shows the structural example of the CMOS image sensor (imaging element) which concerns on 1st Embodiment. It is a figure which shows an example of the circuit structure of the pixel which concerns on 1st Embodiment. It is a figure which shows an example of a pixel layout. It is a figure which shows the structural example of the AD converter in the sense circuit which concerns on 1st Embodiment.
  • FIG. 3 is a diagram illustrating a configuration example of the CMOS image sensor (imaging device) according to the first embodiment.
  • CMOS image sensor 100 of the present embodiment two modes of time division photon counting and existing type analog counting are provided side by side for sensing determination of output for the same pixel.
  • the CMOS image sensor 100 enables a determination with good S / N at both low illuminance and high illuminance.
  • the CMOS image sensor 100 includes a pixel array unit 110, a sense circuit unit 120, an output signal line group 130, a transfer line group 140, and a determination result integrated circuit unit 150.
  • a plurality of digital pixels PX are arranged in a matrix in the row direction and the column direction.
  • Each digital pixel PX has a photoelectric conversion element and has a function of outputting an electrical signal in response to photon incidence.
  • the pixel array unit 110 is formed, for example, on the first semiconductor substrate SUB1.
  • the sense circuit unit 120 is formed on a second semiconductor substrate SUB2 different from the first semiconductor substrate SUB1.
  • a plurality of sense circuits 121 are arranged in a matrix in the row direction and the column direction, for example, in a one-to-one correspondence with the plurality of pixels PX arranged in a matrix of the pixel array unit 110.
  • Each sense circuit 121 has a function of receiving a signal from the digital pixel PX and binary-determining whether or not photons are incident on the digital pixel PX during a predetermined period.
  • the first semiconductor substrate SUB1 and the second semiconductor substrate SUB2 are stacked.
  • the plurality of pixels PX formed on the first semiconductor substrate SUB1 and the plurality of sense circuits 121 formed on the second semiconductor substrate SUB2 are stacked so as to face each other on a one-to-one basis.
  • the opposing pixel PX and the sense circuit 121 are connected by each output signal line 131 of the output signal line group 130.
  • the output of the pixel PX-00 arranged at the 0th row and the 0th column is connected to the input of the sense circuit 121-00 arranged at the 0th row and the 0th column by the output signal line 131-00.
  • the output of the pixel PX-01 arranged at the 0th row and the first column is connected to the input of the sense circuit 121-01 arranged at the 0th row and the first column by the output signal line 131-01.
  • the output of the pixel PX-10 arranged in the first row and the zeroth column is connected to the input of the sense circuit 121-10 arranged in the first row and the zeroth column by the output signal line 131-10.
  • the output of the pixel PX-11 arranged in the first row and first column is connected to the input of the sense circuit 121-11 arranged in the first row and first column by the output signal line 131-11.
  • the output signal line 131-11 is connected to the input of the sense circuit 121-11 arranged in the first row and first column by the output signal line 131-11.
  • the outputs of the sense circuits 121 arranged in the same row are connected to a common transfer line 141.
  • the outputs of the sense circuits 121-00, 121-01,... Arranged in the 0th row are connected to the transfer line 141-0.
  • the outputs of the sense circuits 121-10, 121-11,... Arranged in the first row are connected to the transfer line 141-1.
  • the second and subsequent rows are formed similarly.
  • each sense circuit 121 of the sense circuit unit 120 has an AD conversion device including a comparator.
  • the AD converter is controlled to operate in at least two modes of 1-bit output that is binary determination and gradation output with multi-bit resolution.
  • CMOS image sensor 100 of the present embodiment when at least the 1-bit output mode is selected, output results of a plurality of exposures are accumulated for each pixel, and the intensity of light incident on each pixel is calculated.
  • the CMOS image sensor 100 when the gradation output mode with multi-bit resolution is selected, output results with a smaller number of exposures (one or more times) than in the 1-bit output mode are accumulated, and the intensity of incident light is calculated. Is done.
  • the 1-bit output mode is selected when imaging with low illuminance
  • the output mode with multi-bit resolution is selected when imaging with high illuminance.
  • the pixel output is further input to the AD converter through signal amplification with a gain G> 1, and when the output mode is selected with multi-bit resolution, this signal amplification is not performed. .
  • the determination result integrated circuit unit 150 has a function of integrating the determination results of the sense circuit 121 a plurality of times for each pixel and generating two-dimensional imaging data with gradation.
  • determination result integrated circuits 151-0, 151-1,... are arranged corresponding to the row arrangement of the sense circuits 121 in the sense circuit unit 120.
  • the determination result integrated circuit 151-0 is connected to the transfer line 141-0 to which the sense circuits 121-00, 121-01,.
  • the determination result integrated circuit 151-1 is connected to the transfer line 141-1 to which the sense circuits 121-10, 121-11,... Arranged in the first row are connected.
  • the determination result integrated circuit 151-0 includes a register 152-0 that holds the determination value transferred through the transfer line 141-0, a count circuit 153-0 that counts the value held in the register 152-0, and a count circuit 153-0. Has a memory 154-0 for storing the count results.
  • the determination result integrated circuit 151-1 includes a register 152-1 that holds the determination value transferred through the transfer line 141-1, a count circuit 153-1 that counts the value held in the register 152-1, and a count circuit 153-1.
  • the memory 154-1 is stored.
  • the count circuit 153-0 of the determination result integrated circuit 151-0 is shared by a plurality of sense circuits 121-00, 121-01,.
  • the count circuit 153-1 of the determination result integrated circuit 151-1 is shared by a plurality of sense circuits 121-10, 121-11,.
  • the pixel PX has a photoelectric conversion element and an amplifier element, and outputs an electrical signal in response to photon incidence.
  • the CMOS image sensor 100 as an imaging device has a reset function and a read function for the pixel PX, and can perform reset and read at an arbitrary timing. The reset resets the pixel PX to a state in which no photons are incident.
  • Each pixel PX preferably includes a lens and a color filter on its light receiving surface.
  • FIG. 4 is a diagram illustrating an example of a circuit configuration of a pixel according to the present embodiment.
  • FIG. 4 shows an example of a pixel circuit including three transistors in one unit pixel PX.
  • Each unit pixel PX includes a photodiode 111 as a photoelectric conversion element, a transfer transistor 112, a reset transistor 113, and an amplifier transistor 114 as an amplifier element.
  • the pixel PX includes a storage node 115 and a floating diffusion (FD) node 116.
  • the gate electrode of the transfer transistor 112 is connected to the transfer line 117, and the gate electrode of the reset transistor 3 is connected to the reset line 118.
  • the gate electrode of the amplifier transistor 114 is connected to the FD node 116, and the source of the amplifier transistor 114 is connected to the output signal line 131.
  • the FD node 116 functions as an input node of the amplifier transistor 114.
  • the pixel PX In the pixel PX, light incident on the silicon substrate of the pixel generates a pair of an electron and a hole, and the electron therein is accumulated in the node 115 by the photodiode 111. They are transferred to the node 116 by turning on the transfer transistor 112 at a predetermined timing, and drive the gate of the amplifier transistor 114. As a result, the signal charge is read out as a signal to the output signal line 131.
  • the output signal line 131 may be grounded via a constant current source or a resistance element to perform a source follower operation. Alternatively, the output signal line 131 may be grounded before reading and then floated to output a charge level from the amplifier transistor 114. You may let them.
  • the reset transistor 113 is turned on simultaneously and in parallel with the transfer transistor 112 to extract the electrons accumulated in the photodiode 111 to the power source and reset the pixel to a dark state before accumulation, that is, a state in which no photons are incident.
  • PS indicates a power source used for reset and source follower, and the power source PS is supplied with 3V, for example.
  • the basic circuit and operation mechanism of such a pixel PX are the same as those of a normal pixel, and various variations can exist. However, the pixels assumed in the present embodiment are designed so that the conversion efficiency is significantly higher than usual. For this purpose, it is desirable that the parasitic capacitance of the input node 116 of the amplifier transistor 114 constituting the source follower be as small as possible, and it is desirable that the output signal obtained from one photon is sufficiently larger than the random noise of the amplifier transistor 114. .
  • FIG. 5 is a diagram illustrating an example of a pixel layout.
  • oblique diagonal lines indicate transistor gate electrodes, and broken lines indicate metal wirings.
  • the input node 116 of the amplifier transistor 114 is composed of a diffusion layer portion sandwiched between the transfer transistor 112 and the reset transistor 113, a gate portion of the amplifier transistor 114, and a wiring portion therebetween, all of which have a minimum area. It is arranged to be. Further, the drain width of the amplifier transistor 114 is reduced, and at the same time, the wiring connected to the signal line 131 serving as the source output covers most of the node 116 in a plane. Since the output of the source follower (on the signal line 131 side) has a gain close to 1 with respect to the input from the input node 116, the substantial parasitic capacitance between them is very small. Therefore, by adopting such a shield structure, it is possible to minimize the parasitic capacitance of the node 116 and greatly increase the conversion efficiency.
  • the signal amount is sufficiently larger than the random noise of the amplifier transistor 114, so that one photon can be detected in principle.
  • the noise after the amplifier transistor 114 can be substantially reduced to zero.
  • a pixel has a power supply voltage of, for example, about 3 V, it is possible to store a charge of about 2000 e ⁇ in the photodiode 111.
  • the output at this time is an analog output having an operating range of 1.2V.
  • the upper limit of accumulation is defined by the range of the output signal, but the effective dynamic range is quadrupled by, for example, performing exposure and reading four times and accumulating the results.
  • the output of such a pixel PX that incorporates a photoelectric conversion element and an amplifier element can be handled as binary data or analog data with gradation if the conversion efficiency is sufficiently high.
  • a multiplication factor can be controlled to be constant for an avalanche photodiode (APD) that performs electron multiplication in a photoelectric conversion element and a pixel that performs electronic amplification using CCD transfer or the like in a charge transfer process to an amplifier element. Then, an effect equivalent to that of a pixel having high conversion efficiency is obtained.
  • APD avalanche photodiode
  • binary determination of the presence or absence of photons during the unit exposure period also handles signals due to charge groups generated by further multiplying multiple charges generated by photoelectric conversion as grayscale analog data Is also possible.
  • FIG. 6 is a diagram illustrating a configuration example of the AD conversion device in the sense circuit according to the first embodiment.
  • the AD conversion apparatus 300 includes a comparator 301, a counter 302, an output mode selection unit 303, an amplifier (amplifier) 304, a switch 305, and capacitors C1 and C2.
  • the AD converter (ADC) 310 is constituted by the comparator 301, the counter 302, the output mode selection unit 303, and the capacitors C1 and C2, which are surrounded by a broken line in FIG. Is configured.
  • the non-inverting input terminal (+) is connected to the terminal a of the switch 305 via the capacitor C1
  • the inverting input terminal ( ⁇ ) is connected to the supply line of the reference signal REF via the capacitor C2.
  • a counter 302 and an output mode selection unit 303 are connected in cascade to the output of the comparator 301.
  • the terminal b of the switch 305 is connected to the output signal line 131 from which the pixel signal PXOUT is output from the single pixel PX, and the terminal c is connected to the output of the amplifier 304.
  • the input of the amplifier 304 is connected to the output signal line 131.
  • the comparator 301 compares the pixel signal PXOUT not amplified by the amplifier 304 or the pixel signal PXOUT amplified by the amplifier 304 with the reference signal REF.
  • the counter 302 has a built-in clock gate function that receives the output result from the comparator 301 and shuts off the clock CTIN to stop counting.
  • an output mode selection unit 303 that performs output in accordance with the output mode selection signal MDSEL is added to the output side of the counter 302. Further, an amplifier 304 with a gain (G)> 1 is connected to the pixel output as necessary.
  • FIG. 7 is a diagram illustrating an example of operation waveforms of the AD conversion apparatus of FIG. Here, the operation procedure of the AD converter of FIG. 6 will be described with reference to FIG.
  • Timing T1 At timing T1, a pulse is applied to the gate of the reset transistor 113 in the pixel PX in FIG. 4, and a reset level signal PXOUT is output from the pixel PX.
  • Timing T2 At timing T2, the reset signal is canceled at the input stage of the comparator 301, and electric charge for performing so-called CDS (correlated double sampling) is held.
  • CDS correlated double sampling
  • Timing T3 At timing T3, a pulse is applied to the gate of the transfer transistor 112 in the pixel PX in FIG. 4, and the pixel signal PXOUT is output from the pixel PX.
  • the reference signal REF is given a certain offset in the negative signal direction, and the output of the comparator 301 is stabilized on one side.
  • Timing T4 At timing T4, the reference signal REF is given as a stepped pulse, and a pulse synchronized therewith is given to the counter 302, and the counter 302 is advanced.
  • Timing T5 At the timing T5, when the level of the reference signal REF exceeds the balance state at the timing T2 in the relative relationship with the pixel signal PXOUT, the output of the comparator 301 is inverted, and accordingly, the progress of the counter 302 is stopped and the state is changed. Saved.
  • the output value of the counter 302 obtained in this way linearly reflects the difference between the pixel signal PXOUT output to the output signal line 131 and the reset signal.
  • the output mode selection unit 303 selects the output DOUT as follows according to the value of the output mode selection signal MDSEL. First, in the case of binary output, “1” is output when the output value of the counter 302 exceeds a certain threshold value, and “0” is output otherwise. On the other hand, in the case of multi-bit output, a value obtained by subtracting the count for the offset given at timing T3 from the counter value is output.
  • an AD converter can perform higher speed conversion as the bit resolution is lower. In this example it is reflected in the counting period. For example, when the step of the stepped pulse is 30 ⁇ V, one photon signal in a pixel having a conversion efficiency of 600 ⁇ V / e ⁇ corresponds to 20 counts on average. Therefore, in a complete comparator, determination can be made when about 10 counts are added to the offset of timing T3. If the comparator is inverted, the result is “0” (no photon incidence), and the comparator is inverted. Otherwise, the result is “1” (with photon incidence).
  • the determination can be made with a minimum of 1 count.
  • a count of 256 is required at least for an 8-bit gradation and 1024 for a 10-bit gradation.
  • bit resolution if the bit resolution is low, reading can be executed at high speed, and the frame rate can be increased accordingly.
  • the reading speed is directly linked to the frame rate. Therefore, when the bit resolution is low, it is possible to compensate for the substantial bit resolution by increasing the frame rate and performing the reading a number of times and adding the output value for each pixel.
  • Time division photon counting is a typical example, but more generally, it is easy to add the following mode to the imaging apparatus.
  • the comparator 301 usually has an offset due to variations in the transistors to be configured, and this causes variations in the inversion timing for each comparator, resulting in fixed noise.
  • a method for canceling such noise a method is generally used in which the AD conversion is performed in a dark signal or no signal state that is shielded from light, the counter value for each comparator 301 is stored, and a difference is obtained from the pixel signal. is there.
  • Japanese Unexamined Patent Application Publication No. 2006-20173 describes a case where these are performed as calibration for each frame.
  • Japanese Patent Laid-Open No. 2005-323331 describes the following method. In other words, a method is described in which a stepped pulse of the reference signal REF is applied at the time of pixel reset and readout, respectively, and the counter signal CDS and offset cancellation are simultaneously performed by taking a difference by combining the counter downcount and the upcount. Has been.
  • the reset signal CDS is executed in the process described as “auto zero”.
  • the first step-like pulse application and down-count that are subsequently performed are equivalent to offset calibration with no signal for each row.
  • an offset bias corresponding to the offset of each comparator may be added to the reference signal REF.
  • Such offset cancellation processing needs to be performed before binary determination. Therefore, the output mode selection unit 303 needs to be implemented before the output mode selection is performed.
  • the output of the pixel PX may be amplified with a gain (G) larger than 1 using the amplifier 304, and this processing is particularly performed in binary determination. Is valid.
  • G gain
  • the maximum value of the number of detected electrons is limited by the output range. Therefore, when the pixel output is amplified, the limit becomes stricter and the number of detectable electrons is reduced. Become.
  • the determination threshold of the pixel signal at the time of binary determination is sufficiently small, there is no such restriction.
  • the pixel output is amplified, it is possible to relatively reduce all noise factors such as offset and random noise that the AD converter itself has. Note that the offset of the amplifier 304 itself is not a problem because it is canceled if CDS is performed later. In addition, since the amplifier 304 can be arranged in common for a plurality of pixels as will be described later, the random noise of the amplifier 304 itself can be sufficiently reduced by securing a certain occupation size.
  • the binary determination threshold value is also substantially N times, so that the reference signal REF A step width of approximately N times is desirable for speeding up.
  • FIG. 8 is a diagram illustrating a configuration example of a CMOS image sensor (imaging device) according to the second embodiment.
  • each pixel PX and the sense circuit 121 correspond one-to-one.
  • the occupied area required for each is not necessarily equal.
  • a count circuit and a memory having a large circuit scale may be arranged outside the pixel array region, and high-speed long-distance transfer of data from each sense circuit 121 is desired. It is subject to the above restrictions.
  • the CMOS image sensor 100A according to the second embodiment provides a flexible solution to the above problem by sharing one sense circuit (AD converter) among a plurality of pixels.
  • the CMOS image sensor 100A according to the present embodiment shares the amplifier 304 of the AD conversion apparatus with a plurality of pixels.
  • the pixel array unit 110A has a plurality of pixels PX arranged in a matrix in the row direction and the column direction. Pixel blocks 160-0 to 160-3,... Are formed by a plurality of pixels PX and selection circuits in the same column.
  • the CMOS image sensor 100A includes a row driving circuit 170 and a row control line group 180 for driving the pixels PX of the pixel array unit 110A and outputting the electric signals of the pixels PX to the output signal lines 131.
  • the CMOS image sensor 100A includes a circuit block 200 that performs binary determination of an electric signal propagated through the output signal line 131, integrates the determination results for each pixel a plurality of times, and generates grayscale two-dimensional imaging data.
  • a sense circuit unit 120A and a determination result integrated circuit unit 150A are arranged.
  • the sense circuit unit 120A includes sense circuits 121-0, 121-1, 12-2, 121-3,... Corresponding to the pixel blocks 160-0 to 160-3,. Is arranged.
  • the sense circuit 121-0 has an input connected to the output signal line 131-0 to which the outputs of all the pixels PX-00, PX-10 to PX-150 forming the pixel block 160-0 are connected in common. Has been. That is, the plurality of pixels PX-00 to (PX-150) share one sense circuit 121-0.
  • the sense circuit 121-1 has an input connected to an output signal line 131-1 to which outputs of all the pixels PX-01, PX-11,... (PX-151) forming the pixel block 160-1 are connected in common. Has been. That is, one sense circuit 121-1 is shared by the plurality of pixels PX-01 to (PX-151).
  • the sense circuit 121-2 has an input connected to an output signal line 131-2 to which outputs of all the pixels PX-02, PX-12, to (PX-152) forming the pixel block 160-2 are connected in common. Has been. That is, one sense circuit 121-2 is shared by the plurality of pixels PX-02 to (PX-152).
  • the sense circuit 121-3 has an input connected to an output signal line 131-3 to which outputs of all the pixels PX-03, PX-13,... (PX-153) forming the pixel block 160-3 are connected in common. Has been. That is, the plurality of pixels PX-03 to (PX-153) share one sense circuit 121-3.
  • a sense circuit is arranged so as to be shared by a plurality of pixels for other pixel blocks (not shown).
  • the determination result integrated circuit unit 150A has a function of integrating the determination results of the sense circuits 121-0 to 121-3 for each pixel a plurality of times and generating two-dimensional image data with gradation.
  • the determination result integrated circuit unit 150A includes registers 152A-0 to 152A-3, a selection circuit 155, a count circuit 153A, and a memory 154A.
  • the registers 152A-0 to 152A-3 hold the determination values of the corresponding sense circuits 121-0 to 121-3 transferred through the transfer lines 141A-0 to 141A-3.
  • the selection circuit 155 sequentially selects the outputs of the registers 152A-0 to 152A-3, and supplies the determination values held in the registers 152A-0 to 152A-3 to the count circuit 153A.
  • the count circuit 153A selects and reads out a row, sequentially performs a count process on the determination values of a plurality of pixels (four pixels in this example) via the selection circuit 155, and stores the count result for each pixel in the memory 154A.
  • the count circuit 153A is loaded with the pixel data at the time of the previous reading from the memory 154A.
  • the determination result integrated circuit unit 150A of the second embodiment has one count circuit 153A, and the registers 152A-0 to 152A-3 share the count circuit 153A.
  • the plurality of sense circuits 121A-0 to 121A-3 share the count circuit 153A.
  • FIG. 9 is a diagram illustrating a configuration example of the AD converter in the sense circuit according to the second embodiment.
  • FIG. 10 is a diagram illustrating an example of a circuit configuration of a pixel according to the second embodiment.
  • the AD converter 310 in FIG. 9 is a configuration example in which the AD converter is connected to a plurality of pixels.
  • the high conversion efficiency pixels PX-0 to PX-3 are connected to the same output signal line 131 via the selection transistor 119 as shown in FIG. Has been.
  • the gate of the selection transistor 119 is connected to the selection control line LSL.
  • the AD conversion apparatus 300A includes, for example, an ADC 310 including a comparator 301, a counter 302, and an output mode selection unit 303 of the AD conversion apparatus 300 in FIG. 6, a column amplifier 304A, and a switch 305.
  • the ADC 310 has an output mode selection unit that selects binary output and multi-bit output in accordance with the output mode selection signal MDSEL.
  • a column amplifier 304A is a column amplifier with a gain G> 1.
  • the ADC 310 and the column amplifier 304A are shared by a plurality of pixels.
  • the memory 312 stores the light intensity digitally for each pixel.
  • the output signal from the selected pixel is AD-converted into 1-bit or multi-bit gradation according to the output mode specified by the output mode selection signal MDSEL in the ADC 310, and is output as the output signal DOUT.
  • Data corresponding to the selected pixel is read from the memory 312, added to the output by the adder 311, and the result is stored in the memory 312 again.
  • the output mode selection signal MDSEL the signal output of the selected pixel generated on the pixel output signal line 131 is input to the ADC 310 via the column amplifier 304A.
  • the pixel signal PXOUT of the output signal line 131 is input to the ADC 310 via the switch 305 without passing through the column amplifier 304A.
  • the gain G of the column amplifier 304A may be changed to 1 or less.
  • an output selection unit for selecting a 1-bit output and a multi-bit output is arranged in the AD converter.
  • FIG. 6 shows a single slope type AD converter.
  • any AD converter such as a successive conversion type or a sill type can provide a determination threshold and perform binary output.
  • the conversion method may be divided for binary output and multi-bit output. That is, the application range of the present technology is not limited to a single slope type AD converter.
  • the adder 311 may be shared by a plurality of ADCs. Although a plurality of forms can be considered as the chip configuration of the imaging device, the adder 311 and the memory 312 may be mounted in the imaging chip, or a signal corresponding to DOUT is output from the imaging chip, and the adder 311 or The memory 312 may be built in the signal processing chip at the subsequent stage.
  • FIG. 11A and 11B are diagrams illustrating an example of accessing the four pixels in FIG. 9 using a rolling shutter.
  • a white area indicated by a symbol EX is an exposure period
  • a black area indicated by a symbol RD is a readout period.
  • Pixel groups connected to the same output signal line 131 are sequentially selected and read out cyclically, and exposure is performed outside the readout period.
  • the exposure period EX may be further adjusted with an electronic shutter or the like.
  • the readout period is shortened and the circulation is performed at a high speed, so that multiple exposures can be performed in the same period (for example, in one frame).
  • FIG. 11A shows an example of 1-bit output, and one frame is composed of 8 exposures and readouts.
  • the light intensity is derived as an addition of 8 binary data, and the result is a gradation of approximately 3 bits.
  • FIG. 11B is an example of multi-bit output, and one frame is composed of two exposures and readouts. If there is an approximately 3-bit gradation output from the AD converter for each exposure, the light intensity is output as the addition of the two times, and the result is an approximately 4-bit gradation.
  • the multi-bit gradation output mode there are various modes, such as a mode that adds a large number of exposure results at a low bit resolution, and a mode that adds a single or a small number of exposure results at a high bit resolution. Is possible.
  • the gradation can also be obtained by regarding an array of a plurality of pixels as a single light receiving surface and adding them. For example, it is possible to replace the use of a photomultiplier tube by configuring a chip with a 128 ⁇ 128 pixel array and using it as one light receiving surface.
  • a 14-bit gradation is obtained by counting “1” determination data from 128 ⁇ 128 pixels. It is possible to obtain 16,384 gradations corresponding to.
  • the light emission position is random or if photons are reflected and diffracted and scattered randomly, the number of received photons and the number of counts follow the Poisson distribution of FIG. Further, if the intensity of received light is high, the number of photons is missed, and the imaging accuracy is deteriorated. Therefore, even in such a case, it is effective to provide a binary determination mode and a multi-bit gradation output mode in the AD converter connected to the pixel output, and the dynamic range of imaging can be obtained while accurately counting minute light. Can be greatly improved.
  • the image pickup device according to the embodiment described above can be applied as an image pickup device of a digital camera or a video camera.
  • FIG. 12 is a diagram illustrating an example of a configuration of a camera system to which the solid-state imaging device according to the present embodiment is applied.
  • the camera system 400 includes an imaging device 410 to which the CMOS image sensors (solid-state imaging devices) 100 and 100A according to the present embodiment can be applied.
  • the camera system 400 includes an optical system that guides incident light (images a subject image) to a pixel region of the imaging device 410, for example, a lens 420 that forms incident light (image light) on an imaging surface.
  • the camera system 400 includes a drive circuit (DRV) 430 that drives the imaging device 410 and a signal processing circuit (PRC) 440 that processes an output signal of the imaging device 410.
  • DUV drive circuit
  • PRC signal processing circuit
  • the drive circuit 430 includes a timing generator (not shown) that generates various timing signals including a start pulse and a clock pulse that drive a circuit in the imaging device 410, and drives the imaging device 410 with a predetermined timing signal. .
  • the signal processing circuit 440 performs predetermined signal processing on the output signal of the imaging device 410.
  • the image signal processed by the signal processing circuit 440 is recorded on a recording medium such as a memory.
  • the image information recorded on the recording medium is hard copied by a printer or the like.
  • the image signal processed by the signal processing circuit 440 is displayed as a moving image on a monitor including a liquid crystal display.
  • the image pickup devices 100 and 100A according to the present embodiment are most advantageous for 1-bit output based on binary determination in ultra-low illumination.
  • the average illuminance of the subject increases, the average number of incident photons in the unit exposure period in FIG. 2 increases, and output compression becomes significant, it is desirable to switch to the multi-bit output mode. These may be switched automatically by calculating a mean light intensity of a certain area as a monitor pixel, or may be switched manually while the imager monitors the video.
  • the imaging device of the present embodiment by using the 1-bit output mode for fluorescence observation and using the multi-bit output mode for biological imaging, both observations can be realized with one imaging device.
  • the alignment of the two imaging results is also unnecessary, and it becomes possible to determine an accurate fluorescence position at low cost.
  • FIG. 13 is a diagram illustrating an example of a configuration in which the solid-state imaging device according to the present embodiment is applied to an endoscope.
  • the endoscope 500 includes a sensor 510 to which the CMOS image sensors (solid-state imaging devices) 100 and 100A according to the present embodiment can be applied.
  • the endoscope 500 includes an optical system that guides incident light to the pixel region of the sensor 510 (images a subject image), for example, a condensing lens 520 that forms incident light (image light) on an imaging surface.
  • the endoscope 500 includes a signal processing circuit (PRC) 530 that processes an output signal of the sensor 510.
  • PRC signal processing circuit
  • the endoscope 500 includes a white light source 540 for illuminating a subject, a condenser lens 550, a filter switch 560, and an optical fiber 570 that propagates light using the white light source 540.
  • the sensor 510, the condensing lens 520, and the optical fiber 570 are accommodated in the cable 580.
  • a filter is set in the light source 540 by the filter switch 560.
  • FIG. 14 is a diagram illustrating an example of an on-chip color filter of a sensor (imaging device) applied to the endoscope of FIG.
  • the on-chip color filter of the sensor 510 shown in FIG. 14 includes R (red), G (green), and (blue) filters FLT-R, FLT-G, and FLT-B.
  • R red
  • G green
  • blue filters
  • FLT-R filters
  • FLT-G filters
  • FLT-B At the time of fluorescence observation, only the W (white) filter FLT-W not used in the on-chip filter is used.
  • the endoscope 500 uses the imaging device of the present embodiment as a sensor, uses the 1-bit output mode for fluorescence observation, and uses the multi-bit output mode for living body imaging, thereby observing both with a single imaging device. Can be realized. The alignment of the two imaging results is also unnecessary, and it becomes possible to determine an accurate fluorescence position at low cost.
  • FIG. 15 is a diagram illustrating an example of a configuration in which the solid-state imaging device according to the present embodiment is applied to a radiation detector.
  • the imaging device of the present technology can be used in the radiation detector 600 in combination with the scintillator 610.
  • the radiation detector 600 includes an image sensor (sensor) 620 to which the CMOS image sensors (solid-state image sensors) 100 and 100 ⁇ / b> A according to the present embodiment can be applied.
  • the control device 640 including a dose calculation unit, a control unit, a display unit, and the like. calculate. First, photon counting is performed in the binary mode, and when the dose exceeds a certain level, the measurement is performed again by switching to the multi-bit gradation mode.
  • Such a radiation detector 600 does not require a high voltage source as compared with the one using a photomultiplier tube, and is small, light and inexpensive, and has the same accuracy and sensitivity, and has a low dose and high accuracy. Measurement is possible. Furthermore, by adopting this technology, it is possible to measure a wide range up to a high dose.
  • this technique can take the following structures.
  • a pixel array unit in which pixels to be output are arranged in a plurality of arrays
  • a sense circuit unit including a sense circuit that performs detection processing of a pixel signal from the pixel,
  • the sense circuit Including an analog-digital (AD) converter connected to the output signal line,
  • the AD converter is It can be operated in at least two modes of 1-bit output for binary judgment and gradation output with multi-bit resolution, When at least the 1-bit output mode is selected, output results of a plurality of exposures are accumulated for each pixel, and the intensity of light incident on each pixel is calculated, or the output result is obtained with a plurality of pixels as one light receiving surface.
  • a gradation output mode with multi-bit resolution is selected, output results with a smaller number of exposures than in the 1-bit output mode are accumulated, and the intensity of incident light is calculated.
  • Image sensor (3) The imaging device according to (1) or (2), wherein the 1-bit output mode is selected during low-illuminance imaging, and the output mode based on multi-bit resolution is selected during high-illuminance imaging.
  • the pixel signal output from the pixel is further input to the AD converter through signal amplification with a gain G>1;
  • the imaging device according to any one of (1) to (3), wherein when the output mode with multi-bit resolution is selected, a signal output from a pixel is not amplified and is input to the AD converter.
  • One of the above (1) to (4) which includes a determination result integrated circuit unit that integrates the determination result of the sense circuit a plurality of times for each pixel or pixel group to generate imaging data having gradation
  • the image sensor is A photoelectric conversion element, an accumulation unit that accumulates charges generated by photoelectric conversion, and an amplifier element that outputs the accumulated charges as an electrical signal, and outputs an electrical signal to an output signal line in response to photon incidence
  • a pixel array unit in which pixels are arranged in a plurality of arrays
  • a sense circuit unit including a sense circuit that performs detection processing of a pixel signal from the pixel, The sense circuit Including an analog-digital (AD) converter connected to the output signal line, The AD converter is It can be operated in at least two modes of 1-bit output for binary judgment and gradation output with multi-bit resolution, When at least the 1-bit output mode is selected, output results of a plurality of exposures are accumulated for each pixel, and the intensity of light incident on each pixel is calculated, or the output result is obtained with a plurality of pixels as one light receiving surface.
  • AD analog-digital
  • the gradation output mode with multi-bit resolution is selected, output results with a smaller number of exposures are accumulated than in the 1-bit output mode, and the intensity of incident light is calculated.
  • Camera system (8) The camera system according to (6) or (7), wherein the 1-bit output mode is selected during low-illuminance imaging, and the output mode based on multi-bit resolution is selected during high-illuminance imaging.
  • the pixel signal output from the pixel is further input to the AD converter through signal amplification with a gain G>1;
  • the camera system according to any one of (6) to (8), wherein when the output mode with multi-bit resolution is selected, the signal output from the pixel is not amplified and is input to the AD converter.
  • the camera system according to one.

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Abstract

　センス回路の高速化や消費電力の増加を伴うことなく、低照度時と高照度時においてノイズの少ない高精度な撮像が可能な撮像素子およびカメラシステムを提供する。光電変換素子と蓄積部と、蓄積電荷を電気信号として出力するアンプ素子とを有し、光子入射に応じて電気信号を出力信号線に出力する画素が、複数アレイ状に配置された画素アレイ部と、画素からの電気信号を受けて、所定期間における画素への光子入射の有無を判定するセンス回路を含むセンス回路部と、を有し、センス回路は、出力信号線に接続されたＡＤ変換装置を含み、ＡＤ変換装置は、少なくともバイナリ判定である１ビット出力と多ビット解像度による階調出力の２モードで動作可能であり、少なくとも１ビット出力モードの選択時は、画素ごとに複数回の露光における出力結果が集積されて、各画素に入射した光の強度が算出される。

Description

撮像素子およびカメラシステム
　本開示は、ＣＭＯＳイメージセンサ等の撮像素子、およびカメラシステムに関するものである。
　近年デジタルスチルカメラやカムコーダ、監視カメラ等の用途に、ＣＭＯＳイメージセンサが広く使われるようになり、市場も拡大している。
　ＣＭＯＳイメージセンサにおける各画素は、入射した光を光電変換素子であるフォトダイオードで電子に変換し、それを一定期間蓄積した上で、その蓄積電荷量を反映した信号をチップに内蔵されたアナログデジタル（ＡＤ）変換器に出力する。ＡＤ変換器はその信号をデジタル化して次段に出力する。
　ＣＭＯＳイメージセンサにおいては、撮像のためにこのような画素がマトリクス状に配置されている。
　図１は、固体撮像素子であるＣＭＯＳイメージセンサの典型的なチップ構成を示す図である。
　このＣＭＯＳイメージセンサ１０は、画素アレイ部１１、行駆動回路１２、ＡＤ変換器１３、スイッチ１４、出力回路１５、行制御線１６、垂直信号線１７、および転送線１８を有する。
　画素アレイ部１１は、複数の画素ＰＸが行方向と列方向にマトリクス状に配置されており、垂直信号線１７は列方向に並ぶ複数の画素ＰＸに共有され、各列対応に配置されたＡＤ変換器１３に接続されている。
　一方、行駆動回路１２は複数の行から１行のみを選択し、行制御線１６を駆動して、画素ＰＸからの蓄積電荷の読み出しを行単位で実行する。
　行制御線１６はこのような画素からの読み出し、あるいは画素のリセットを行単位で実施するために、一本または複数の制御線で構成されている。
　ここでリセットとは画素の蓄積電荷を排出し、画素を露光前の状態に戻す操作であり、たとえば各行の読み出し直後、あるいは露光を開始する際のシャッター動作として実施される。
　読み出しの際、垂直信号線１７を介してＡＤ変換器１３に伝達されたアナログ信号はデジタル信号に変換され、スイッチ１４を介して順次出力回路１５に伝送され、図示されていないチップ内外の画像処理装置に出力される。
　このように、ＣＭＯＳイメージセンサ１０においては、１行の読み出し処理が完了すると次の行が選択され、同様の読み出し、ＡＤ変換、出力が繰り返される。全ての行の処理が完了すると１フレーム分の画像データの出力が完了することになる。
　一方、特開平７－６７０４３号公報（特許文献１）には、時分割を用いたフォトンの新しいカウント手法が提案されている。
　これは一定期間におけるフォトダイオードへの光子入射の有無を２値判定し、それを複数回反復した結果を集積して二次元の撮像データを得るものである。
　すなわち、一定期間（単位露光期間）ごとにフォトダイオードからの信号をセンシングし、その期間に入射した光子数が一つ以上であれば、入射した光子数にかかわらず、各画素に接続されたカウンタは１ずつカウントアップされる。
　光子入射の頻度が時間軸でランダムであれば、実際の光子入射数とカウント数とは図２のようなポワゾン分布に従うので、入射頻度が少ない場合は略リニアな関係となり、入射頻度が多い場合は出力が圧縮される。
　また、特開２０１１－７１９５８号公報（特許文献２）には、上記時分割フォトンカウンティングのセンス回路やカウンタ回路を画素から切り離して階層化し、画素の開口率を向上させる手法が提案されている。
　さらに、特開２０１１－９７５８１号公報（特許文献３）には、時分割フォトンカウンティングに複数画素による面分割を併用してダイナミックレンジを上げた撮像素子が提案されている。
　このようなデバイスはチップ内の画素アレイ全体を１受光面としたフォトンカウンティング用デバイスとして使用することも可能である。
　このような時分割、あるいは面分割フォトンカウンティングを使用したイメージセンサは、画素から出力されたデータが終始デジタルデータとして扱われるので、アナログ信号の伝送や増幅に伴うランダムノイズや固定ノイズが発生しない。
　この際残存するのは画素内で発生した光ショットノイズと暗電流のみであり、特に低照度の撮像においては劇的に高いＳ／Ｎ比を得ることが可能である。
　このようなデバイスは、高価で大規模なシステムを要する光電子増倍管やＡＰＤによるフォトンカウンタを、パルスのカウント装置ごとワンチップで安価に代替し、医療やバイオ分野における超微小光の検出に画期的なインパクトをもたらすことが期待される。
特開平７－６７０４３号公報 特開２０１１－７１９５８号公報 特開２０１１－９７５８１号公報
　時分割フォトンカウンティングを用いた撮像においては、１画像を形成する１フレーム期間における読み出し判定の総回数が実検出できる光子数を規定する。
　たとえば、１０２３回の光子入射判定で１０ビットの出力を得る場合、カウント確率は決して１を超えることはないので、検出できる実光子数は１０２３個以下である。
　図２は、単位露光期間中の平均入射光子数と、カウント確率（単位露光期間あたりの平均カウント数）の例を示している。
　光子入射のランダム性から、この関係は一般にポワソン分布に従うと想定される。
　低照度撮像の場合、たとえば１フレーム期間に画素に入射する光子総数が５０個程度であれば、図２における平均入射光子数は５０／１０２３≒０．０５であり、カウント確率もほぼ同じ値になる。
　すなわち、入射光子の殆どは問題なく実カウントされる。したがって、その出力はほぼ正確な光子数を反映する一方、アナログ伝送ノイズは存在しないので、時分割フォトンカウンティングが優位となる。
　一方、１フレーム期間に４０００個の光子が入射する高照度撮像の場合、たとえばフォトダイオードの蓄積電荷が１０，０００エレクトロンあるアナログセンサでは、最大それだけの電子数をリニアにカウントでき、精度の高い撮像が可能である。
　これに対して、上記時分割フォトンカウンティングでは、上記１０２３回の読み出しにおけるカウント数の上限は１，０２３エレクトロンに留まり、一回の露光中に複数の光子が入射したものも“１”とカウントするので、多くの数え逃がしが発生する。
　これにより出力は大幅に圧縮されるので、補正を行っても大きな誤差が残る。
　したがって、時分割フォトンカウンティングを用いるフルデジタルイメージセンサの場合、高照度撮像時の撮像精度を向上させるには、カウント総数を増加させる必要がある。
　しかし、そのためには読み出しセンス回路の高速化や消費電力抑制等、各種の課題が存在する。
　したがって、センス回路の高速化や消費電力の増加を伴うことなく、低照度時と高照度時の双方において、ノイズの少ない高精度な撮像が可能な撮像素子およびカメラシステムを提供することが望ましい。
　本開示の一実施形態の固体撮像素子は、光電変換素子と、光電変換によって生じた電荷を蓄積する蓄積部と、当該蓄積された電荷を電気信号として出力するアンプ素子とを有し、光子入射に応じて電気信号を出力信号線に出力する画素が、複数アレイ状に配置された画素アレイ部と、上記画素からの画素信号の検出処理を行うセンス回路を含むセンス回路部と、を有し、上記センス回路は、上記出力信号線に接続されたアナログデジタル（ＡＤ）変換装置を含み、上記ＡＤ変換装置は、少なくともバイナリ判定である１ビット出力と多ビット解像度による階調出力の２モードで動作可能であり、少なくとも１ビット出力モードの選択時は、画素ごとに複数回の露光における出力結果が集積されて、各画素に入射した光の強度が算出されるか、または複数画素を１受光面としてその出力結果が集積されて、当該受光面に入射した光の強度が算出される。
　本開示の一実施形態のカメラシステムは、撮像素子と、上記撮像素子に被写体像を結像する光学系と、上記撮像素子の出力画像信号を処理する信号処理回路と、を有し、上記撮像素子は、光電変換素子と、光電変換によって生じた電荷を蓄積する蓄積部と、当該蓄積された電荷を電気信号として出力するアンプ素子とを有し、光子入射に応じて電気信号を出力信号線に出力する画素が、複数アレイ状に配置された画素アレイ部と、上記画素からの画素信号の検出処理を行うセンス回路を含むセンス回路部と、を有し、上記センス回路は、上記出力信号線に接続されたアナログデジタル（ＡＤ）変換装置を含み、上記ＡＤ変換装置は、少なくともバイナリ判定である１ビット出力と多ビット解像度による階調出力の２モードで動作可能であり、少なくとも１ビット出力モードの選択時は、画素ごとに複数回の露光における出力結果が集積されて、各画素に入射した光の強度が算出されるか、または複数画素を１受光面としてその出力結果が集積されて、当該受光面に入射した光の強度が算出される。
　本開示の一実施形態によれば、センス回路の高速化や消費電力の増加を伴うことなく、低照度時と高照度時の双方において、ノイズの少ない高精度な撮像が可能となる。
固体撮像素子であるＣＭＯＳイメージセンサの典型的なチップ構成を示す図である。 単位露光期間中の平均入射光子数と、カウント確率（単位露光期間あたりの平均カウント数）の例を示す図である。 第１の実施形態に係るＣＭＯＳイメージセンサ（撮像素子）の構成例を示す図である。 第１の実施形態に係る画素の回路構成の一例を示す図である。 画素レイアウトの一例を示す図である。 第１の実施形態に係るセンス回路におけるＡＤ変換装置の構成例を示す図である。 図６のＡＤ変換装置の動作波形の一例を示す図である。 第２の実施形態に係るＣＭＯＳイメージセンサ（撮像素子）の構成例を示す図である。 第２の実施形態に係るセンス回路におけるＡＤ変換装置の構成例を示す図である。 第２の実施形態に係る画素の回路構成の一例を示す図である。 ローリングシャッターを用いて、図９における４個の画素をアクセスする例を示す図である。 本実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。 本実施形態に係る固体撮像素子を内視鏡の応用した構成の一例を示す図である。 図１３の内視鏡に応用されるセンサ（撮像素子）のオンチップカラーフィルタの一例を示す図である。 本実施形態に係る固体撮像素子を放射線検出器に応用した構成の一例を示す図である。
　以下、本開示の実施形態を図面に関連付けて説明する。
　なお、説明は以下の順序で行う。
１．第１の実施形態（撮像素子の第１の構成例）
２．第２の実施形態（撮像素子の第２の構成例）
３．カメラシステムの構成例
４．内視鏡への応用例
５．放射線検出器への応用例
＜１．第１の実施形態＞
　図３は、第１の実施形態に係るＣＭＯＳイメージセンサ（撮像素子）の構成例を示す図である。
　本実施形態のＣＭＯＳイメージセンサ１００では、同一の画素に対して、その出力のセンシング判定に時分割フォトンカウンティングと既存型のアナログカウンティングの２つのモードが併設されている。
　ＣＭＯＳイメージセンサ１００は、これによって、低照度時、高照度時の双方において、良好なＳ／Ｎでの判定を可能にしている。
［全体構成の概略］
　本ＣＭＯＳイメージセンサ１００は、画素アレイ部１１０、センス回路部１２０、出力信号線群１３０、転送線群１４０、および判定結果集積回路部１５０を有する。
　画素アレイ部１１０は、複数のデジタル画素ＰＸが行方向および列方向にマトリクス状に配置されている。
　各デジタル画素ＰＸは光電変換素子を有し、光子入射に応じて電気信号を出力する機能を有する。
　この画素アレイ部１１０は、たとえば第１の半導体基板ＳＵＢ１に形成される。
　センス回路部１２０は、第１の半導体基板ＳＵＢ１と異なる第２の半導体基板ＳＵＢ２に形成される。
　センス回路部１２０は、画素アレイ部１１０のマトリクス配列された複数の画素ＰＸに１対１に対応して複数のセンス回路１２１が、たとえば行方向および列方向にマトリクス状に配置されている。
　各センス回路１２１は、デジタル画素ＰＸからの信号を受けて、所定期間におけるデジタル画素ＰＸへの光子入射の有無を２値判定する機能を有する。
　第１の半導体基板ＳＵＢ１と第２の半導体基板ＳＵＢ２は積層される。
　たとえば第１の半導体基板ＳＵＢ１に形成された複数の画素ＰＸと第２の半導体基板ＳＵＢ２に形成された複数のセンス回路１２１がそれぞれ１対１で対向するように積層される。対向する画素ＰＸとセンス回路１２１が出力信号線群１３０の各出力信号線１３１により接続される。
　図３の例では、０行０列目に配置された画素ＰＸ－００の出力が出力信号線１３１－００により０行０列目に配置されたセンス回路１２１－００の入力と接続される。０行１列目に配置された画素ＰＸ－０１の出力が出力信号線１３１－０１により０行１列目に配置されたセンス回路１２１－０１の入力と接続される。
　１行０列目に配置された画素ＰＸ－１０の出力が出力信号線１３１－１０により１行０列目に配置されたセンス回路１２１－１０の入力と接続される。１行１列目に配置された画素ＰＸ－１１の出力が出力信号線１３１－１１により１行１列目に配置されたセンス回路１２１－１１の入力と接続される。
　図示していないが他の行、列に配置された画素とセンス回路も同様に接続される。
　センス回路部１２０は、同一行に配置されたセンス回路１２１の出力が共通の転送線１４１に接続されている。
　図３の例では、０行目に配置されたセンス回路１２１－００，１２１－０１、・・・の出力が転送線１４１－０に接続されている。
　１行目に配置されたセンス回路１２１－１０，１２１－１１、・・・の出力が転送線１４１－１に接続されている。図示していないが２行目以降も同様に形成される。
　本実施形態において、後で詳述するように、センス回路部１２０の各センス回路１２１は、比較器を含むＡＤ変換装置を有している。
　このＡＤ変換装置は、少なくともバイナリ判定である１ビット出力と多ビット解像度による階調出力の２モードにより動作するように制御される。
　そして、本実施形態のＣＭＯＳイメージセンサ１００では、少なくとも１ビット出力モードの選択時は、画素ごとに複数回の露光における出力結果が集積されて、各画素に入射した光の強度が算出される。
　ＣＭＯＳイメージセンサ１００において、多ビット解像度による階調出力モードを選択した際は、１ビット出力モードと比較して少ない露光回数（一回以上）の出力結果が集積され、入射した光の強度が算出される。
　ＣＭＯＳイメージセンサ１００において、低照度撮像時は１ビット出力モードが選択され、高照度撮像時は多ビット解像度による出力モードが選択される。
　ＣＭＯＳイメージセンサ１００において、１ビット出力モード選択時は、画素出力はさらにゲインＧ＞１の信号増幅を経てＡＤ変換装置に入力され、多ビット解像度による出力モード選択時はこの信号増幅は行われない。
　判定結果集積回路部１５０は、センス回路１２１の判定結果を画素ごとに複数回集積して、階調のある２次元撮像データを生成する機能を有する。
　判定結果集積回路部１５０は、センス回路部１２０におけるセンス回路１２１の行配置に対応して判定結果集積回路１５１－０，１５１－１、・・・が配置されている。
　換言すれば、０行目に配置されたセンス回路１２１－００，１２１－０１、・・・が接続された転送線１４１－０に判定結果集積回路１５１－０が接続されている。
　１行目に配置されたセンス回路１２１－１０，１２１－１１、・・・が接続された転送線１４１－１に判定結果集積回路１５１－１が接続されている。
　判定結果集積回路１５１－０は、転送線１４１－０を転送された判定値を保持するレジスタ１５２－０、レジスタ１５２－０の保持値をカウントするカウント回路１５３－０、およびカウント回路１５３－０のカウント結果を格納するメモリ１５４－０を有する。
　判定結果集積回路１５１－１は、転送線１４１－１を転送された判定値を保持するレジスタ１５２－１、レジスタ１５２－１の保持値をカウントするカウント回路１５３－１、およびカウント回路１５３－１のカウント結果を格納するメモリ１５４－１を有する。
　本実施形態においては、判定結果集積回路１５１－０のカウント回路１５３－０が複数のセンス回路１２１－００，１２１－０１、・・・により共有されている。
　判定結果集積回路１５１－１のカウント回路１５３－１が複数のセンス回路１２１－１０，１２１－１１、・・・により共有されている。
［画素の構成例］
　画素ＰＸは、上述したように、光電変換素子およびアンプ素子を有し、光子入射に応じて電気信号を出力する。
　撮像素子としてのＣＭＯＳイメージセンサ１００は、画素ＰＸのリセット機能と読み出し機能を備えており、任意のタイミングでリセットと読み出しを実行することができる。　リセットは画素ＰＸを光子が未入射の状態にリセットする。各画素ＰＸは、望ましくはその受光面に、各々レンズとカラーフィルタを備えている。
　ここで、画素の構成の一例について説明する。
　図４は、本実施形態に係る画素の回路構成の一例を示す図である。
　図４は、１単位画素ＰＸで３つのトランジスタを含む画素回路の一例を示している。
　１単位画素ＰＸは、光電変換素子としてのフォトダイオード１１１、転送トランジスタ１１２、リセットトランジスタ１１３、およびアンプ素子としてのアンプトランジスタ１１４を有する。
　画素ＰＸは、蓄積ノード１１５、およびフローティングディフュージョン（ＦＤ：Floating Diffusion、浮遊拡散層）ノード１１６を有する。
　転送トランジスタ１１２のゲート電極が転送線１１７に接続され、リセットトランジスタ３のゲート電極がリセット線１１８に接続されている。
　アンプトランジスタ１１４のゲート電極がＦＤノード１１６に接続され、アンプトランジスタ１１４のソースが出力信号線１３１に接続されている。ＦＤノード１１６は、アンプトランジスタ１１４の入力ノードとして機能する。
　画素ＰＸにおいては、画素のシリコン基板に入射した光は電子とホールのペアを発生させ、その内の電子がフォトダイオード１１１によって、ノード１１５に蓄積される。
　それらは所定のタイミングで転送トランジスタ１１２をオンさせることでノード１１６に転送され、アンプトランジスタ１１４のゲートを駆動する。
　これにより、信号電荷は出力信号線１３１への信号となって読み出される。
　出力信号線１３１は、定電流源や抵抗素子を介して接地することでソースフォロア動作をさせても良いし、読み出し前に一旦接地し、その後浮遊状態にして、アンプトランジスタ１１４によるチャージレベルを出力させても良い。
　リセットトランジスタ１１３は、転送トランジスタ１１２と同時並列的にオンさせることでフォトダイオード１１１に蓄積された電子を電源に引き抜き、画素を蓄積前の暗状態、すなわち光子が未入射の状態にリセットする。
　なお、図４において、ＰＳはリセットやソースフォロアに使用される電源を示し、電源ＰＳはたとえば３Ｖが供給されている。
　このような画素ＰＸの基本回路や動作機構は通常の画素と同様であり、さまざまなバリエーションが存在し得る。
　ただし、本実施形態で想定されている画素は、通常に比べ、変換効率が著しく高くなるように設計される。
　そのためには、ソースフォロアを構成するアンプトランジスタ１１４の入力ノード１１６の寄生容量は可能な限り小さくするのが望ましく、一光子から得られる出力信号が、アンプトランジスタ１１４のランダムノイズより十分大きいことが望ましい。
　図５は、画素レイアウトの一例を示す図である。
　図５において、斜め斜線はトランジスタのゲート電極を、破線はメタル配線を示している。
　アンプトランジスタ１１４の入力ノード１１６は、転送トランジスタ１１２とリセットトランジスタ１１３に挟まれた拡散層部、アンプトランジスタ１１４のゲート部、および両者間の配線部で構成されるが、それらはいずれも最小面積となるよう配置されている。　さらに、アンプトランジスタ１１４のドレイン幅が絞られると同時に、ソース出力である信号線１３１に接続された配線は、ノード１１６の大部分を平面的に覆っている。
　ソースフォロアの出力（信号線１３１側）は入力ノード１１６からの入力に対して１に近いゲインを持つので、両者間の実質的な寄生容量は非常に小さい。
　したがって、このようなシールド構造をとることで、ノード１１６の寄生容量を最小化し、変換効率を大幅に引き上げることが可能である。
　変換効率を、たとえば６００μＶ／ｅ－まで引き上げた場合、信号量はアンプトランジスタ１１４のランダムノイズより十分大きくなるので、原理的には１光子の検出が可能である。
　ここで、単位露光期間中の光子入射の有無をバイナリ判定し、時分割フォトンカウンティングを行えば、アンプトランジスタ１１４以降のノイズを実質上ゼロにすることができる。
　一方、このような画素は、たとえば３Ｖ程度の電源電圧があれば、フォトダイオード１１１内に２０００ｅ－程度の電荷を蓄積することも可能である。このときの出力は１．２Ｖの動作レンジを持つアナログ出力となる。
　この場合、蓄積の上限は出力信号のレンジで規定されるが、さらにたとえば露光と読み出しを４回行って結果を集積することで、実効的なダイナミックレンジは４倍になる。
　すなわち、光電変換素子とアンプ素子を内蔵するこのような画素ＰＸの出力は、変換効率が十分高ければ、バイナリデータとしても、階調を持ったアナログデータとしても扱うことができる。
　なお、このような性質は、画素内で電子増倍を行う場合でも同様である。
　たとえば、光電変換素子内で電子増倍を行うアバランシュフォトダイオード（ＡＰＤ）や、アンプ素子への電荷転送過程においてＣＣＤ転送等を用いて電子増幅を行う画素についても、増倍率が一定に制御できていれば、変換効率が大きい画素と等価の効果を得る。　すなわち、単位露光期間中の光子入射の有無をバイナリ判定することも、光電変換で生じた複数電荷がさらに増倍されることにより生じた電荷群による信号を、階調のあるアナログデータとして扱うことも可能である。
　図６は、第１の実施形態に係るセンス回路におけるＡＤ変換装置の構成例を示す図である。
　このＡＤ変換装置３００は、図６に示すように、比較器３０１、カウンタ３０２、出力モード選択部３０３、アンプ（増幅器）３０４、スイッチ３０５、およびキャパシタＣ１，Ｃ２を有する。
　また、たとえばＡＤ変換装置３００のアンプ３０４、スイッチ３０５を除く、図６中に破線で囲んだ比較器３０１、カウンタ３０２、出力モード選択部３０３、およびキャパシタＣ１，Ｃ２によりＡＤ変換器（ＡＤＣ）３１０が構成されている。
　比較器３０１は、非反転入力端子（＋）がキャパシタＣ１を介してスイッチ３０５の端子ａに接続され、反転入力端子（－）がキャパシタＣ２を介して参照信号ＲＥＦの供給ラインに接続されている。
　比較器３０１の出力には、カウンタ３０２および出力モード選択部３０３が縦続接続されている。
　スイッチ３０５の端子ｂは単一の画素ＰＸから画素信号ＰＸＯＵＴが出力される出力信号線１３１に接続され、端子ｃはアンプ３０４の出力に接続されている。アンプ３０４の入力は出力信号線１３１に接続されている。
　比較器３０１は、アンプ３０４で増幅されていない画素信号ＰＸＯＵＴまたはアンプ３０４で増幅された画素信号ＰＸＯＵＴと、参照信号ＲＥＦを比較する。
　カウンタ３０２は、比較器３０１からの出力結果を受けてクロックＣＴＩＮを内部で遮断し、カウントを止める、クロックのゲート機能が内蔵されている。
　本実施形態のＡＤ変換装置３００は、カウンタ３０２の出力側に、出力モード選択信号ＭＤＳＥＬに応じた出力を行う出力モード選択部３０３が追加されている。
　さらに、画素出力には必要に応じてゲイン（Ｇ）＞１のアンプ３０４が接続されるようになっている。
　図７は、図６のＡＤ変換装置の動作波形の一例を示す図である。
　ここで、図６のＡＤ変換装置の動作手順を図７に関連付けて説明する。
［タイミングＴ１］
　タイミングＴ１において、図４の画素ＰＸにおけるリセットトランジスタ１１３のゲートにパルスが与えられ、画素ＰＸからリセットレベルの信号ＰＸＯＵＴが出力される。
［タイミングＴ２］
　タイミングＴ２において、比較器３０１の入力段に、上記リセット信号を相殺し、いわゆるＣＤＳ（相関二重サンプリング）を実施するための電荷を保持する。
　たとえば、特開２００８－１９３３７３号公報では、「オートゼロ」と称して比較器３０１の入力と内部ノードをショートさせ、比較器３０１への両入力がバランスするように入力ノード３０１＿Ｐ，３０１＿Ｒに電荷を配分し、保持させている。
［タイミングＴ３］
　タイミングＴ３において、図４の画素ＰＸにおける転送トランジスタ１１２のゲートにパルスが与えられ、画素ＰＸから画素信号ＰＸＯＵＴが出力される。
　一方、参照信号ＲＥＦには負信号方向に一定のオフセットを与え、比較器３０１の出力を片側に安定させる。
［タイミングＴ４］
　タイミングＴ４において、参照信号ＲＥＦを階段状のパルスとして与えるとともに、それと同期したパルスをカウンタ３０２に与え、カウンタ３０２を進行させる。
［タイミングＴ５］
　タイミングＴ５において、参照信号ＲＥＦのレベルが画素信号ＰＸＯＵＴとの相対関係においてタイミングＴ２のバランス状態を超えたところで、比較器３０１の出力が反転し、これに伴ってカウンタ３０２の進行が止まり、状態が保存される。
　このようにして得られたカウンタ３０２の出力値は、出力信号線１３１に出力された画素信号ＰＸＯＵＴとリセット信号との差分をリニアに反映している。
　ここで出力モード選択部３０３は、出力モード選択信号ＭＤＳＥＬの値に応じて、以下のように出力ＤＯＵＴを選択する。
　まず、バイナリ出力の場合には、カウンタ３０２の出力値が一定の閾値を超えた場合に“１”を、そうでない場合に“０”を出力する。
　一方、多ビット出力の場合にはカウンタ値からタイミングＴ３で与えたオフセット分のカウントを差し引いた値を出力する。
　以上は本実施形態で採用した、最も簡単なＡＤ変換装置の中の一例である。
　ところで、一般にＡＤ変換装置（ＡＤ変換器）は、ビット解像度が低いほど高速な変換が可能である。この例ではそれはカウント期間に反映される。
　たとえば、階段状パルスのステップが３０μＶの場合、変換効率６００μＶ／ｅ－の画素における一光子信号は平均で２０カウント分に相当する。
　したがって、完全な比較器においては、タイミングＴ３のオフセット分に約１０カウントを加えた時点で判定が可能になり、コンパレータが反転していれば結果は“０”（光子入射なし）、コンパレータが反転しなければ結果は“１”（光子入射あり）となる。
　あるいは、階段状パルスのステップを６００μＶとし、タイミングＴ３のオフセット量を３００μＶとすれば、最小１カウントで判定できる。
　一方、多数光子に相当する信号量を階調判定する場合、８ビット階調なら２５６、１０ビット階調なら１０２４のカウントが最低でも必要になる。
　一般に、ビット解像度が低ければ高速に読み出しが実行でき、それに伴ってフレームレートを上げることが可能である。特に後述するように、複数画素の読み出しをローリングシャッターで巡回させる場合には、読み出し速度がフレームレートに直結する。
　したがって、ビット解像度が低い場合、その分フレームレートを上げて多数回の読み出しを行い、画素ごとにその出力値を加算していくことで、実質的なビット解像度を補うことが可能になる。
　時分割フォトンカウンティングはその典型例となるが、より一般的には、次のモードを撮像装置に併設することは容易である。すなわち、
・低ビット解像度で多数回の露光と読み出しを実行し、その結果を集積して光強度を算出するモードと、
・高ビット解像度で少数回の露光と読み出しを実行し、その結果を集積して光強度を算出するモードを同一の撮像装置に併設することは容易である。
　したがって、多ビット解像度による出力に関しては、さらに複数のモードを設けてもよい。
　ところで、比較器３０１には、構成するトランジスタのばらつきによって通常オフセットが存在し、これによって反転タイミングに比較器ごとのばらつきが生じ、固定ノイズになる。
　このようなノイズを相殺する方法としては、遮光された暗信号や無信号状態で上記ＡＤ変換を行い、比較器３０１ごとのカウンタ値を保存して、画素信号から差分を取る方法が一般的である。
　たとえば、それらをフレームごとにキャリブレーションとして行うケースが特開２００６－２０１７３号公報に記載されている。
　あるいは、特開２００５－３２３３３１号公報には次の手法が記載されている。
　すなわち、参照信号ＲＥＦの階段状パルスを画素リセット時と読み出し時にそれぞれ印加し、カウンタのダウンカウントとアップカウントを組み合わせて差分をとることで、リセット信号のＣＤＳとオフセット相殺を同時に実施する手法が記載されている。
　あるいは、特開２００８－１９３３７３号公報では、前述のように「オートゼロ」と記載されている工程でリセット信号のＣＤＳを実行している。そして、引き続き行われる１回目の階段状パルスの印加とダウンカウントは、行ごとの無信号でのオフセットキャリブレーションと等価である。
　あるいは、カウンタ値の減算ではなく、参照信号ＲＥＦに各比較器のオフセットに対応した相殺用のバイアスを加えても良い。
　なお、このようなオフセットの相殺処理は、バイナリ判定の前に実施される必要がある。したがって、出力モード選択部３０３が出力モード選択を実施する前に実施される必要がある。
　あるいは、比較器３０１のオフセットの影響を相対的に低減するには、画素ＰＸの出力を、アンプ３０４を用いて１より大きなゲイン（Ｇ）で増幅してもよく、特にバイナリ判定においてはこの処理は有効である。
　画素信号ＸＰＯＵＴをアナログ信号として多ビット判定する場合、検出電子数の最大値は出力レンジによって制限されるので、画素出力を増幅するとさらにその制限が厳しくなり、検出可能な電子数を減少させることになる。
　一方、バイナリ判定時の画素信号の判定閾値は十分小さいので、そのような制約は存在しない。したがって、バイナリ判定時のみに画素出力をアンプ３０４で増幅（ゲインＧ＞１）するのが望ましい。
　たとえば、８倍のゲインで信号を増幅すれば、比較器３０１のオフセットの影響は１／８に低減することができる。
　一般的に、画素出力を増幅すれば、ＡＤ変換装置自体が持つオフセットやランダムノイズ等の各種ノイズ要因を、全て相対的に低減することが可能である。
　なお、アンプ３０４自体が持つオフセットは、後段でＣＤＳを行えば相殺されるので問題にならない。
　また、アンプ３０４は後述するように複数画素に共通して配置することができるので、その占有サイズをある程度確保することで、アンプ３０４自体が持つランダムノイズも十分小さくすることができる。
　なお、このようなシングルスロープ型のＡＤ変換装置を使用するのであれば、画素出力信号をＮ倍のゲインで増幅した場合には、バイナリの判定閾値も略Ｎ倍となるため、参照信号ＲＥＦのステップ幅も略Ｎ倍にするのが高速化のために望ましい。
　次に、複数の画素ＰＸでセンス回路１２１のＡＤ変換装置を共有する構成を第２の実施形態として説明する。
＜３．第２の実施形態＞
　図８は、第２の実施形態に係るＣＭＯＳイメージセンサ（撮像素子）の構成例を示す図である。
 　第１の実施形態に係るＣＭＯＳイメージセンサ１００では、各画素ＰＸとセンス回路１２１が一対一に対応している。
　しかし、各々に要する占有面積は必ずしも同等であるとは限らない。
　また、２層の基板積層では、回路規模の大きいカウント回路やメモリは画素アレイ領域の外に配置される場合があり、各センス回路１２１からのデータの高速な長距離転送が望まれる上、レイアウト上の制約を受けやすい。
　第２の実施形態に係るＣＭＯＳイメージセンサ１００Ａでは、複数の画素で一つのセンス回路（ＡＤ変換装置）を共有することで、上記課題に対して柔軟な解決法を提供する。
　本実施形態に係るＣＭＯＳイメージセンサ１００Ａは、複数の画素でＡＤ変換装置のアンプ３０４を共有する。
　ＣＭＯＳイメージセンサ１００Ａにおいて、画素アレイ部１１０Ａは、複数の画素ＰＸが行方向および列方向にマトリクス状に配置されている。
　同一列の複数の画素ＰＸと選択回路により画素ブロック１６０－０～１６０－３、・・・が形成される。
　ＣＭＯＳイメージセンサ１００Ａは、画素アレイ部１１０Ａの画素ＰＸを駆動して、画素ＰＸの電気信号を出力信号線１３１に出力させるための行駆動回路１７０、および行制御線群１８０を有する。
　ＣＭＯＳイメージセンサ１００Ａは、出力信号線１３１を伝搬された電気信号の２値判定し、判定結果を画素ごとに複数回集積して、階調ある２次元撮像データを生成する回路ブロック２００を有する。
　回路ブロック２００には、センス回路部１２０Ａおよび判定結果集積回路部１５０Ａが配置されている。
　センス回路部１２０Ａには、画素アレイ部１１０Ａの各画素ブロック１６０－０～１６０－３、・・に対応してセンス回路１２１－０，１２１－１，１２－２，１２１－３、・・・が配置されている。
　センス回路１２１－０は、その入力が画素ブロック１６０－０を形成する全画素ＰＸ－００，ＰＸ－１０、～（ＰＸ－１５０）の出力が共通に接続される出力信号線１３１－０に接続されている。
　すなわち、複数の画素ＰＸ－００～（ＰＸ－１５０）で一つのセンス回路１２１－０を共有している。
　センス回路１２１－１は、その入力が画素ブロック１６０－１を形成する全画素ＰＸ－０１，ＰＸ－１１、～（ＰＸ－１５１）の出力が共通に接続される出力信号線１３１－１に接続されている。
　すなわち、複数の画素ＰＸ－０１～（ＰＸ－１５１）で一つのセンス回路１２１－１を共有している。
　センス回路１２１－２は、その入力が画素ブロック１６０－２を形成する全画素ＰＸ－０２，ＰＸ－１２、～（ＰＸ－１５２）の出力が共通に接続される出力信号線１３１－２に接続されている。
　すなわち、複数の画素ＰＸ－０２～（ＰＸ－１５２）で一つのセンス回路１２１－２を共有している。
　センス回路１２１－３は、その入力が画素ブロック１６０－３を形成する全画素ＰＸ－０３，ＰＸ－１３、～（ＰＸ－１５３）の出力が共通に接続される出力信号線１３１－３に接続されている。
　すなわち、複数の画素ＰＸ－０３～（ＰＸ－１５３）で一つのセンス回路１２１－３を共有している。
　センス回路部１２０Ａにおいては、図示しない他の画素ブロックに対しても複数の画素で共有するようにセンス回路が配置される。
　判定結果集積回路部１５０Ａは、センス回路１２１－０～１２１－３の判定結果を画素ごとに複数回集積して、階調のある２次元撮像データを生成する機能を有する。
　判定結果集積回路部１５０Ａは、レジスタ１５２Ａ－０～１５２Ａ－３、選択回路１５５、カウント回路１５３Ａ、およびメモリ１５４Ａを有する。
　レジスタ１５２Ａ－０～１５２Ａ－３は、転送線１４１Ａ－０～１４１Ａ－３を転送された対応するセンス回路１２１－０～１２１－３の判定値を保持する。
　選択回路１５５は、レジスタ１５２Ａ－０～１５２Ａ－３の出力を順次に選択して、各レジスタ１５２Ａ－０～１５２Ａ－３の保持した判定値をカウント回路１５３Ａに供給する。
　カウント回路１５３Ａは、行選択されて読み出され、選択回路１５５を介した複数画素（本例では４画素）の判定値に対するカウント処理を順次行い、画素ごとのカウント結果をメモリ１５４Ａに格納する。
　カウント回路１５３Ａは、前回の読み出し時の画素のデータがメモリ１５４Ａからロードされる。
　第２の実施形態の判定結果集積回路部１５０Ａは、１つのカウント回路１５３Ａを有し、複数のレジスタ１５２Ａ－０～１５２Ａ－３でカウント回路１５３Ａを共有している。
　換言すれば、第２の実施形態のＣＭＯＳイメージセンサ１００Ａは、複数のセンス回路１２１Ａ－０～１２１Ａ－３でカウント回路１５３Ａを共有している。
　図９は、第２の実施形態に係るセンス回路におけるＡＤ変換装置の構成例を示す図である。
　図１０は、第２の実施形態に係る画素の回路構成の一例を示す図である。
　図９のＡＤ変換装置３１０は、ＡＤ変換装置を複数画素に接続した構成例である。
　この場合、画素アレイＰＸＡ（図８の画素ブロック１６０）は、高変換効率の画素ＰＸ－０～ＰＸ－３が、たとえば図１０に示すように選択トランジスタ１１９を介して同一出力信号線１３１に接続されている。選択トランジスタ１１９のゲートは選択制御線ＬＳＬに接続されている。
　図９において、ＡＤ変換装置３００Ａは、たとえば図６のＡＤ変換装置３００の比較器３０１、カウンタ３０２、および出力モード選択部３０３を含むＡＤＣ３１０、並びにカラムアンプ３０４Ａ、およびスイッチ３０５を有する。
　ＡＤＣ３１０は、出力モード選択信号ＭＤＳＥＬに応じてバイナリ出力と多ビット出力を選択する出力モード選択部を有している。
　カラムアンプ３０４ＡはゲインＧ＞１のカラムアンプを示している。
　このように、第２の実施形態では、ＡＤＣ３１０とカラムアンプ３０４Ａは複数の画素に共有されている。
　図９のＡＤ変換装置３００Ａは、さらに加算器３１１およびメモリ３１２を有する。
　メモリ３１２は、画素ごとに光強度をデジタルで記憶する。
　選択画素からの出力信号は、ＡＤＣ３１０において出力モード選択信号ＭＤＳＥＬで指定された出力モードに応じて１ビットまたは多ビット階調にＡＤ変換され、出力信号ＤＯＵＴとして出力される。
　メモリ３１２からは選択画素に対応するデータが読み出され、加算器３１１によって出力と加算され、その結果が再びメモリ３１２に保存される。
　出力モード選択信号ＭＤＳＥＬで１ビット出力モードが選択された場合、画素の出力信号線１３１に生じた選択画素の信号出力はカラムアンプ３０４Ａを介してＡＤＣ３１０に入力される。
　一方、多ビット出力モードが選択された場合、出力信号線１３１の画素信号ＰＸＯＵＴはカラムアンプ３０４Ａを介さず、スイッチ３０５を介してＡＤＣ３１０に入力される。
　あるいは、この場合、カラムアンプ３０４ＡのゲインＧを１以下に変更しても良い。
　なお、画素ＰＸ－０～１やＡＤ変換装置にはさまざまなバリエーションが存在し得る。
　本技術は、１光子検出が可能な高い変換効率や画素内電子増倍機能を有する各種画素においても、露光期間内に複数光子が入射した場合には入射光子数に略比例した信号出力が得られる現象を利用して、撮像のダイナミックレンジを向上させることである。
　その具体例として、ＡＤ変換装置に１ビット出力と多ビット出力を選択する出力選択部を配置する。
　その実施例として図６にはシングルスロープ型のＡＤ変換装置について記載したが、逐次変換型やサイリック型等、どのようなＡＤ変換装置においても判定閾値を設けてバイナリ出力を行うことは可能であって、そのような出力選択手段の設置は可能である。
　あるいは、バイナリ出力用と多ビット出力用で変換方式を分けてもよい。
　すなわち、本技術の適用範囲はシングルスロープ型のＡＤ変換装置に限定されるものではない。
　また、加算器３１１は複数のＡＤＣで共有してもよい。撮像装置のチップ構成としては複数の形態が考えられるが、加算器３１１とメモリ３１２は撮像チップ内に搭載してもよいし、撮像チップからはＤＯＵＴに相当する信号を出力し、加算器３１１やメモリ３１２は後段の信号処理チップに内蔵させてもよい。
　図１１（Ａ）および（Ｂ）は、ローリングシャッターを用いて、図９における４個の画素をアクセスする例を示す図である。
　図１１において、符号ＥＸで示す白抜きが露光期間、符号ＲＤで示す黒抜きが読み出し期間である。
　同一出力信号線１３１に接続された画素群は順次選択されて循環的に読み出しが行われ、各々読み出し期間外で露光が行われる。
　露光期間ＥＸはさらに電子シャッター等で調整してもよい。一般に、ＡＤ変換装置のビット解像度が低いと読み出し期間は短縮され、高速に循環がなされるので、同一期間（たとえば１フレーム中）において多回数の露光が可能となる。
　図１１（Ａ）は１ビット出力の例であり、１フレームは８回の露光と読み出しで構成されている。光強度はバイナリデータ８回の加算として導出され、結果は略３ビットの階調となる。
　図１１（Ｂ）は多ビット出力の例であり、１フレームは２回の露光と読み出しで構成されている。露光ごとにＡＤ変換機から略３ビット階調の出力があるとすると、光強度はその２回分の加算として出力され、結果は略４ビットの階調となる。
　なお、多ビットの階調出力モードについては、低ビット解像度で多数回の露光結果を加算するモードや、高ビット解像度で１回または少数回の露光結果を加算するモード等、さまざまなモードを併設することが可能である。
　ところで、各画素の露光期間中の光子入射の有無に対するバイナリ判定結果から階調を得るには、上に述べた時分割以外にも、面分割を用いる方法がある。
　すなわち、複数画素のアレイを単一の受光面とみなし、それらを加算することでも階調を得ることができる。
　たとえば、１２８ｘ１２８の画素アレイでチップを構成し、それを一受光面とすることで、光電子増倍管の用途を代替することが可能である。
　またたとえば、１光子のＸ線を受けたシンチレータが瞬間的に発する光の強度を測定する場合においても、１２８ｘ１２８個の画素の中から“１”判定のデータをカウントすることで、１４ビット階調に相当する１６，３８４の階調を得ることが可能となる。
　この場合も発光位置がランダムであるか、あるいは光子が反射や回折を受けてランダムに散乱されれば、受光光子数とカウント数は図２のポワゾン分布に従う。また、受光する光の強度が高いと光子の数え逃しが多くなり、撮像精度が劣化する。
　したがって、このようなケースにおいても、画素出力に接続されたＡＤ変換器にバイナリ判定モードと多ビット階調出力モードを備えることは有効であり、微小光を正確にカウントしつつ、撮像のダイナミックレンジを大幅に改善することが可能となる。
　以上説明した実施形態に係る撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
＜３．カメラシステム＞
　図１２は、本実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
　本カメラシステム４００は、図１２に示すように、本実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）１００，１００Ａが適用可能な撮像デバイス４１０を有する。
　カメラシステム４００は、この撮像デバイス４１０の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ４２０を有する。
　さらに、カメラシステム４００は、撮像デバイス４１０を駆動する駆動回路(ＤＲＶ)４３０と、撮像デバイス４１０の出力信号を処理する信号処理回路(ＰＲＣ)４４０と、を有する。
　駆動回路４３０は、撮像デバイス４１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス４１０を駆動する。
　また、信号処理回路４４０は、撮像デバイス４１０の出力信号に対して所定の信号処理を施す。
　信号処理回路４４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路４４０で処理された画像信号を液晶ディスプレイ等からなるモニタに動画として映し出される。
　上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス４１０として、先述した固体撮像素子１００，１００Ａを搭載することで、低消費電力で、高精度なカメラが実現できる。
　また、本実施形態に係る撮像素子１００，１００Ａは、超低照度においてはバイナリ判定による１ビット出力が最も有利である。
　しかし、被写体の平均的な照度が上がり、図２における単位露光期間内の平均入射光子数が増加して、出力圧縮が顕著になった場合、多ビット出力モードに切り替えるのが望ましい。
　これらは一定領域をモニタ画素とし、その平均光強度を算出して自動で切り替えても良いし、撮像者が映像をモニタしつつ手動で切り替えても良い。
　モード切替えのケースとしては、以下のような応用もある。
　たとえば特定の状態にある生体細胞に特定波長の光を照射すると微弱な蛍光が発生する諸現象がある。これらは内視鏡における癌細胞検出等、各種生体の状態観察に利用されるが、蛍光検出と生体撮像には通常異なる撮像素子が使用される。
　たとえば、光パルスを照射した直後に発生する蛍光を、暗状態で増倍型ＣＣＤカメラ等を用いて撮像し、さらに光を当てた状態で、通常の撮像装置を用いて生体を撮像し、両者の撮像結果を重ね合わせることでどの場所で蛍光が発生したかを判定する。
　本実施形態の撮像素子では蛍光観察に１ビット出力モードを使用し、生体撮像に多ビット出力モードを使用することで、一つの撮像素子で両者の観察が実現できる。二つの撮像結果のアライメントも不要であり、低コストに正確な蛍光位置を判定することが可能になる。
＜４．内視鏡への応用＞
　図１３は、本実施形態に係る固体撮像素子を内視鏡に応用した構成の一例を示す図である。
　本内視鏡５００は、図１３に示すように、本実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）１００，１００Ａが適用可能なセンサ５１０を有する。
　内視鏡５００は、このセンサ５１０の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させる集光レンズ５２０を有する。
　さらに、内視鏡５００は、センサ５１０の出力信号を処理する信号処理回路(ＰＲＣ)５３０を有する。
　内視鏡５００は、被検体を照明するための白色光源５４０、集光レンズ５５０、フィルタ切り替え器５６０、および白色光源５４０により光を伝搬する光ファイバ５７０を有する。
　センサ５１０、集光レンズ５２０、光ファイバ５７０は、ケーブル５８０内に収容されている。
　内視鏡５００において、蛍光観察時は特殊な波長のみを照射するので、光源５４０にフィルタ切り替え器５６０によりフィルタをセットする。
　図１４は、図１３の内視鏡に応用されるセンサ（撮像素子）のオンチップカラーフィルタの一例を示す図である。
　図１４に示すセンサ５１０のオンチップカラーフィルタは、Ｒ（赤）、Ｇ（緑）、（青）の各フィルタＦＬＴ－Ｒ，ＦＬＴ－Ｇ，ＦＬＴ－Ｂを有する。
　蛍光観察時に、オンチップフィルタにない、Ｗ（白）のフィルタＦＬＴ―Ｗのみ用いる。
　内視鏡５００は、センサとして本実施形態の撮像素子を適用し、蛍光観察に１ビット出力モードを使用し、生体撮像に多ビット出力モードを使用することで、一つの撮像素子で両者の観察が実現できる。二つの撮像結果のアライメントも不要であり、低コストに正確な蛍光位置を判定することが可能になる。
＜５．放射線検出器への応用＞
　図１５は、本実施形態に係る固体撮像素子を放射線検出器に応用した構成の一例を示す図である。
　また、本技術の撮像素子は、図１５に示すように、シンチレータ６１０と組み合わせて放射線検出器６００に使用することもできる。
　本放射線検出器６００は、図１５に示すように、本実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）１００，１００Ａが適用可能な撮像素子（センサ）６２０を有する。
　たとえば、ＮａＩ等を使用したシンチレータ６１０にγ線が入射すると、微弱な可視光であるシンチレーション光が発生する。その光量を撮像素子６２０を用いて計測する。
　この場合、一定の露光期間内に、集光レンズ６３０を介して撮像素子６２０の有効画素に入射するシンチレーション光の総数から線量を、線量計算部、制御部、表示部等を含む制御デバイス６４０で計算する。
　まず、バイナリモードでフォトンカウントを行い、線量が一定レベルを超えた場合には、多ビット階調モードに切り替えて再度測定を実施する。
　このような放射線検出器６００は、光電子増倍管を用いたものに比べて高電圧源を必要とせず、小型軽量かつ安価である上、精度や感度は同等であり、低線量の高精度な測定が可能である。
　さらに本技術の採用によって、高い線量まで広レンジの計測が可能となる。
　なお、本技術は以下のような構成をとることができる。
（１）光電変換素子と、光電変換によって生じた電荷を蓄積する蓄積部と、当該蓄積された電荷を電気信号として出力するアンプ素子とを有し、光子入射に応じて電気信号を出力信号線に出力する画素が、複数アレイ状に配置された画素アレイ部と、
　　上記画素からの画素信号の検出処理を行うセンス回路を含むセンス回路部と、を有し、
　上記センス回路は、
　　上記出力信号線に接続されたアナログデジタル（ＡＤ）変換装置を含み、
　　上記ＡＤ変換装置は、
　　　少なくともバイナリ判定である１ビット出力と多ビット解像度による階調出力の２モードで動作可能であり、
　　少なくとも１ビット出力モードの選択時は、画素ごとに複数回の露光における出力結果が集積されて、各画素に入射した光の強度が算出されるか、または複数画素を１受光面としてその出力結果が集積されて、当該受光面に入射した光の強度が算出される
　撮像素子。
（２）多ビット解像度による階調出力モードを選択した際は、１ビット出力モードと比較して少ない露光回数の出力結果が集積され、入射した光の強度が算出される
　上記（１）記載の撮像素子。
（３）低照度撮像時は１ビット出力モードが選択され、高照度撮像時は多ビット解像度による出力モードが選択される
　上記（１）または（２）記載の撮像素子。
（４）１ビット出力モード選択時は、画素から出力された画素信号はさらにゲインＧ＞１の信号増幅を経て上記ＡＤ変換装置に入力され、
　多ビット解像度による出力モード選択時は、画素から出力された信号は増幅がされないで上記ＡＤ変換装置に入力される
　上記（１）から（３）のいずれか一に記載の撮像素子。
（５）上記センス回路の判定結果を画素ごとまたは画素グループごとに複数回集積して、階調のある撮像データを生成する判定結果集積回路部
　を有する上記（１）から（４）のいずれか一に記載の撮像素子。
（６）撮像素子と、
　上記撮像素子に被写体像を結像する光学系と、
　上記撮像素子の出力画像信号を処理する信号処理回路と、を有し、
　上記撮像素子は、
　　光電変換素子と、光電変換によって生じた電荷を蓄積する蓄積部と、当該蓄積された電荷を電気信号として出力するアンプ素子とを有し、光子入射に応じて電気信号を出力信号線に出力する画素が、複数アレイ状に配置された画素アレイ部と、
　　　上記画素からの画素信号の検出処理を行うセンス回路を含むセンス回路部と、を有し、
　　上記センス回路は、
　　　上記出力信号線に接続されたアナログデジタル（ＡＤ）変換装置を含み、
　　　上記ＡＤ変換装置は、
　　　　少なくともバイナリ判定である１ビット出力と多ビット解像度による階調出力の２モードで動作可能であり、
　　　少なくとも１ビット出力モードの選択時は、画素ごとに複数回の露光における出力結果が集積されて、各画素に入射した光の強度が算出されるか、または複数画素を１受光面としてその出力結果が集積されて、当該受光面に入射した光の強度が算出される
　カメラシステム。
（７）多ビット解像度による階調出力モードを選択した際は、１ビット出力モードと比較して少ない露光回数の出力結果が集積され、入射した光の強度が算出される
　上記（６）記載のカメラシステム。
（８）低照度撮像時は１ビット出力モードが選択され、高照度撮像時は多ビット解像度による出力モードが選択される
　上記（６）または（７）記載のカメラシステム。
（９）１ビット出力モード選択時は、画素から出力された画素信号はさらにゲインＧ＞１の信号増幅を経て上記ＡＤ変換装置に入力され、
　多ビット解像度による出力モード選択時は、画素から出力された信号は増幅がされないで上記ＡＤ変換装置に入力される
　上記（６）から（８）のいずれか一に記載のカメラシステム。
（１０）上記センス回路の判定結果を画素ごとまたは画素グループごとに複数回集積して、階調のある撮像データを生成する判定結果集積回路部
　を有する上記（６）から（９）のいずれか一に記載のカメラシステム。
　本出願は、日本国特許庁において２０１１年１０月１８日に出願された日本特許出願番号２０１１－２２８８９５号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
 

Claims (10)

  1. 　光電変換素子と、光電変換によって生じた電荷を蓄積する蓄積部と、当該蓄積された電荷を電気信号として出力するアンプ素子とを有し、光子入射に応じて電気信号を出力信号線に出力する画素が、複数アレイ状に配置された画素アレイ部と、
    　上記画素からの画素信号の検出処理を行うセンス回路を含むセンス回路部と、を有し、
    　上記センス回路は、
    　　上記出力信号線に接続されたアナログデジタル（ＡＤ）変換装置を含み、
    　　上記ＡＤ変換装置は、
    　　　少なくともバイナリ判定である１ビット出力と多ビット解像度による階調出力の２モードで動作可能であり、
    　　少なくとも１ビット出力モードの選択時は、画素ごとに複数回の露光における出力結果が集積されて、各画素に入射した光の強度が算出されるか、または複数画素を１受光面としてその出力結果が集積されて、当該受光面に入射した光の強度が算出される
    　撮像素子。
  2. 　多ビット解像度による階調出力モードを選択した際は、１ビット出力モードと比較して少ない露光回数の出力結果が集積され、入射した光の強度が算出される
    　請求項１記載の撮像素子。
  3. 　低照度撮像時は１ビット出力モードが選択され、高照度撮像時は多ビット解像度による出力モードが選択される
    　請求項１記載の撮像素子。
  4. 　１ビット出力モード選択時は、画素から出力された画素信号はさらにゲインＧ＞１の信号増幅を経て上記ＡＤ変換装置に入力され、
    　多ビット解像度による出力モード選択時は、画素から出力された信号は増幅がされないで上記ＡＤ変換装置に入力される
    　請求項１記載の撮像素子。
  5. 　上記センス回路の判定結果を画素ごとまたは画素グループごとに複数回集積して、階調のある撮像データを生成する判定結果集積回路部
    　を有する請求項１記載の撮像素子。
  6. 　撮像素子と、
    　上記撮像素子に被写体像を結像する光学系と、
    　上記撮像素子の出力画像信号を処理する信号処理回路と、を有し、
    　上記撮像素子は、
    　　光電変換素子と、光電変換によって生じた電荷を蓄積する蓄積部と、当該蓄積された電荷を電気信号として出力するアンプ素子とを有し、光子入射に応じて電気信号を出力信号線に出力する画素が、複数アレイ状に配置された画素アレイ部と、
    　　上記画素からの画素信号の検出処理を行うセンス回路を含むセンス回路部と、を有し、
    　　上記センス回路は、
    　　　上記出力信号線に接続されたアナログデジタル（ＡＤ）変換装置を含み、
    　　　上記ＡＤ変換装置は、
    　　　　少なくともバイナリ判定である１ビット出力と多ビット解像度による階調出力の２モードで動作可能であり、
    　　　少なくとも１ビット出力モードの選択時は、画素ごとに複数回の露光における出力結果が集積されて、各画素に入射した光の強度が算出されるか、または複数画素を１受光面としてその出力結果が集積されて、当該受光面に入射した光の強度が算出される
    　カメラシステム。
  7. 　多ビット解像度による階調出力モードを選択した際は、１ビット出力モードと比較して少ない露光回数の出力結果が集積され、入射した光の強度が算出される
    　請求項６記載のカメラシステム。
  8. 　低照度撮像時は１ビット出力モードが選択され、高照度撮像時は多ビット解像度による出力モードが選択される
    　請求項６記載のカメラシステム。
  9. 　１ビット出力モード選択時は、画素から出力された画素信号はさらにゲインＧ＞１の信号増幅を経て上記ＡＤ変換装置に入力され、
    　多ビット解像度による出力モード選択時は、画素から出力された信号は増幅がされないで上記ＡＤ変換装置に入力される
    　請求項６記載のカメラシステム。
  10. 　上記センス回路の判定結果を画素ごとまたは画素グループごとに複数回集積して、階調のある撮像データを生成する判定結果集積回路部
    　を有する請求項６記載のカメラシステム。
     
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