WO2010137244A1 - 固体撮像装置及びカメラ - Google Patents

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WO2010137244A1
WO2010137244A1 PCT/JP2010/003160 JP2010003160W WO2010137244A1 WO 2010137244 A1 WO2010137244 A1 WO 2010137244A1 JP 2010003160 W JP2010003160 W JP 2010003160W WO 2010137244 A1 WO2010137244 A1 WO 2010137244A1
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unit
reference signal
solid
state imaging
imaging device
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PCT/JP2010/003160
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English (en)
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Inventor
藤中洋
Original Assignee
パナソニック株式会社
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/616—Noise processing, e.g. detecting, correcting, reducing or removing noise involving a correlated sampling function, e.g. correlated double sampling [CDS] or triple sampling

Definitions

  • the present invention relates to a solid-state imaging device having an AD conversion circuit for each column, and more particularly to a solid-state imaging device and a camera having a function of performing AD conversion in a short time.
  • Solid-state imaging devices that convert light into electrical signals are used in various devices such as digital video cameras, digital still cameras, and facsimiles.
  • solid-state imaging devices a CCD (Charge-Coupled Device) image sensor and a CMOS (Complementary Metal-Oxide Semiconductor) image sensor are known.
  • CMOS image sensor In a CMOS image sensor, a method may be employed in which an analog signal obtained by photoelectric conversion of light received by a plurality of pixels arranged in a matrix is AD converted and a digital signal obtained by the conversion is output. is there.
  • a conventional CMOS image sensor there is known a solid-state imaging device that includes an AD conversion circuit for each pixel column and AD-converts signal voltages of pixels for one row in parallel.
  • the solid-state imaging device generates a gradually changing analog value reference voltage, and time information until the magnitude relationship between the reference voltage and the signal voltage changes.
  • a so-called single slope type AD converter circuit that obtains a digital signal value from is often used.
  • FIG. 24 is a block diagram illustrating a configuration of a conventional solid-state imaging device 1001 disclosed in Patent Document 1.
  • FIG. 24 is a block diagram illustrating a configuration of a conventional solid-state imaging device 1001 disclosed in Patent Document 1.
  • the solid-state imaging device 1001 is a pixel in which a plurality of unit pixels 1003 including a light receiving element (an example of a charge generation unit) that outputs a signal corresponding to the amount of incident light is arranged in a matrix (that is, arranged in a two-dimensional matrix). An array 1010 is provided, and a signal voltage is output from each unit pixel 1003.
  • a CDS (Correlated Double Sampling) processing function unit, an analog digital conversion unit (ADC), and the like are provided for each column of the unit pixels 1003.
  • the solid-state imaging device 1001 includes a drive control unit 1007 provided outside the pixel array 1010, a read current source unit 1024 that supplies an operation current (read current) for reading pixel signals to the unit pixels 1003 of the pixel array 1010, A column processing unit 1026 having a column AD circuit 1025 arranged for each column, a reference signal generation unit 1027 for supplying a reference signal voltage Vslop for AD conversion to the column processing unit 1026, and an output unit 1028 are provided. Each of these functional units is provided on the same semiconductor substrate.
  • the column AD circuit 1025 includes an AD conversion unit that independently converts the reset level Srst and the signal level Ssig, which are reference levels of the pixel signal So, into digital data, an AD conversion result of the reset level Srst, and an AD conversion result of the signal level Ssig. By executing the difference processing between the signal level and the signal level Ssig, a difference processing unit that acquires digital data of the signal component indicated by the difference between the reset level Srst and the signal level Ssig is provided.
  • the column AD circuit 1025 includes a voltage comparison unit 1252, a counter unit 1254, a switch 1258, and a data storage unit 1256.
  • the drive control unit 1007 has a control circuit function for sequentially reading out signals from the pixel array 1010. For example, the drive control unit 1007 generates a horizontal scanning circuit (column scanning circuit) 1012 that controls column addresses and column scanning, a vertical scanning circuit (row scanning circuit) 1014 that controls row addresses and row scanning, and an internal clock. And a communication / timing control unit 1020 having functions such as
  • the unit pixel 1003 is connected to a vertical scanning circuit 1014 via a row control line 1015 for row selection and to a column processing unit 1026 via a vertical signal line 1019.
  • the row control line 1015 indicates all the wiring that enters the unit pixel 1003 from the vertical scanning circuit 1014.
  • the horizontal scanning circuit 1012 has a function of a reading scanning unit that reads a count value from the column processing unit 1026 to the horizontal signal line 1018.
  • Each element of the drive control unit 1007 such as the horizontal scanning circuit 1012 and the vertical scanning circuit 1014 is integrally formed with a pixel array 1010 in a semiconductor region such as single crystal silicon using a technique similar to the semiconductor integrated circuit manufacturing technique.
  • the solid-state imaging device is an example of a semiconductor system. That is, each of these functional units is a so-called one chip (provided on the same semiconductor substrate) integrally formed in a semiconductor region such as single crystal silicon using a technique similar to the semiconductor integrated circuit manufacturing technique.
  • CMOS image sensor which is an example of a semiconductor system, the solid-state imaging device 1001 according to the present embodiment is configured to form a part.
  • the horizontal scanning circuit 1012 and the vertical scanning circuit 1014 include, for example, a decoder, and start a shift operation (scanning) in response to control signals CN1 and CN2 given from the communication / timing control unit 1020. . Therefore, for example, various pulse signals (for example, a pixel reset pulse RST, a transfer pulse TRG, and a DRN control pulse DRN) for driving the unit pixel 1003 are supplied to the row control line 1015.
  • various pulse signals for example, a pixel reset pulse RST, a transfer pulse TRG, and a DRN control pulse DRN
  • a clock CLK1 having the same frequency as the input clock (master clock) CLK0 input through the terminal 1005a, a clock obtained by dividing the clock CLK1, or a low-speed clock obtained by further dividing the clock CLK1 are included in the device.
  • the data is supplied to each unit, for example, the horizontal scanning circuit 1012, the vertical scanning circuit 1014, the column processing unit 1026, and the like.
  • the clocks divided by two and the clocks having a frequency lower than that are collectively referred to as a low-speed clock CLK2.
  • the vertical scanning circuit 1014 selects a row of the pixel array 1010 and supplies a necessary pulse to the row.
  • the vertical scanning circuit 1014 defines a vertical readout row (selects a row of the pixel array 1010), and a unit pixel 1003 on a readout address (readout row) defined by the vertical decoder 1014a.
  • a vertical driving circuit 1014b for driving the unit pixel 1003 by supplying a pulse to the row control line 1015 connected to the pixel.
  • the vertical decoder 1014a selects a row for electronic shutter in addition to a row from which a signal is read.
  • the horizontal scanning circuit 1012 sequentially selects the column AD circuit 1025 of the column processing unit 1026 in synchronization with the low-speed clock CLK2, and guides the signal to a horizontal signal line (horizontal output line) 1018.
  • the horizontal scanning circuit 1012 defines, for example, a horizontal read column (selects each column AD circuit 1025 in the column processing unit 1026), and a read address (read) defined by the horizontal decoder 1012a.
  • the pixel signal output from the unit pixel 1003 is supplied to the column AD circuit 1025 of the column processing unit 1026 via the vertical signal line 1019 for each column.
  • Each column AD circuit 1025 of the column processing unit 1026 receives the analog signal So of the unit pixel 1003 for one column and processes the analog signal So.
  • Each column AD circuit 1025 converts an analog signal into, for example, a 10-bit digital signal using, for example, the low-speed clock CLK2.
  • AD conversion processing in the column processing unit 1026 analog signals held in parallel in units of rows are subjected to AD conversion in parallel for each row using the column AD circuit 1025 provided for each column. Is taken. In this case, a single slope integration type (or ramp signal comparison type) AD conversion technique is used.
  • the analog processing target signal is converted into a digital signal based on the time from the start of conversion until the reference signal voltage Vslop and the processing target signal voltage match.
  • a ramp-like reference signal voltage Vslop is supplied to a comparator (voltage comparator), and counting (counting) with a clock signal is started and input via a vertical signal line 1019.
  • a / D conversion is performed by counting the number of clocks until a pulse signal indicating the comparison result is obtained by comparing the analog pixel signal thus obtained with the reference signal voltage Vslop.
  • the signal level (noise) immediately after pixel reset is applied to the voltage mode pixel signal input via the vertical signal line 1019.
  • a process for obtaining a difference between the true signal level Vsig (according to the amount of received light) and a so-called CDS process is performed.
  • the slope of the reference signal voltage Vslop and the count speed of the count unit are changed during AD conversion.
  • the reference signal voltage Vslop has a propagation delay until it reaches the column AD circuit of each column from the reference signal generator that is a supply source. This propagation delay is due to the parasitic capacitance and parasitic resistance of the signal wiring, and since the distance from the reference signal generation unit differs for each column, the delay amount also varies for each column.
  • the signal for controlling the count speed change also has a delay, the timing at which the count speed changes varies from column to column.
  • a first object of the present invention is to provide a solid-state imaging device and a camera that satisfy the demand for high speed AD conversion.
  • a solid-state imaging device of the present invention is arranged in a matrix, provided with a plurality of pixels for converting light into a signal voltage, and corresponding to a column of the pixels, and the column of the corresponding column
  • a conversion unit, and the column AD conversion unit compares a gradually changing reference signal voltage with a signal voltage converted into a digital signal, and compares the comparison unit after the comparison unit starts comparison.
  • the reference signal changing unit is provided for each column, and the change of the slope of the reference signal voltage is performed for each column. Accordingly, it is possible to avoid degradation of the linearity of AD conversion based on the propagation delay of the reference signal voltage and image quality deterioration due to generation of shading and column fixed pattern noise in the image. As a result, it is possible to achieve both avoidance of image quality deterioration and high speed AD conversion.
  • the solid-state imaging device further changes the slope of the reference signal voltage to K (a positive real number other than 0) times for each of the count results sequentially output from the plurality of column AD conversion units.
  • the correction processing unit may be provided on a semiconductor integrated circuit different from the semiconductor integrated circuit on which the plurality of pixels are mounted.
  • the column AD conversion unit sets a count amount during a period in which the slope of the reference signal voltage is changed to K (a positive real number other than 0) times the count result of the count unit to J (other than 0). You may have a correction
  • the J may be different from the K.
  • the counting unit counts the time until the comparison result changes by counting the input clock, and changes the dividing frequency of the clock at the same time when the slope of the reference signal voltage is changed. May be.
  • the counting unit counts the time until the comparison result changes by counting the input clock, and changes the frequency of the clock at the same time the slope of the reference signal voltage is changed. Good.
  • the counting unit may continue counting after the slope of the reference signal voltage is changed and at the same time the count amount up to the time of change is multiplied by 1 / L (a real number greater than 1).
  • the J may be equal to the K.
  • the reference signal changing unit may be configured by a gain variable circuit that changes the slope of the reference signal voltage.
  • variable gain circuit may be switched to either a capacitive coupling circuit or a capacitive dividing circuit.
  • the gain variable circuit may be a capacitance division circuit in which a capacitance division ratio can be switched.
  • the comparison unit may cancel the offset of the comparison unit by using a capacitive element of the capacitance dividing circuit.
  • the solid-state imaging device further includes a reference signal generation unit that generates a plurality of reference signal voltages having different inclinations, and the reference signal change unit includes a plurality of reference signal voltages generated by the reference signal generation unit.
  • the selected reference signal voltage is supplied to the comparison unit, and the reference signal change unit is different from the reference signal voltage selected so far when the comparison result of the threshold value determination unit changes.
  • a reference signal voltage may be selected.
  • the reference signal changing unit is supplied with a second reference signal voltage of the plurality of reference signal voltages generated by the reference signal generation unit at one end and a clamp connected at the other end to the comparison unit.
  • a capacitor, and a switch unit having one end supplied with a first reference signal voltage of the plurality of reference signal voltages generated by the reference signal generation unit and the other end connected to the other end of the clamp capacitor. You may have.
  • the reference signal changing unit may maintain the continuity of the reference signal voltage at a change point of the slope of the reference signal voltage.
  • the reference signal changing unit may change the slope of the reference signal voltage to 2 to the n (natural number) power.
  • the threshold determination unit may compare the count result of the counting unit with a predetermined threshold.
  • the threshold determination unit may be configured by a storage unit that stores that the nth (natural number) bit of the counter of the counting unit has changed for the first time after the counting unit starts counting.
  • the count unit may be composed of an up / down counter.
  • the count unit may be composed of a plurality of counters and a difference unit for differentiating the count results of the plurality of counters.
  • FIG. 1 is a diagram showing a configuration of a solid-state imaging device according to the first embodiment of the present invention.
  • 2 is a diagram illustrating a configuration example of a unit pixel used in the solid-state imaging device illustrated in FIG. 3A is a diagram illustrating a configuration example of a reference signal changing unit used in the solid-state imaging device illustrated in FIG. 3B is a diagram illustrating an operation of a reference signal changing unit used in the solid-state imaging device illustrated in FIG. 4A is a diagram illustrating a configuration example of a voltage comparison unit of the solid-state imaging device illustrated in FIG. 1.
  • 4B is a diagram illustrating another configuration example of the voltage comparison unit of the solid-state imaging device illustrated in FIG. 1.
  • FIG. 5A is a diagram illustrating a configuration example of a count unit and a threshold determination unit used in the solid-state imaging device illustrated in FIG.
  • FIG. 5B is a diagram illustrating operations of a count unit and a threshold determination unit used in the solid-state imaging device illustrated in FIG.
  • FIG. 6A is a diagram illustrating the linearity of AD conversion when the reference signal voltage is changed in the solid-state imaging device according to the embodiment.
  • FIG. 6B is a diagram showing the linearity of AD conversion when the reference signal voltage is changed in the solid-state imaging device according to the embodiment.
  • FIG. 7 is a timing chart showing the operation of the solid-state imaging device according to the embodiment.
  • FIG. 8 is a diagram illustrating a configuration of a first modification of the solid-state imaging device according to the embodiment.
  • FIG. 9 is a diagram illustrating a configuration of a second modification of the solid-state imaging device according to the embodiment.
  • FIG. 10 is a diagram illustrating a configuration of a solid-state imaging device according to the second embodiment of the present invention.
  • 11A is a diagram illustrating a configuration example of a reference signal changing unit used in the solid-state imaging device illustrated in FIG.
  • FIG. 11B is a diagram illustrating an operation of the reference signal changing unit used in the solid-state imaging device illustrated in FIG. 10.
  • FIG. 12 is a diagram showing a configuration of a solid-state imaging device according to the third embodiment of the present invention.
  • FIG. 13 is a diagram showing a configuration of a solid-state imaging apparatus according to the fourth embodiment of the present invention.
  • FIG. 14 is a diagram illustrating a configuration example of a count unit used in the solid-state imaging device illustrated in FIG.
  • FIG. 15 is a diagram illustrating a configuration example of a counting unit of Modification Example 1 of the solid-state imaging device according to the embodiment.
  • FIG. 16 is a diagram showing a configuration of a solid-state imaging device according to the fifth embodiment of the present invention.
  • FIG. 17A is a diagram illustrating a state where signal voltages of different colors are output to the column AD conversion circuit.
  • FIG. 17B is a diagram illustrating a temporal change in the threshold value of the threshold value determination unit in the column AD conversion circuit.
  • FIG. 17C is a diagram illustrating how signal voltages of different colors are output to the column AD conversion circuit.
  • FIG. 17A is a diagram illustrating a state where signal voltages of different colors are output to the column AD conversion circuit.
  • FIG. 17B is a diagram illustrating a temporal change in the threshold value of the threshold value determination unit in the column AD conversion
  • FIG. 17D is a diagram illustrating a temporal change in the threshold value of the threshold value determination unit in the column AD conversion circuit.
  • FIG. 18A is a diagram illustrating AD conversion gain switching points.
  • FIG. 18B is a diagram illustrating AD conversion gain switching points.
  • FIG. 19 is a diagram showing a configuration of a modified example of the solid-state imaging device according to the fifth embodiment of the present invention.
  • FIG. 20 is a diagram illustrating a configuration of a solid-state imaging device according to a comparative example.
  • FIG. 21 is a timing chart showing the operation of the solid-state imaging device according to the comparative example.
  • FIG. 22 is a timing chart showing the operation of the solid-state imaging device according to the comparative example.
  • FIG. 23 is a diagram showing a schematic configuration of a camera according to the sixth embodiment of the present invention.
  • FIG. 24 is a block diagram showing a configuration of a conventional solid-state imaging device.
  • the slope of the reference signal voltage is set for each column AD conversion circuit using a known threshold value commonly set for the column AD conversion circuit provided corresponding to each column of unit pixels.
  • FIG. 1 is a diagram illustrating a configuration of a solid-state imaging device 1 according to the present embodiment.
  • the solid-state imaging device 1 includes a pixel array 3, a vertical scanning circuit (row scanning circuit) 4, a row control line 5, a plurality of vertical signal lines 6, a read current source 7, an AD conversion unit 8, a horizontal A signal line 9, a horizontal scanning circuit (column scanning circuit) 10, a horizontal control line 11, an output circuit 12, a timing control unit 13, and a correction processing unit 21 are provided.
  • Each functional block shown in FIG. 1 is arranged on only one side as viewed from the pixel array 3, but may be arranged on both sides of the pixel array 3.
  • the pixel array 3 includes a plurality of unit pixels 2 arranged in a matrix, and the unit pixel 2 photoelectrically converts the received light into a signal voltage.
  • the plurality of vertical signal lines 6 are provided corresponding to the columns of the unit pixels 2 and transmit the signal voltages output from the unit pixels 2 of the corresponding columns.
  • the AD conversion unit 8 includes a reference signal generation unit 14 and a column AD conversion circuit 80 that is provided corresponding to the vertical signal line 6 and converts a signal voltage transmitted through the corresponding vertical signal line 6 into a digital signal.
  • the column AD conversion circuit 80 is an example of a column AD conversion unit of the present invention.
  • the vertical scanning circuit 4 sequentially activates the row control lines 5 to sequentially select the rows of the unit pixels 2 to perform vertical scanning, and the signal voltage of the selected row is a vertical signal provided for each column.
  • the signal is transmitted to the AD converter 8 by the line 6 and the read current source 7.
  • the output circuit 12 outputs the transmitted digital signal value to the outside.
  • a high-speed transmission circuit such as LVDS is preferably used as the output circuit 12, but the output method, circuit, and configuration of the output circuit 12 are not particularly limited as long as the output means can output a digital signal value.
  • the type of serial output / parallel output and the number of output ports are not particularly limited.
  • FIG. 2 is a diagram showing a configuration example of the unit pixel 2 used in the solid-state imaging device 1 shown in FIG.
  • the unit pixel 2 is a so-called four-transistor type unit pixel, and includes a photodiode 30, a transfer transistor 31, a readout transistor 32, a selection transistor 33, and a reset transistor 34.
  • the reset signal line RST_m, the pixel selection signal line SEL_m, and the charge transfer signal line TRG_m are supplied from the vertical scanning circuit 4 to the m-th unit pixel 2 as the m-th row control line 5. Outputs from the plurality of unit pixels 2 arranged in the same column are connected in common by the vertical signal line 6 provided for each column, and the read current source 7 provided for each vertical signal line 6 and the selection transistor 33 are connected to each other.
  • a source follower is constituted by the read transistor 32 in the conductive row.
  • the illustrated configuration of the unit pixel 2 is an example, and the unit pixel 2 may be a so-called three-transistor type unit pixel without the selection transistor 33.
  • Each transistor constituting the unit pixel 2 is an NMOS transistor. Either a PMOS transistor or a PMOS transistor may be used.
  • a plurality of vertical signal lines 6 may exist for one column.
  • the unit pixel 2 is not limited to the configuration shown in FIG. 2 as long as the signal voltage from the photodiode 30 can be output to the vertical signal line 6.
  • the read current source 7 is also preferably a current source, but is not limited to the configuration, and the read current source 7 is used as a resistive load means (resistive element or transistor on-resistance). May be substituted.
  • the reset transistor 34 is turned on by the reset signal line RST_m, whereby the gate voltage of the read transistor 32, that is, the voltage of the so-called floating diffusion portion is reset.
  • the selection transistor 33 is turned on by the pixel selection signal line SEL_m, and the voltage after resetting the floating diffusion portion is the vertical signal line via the readout transistor 32 as the reset level voltage Vrst of the unit pixel 2 in the m-th row. 6 is supplied to the AD conversion unit 8 at the subsequent stage and AD converted.
  • the photodiode 30 accumulates charges obtained by photoelectrically converting light received during the exposure time.
  • the transfer transistor 31 is turned on in the unit pixel 2 in the m-th row by the charge transfer signal line TRG_m, and the charge accumulated in the photodiode 30 is transferred to the floating diffusion portion.
  • the transferred charge is vertically transmitted through the read transistor 32 as a voltage (Vrst + Vsig) obtained by superimposing the mth row signal level voltage Vsig in accordance with the amount of received light on the reset level voltage Vrst of the m-th unit pixel 2.
  • the signal is output to the signal line 6 and supplied to the AD conversion unit 8 at the subsequent stage for AD conversion.
  • the signal level of the unit pixel 2 in the m-th row according to the amount of received light can be obtained by a so-called double sampling operation that extracts a difference between signals generated as a result of two AD conversions.
  • the driving method of the unit pixel 2 described above is an example. AD conversion of the reset level voltage Vrst of the m-th unit pixel 2 and the voltage (Vrst + Vsig) in which the m-th row reset level voltage Vrst is superimposed on the m-th row signal level voltage Vsig according to the amount of received light Any driving method that can be supplied to the unit 8 is not limited to this driving method.
  • the solid-state imaging device 1 in the solid-state imaging device 1 according to the present embodiment shown in FIG. 1, no signal amplification means is provided for the output of the unit pixel 2, but the signal path from the output of the unit pixel 2 to the input of the AD conversion unit 8.
  • signal amplification means such as AGC (Auto-Gain Control), so-called column amplifiers may be provided.
  • sample hold means for sample holding the signal input to the AD conversion unit 8 may be provided. In the case where sample hold means for the signal input to the AD conversion unit 8 is provided, a so-called pipeline in which the conversion operation of the AD conversion unit 8 and the signal reading from the unit pixel 2 to the vertical signal line 6 are operated in parallel.
  • the frame rate of the solid-state imaging device 1 can be improved.
  • the solid-state imaging device 1 may include a column amplifier.
  • the signal level of the signal input to the AD conversion unit 8 can be increased.
  • the input conversion S / N in the AD conversion is improved and the image quality of the solid-state imaging device 1 is improved.
  • the column amplifier a so-called single-ended inverter amplifier that drives a constant-current load with a source-grounded amplifier circuit is preferably used.
  • Amplifying means such as an amplifier circuit may be used.
  • the AD conversion unit 8 is a single slope AD conversion circuit, and includes a reference signal generation unit 14 and a plurality of column AD conversion circuits 80 provided for each column, and is output to the vertical signal line 6 of each column. A plurality of signal voltages are simultaneously converted into digital signals.
  • the column AD conversion circuit 80 includes a voltage comparison unit 15, a reference signal change unit 19, a count unit (counter) 16, a threshold determination unit 20, and a memory unit 18.
  • the threshold value determination unit 20 compares the count value (count result) of the count unit 16 with a predetermined threshold value Dth.
  • the reference signal changing unit 19 changes the slope of the reference signal voltage Vslope 'supplied to the voltage comparing unit 15 with reference to the comparison result of the threshold determining unit 20.
  • the reference signal changing unit 19 maintains the continuity of the reference signal voltage Vslope 'at the change point of the slope of the reference signal voltage Vslope'.
  • the reference signal generator 14 generates a reference signal voltage (ramp waveform signal voltage) Vslope that gradually changes over time.
  • the reference signal voltage Vslope may be a smooth slope waveform or a stepped waveform, and the waveform is not particularly limited as long as the waveform changes with a certain slope.
  • the slope of the reference signal voltage Vslope may be either positive or negative.
  • the reference signal generation unit 14 can be configured by giving a code value to be increased or decreased to a DAC (digital analog converter) and filtering the DAC output, or by performing an integration operation using a capacitive element, but with a certain slope.
  • the configuration is not particularly limited as long as the reference signal generation unit 14 can generate a transition waveform.
  • the voltage comparison unit 15 compares the signal voltage output to the vertical signal line 6 and converted into a digital signal with the reference signal voltage Vslope 'that is input to the voltage comparison unit 15 and gradually changes.
  • the voltage comparison unit 15 is preferably composed of a differential comparator having a well-known offset cancellation function, but may be composed of a so-called chopper comparator or the like, and the signal voltage of the vertical signal line 6 and the reference.
  • the configuration is not particularly limited as long as the voltage comparison unit 15 can compare the signal voltage Vslope '.
  • the count unit 16 has a magnitude relationship between the time from when the voltage comparison unit 15 starts comparison until the comparison result of the voltage comparison unit 15 changes, that is, the signal voltage of the vertical signal line 6 and the reference signal voltage Vslope '.
  • the AD conversion is performed by counting the time until the change (until the output of the voltage comparison unit 15 is inverted). In other words, the count unit 16 performs AD conversion by counting the clock CK that is input after the comparison is started until the magnitude relationship between the signal voltage and the reference signal voltage Vslope 'changes. After the AD conversion is completed, the count unit 16 transmits a digital signal value (count value) to the memory unit 18, and the memory unit 18 stores the transmitted digital signal value.
  • This AD conversion is performed twice for the reset level voltage Vrst and the voltage (Vrst + Vsig) obtained by superimposing the signal level voltage Vsig corresponding to the received light amount on the reset level Vrst, and the signal of the unit pixel 2 based on the difference information. A level is obtained.
  • the correction processing unit 21 counts the period during which the slope of the reference signal voltage is changed to K (a positive real number other than 0) times each of the count values sequentially output from the plurality of column AD conversion circuits 80. Are sequentially executed.
  • a feature of the solid-state imaging device 1 of the present embodiment is that the AD conversion unit 8 changes the slope of the reference signal voltage Vslope ′ and supplies the changed reference signal voltage Vslope ′ to the voltage comparison unit 15. And a threshold value determination unit 20 for comparing and determining the count value of the count unit 16 and the threshold value Dth.
  • 3A and 3B are diagrams respectively illustrating a configuration example and an operation of the reference signal changing unit 19 used in the solid-state imaging device 1 illustrated in FIG. 1. Specifically, the reference signal changing unit 19 and the counting unit 16 are illustrated. 2 is a diagram illustrating a configuration example and an operation of a threshold determination unit 20.
  • the reference signal changing unit 19 includes a gain variable circuit that changes the slope of the reference signal voltage Vslope '.
  • the gain variable circuit is a circuit that can be switched to either a capacitive coupling circuit or a capacitive dividing circuit, and is a capacitive dividing circuit that can switch the division ratio of the capacitance.
  • the reference signal changing unit 19 is output from the first capacitor 41 connected to the supply signal line of the reference signal voltage Vslope input to the reference signal changing unit 19, the second capacitor 42, and the threshold determining unit 20. ON / OFF is controlled by the reference signal change signal 40, and a switch means 43 that switches between conduction and interruption (non-conduction) of the first capacitor 41 and the second capacitor 42 is provided.
  • the reference signal changing unit 19 In the reference signal changing unit 19, the reference signal voltage Vslope ′, which is the output of the reference signal changing unit 19 when the switch unit 43 is turned on, becomes a capacitance division value of the first capacitor 41 and the second capacitor 42. Accordingly, the reference signal changing unit 19 converts the reference signal voltage Vslope ′, which is the output of the reference signal changing unit 19, into a capacitively coupled output of the reference signal voltage Vslope by the first capacitor 41 by switching between the cutoff and conduction of the switch unit 43. Alternatively, it is possible to switch to the capacity division output of the reference signal voltage Vslope by the first capacitor 41 and the second capacitor 42.
  • the capacitance value C1 of the first capacitor 41 and the capacitance value C2 of the second capacitor 42 are equal, and the parasitic capacitance Cp at the connection point between the first capacitor 41 and the second capacitor 42 is the capacitance value.
  • the operation of the reference signal changing unit 19 will be described assuming that it is small enough to be ignored with respect to C1.
  • the slope of the reference signal voltage Vslope generated by the reference signal generator 14 is [2 ⁇ ⁇ ]. Until the threshold value determination unit 20 determines that the count value of the counting unit 16 has reached the threshold value Dth, the switch unit 43 is in a conductive state, and the gain of the capacity division output by the first capacitor 41 and the second capacitor 42 is determined. (1/2 here), the slope of the reference signal voltage Vslope 'supplied to the voltage comparator 15 becomes [ ⁇ ] which is a half of the slope of the reference signal voltage Vslope.
  • the switch unit 43 is cut off, and the reference signal voltage Vslope 'becomes a capacitively coupled output of the reference signal voltage Vslope.
  • the slope of the reference signal voltage Vslope ′ supplied to the unit 15 is [2 ⁇ ⁇ ], similar to the reference signal voltage Vslope.
  • the slope of the reference signal voltage Vslope 'can be changed by the control of the switch unit 43 based on the determination result of the threshold value determination unit 20.
  • the slope of the reference signal voltage Vslope ' is changed to twice the reference signal voltage Vslope here, it may be changed to an arbitrary K times.
  • the inclination of the reference signal voltage Vslope ′ is switched between two types.
  • the reference signal changing unit 19 is provided with more capacity and switching means, and the threshold determining unit 20 is provided with a plurality of thresholds Dth used for determination.
  • the inclination of the reference signal voltage Vslope ′ may be switched between three or more types.
  • the configuration of the reference signal changing unit 19 also includes the reference signal.
  • the slope value of the voltage Vslope ′ and the number of switching slopes of the reference signal voltage Vslope ′ are not particularly limited.
  • the voltage comparison unit 15 includes a comparator having a DC cut capacitance for offset cancellation in the input unit
  • the DC cut capacitance of the voltage comparison unit 15 is used. Can be used for the offset canceling purpose of the voltage comparison unit 15 as well, which is more preferable.
  • 4A and 4B are diagrams respectively showing configuration examples of the voltage comparison unit 15 of the solid-state imaging device 1 shown in FIG.
  • the voltage comparison unit 15 in FIG. 4A is a comparator having a DC cut capacity for offset cancellation at the input unit.
  • the voltage comparison unit 15 includes a differential amplifier circuit 45 having an offset cancel function, a first DC cut capacitor 46 for offset cancellation, and a second DC cut capacitor 47 for offset cancellation.
  • the voltage comparison unit 15 accumulates the offset of the differential amplifier circuit 45 in the first DC cut capacitor 46 and the second DC cut capacitor 47 by the offset cancel control signal Zero, and performs an offset cancel operation.
  • the voltage comparison unit 15 includes a differential amplifier circuit 45, a first DC cut capacitor 46, and a first capacitor 41 for offset cancellation. This voltage comparison unit 15 accumulates the offset of the differential amplifier circuit 45 in the first DC cut capacitor 46 and the first capacitor 41 in accordance with the offset cancel control signal Zero, and performs an offset cancel operation. In this way, the circuit size of the voltage comparison unit 15 can be reduced by using the reference signal changing capacitor for the offset cancellation application of the voltage comparison unit 15.
  • FIG. 5A and FIG. 5B are diagrams respectively illustrating a configuration example and an operation of the count unit 16 and the threshold determination unit 20 of the solid-state imaging device 1 illustrated in FIG.
  • the count unit 16 is composed of an up / down counter.
  • the voltage comparison unit 15 compares the signal voltage output to the vertical signal line 6 with the reference signal voltage Vslope 'output from the reference signal change unit 19 and input to the voltage comparison unit 15 until the magnitude relationship changes. Meanwhile, AD conversion is performed by counting the clock CK supplied to the count unit 16.
  • the clock CK may be a clock input from the outside of the solid-state imaging device 1 or a clock generated by a clock generation circuit such as a PLL or DLL.
  • the count unit 16 down-counts the clock CK with respect to the reset level voltage Vrst and performs AD conversion, and then the voltage (Vrst + Vsig) is obtained by superimposing the signal level voltage Vsig corresponding to the amount of received light on the reset level voltage Vrst.
  • the clock CK is counted up to perform AD conversion.
  • the digital signal value Dsig corresponding to the signal level voltage Vsig which is difference information, can be obtained by the up-count following the down-count.
  • the digital signal value Dsig is transmitted to the memory unit 18 and stored in the memory unit 18.
  • the up-counting and down-counting in the counting unit 16 may be performed in the reverse order to obtain difference information.
  • the counting unit 16 is preferably configured by an up / down counter, but the configuration is not limited to this as long as the counting unit can obtain difference information. That is, the count unit 16 may be configured with a plurality of counters and a difference unit that performs a difference between the count results of the plurality of counters.
  • the count unit 16 is composed of two up counters or down counters, and the clock CK is counted by one counter with respect to the reset level voltage Vrst, and the reset level voltage Vrst has a signal level corresponding to the amount of received light. After the clock CK is counted by the other counter with respect to the voltage (Vrst + Vsig) on which the voltage Vsig is superimposed, the difference between the count values of the two counters is calculated to obtain the same result as the up / down counter. .
  • the threshold value determination unit 20 is configured by a latch circuit 50 that stores that the n (natural number) bit among the m (natural number) bits of the counter of the counting unit 16 has changed after the start of counting. As a result, it is determined that the count value is equal to or greater than the threshold value Dth in the up-count, and that the count value is less than the threshold value Dth in the down-count, with the (n ⁇ 1) th power of 2 being the threshold value Dth. Then, the reference signal change signal 40 is output to the reference signal change unit 19 in order to switch the slope of the reference signal voltage Vslope ′.
  • the threshold determination unit 20 is preferably configured by a storage unit (for example, a latch circuit) that stores the first change of the n (natural number) bit of the counter of the counting unit 16 after the counting unit 16 starts counting.
  • a storage unit for example, a latch circuit
  • the configuration is not limited to this as long as the determination unit can determine the magnitude of the count value of the count unit 16 and the threshold value Dth. That is, the threshold determination unit 20 may be configured by an arithmetic circuit that determines the magnitude relationship between the count value of the count unit 16 and the threshold Dth.
  • FIGS. 6A and 6B are diagrams illustrating the linearity of AD conversion when the slope of the reference signal voltage Vslope 'is changed in the solid-state imaging device 1 according to the present embodiment.
  • the linearity of AD conversion when the slope of the reference signal voltage Vslope 'is changed and a correction method thereof will be described.
  • the slope of the reference signal voltage before the count unit 16 counts the threshold value Dth is [ ⁇ ]
  • the slope of the reference signal voltage after the count unit 16 counts the threshold value Dth is [ ⁇ ⁇ K].
  • FIG. 6B is a diagram illustrating the linearity of AD conversion when the correction processing is performed by the correction processing unit 21.
  • the correction processing unit 21 is configured to be capable of performing addition / subtraction operation on the threshold value Dth and multiplication operation by K times, so that this correction processing can be performed.
  • the minimum resolution that was 1 [LSB] before the calculation becomes the minimum resolution of K [LSB] in the count value after counting the threshold value Dth, and the resolution as AD conversion deteriorates due to the K-fold calculation operation.
  • K-fold correction process is performed in the change in the slope of the K-fold reference signal voltage Vslope ', when it is desired to intentionally provide a slope in the linearity of AD conversion with respect to the count value after counting the threshold value Dth.
  • an arbitrary J positive real number other than 0
  • the relationship between K and J may be different from K, or J may be equal to K.
  • the AD conversion linearity correction required in accordance with the change in the slope of the reference signal voltage Vslope ′ can be achieved by changing the frequency dividing speed of the counter without increasing the frequency of the count CLK. It has been realized. For this reason, it is difficult to set the slope change of the reference signal voltage Vslope 'to a value other than 2 to the nth power.
  • the correction is realized by the calculation of the output digital signal value, so that it is possible to adopt an arbitrary inclination value and facilitate the correction.
  • the correction processing unit 21 is arranged in the previous stage of the output circuit 12 and sequentially applies to the digital signal values after AD conversion output from the memory units 18 of at least two columns or more. Correction processing is performed, and the corrected digital signal values are sequentially output to the output circuit 12. In order to reduce the circuit area most, it is preferable that the single correction processing unit 21 sequentially performs correction processing on the digital signal values after AD conversion of all the columns. However, when the pixel rate as the solid-state imaging device is restricted by the operation speed of the correction processing unit 21 or the output circuit 12 in an application that places importance on the output throughput, the correction processing unit 21 is provided before the output circuit 12. Plurality may be arranged to increase the degree of parallelism.
  • FIG. 7 is a timing chart showing the operation of the solid-state imaging device 1 according to this embodiment.
  • Vslope'_N indicates the reference signal voltage Vslope 'output from the Nth column reference signal changing unit 19
  • Vslope'_M is the reference signal voltage Vslope output by the Mth column reference signal changing unit 19.
  • Vx_N represents a signal voltage from the unit pixel 2 output to the vertical signal line 6 in the Nth column
  • Vx_M represents a signal voltage from the unit pixel 2 output to the vertical signal line 6 in the Mth column.
  • the count value_N indicates the count value counted by the Nth column count unit 16
  • the count value_M indicates the count value counted by the Mth column count unit 16
  • the reference signal change signal_N indicates the Nth column
  • the reference signal change signal 40 output by the threshold determination unit 20 is shown, and the reference signal change signal_M indicates the reference signal change signal 40 output by the threshold determination unit 20 in the Mth column.
  • the unit pixel 2 outputs the signal level immediately after the pixel reset, that is, the reset level voltage Vrst to the vertical signal line 6.
  • the signal potential of the vertical signal line 6 after stabilization is Vrst_N in the Nth column and Vrst_M in the Mth column, which are not necessarily the same.
  • the difference in the reset level is caused by various factors such as so-called KTC noise at the time of resetting and delay of the reference signal.
  • the reference signal changing unit 19 of each column starts outputting the reference signal voltage Vslope ', and at the same time, the counting unit 16 of each column starts counting down from the counter initial value Dinit.
  • the N-th column counting unit 16 finishes the down-count, and the count value Drst_N at that time is the N-th column.
  • the M-th column counting unit 16 finishes the down-counting, and the count value Drst_M at that time becomes the M-th column count.
  • the digital signal value corresponds to the reset level. Due to the difference between the reset levels described above, the count value Drst_N and the count value Drst_M are not necessarily the same.
  • the unit pixel 2 outputs a voltage (Vrst + Vsig) in which the signal level Vsig corresponding to the received light amount is superimposed on the reset level Vrst to the vertical signal line 6.
  • the signal voltage of the stabilized vertical signal line 6 is (Vrst_N + Vsig_N) in the N-th column and (Vrst_M + Vsig_M) in the M-th column. Even so, due to the difference between the reset level voltages Vrst_N and Vrst_M, the signal voltages of the vertical signal lines 6 in the Nth column and the Mth column are not necessarily the same.
  • the reference signal changing unit 19 in each column starts outputting the reference signal voltage Vslope '.
  • the N-th column counting unit 16 starts counting up from the count value Drst_N
  • the M-th column counting unit 16 starts counting up from the count value Drst_M.
  • the N-th column threshold determining unit 20 determines that the count value of the N-th column counting unit 16 is equal to or greater than the threshold Dth, and outputs a reference signal change signal_N.
  • the reference signal changing unit 19 in the Nth column changes the slope of the reference signal voltage Vslope'_N to a double slope.
  • the threshold determination unit 20 in the M column determines that the count value of the counting unit 16 in the M column is equal to or greater than the threshold Dth, and outputs the reference signal change signal _M.
  • the reference signal changing unit 19 in the Mth column changes the slope of the reference signal voltage Vslope'_M to a double slope.
  • the slope of the reference signal voltage Vslope ' is changed with the common threshold value Dth as a boundary.
  • the count value is determined for each column, and the slope of the reference signal voltage Vslope 'can be independently changed for each column with the same received light signal amount, in other words, the same threshold value Dth as a known boundary.
  • the N-th column counting unit 16 finishes the up-count, and the count value Dsig_N at that time is the N-th column.
  • the digital signal value corresponds to the signal level corresponding to the amount of light received by the unit pixel 2.
  • the horizontal scanning circuit 10 sequentially activates the horizontal control lines 11 to sequentially select the columns of the unit pixels 2 and perform horizontal scanning.
  • the digital signal value stored in 18 is transmitted to the horizontal signal line 9.
  • the digital signal value transmitted to the horizontal signal line 9 is input to the correction processing unit 21, subjected to correction processing described later, and then transmitted to the output circuit 12.
  • the output circuit 12 outputs the transmitted digital signal value to the outside.
  • a high-speed transmission circuit such as LVDS is preferably used as the output circuit 12, but the output method, circuit, and configuration of the output circuit 12 are not particularly limited as long as the output means can output a digital signal value.
  • the type of serial output / parallel output and the number of output ports are not particularly limited.
  • the operation control of the vertical scanning circuit 4, the horizontal scanning circuit 10, and the AD conversion unit 8 described above is performed by the timing control unit 13.
  • the count unit 16 performs up-counting after down-counting, whereby the digital signal value Drst corresponding to the reset level is removed, and the counter initial value Dinit of the count unit 16 is set.
  • the digital signal value Dsig corresponding to the signal level corresponding to the amount of received light can be obtained.
  • the AD conversion end time when the slope of the reference signal voltage Vslope ′ is not changed is the times t7n and t7m
  • the AD conversion end time in the solid-state imaging device 1 of the present embodiment is the times t6n and t6m. . Therefore, in the solid-state imaging device 1 according to this embodiment, the AD conversion can be speeded up by changing the reference signal voltage Vslope 'to have a steep slope.
  • the weight of the count value is set with the threshold value Dth as a boundary.
  • the AD conversion gain that is, the linearity of AD conversion is different with the threshold value Dth as a boundary.
  • the threshold value Dth is known and is common to all columns. Therefore, in the solid-state imaging device 1 of the present embodiment, the AD conversion linearity can be easily corrected by calculation.
  • the threshold value Dth is set so that the amount equivalent to 1 [LSB] of the AD conversion after the reduction in resolution is sufficiently small with respect to the magnitude of shot noise estimated as a half power of the amount of received light corresponding to the threshold value Dth. It can be solved by doing.
  • the threshold value Dth is set to the short side of the count time (generally, a low value) in shooting modes and shooting scenes in which AD conversion speed, that is, high frame rate is important, such as moving image shooting and high-speed shooting. Illuminance value side), and in shooting modes and shooting scenes where importance is placed on the resolution of AD conversion, that is, image quality, such as low-speed still image shooting, the threshold value Dth is set to the longer count time side (generally, the higher illuminance value side).
  • the count value of the count unit 16 is determined independently for each column with the same received light signal amount, that is, the same threshold value Dth as a known boundary, for each column. It is possible to independently change the slope of the reference signal voltage Vslope ′ within the column.
  • the threshold determination unit 20 determines the count value of the count unit 16 and outputs the reference signal change signal 40, and then the reference signal change signal 40 is sent to the reference signal change unit 19. Is input, and the slope of the reference signal voltage Vslope ′ changes accordingly, but the reference signal change signal 40 is propagated only in the same column, so the delay is very small and the characteristic It doesn't matter. For this reason, in the solid-state imaging device 1 of the present embodiment, it is possible to maintain the simultaneity of the change in the slope of the reference signal voltage Vslope ′ and the change in the weight of the count value of the count unit 16, which is a problem in the conventional solid-state imaging device. Thus, it is possible to satisfy both the degradation of the linearity of AD conversion, the avoidance of image quality deterioration due to the occurrence of shading and column fixed pattern noise in the image, and the speeding up of the AD conversion.
  • the slope change of the reference signal voltage Vslope ′ is executed regardless of the difference in the reset level of each column and the propagation delay of the reference signal voltage Vslope ′, the actual change is different in each column.
  • the slope of the reference signal voltage Vslope ′ changes with the amount of received light signal as a boundary, which is difficult in terms of image homogenization.
  • the gradient of the reference signal voltage Vslope ′ is changed with the same received light signal amount, that is, the same threshold value Dth as a known boundary in all columns. The image can be homogenized regardless of the difference in the reset level and the propagation delay of the reference signal voltage Vslope '.
  • the solid-state imaging device 1 changes the slope of the reference signal voltage Vslope ′ independently for each column with the threshold value Dth set to be common to all columns, thereby allowing linearity and image quality of AD conversion.
  • the speed of AD conversion processing can be realized while maintaining the above. That is, according to the solid-state imaging device 1 according to the present embodiment, in the solid-state imaging device using the single slope type AD converter circuit, the slope of the reference signal voltage Vslope ′ is changed during the counting, so that a large signal level can be counted. The time required can be shortened and the AD conversion process can be speeded up.
  • the solid-state imaging device 1 determines a count value for each column with respect to a known threshold value Dth set in common for all columns, and independently changes the slope of the reference signal voltage Vslope ′ for each column. By doing so, it is possible to maintain matching between the weight of the count value and the slope of the reference signal voltage Vslope ′ for each column. For this reason, it is possible to avoid the degradation of the linearity of AD conversion and the deterioration of image quality due to the occurrence of shading and column fixed pattern noise, which are problems in the conventional solid-state imaging device, while speeding up the AD conversion processing.
  • the solid-state imaging device 1 when changing the slope of the reference signal voltage Vslope ′, before and after changing the slope of the reference signal voltage Vslope ′, increases the AD conversion gain (that is, the weight of the count value). )
  • AD conversion gain that is, the weight of the count value.
  • correction processing is required for the count value after AD conversion.
  • Modification 1 of the first embodiment Modification 1 in the present embodiment will be described.
  • the illustration and description are made with the configuration and operation of horizontal scanning using the horizontal signal line 9.
  • the configuration and operation of horizontal scanning is not limited to this, and as shown in FIG. 8 described later, even if horizontal scanning is performed by a shift operation of a plurality of memory units 18 electrically connected to each other. good.
  • FIG. 8 is a diagram showing a configuration of the solid-state imaging device 1 according to this modification.
  • the horizontal signal line 9 and the horizontal control line 11 in the solid-state imaging device 1 in FIG. 1 do not exist, and instead the horizontal transfer CLK 60 is supplied from the horizontal scanning circuit 10 to the memory unit 18.
  • the memory unit 18 in each column performs a shift operation by horizontal transfer CLK60.
  • the memory unit 18 in each column selects, for example, a signal from the corresponding count unit 16 and a signal from the memory unit 18 in the adjacent column with respect to the memory unit 18 configured by a storage unit such as a flip-flop.
  • the input can be switched according to the above.
  • the memory unit 18 in each column is configured to output a signal from one of the memory units 18 to the correction processing unit 21, and the AD conversion from the memory unit 18 is performed by the memory unit 18 in each column sequentially performing a shift operation.
  • the subsequent digital signal values are sequentially transmitted to the correction processing unit 21.
  • the correction processing unit 21 is present on the same semiconductor integrated circuit as the semiconductor integrated circuit on which the plurality of unit pixels 2 and the AD conversion unit 8 are mounted. Thus, they may exist on different semiconductor integrated circuits.
  • FIG. 9 is a diagram showing a configuration of the configuration of the solid-state imaging device 1 according to this modification.
  • the correction processing unit 21 exists on a DSP (Digital Signal Processor) 70 that executes image processing and the like.
  • DSP Digital Signal Processor
  • a finer process is applied in the semiconductor integrated circuit constituting the DSP 70 than in the semiconductor integrated circuit on which the unit pixel 2 is mounted.
  • the correction processing unit 21 of the present embodiment can perform correction processing at a higher speed and in a smaller area even if the configuration and function thereof are the same as those of the correction processing unit 21 shown in FIG.
  • the solid-state imaging device differs from the solid-state imaging device according to the first embodiment in that a reference signal generation unit generates a plurality of reference signal voltages.
  • switching of the slope of the reference signal voltage which is the output of the reference signal changing unit, is performed not by switching the gain by the reference signal changing unit but by selection from a plurality of reference signal voltages having different slopes by the reference signal changing unit. But it is different.
  • FIG. 10 is a diagram illustrating a configuration of the solid-state imaging device 101 according to the present embodiment. Elements similar to those in FIG. 1 are denoted by the same reference numerals, and detailed description thereof is omitted here.
  • the solid-state imaging device 101 has the same configuration as the solid-state imaging device 1 according to the first embodiment except for the reference signal generation unit 114 and the reference signal change unit 119.
  • the AD conversion unit 108 includes a plurality of column AD conversion circuits 180 that are provided corresponding to the vertical signal lines 6 and convert the signal voltage transmitted through the corresponding vertical signal lines 6 into digital signals.
  • the column AD conversion circuit 180 is an example of the column AD conversion unit of the present invention.
  • the plurality of column AD conversion circuits 180 includes a voltage comparison unit 15, a reference signal change unit 119 that changes the slope of the reference signal voltage supplied to the voltage comparison unit 15 with reference to the comparison result of the threshold determination unit 20, and a count unit 16, a threshold determination unit 20, and a memory unit 18.
  • the reference signal generator 114 generates a plurality of reference signal voltages Vslope_1 to Vslope_n having different slopes.
  • the reference signal voltages Vslope_1 to Vslope_n generated by the reference signal generation unit 14 at least two signals are input to the reference signal changing unit 119.
  • the reference signal generation unit 114 generates two signals, a first reference signal voltage Vslope_1 and a second reference signal voltage Vslope_2, and inputs both reference signal voltages to the reference signal change unit 119.
  • the waveform of the reference signal voltage is not particularly limited as long as it changes at a predetermined slope, and any reference signal generator 114 capable of generating a reference signal voltage that changes at a predetermined slope can be used.
  • the configuration is not particularly limited.
  • the reference signal changing unit 119 selects one of a plurality of input reference signal voltages generated by the reference signal generating unit 114 and supplies the selected reference signal voltage to the voltage comparing unit 15, thereby changing the reference signal.
  • the slope of the reference signal voltage Vslope ′ that is the output of the unit 119 is switched.
  • the reference signal changing unit 119 selects a reference signal voltage different from the reference signal voltage selected so far when the comparison result of the threshold value determining unit 20 changes. In switching the slope of the reference signal voltage Vslope ', the continuity of the reference signal voltage Vslope' is maintained at the slope switching point.
  • 11A and 11B are diagrams showing a configuration example and operation of the reference signal changing unit 119, respectively.
  • the reference signal changing unit 119 is supplied with the second reference signal voltage Vslope_2 generated by the reference signal generating unit 114 at one end and the clamp capacitor 86 connected at the other end to the voltage comparing unit 15, and generates a reference signal at one end.
  • the first reference signal voltage Vslope_1 generated by the unit 114 is supplied, the other end is connected to the other end of the clamp capacitor 86, and the reference signal voltage Vslope ', which is the output of the reference signal changing unit 119, is turned on when the first reference signal voltage Vslope' And switch means 85 for setting the reference signal voltage Vslope_1.
  • the reference signal change unit 119 receives the reference signal change signal 40 that is output from the threshold determination unit 20 and controls the switch unit 43.
  • the reference signal changing unit 119 can switch the reference signal voltage Vslope ′, which is the output of the reference signal changing unit 119, to the first reference signal voltage Vslope_1 or the second reference signal Vslope_2 by cutting off / conducting the switch unit 85. .
  • the reference signal changing unit 119 will be described, assuming that the slope of the first reference signal voltage Vslope_1 is ⁇ and the slope of the second reference signal voltage Vslope_2 is ⁇ ⁇ 2.
  • the threshold value determination unit 20 keeps the switch means 85 until it determines that the count value of the count unit 16 has reached the threshold value Dth.
  • the reference signal voltage Vslope ′ supplied to the voltage comparison unit 15 is 1 reference signal voltage Vslope_1, and its slope is ⁇ .
  • the clamp capacitor 86 stores the difference voltage between the first reference signal voltage Vslope_1 and the second reference signal voltage Vslope_2, and outputs the reference signal voltage Vslope 'of the clamp capacitor 86.
  • the terminal on the side (the terminal connected to the voltage comparison unit 15) is clamped to the first reference signal voltage Vslope_1.
  • the threshold determination unit 20 blocks the switch unit 85 when it is determined that the count value of the count unit 16 has reached the threshold.
  • the reference signal voltage Vslope ′ becomes a capacitively coupled output of the second reference signal voltage Vslope_2 by the clamp capacitor 86, and the slope of the reference signal voltage Vslope ′ supplied to the voltage comparison unit 15 is the second reference signal voltage Vslope_2.
  • ⁇ ⁇ 2 which is the slope of
  • the slope of the reference signal voltage Vslope ′ can be changed by the control of the switch means 85, and the continuity of the reference signal voltage Vslope ′ at the change point of the slope of the reference signal voltage Vslope ′ by the action of the clamp capacitor 86. Can keep.
  • the slope of the reference signal voltage Vslope ' is changed to 2 times, but may be changed to an arbitrary K time.
  • the reference signal changing unit 119 has the configuration of FIG. 11A, by selecting a reference signal voltage having a different slope from a plurality of reference signal voltages based on the determination result of the threshold determination unit 20 for each column, If the reference signal changing unit 119 can change the slope of the reference signal voltage Vslope ′ independently for each column and maintain the continuity of the reference signal voltage Vslope ′ at the switching point of the slope, the configuration of the reference signal changing unit 119 is as shown in FIG. It is not limited to 11A. Further, the slope value of the reference signal voltage Vslope 'and the number of switching slopes of the reference signal voltage Vslope' are not limited to those shown in FIG. 11B.
  • the solid-state imaging device 101 according to the present embodiment like the solid-state imaging device 1 according to the first embodiment, has the reference signal voltage Vslope ′ independently for each column with the threshold Dth set to be common to all columns. Since the inclination is changed, it is possible to increase the speed of AD conversion processing, maintain AD conversion linearity, and maintain image quality.
  • the gain means (reference signal changing unit 19) in the column AD conversion circuit 180 determines the value of the slope of the reference signal voltage Vslope '.
  • the value of the slope of the reference signal voltage Vslope ′ can be determined by the slope of the reference signal voltage Vslope output from the reference signal generator 114. .
  • the reference signal generation unit 114 outside the column AD conversion circuit 180 is more constrained as a circuit area. Therefore, there is an advantage that it is easy to increase the accuracy of the slope of the reference signal voltage.
  • the reference signal changing unit 119 changes the slope of the reference signal voltage Vslope ′ to 2 n times, a multiplication operation of K times is performed in the subsequent correction process. Without correction, it is possible to perform correction by an n-bit bit shift operation, and there is an advantage of reducing the circuit area (multiplication circuit).
  • the solid-state imaging device does not have a correction processing unit subsequent to the column AD conversion circuit, and the column AD conversion circuit has the correction processing unit itself as compared with the solid-state imaging device according to the first embodiment. It is different in point.
  • FIG. 12 is a diagram illustrating a configuration of the solid-state imaging device 201 according to the present embodiment. Elements similar to those in FIG. 1 are denoted by the same reference numerals, and detailed description thereof is omitted here.
  • This solid-state imaging device 201 has the same configuration as the solid-state imaging device 1 according to the first embodiment, except that the correction processing unit 21 is included in the column AD conversion circuit 280.
  • the linearity of AD conversion when the slope of the reference signal voltage Vslope 'is changed and the correction method thereof are the same as those of the solid-state imaging device 1 according to the first embodiment.
  • correction for performing a K-fold arithmetic operation is performed only on the count value after counting the threshold value Dth, which is performed by changing the slope of the reference signal voltage Vslope 'to K times.
  • the correction processing formula is [count value ⁇ threshold value Dth] ⁇ K + threshold value Dth.
  • the AD conversion unit 208 includes a plurality of column AD conversion circuits 280 that are provided corresponding to the vertical signal lines 6 and convert the signal voltage transmitted through the corresponding vertical signal lines 6 into digital signals.
  • the column AD conversion circuit 280 is an example of the column AD conversion unit of the present invention.
  • the plurality of column AD conversion circuits 280 each include a voltage comparison unit 15, a reference signal change unit 19, a count unit 16, a threshold determination unit 20, a correction processing unit 21, and a memory unit 18.
  • the correction processing unit 21 is included in each of the column AD conversion circuits 280. After performing the above correction processing for each column on the count value of the count unit 16 of each column, the AD conversion after correction is performed on the memory unit 18. Transmit value (digital signal value).
  • the memory unit 18 stores the transmitted corrected AD conversion value. 12 illustrates an example in which the correction processing unit 21 is arranged in the previous stage of the memory unit 18, the correction processing unit 21 may be arranged in the subsequent stage of the memory unit 18.
  • the solid-state imaging device 201 according to the present embodiment like the solid-state imaging device 1 according to the first embodiment, independently uses the reference signal voltage Vslope ′ for each column with the threshold value Dth set to be common to all columns. Therefore, the AD conversion processing can be speeded up, the linearity of AD conversion can be maintained, and the image quality can be maintained.
  • the solid-state imaging device 201 can perform correction processing for each column with respect to the count value of the counting unit 16, and can perform correction processing for each column, for example, by finely adjusting the correction processing formula for each column.
  • the accuracy can be improved. For example, there is an advantage that is effective when an error occurs in the slope of the reference signal voltage Vslope 'for each column.
  • the K-fold correction process is performed in the change in the slope of the K-fold reference signal voltage Vslope ′.
  • the linearity of AD conversion with respect to the count value after the threshold value Dth is counted
  • correction of an arbitrary J (a positive real number other than 0) times may be performed instead of correction of K times the count amount.
  • the relationship between K and J may be different from K, or J may be equal to K.
  • the solid-state imaging device is different from the solid-state imaging device according to the first embodiment in that the correction processing unit does not exist in the subsequent stage of the column AD conversion circuit, and the count unit of the column AD conversion circuit performs correction processing. It differs in that it includes the corresponding functions.
  • FIG. 13 is a diagram illustrating a configuration of the solid-state imaging device 301 according to the present embodiment. Elements similar to those in FIG. 1 are denoted by the same reference numerals, and detailed description thereof is omitted here.
  • the solid-state imaging device 301 has the same configuration as the solid-state imaging device 1 according to the first embodiment except that the correction processing unit does not exist and the count unit 316 includes a function corresponding to the correction processing. Yes.
  • the speed of the clock CK is changed for each column in accordance with the change in the slope of the reference signal voltage Vslope '. Specifically, at the timing when the slope of the reference signal voltage Vslope ′ changes K times, the clock CK counted by the counting unit 316 is set to a frequency K times for each column. Since the slope of the reference signal voltage Vslope 'is K times steep, the time of one count is set to 1 / K, so that the AD conversion gain before and after the slope change of the reference signal voltage Vslope' is made the same. be able to.
  • the AD conversion unit 308 includes a plurality of column AD conversion circuits 380 that are provided corresponding to the vertical signal lines 6 and convert the signal voltages transmitted through the corresponding vertical signal lines 6 into digital signals.
  • the column AD conversion circuit 380 is an example of the column AD conversion unit of the present invention.
  • the plurality of column AD conversion circuits 380 include a voltage comparison unit 15, a reference signal change unit 19, a count unit 316 that counts a time from when the voltage comparison unit 15 starts comparison until the comparison result changes, and a threshold value Each of the determination unit 20 and the memory unit 18 is provided.
  • the count unit 316 counts the time until the comparison result of the voltage comparison unit 15 changes by counting the input clock, and the frequency of the clock input at the same time when the slope of the reference signal voltage Vslope ′ is changed. To change.
  • FIG. 14 is a diagram illustrating a configuration example of the count unit 316.
  • the counting unit 316 receives a plurality of clocks CK_1 and CK_2 having different frequencies, selects one of the clocks CK_1 and CK_2, and outputs the clock CK, and counts the clock CK output by the clock selector 90 Counter 91.
  • the clock selector 90 receives the reference signal change signal 40 output from the threshold determination unit 20, and switches the clock to be selected at the timing when the slope of the reference signal voltage Vslope 'indicated by the threshold determination unit 20 changes K times. Thus, the clock CK is changed to K times the frequency.
  • the configuration for changing the frequency of the clock CK to be counted in the counting unit 316 is preferably a configuration in which a clock is selected for each column (each column AD conversion circuit 380) from clocks having different frequencies as illustrated in FIG. As long as the clock frequency can be changed for each column, the configuration is not limited to the configuration shown in FIG.
  • the solid-state imaging device 301 according to the present embodiment independently uses the reference signal voltage Vslope ′ for each column with the threshold value Dth set to be common to all columns. Therefore, it is possible to increase the speed of AD conversion processing, maintain the linearity of AD conversion, and maintain image quality.
  • the correction processing unit can be deleted.
  • the count unit 316 is preferably configured by an up / down counter, but the configuration is not limited to this as long as it is a counting unit capable of obtaining difference information.
  • the count unit 316 may be composed of a plurality of counters and a difference unit that compares the count results of the plurality of counters.
  • the frequency dividing speed of the counting unit 316 is changed for each column in accordance with the change of the slope of the reference signal voltage Vslope ′. Specifically, at the timing at which the slope of the reference signal voltage Vslope 'changes to n (natural number) multiplied by 2, the (n + 1) -bit clock of the count unit 316 is counted from the n-th divided clock. The first bit of 316 is changed to the clock CK counted.
  • the equivalent count speed of the count unit 316 is increased to the nth power of 2 because the slope of the reference signal voltage Vslope 'has become steep to the nth power of 2 As a result, the AD conversion gain before and after the slope change of the reference signal voltage Vslope ′ can be made the same.
  • the count unit 316 counts the time until the comparison result of the voltage comparison unit 15 changes by counting the input clock, and at the same time the slope of the reference signal voltage Vslope 'is changed, Change the peripheral speed.
  • FIG. 15 is a diagram illustrating a configuration example of the count unit 316.
  • the count unit 316 counts the n-bit counter 95 that counts the clock CK, the clock selector 96 that receives the divided output Div and the clock CK of the n-bit counter 95, and the output clock CK_n of the clock selector 96 (m -N) bit counter 97 (natural number satisfying m> n).
  • the reference signal change signal 40 output from the threshold determination unit 20 is input to the clock selector 96, and at the timing when the slope of the reference signal voltage Vslope ′ indicated by the threshold determination unit 20 changes to the nth power of 2 (m ⁇ n) By switching the clocks counted by the bit counter 97, the equivalent count speed of the counting unit 316 is set to 2 to the nth power.
  • the configuration as illustrated in FIG. 15 is preferable as the configuration for changing the count speed of the counting unit 316, but the configuration is limited to that in FIG. 15 as long as the count speed can be changed for each column. is not.
  • the correction unit can be deleted because the count unit 316 includes a function corresponding to the correction process.
  • the count unit 316 is configured by a bit-shiftable counter, and at the same time the slope of the reference signal voltage Vslope ′ is changed, the count value of the count unit 316 is bit-shifted and changed. Counting is continued after multiplying the count amount up to the time by 1 / L (a real number greater than 1). Specifically, the count is continued after the count value of the count unit 316 is shifted down by n bits at the timing when the slope of the reference signal voltage Vslope ′ changes to a power of 2 times n.
  • the weight of the count before and after the bit shift operation is changed by the bit shift of the count value of the count unit 316, and the slope of the reference signal voltage Vslope 'is increased by the steepness of the slope of the reference signal voltage Vslope' to 2 n times.
  • the AD conversion gain before and after the change of the slope of the reference signal voltage Vslope ′ can be made the same.
  • the configuration described above is suitable for changing the count weight of the count unit 316, but the configuration is not particularly limited as long as the count speed weight can be changed for each column.
  • the correction processing unit can be deleted because the count unit 316 includes a function corresponding to the correction processing.
  • the solid-state imaging device further includes color filters provided on the corresponding pixels corresponding to each of the plurality of pixels with respect to the solid-state imaging device according to the first embodiment. Different color filters are arranged above the threshold value determination unit, and the threshold value determination unit uses a different threshold value Dth when converting the signal voltage output from the pixel in which the color filter of the different color is converted into a digital signal.
  • FIG. 16 is a diagram illustrating a configuration of the solid-state imaging device 701 according to the present embodiment. Elements similar to those in FIG. 1 are denoted by the same reference numerals, and detailed description thereof is omitted here.
  • This solid-state imaging device 701 has the same configuration as the solid-state imaging device 1 according to the first embodiment except for the configuration of the threshold determination unit 720 and the pixel array 703.
  • a color filter is arranged on the unit pixel 2, and the color of the color filter arranged on the first unit pixel 2 and the color filter arranged on the second unit pixel 2 are arranged. Different from color. That is, the pixel array 703 is provided with a Bayer color filter.
  • the threshold determination unit 720 holds two of the three thresholds Dth1, Dth2, and Dth3, and based on the signal from the timing control unit 13, which pixel has output the signal voltage to be converted to a digital signal It is determined (selected) which of a plurality of different threshold values Dth1, Dth2, and Dth3 is used.
  • the threshold value Dth1 is used when the signal voltage output from the unit pixel (R unit pixel) in which the R (red) color filter is arranged is converted into a digital signal
  • the threshold value Dth2 is G (green).
  • the threshold voltage Dth3 is used when converting the signal voltage output from the unit pixel (G unit pixel) in which the color filter is arranged into a digital signal, and the threshold value Dth3 is the unit pixel (B in B) in which the B (blue) color filter is arranged. This is used when the signal voltage output from the unit pixel) is converted into a digital signal.
  • the threshold values Dth1, Dth2, and Dth3 have a relationship of Dth2> Dth1, Dth2> Dth3.
  • the threshold value determination unit 720 of two column AD conversion circuits 80 adjacent in the horizontal direction uses different threshold values at the same timing in comparison with the threshold value.
  • the signal voltage of the G unit pixel 2 is output to the column AD conversion circuit 80 of the predetermined column, while the signal of the R unit pixel 2 is output to the column AD conversion circuit 80 adjacent to the predetermined column.
  • a voltage is output. Therefore, the threshold value determination units of the two column AD conversion circuits 80 adjacent in the horizontal direction use different threshold values Dth2 and Dth1 at the same timing in comparison with the threshold value.
  • the threshold value determination unit 720 of two column AD conversion circuits 80 adjacent in the horizontal direction uses different threshold values Dth3 and Dth2 at the same timing in comparison with the threshold value.
  • the combination of the threshold values Dth2 and Dth1 and the combination of the threshold values Dth3 and Dth2 are repeated along with the row selection of the unit pixel 2 in the column direction.
  • the time change of the threshold value of the threshold value determination unit 720 in two different column AD conversion circuits 80 is as shown in FIG. 17B.
  • the threshold determination unit 720 of two column AD conversion circuits 80 adjacent in the horizontal direction uses different thresholds Dth2 and Dth1 at the same timing in comparison with the threshold.
  • the threshold value determination unit 720 of two column AD conversion circuits 80 adjacent in the horizontal direction uses different threshold values Dth2 and Dth3 at the same timing in comparison with the threshold value.
  • the combination of the threshold values Dth2 and Dth1 and the combination of the threshold values Dth2 and Dth3 are repeated along with the row selection of the unit pixel 2 in the column direction.
  • the time change of the threshold value of the threshold value determination unit 720 in two different column AD conversion circuits 80 is as shown in FIG. 17D.
  • Such a threshold change of the threshold determination unit 720 is performed by the timing control unit 13 transmitting a signal corresponding to the predetermined row to each of the threshold determination units 720 in response to the selection of the predetermined row.
  • Different column AD conversion circuits 80 receive the same signal at the same timing, but adjacent threshold value determination units 720 have different configurations (threshold values), and all threshold value determination units 720 have the same configuration every other row direction. Therefore, different threshold values are used at the same timing.
  • the solid-state imaging device 701 changes the slope of the reference signal voltage Vslope ′ independently for each column, similarly to the solid-state imaging device 1 according to the first embodiment. Processing speed can be increased, AD conversion linearity can be maintained, and image quality can be maintained.
  • the solid-state imaging device 701 changes the threshold value of the threshold value determination unit 720 for each color so that the AD conversion gain change timing is switched for each color, and the voltage output gain (count value) corresponding to each color.
  • the slope of the reference signal voltage Vslope ′ is switched.
  • the voltage output gain for incident light is different for each color, when the AD conversion gain is switched with the same threshold, the incident light intensity for switching for each color is different as shown in FIG. 18A. As a result, image quality deterioration that causes the AD resolution to be rough for a specific color with respect to the same incident light intensity occurs.
  • the incident light intensity for switching can be made the same for each color as shown in FIG. 18B.
  • the AD resolution is rough by a specific color for the same incident light intensity.
  • the timing control unit 13 holds three threshold values Dth1, Dth2, and Dth3, and which of the three threshold values Dth1, Dth2, and Dth3 depends on which unit pixel 2 outputs a signal voltage to be converted into a digital signal.
  • the determined threshold value may be transmitted to the threshold value determination unit 720, and the threshold value determination unit 720 may use the threshold value transmitted from the timing control unit 13 for comparison.
  • the threshold value determination unit 720 only needs to perform a determination operation according to the transmitted threshold value, and it is not necessary to store the threshold value internally.
  • the wiring for transmitting the three threshold values Dth1, Dth2, and Dth3 from the timing control unit 13 to the threshold determination unit 720 is as shown in FIG.
  • the threshold value determination unit 720 and the timing control unit 13 in each column are connected not by a common single line but by two common lines.
  • One common wiring commonly connects the threshold determination units 720 every other column, and the other common wiring shares a threshold determination unit 720 other than the threshold determination unit 720 that is already commonly connected every other column. Connecting.
  • the threshold value change of the threshold value determination unit 720 is performed when the timing control unit 13 transmits a threshold value corresponding to the predetermined row to each of the threshold value determination units 720 in response to the selection of the predetermined row.
  • the threshold determination unit 720 changes the threshold for each color, but the threshold may be changed for each unit pixel 2 and each row. For example, in a configuration in which a set of unit pixels 2 share a floating diffusion portion, the threshold determination unit 720 changes the threshold according to which signal voltage of the set of unit pixels 2 is converted into a digital signal. May be.
  • the solid-state imaging device 701 according to the present embodiment is combined with the solid-state imaging devices of the first to fourth embodiments, and the threshold determination unit 720 and the pixel array 703 of the solid-state imaging device of the first to fourth embodiments are combined. It may be replaced with that in this embodiment.
  • FIG. 20 is a diagram illustrating a configuration of a solid-state imaging device 401 according to this comparative example.
  • the solid-state imaging device 401 includes a pixel array 3, a vertical scanning circuit 4, a row control line 5, a vertical signal line 6, a read current source 7, an AD conversion unit 408, a horizontal signal line 9, and a horizontal scanning.
  • a circuit 10, a horizontal control line 11, an output circuit 12, and a timing control unit 13 are provided.
  • the pixel array 3 includes a plurality of unit pixels 2 arranged in a matrix, and the unit pixel 2 photoelectrically converts the received light into a signal voltage.
  • the vertical scanning circuit 4 sequentially activates the row control lines 5 to sequentially select the rows of the unit pixels 2 to perform vertical scanning, and the signal voltage of the selected row is a vertical signal provided for each column.
  • the signal is transmitted to the AD converter 408 by the line 6 and the read current source 7.
  • the AD conversion unit 408 is a single slope type AD conversion circuit, and is provided with a reference signal generation unit 414, an AD conversion speed change unit 17, and a signal voltage transmitted through the corresponding vertical signal line 6 provided for each column.
  • a plurality of column AD conversion circuits 480 for converting into digital signals are provided, and the signal voltage output to the vertical signal line 6 in each column is simultaneously converted into a digital signal in each column.
  • the column AD conversion circuit 480 includes a voltage comparison unit 15, a count unit 16 that is an up / down counter, and a memory unit 18.
  • the reference signal generator 414 generates a reference signal voltage Vslope that gradually changes over time.
  • the voltage comparison unit 15 compares the signal voltage output to the vertical signal line 6 with the reference signal voltage Vslope.
  • the count unit 16 performs AD conversion by counting the time until the comparison result of the voltage comparison unit 15 changes. After the AD conversion is completed, the count unit 16 transmits the digital signal value to the memory unit 18, and the memory unit 18 stores the transmitted digital signal value.
  • the horizontal scanning circuit 10 sequentially activates the horizontal control line 11 to sequentially select the columns of the unit pixels 2 to perform horizontal scanning, and transmits the digital signal value stored in the memory unit 18 to the horizontal signal line 9. .
  • the output circuit 12 outputs the digital signal value transmitted to the horizontal signal line 9 to the outside.
  • the timing control unit 13 controls the operation timing of the vertical scanning circuit 4, the horizontal scanning circuit 10, and the AD conversion unit 408.
  • the solid-state imaging device 401 can AD-convert the signal voltage output from the unit pixel 2 in units of rows.
  • the number of AD bits increases exponentially. It is known that there is a problem that the conversion time increases. Therefore, the solid-state imaging device 401 is provided with an AD conversion speed changing unit 17 for changing the count speed of the counting unit 16 to K times, and a reference signal generating unit 414 capable of changing the slope of the reference signal voltage Vslope. It has been.
  • FIG. 21 is a timing chart showing a driving method of the solid-state imaging device 401 according to this comparative example, specifically, a timing chart showing an operation of the solid-state imaging device 401 including a single slope AD conversion circuit.
  • Vslope indicates the reference signal voltage output from the reference signal generator 414
  • Vx_N indicates the signal voltage from the unit pixel 2 output to the vertical signal line 6 in the Nth column
  • the count value_N is The count time counted by the N-th column counting unit 16, that is, the digital signal value after AD conversion is shown.
  • the unit pixel 2 outputs the signal level immediately after the pixel reset, that is, the reset level voltage Vrst to the vertical signal line 6.
  • the reference signal generation unit 414 starts outputting the reference signal voltage Vslope, and at the same time, the count unit 16 of each column starts down-counting from the counter initial value Dinit.
  • the N-th column counting unit 16 finishes the down-count, and the count value Drst at that time is the N-th column count value Drst. It becomes a digital signal value corresponding to the reset level.
  • the unit pixel 2 outputs a voltage (Vrst + Vsig) in which the signal level Vsig corresponding to the received light amount is superimposed on the reset level Vrst to the vertical signal line 6.
  • the reference signal generation unit 414 starts outputting the reference signal voltage Vslope.
  • the counting unit 16 in the Nth column starts up-counting from the count value Drst.
  • the reference signal generator 414 changes the slope of the reference signal voltage Vslope to a double slope under the control of the timing controller 13, and at the same time, the AD conversion speed changer 17 sets the count speed of the counter 16 to 2 Change it to double.
  • this change in the count speed is realized by changing the frequency division speed of the counter without increasing the frequency of the count CLK, and the power consumption is increased by increasing the count CLK frequency.
  • the resolution of the count value that is, the resolution as AD conversion is lowered.
  • the degree of change of the inclination / counting speed of the reference signal voltage Vslope and the timing of the change are determined within a range in which a decrease in resolution of AD conversion is allowed with respect to the magnitude of shot noise of the amount of received light.
  • the N-th column counting unit 16 finishes the up-count, and the count signal value Dsig at that time is N columns. It becomes a digital signal value corresponding to the signal level corresponding to the amount of light received by the unit pixel 2 of the eye.
  • the digital signal value Drst corresponding to the reset level is removed when the counting unit 16 performs up-counting after down-counting, and the counter initial value Dinit of the counting unit 16 is used as a reference.
  • the digital signal value Dsig corresponding to the signal level corresponding to the amount of received light can be obtained. That is, a so-called double sampling operation is performed in the digital domain by the down-counting and up-counting operations of the counting unit 16.
  • the AD conversion time at this time is the conversion time T from time t0 to time t6, and the AD conversion time when the slope of the reference signal voltage Vslope and the count speed of the counting unit 16 are not changed at time t5 is from time t0. Since the conversion time T ′ is up to time t7, AD conversion can be speeded up by changing the slope of the reference signal voltage Vslope and changing the count speed.
  • the reference signal voltage Vslope has a propagation delay until it reaches the voltage comparison unit 15 of each column from the reference signal generation unit 414 that is a supply source.
  • This propagation delay is due to the parasitic capacitance and parasitic resistance of the signal wiring, and since the distance from the reference signal generation unit 414 is different for each column, the delay amount is also different for each column. Therefore, after the reference signal generation unit 414 changes the slope of the reference signal voltage Vslope by the control from the timing control unit 13, the voltage comparison unit 15 of each column does not actually change the slope of the reference signal voltage Vslope. There is a delay, and as a result, the timing at which the slope of the reference signal voltage Vslope changes varies from column to column.
  • the signal (count speed change signal TH in FIG. 20) output from the AD conversion speed change section 17 is also delayed. Have. Therefore, there is a delay even after the count speed change signal TH is output to the count section 16 of each column and the count speed actually changes after the count speed change signal TH is output by the control from the timing control section 13. As a result, the timing at which the count speed changes varies from column to column.
  • the timing at which the slope of the reference signal voltage Vslope changes and the timing at which the count speed of the counting unit 16 changes are illustrated as the same time t5 in the column AD conversion circuit 480.
  • the delay of the reference signal voltage Vslope and the delay of the count speed change signal TH are the same delay amount in all columns, the slope of the reference signal voltage Vslope is present even if there is a delay.
  • the timing at which the count speed of the counting unit 16 changes can be kept synchronized.
  • the reference signal voltage Vslope is an analog signal and the count speed change signal TH is a digital signal
  • drivers for driving each signal are different.
  • a repeater buffer is generally inserted into a digital signal, but cannot generally be inserted into an analog signal.
  • the reference signal voltage Vslope is output to the voltage comparison unit 15 and the count speed change signal TH is output to the count unit 16, the load of each signal is different. In view of these, it is difficult to make the delays the same for all the columns. As a result, even if the timing control unit 13 commands the same time, the inclination change of the reference signal voltage Vslope and the change of the count speed Cannot be executed at the same time for each column AD conversion circuit 480.
  • the column AD conversion circuit 480 farther from each signal source has a larger delay of each signal, so the column AD conversion circuit 480 farther from each signal source has a greater shift in simultaneity.
  • FIG. 22 is a timing chart showing a driving method of the solid-state imaging device 401 according to this comparative example.
  • the operation up to time t5 is the same as the operation in FIG. 21, and a description thereof will be omitted.
  • the reference signal voltage Vslope is not a reference signal voltage at the output point of the reference signal generation unit 414 but a delayed reference signal voltage, that is, a reference signal voltage in the column AD conversion circuit 480 in the Nth column.
  • the count speed change signal TH is described as having a smaller delay amount than the reference signal voltage Vslope, but the reverse case may occur.
  • the count speed change signal TH from the AD conversion speed change unit 17 reaches the column AD conversion circuit 480 of the Nth column, and the count unit 16 changes the count speed to double.
  • the slope of the reference signal voltage Vslope changes to a double slope at the input portion of the Nth column AD conversion circuit 480.
  • the N-th column counting unit 16 finishes the up-counting, and the count value Dsig at that time is a digital signal corresponding to the signal level corresponding to the amount of light received by the unit pixel 2 in the N-th column. Obtained as a value.
  • the N-th column counting unit 16 finishes the up-counting, and the count value Dsig ′ at that time is the N-th column. Is obtained as a digital signal value corresponding to a signal level corresponding to the amount of light received by the unit pixel 2, and a value different from the count value Dsig (true value) is obtained. This is because between the time t5 and the time t5 ′, the count speed of the count unit 16 and the slope of the reference signal voltage Vslope are not matched, and AD conversion is performed with an inaccurate conversion gain. This is a result of breaking linearity as AD conversion.
  • FIG. 23 is a diagram showing a schematic configuration of the camera of the present embodiment.
  • This camera includes a solid-state imaging device 1, a lens 610, a DSP (digital signal processing circuit) 620, an image display device 630, and an image memory 640.
  • a solid-state imaging device 1 of 1st Embodiment was illustrated as a solid-state imaging device with which a camera is provided, any of the solid-state imaging devices 101, 201, 301, 401, and 701 of other embodiment may be sufficient.
  • the solid-state imaging device 1 In this camera, light is incident from the outside through the lens 610, and the incident light is converted into a digital signal by the solid-state imaging device 1 and output.
  • the output digital signal is processed by the DSP 620 and output and recorded as a video signal in the image memory 640, and is output to the image display device 630 and displayed as an image.
  • the DSP 620 performs processing such as noise removal on the output signal of the solid-state imaging device 1 to generate a video signal, and camera system control that controls pixel scanning timing and gain in the solid-state imaging device 1. Part 622. For example, the DSP 620 corrects a characteristic difference between pixels shared in the unit cell of the solid-state imaging device 1.
  • the solid-state imaging device 1 is formed of one chip, and the chip on which the solid-state imaging device 1 is formed and the chip on which the DSP 620 is formed are different chips. Therefore, since the manufacturing process of the imaging unit and the processing unit can be separated by separating the forming process of the solid-state imaging device 1 and the forming process of the DSP 620, the manufacturing process can be reduced and the cost can be reduced. In addition, timing control, gain control, and image processing can be set for each user for a reason, so that the degree of freedom in use can be increased.
  • the present invention is not limited to this embodiment.
  • the present invention includes various modifications made by those skilled in the art without departing from the scope of the present invention.
  • the desired embodiments may be formed by appropriately combining the embodiments.
  • the present invention is useful for a solid-state imaging device and a camera, and particularly useful as a digital still camera, a digital video camera, and the like that require high speed and high image quality.

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)

Abstract

　本発明は、ＡＤ変換の高速化の要望を満たす固体撮像装置及びカメラを提供することを目的とするものであって、本発明に係る固体撮像装置は、複数の単位画素(２)と、複数の垂直信号線(６)と、垂直信号線(６)に対応して設けられ、対応する垂直信号線(６)により伝達された信号電圧をデジタル信号に変換する複数の列ＡＤ変換回路(８０)とを備え、列ＡＤ変換回路(８０)は、漸次変化する参照信号電圧とデジタル信号に変換される信号電圧との大小を比較する電圧比較部(１５)と、電圧比較部(１５)が比較を開始してから比較結果が変化するまでの時間をカウントするカウント部(１６)と、カウント部(１６)のカウント結果と所定の閾値とを比較する閾値判定部(２０)と、閾値判定部(２０)の比較結果を参照して、電圧比較部(１５)へ供給する参照信号電圧の傾きを変更する参照信号変更部(１９)とを有する。

Description

固体撮像装置及びカメラ
　本発明は、列毎にＡＤ変換回路を備えた固体撮像装置に関し、特に、ＡＤ変換を短時間で実施する機能を備えた固体撮像装置及びカメラに関する。
　光を電気信号に変換する固体撮像装置は、デジタルビデオカメラ、デジタルスチルカメラ及びファクシミリ等の種々の機器に使用されている。固体撮像装置として、ＣＣＤ（Charge Coupled Device）イメージセンサ、及びＣＭＯＳ（Complementary Metal-Oxide Semiconductor）イメージセンサが知られている。
　ＣＭＯＳイメージセンサでは、行列状に配置された複数の画素において受光した光を光電変換して得られたアナログ信号をＡＤ変換し、変換して得られたデジタル信号を出力する方式が採られることがある。従来のＣＭＯＳイメージセンサとして、ＡＤ変換回路を画素の列毎に備え、１行分の画素の信号電圧を並列にＡＤ変換する固体撮像装置が知られている。
　また、ＡＤ変換には、様々な方式が存在するが、固体撮像装置には、徐々に変化するアナログ値の基準電圧を発生し、基準電圧と信号電圧との大小関係が変化するまでの時間情報からデジタル信号値を得る、いわゆるシングルスロープ型ＡＤ変換回路が、よく用いられる。
　以下、列毎にシングルスロープ型ＡＤ変換回路を備える特許文献１に記載された従来の固体撮像装置の構成について、図２４を参照して説明する。図２４は、特許文献１に示された従来の固体撮像装置１００１の構成を示すブロック図である。
　固体撮像装置１００１は、入射光量に応じた信号を出力する受光素子（電荷生成部の一例）を含む単位画素１００３が行列状に複数個配列された（すなわち２次元マトリクス状に配置された）画素アレイ１０１０を有し、各単位画素１００３からは信号電圧が出力される。固体撮像装置１００１では、ＣＤＳ（Correlated Double Sampling：相関２重サンプリング）処理機能部やアナログデジタル変換部（ＡＤＣ：Analog Digital Converter）などが単位画素１００３の列毎に設けられている。
　固体撮像装置１００１は、画素アレイ１０１０の外側に設けられた駆動制御部１００７と、画素アレイ１０１０の単位画素１００３に画素信号読出用の動作電流（読出電流）を供給する読出電流源部１０２４と、列毎に配されたカラムＡＤ回路１０２５を有するカラム処理部１０２６と、カラム処理部１０２６にＡＤ変換用の参照信号電圧Ｖｓｌｏｐを供給する参照信号生成部１０２７と、出力部１０２８とを備えている。これらの各機能部は、同一の半導体基板上に設けられている。
　カラムＡＤ回路１０２５は、画素信号Ｓｏの基準レベルであるリセットレベルＳｒｓｔと信号レベルＳｓｉｇとを独立にデジタルデータに変換するＡＤ変換部と、リセットレベルＳｒｓｔのＡＤ変換結果と信号レベルＳｓｉｇのＡＤ変換結果との間で差分処理を実行することで、リセットレベルＳｒｓｔと信号レベルＳｓｉｇとの差で示される信号成分のデジタルデータを取得する差分処理部の機能を備えている。例えば、カラムＡＤ回路１０２５は、電圧比較部１２５２、カウンタ部１２５４、スイッチ１２５８及びデータ記憶部１２５６を備えている。
　駆動制御部１００７は、画素アレイ１０１０の信号を順次読み出すための制御回路機能を備えている。例えば、駆動制御部１００７は、列アドレスや列走査を制御する水平走査回路（列走査回路）１０１２と、行アドレスや行走査を制御する垂直走査回路（行走査回路）１０１４と、内部クロックを生成するなどの機能を持つ通信・タイミング制御部１０２０とを備えている。
　単位画素１００３は、行選択のための行制御線１０１５を介して垂直走査回路１０１４と、垂直信号線１０１９を介してカラム処理部１０２６と接続されている。ここで、行制御線１０１５は垂直走査回路１０１４から単位画素１００３に入る配線全般を示す。
　水平走査回路１０１２は、カラム処理部１０２６からカウント値を水平信号線１０１８へ読み出す読出走査部の機能を持つ。
　水平走査回路１０１２や垂直走査回路１０１４などの駆動制御部１００７の各要素は、画素アレイ１０１０とともに、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成され、半導体システムの一例である固体撮像装置として構成される。つまり、これらの各機能部は、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成されたいわゆる１チップもの（同一の半導体基板上に設けられているもの）として、半導体システムの一例であるＣＭＯＳイメージセンサとして、本実施形態の固体撮像装置１００１の一部をなすように構成される。
　水平走査回路１０１２や垂直走査回路１０１４は、例えばデコーダを含んで構成され、通信・タイミング制御部１０２０から与えられる制御信号ＣＮ１及びＣＮ２に応答してシフト動作（走査）を開始するようになっている。このため、例えば、行制御線１０１５には、単位画素１００３を駆動するための種々のパルス信号（例えば、画素リセットパルスＲＳＴ、転送パルスＴＲＧ、及びＤＲＮ制御パルスＤＲＮなど）が供給される。
　通信・タイミング制御部１０２０では、端子１００５ａを介して入力される入力クロック（マスタークロック）ＣＬＫ０と同じ周波数のクロックＣＬＫ１や、それを２分周したクロックやより分周した低速のクロックをデバイス内の各部、例えば水平走査回路１０１２、垂直走査回路１０１４、及びカラム処理部１０２６などに供給する。以下、２分周したクロックやそれ以下の周波数のクロック全般を纏めて、低速クロックＣＬＫ２とも言う。
　垂直走査回路１０１４は、画素アレイ１０１０の行を選択し、その行に必要なパルスを供給するものである。垂直走査回路１０１４は、例えば、垂直方向の読出行を規定する（画素アレイ１０１０の行を選択する）垂直デコーダ１０１４ａと、垂直デコーダ１０１４ａにて規定された読出アドレス上（読出行）の単位画素１００３に接続された行制御線１０１５にパルスを供給して該単位画素１００３を駆動する垂直駆動回路１０１４ｂとを有する。なお、垂直デコーダ１０１４ａは、信号を読み出す行の他に、電子シャッタ用の行なども選択する。
　水平走査回路１０１２は、低速クロックＣＬＫ２に同期してカラム処理部１０２６のカラムＡＤ回路１０２５を順番に選択し、その信号を水平信号線（水平出力線）１０１８に導くものである。水平走査回路１０１２は、例えば、水平方向の読出列を規定する（カラム処理部１０２６内の個々のカラムＡＤ回路１０２５を選択する）水平デコーダ１０１２ａと、水平デコーダ１０１２ａにて規定された読出アドレス（読出列）に従って、カラム処理部１０２６の各信号を水平信号線１０１８に導く水平駆動回路１０１２ｂとを有する。なお、水平信号線１０１８は、例えばカラムＡＤ回路１０２５が取り扱うビット数ｎ（自然数）分、例えば１０（＝ｎ）ビットならば、そのビット数分に対応して１０本配置される。
　上記構成の固体撮像装置１００１において、単位画素１００３から出力された画素信号は、列毎に、垂直信号線１０１９を介して、カラム処理部１０２６のカラムＡＤ回路１０２５に供給される。カラム処理部１０２６の各カラムＡＤ回路１０２５は、１列分の単位画素１００３のアナログ信号Ｓｏを受けて、そのアナログ信号Ｓｏを処理する。各カラムＡＤ回路１０２５は、アナログ信号を、例えば低速クロックＣＬＫ２を用いて、例えば１０ビットのデジタル信号に変換する。
　ここで、カラム処理部１０２６におけるＡＤ変換処理としては、行単位で並列に保持されたアナログ信号を、列毎に設けられたカラムＡＤ回路１０２５を使用して、行毎に並列にＡＤ変換する方法が採られる。この際には、シングルスロープ積分型（あるいはランプ信号比較型）のＡＤ変換の手法が使用される。
　シングルスロープ積分型のＡＤ変換に当たっては、変換開始から参照信号電圧Ｖｓｌｏｐと処理対象信号電圧とが一致するまでの時間に基づいて、アナログの処理対象信号がデジタル信号に変換される。このための仕組みとしては、原理的には、コンパレータ（電圧比較器）にランプ状の参照信号電圧Ｖｓｌｏｐを供給するとともにクロック信号でのカウント（計数）を開始し、垂直信号線１０１９を介して入力されたアナログの画素信号を参照信号電圧Ｖｓｌｏｐと比較することによって比較結果を示すパルス信号が得られるまでのクロック数をカウントすることでＡＤ変換を行なうものである。
　ＡＤ変換処理の際、カラム処理部１０２６の回路構成を工夫することで、ＡＤ変換とともに、垂直信号線１０１９を介して入力された電圧モードの画素信号に対して、画素リセット直後の信号レベル（ノイズレベルもしくはリセットレベルと称する）と真の（受光光量に応じた）信号レベルＶｓｉｇとの差分をとる処理（いわゆるＣＤＳ処理と等価な処理）が行なわれる。
特開２００８－１３６０４３号公報
　ところで、特許文献１に示された従来技術の固体撮像装置では、ＡＤ変換の高速化を実現するために、ＡＤ変換の途中で参照信号電圧Ｖｓｌｏｐの傾きとカウント部のカウント速度とが変更される。しかしながら、参照信号電圧Ｖｓｌｏｐは供給源である参照信号生成部から各列のカラムＡＤ回路へ到達するまでに伝播遅延を有する。この伝播遅延は信号配線の寄生容量及び寄生抵抗によるものであり、参照信号生成部からの距離が列毎に異なるため、その遅延量も列毎に異なる。同様に、カウント速度変更を制御する信号も同じく遅延を有するため、カウント速度が変化するタイミングも列毎に異なる。従って、同時に変更することを意図した参照信号電圧Ｖｓｌｏｐの傾き変更とカウンタ部のカウント速度変更とが、実際には同時性を保てない。その結果、従来技術の固体撮像装置では、この事実に起因したＡＤ変換のリニアリティの崩れと、画像におけるシェーディングや列固定パターンノイズの発生による画質劣化という新たな課題が生じる。
　前記課題に鑑み、本発明は、ＡＤ変換の高速化の要望を満たす固体撮像装置及びカメラを提供することを第１の目的とする。
　また、ＡＤ変換のリニアリティの維持、及び画質の維持の要望を満たす固体撮像装置及びカメラを提供することを第２の目的とする。
　上記目的を達成するために、本発明の固体撮像装置は、行列状に配置され、光を信号電圧に変換する複数の画素と、前記画素の列に対応して設けられ、対応する列の前記画素より出力された信号電圧を伝達する複数の垂直信号線と、前記垂直信号線に対応して設けられ、対応する前記垂直信号線により伝達された信号電圧をデジタル信号に変換する複数の列ＡＤ変換部とを備え、前記列ＡＤ変換部は、漸次変化する参照信号電圧とデジタル信号に変換される前記信号電圧との大小を比較する比較部と、前記比較部が比較を開始してから比較結果が変化するまでの時間をカウントするカウント部と、前記カウント部のカウント結果と所定の閾値とを比較する閾値判定部と、前記閾値判定部の比較結果を参照して、前記比較部へ供給する前記参照信号電圧の傾きを変更する参照信号変更部とを有することを特徴とする。
　これにより、参照信号電圧の傾きをカウント途中で大きくして大きな信号レベルのカウントに要する時間を短縮し、ＡＤ変換の高速化を実現することができる。また、参照信号変更部は列毎に設けられ、参照信号電圧の傾きの変更は列毎に行われる。従って、参照信号電圧の伝播遅延に基づくＡＤ変換のリニアリティの崩れと、画像におけるシェーディングや列固定パターンノイズの発生による画質劣化を回避することができる。その結果、画質劣化の回避と、ＡＤ変換の高速化とを両立することが可能となる。
　ここで、前記固体撮像装置は、さらに、複数の前記列ＡＤ変換部から順次出力されるカウント結果のそれぞれに対して、前記参照信号電圧の傾きがＫ（０以外の正の実数）倍に変更された期間のカウント量をＪ（０以外の正の実数）倍に補正する処理を順次実行する補正処理部を備えてもよい。
　また、前記補正処理部は、前記複数の画素が搭載された半導体集積回路とは異なる半導体集積回路上に設けられてもよい。
　また、前記列ＡＤ変換部は、前記カウント部のカウント結果に対して、前記参照信号電圧の傾きがＫ（０以外の正の実数）倍に変更された期間のカウント量をＪ（０以外の正の実数）倍に補正する補正処理部を有してもよい。
　また、前記Ｊは前記Ｋと異なってもよい。
　また、前記カウント部は、入力されるクロックをカウントすることにより前記比較結果が変化するまでの時間をカウントし、前記参照信号電圧の傾きが変更されると同時に前記クロックの分周速度を変更してもよい。
　また、前記カウント部は、入力されるクロックをカウントすることにより前記比較結果が変化するまでの時間をカウントし、前記参照信号電圧の傾きが変更されると同時に前記クロックの周波数を変更してもよい。
　また、前記カウント部は、前記参照信号電圧の傾きが変更されると同時に変更時点までのカウント量をＬ（１より大きい実数）分の１倍した後、カウントを継続してもよい。
　また、前記Ｊが前記Ｋと等しくてもよい。
　また、前記参照信号変更部は、前記参照信号電圧の傾きを変化させるゲイン可変回路で構成されてもよい。
　また、前記ゲイン可変回路は、容量結合回路と容量分割回路とのいずれかに切り替えられてもよい。
　また、前記ゲイン可変回路は、容量の分割比が切り替え可能な容量分割回路であってもよい。
　また、前記比較部は、前記容量分割回路の容量素子を用いて該比較部のオフセットをキャンセルしてもよい。
　また、前記固体撮像装置は、さらに、傾きの異なる複数の参照信号電圧を生成する参照信号生成部を備え、前記参照信号変更部は、前記参照信号生成部により生成された複数の参照信号電圧のいずれかを選択し、選択した参照信号電圧を前記比較部へ供給し、前記参照信号変更部は、前記閾値判定部の比較結果が変わったときに、これまで選択していた参照信号電圧と異なる参照信号電圧を選択してもよい。
　また、前記参照信号変更部は、一端に前記参照信号生成部により生成された前記複数の参照信号電圧のうちの第２の参照信号電圧が供給され、他端が前記比較部に接続されたクランプ容量と、一端に前記参照信号生成部により生成された前記複数の参照信号電圧のうちの第１の参照信号電圧が供給され、他端が前記クランプ容量の他端に接続されたスイッチ手段とを有してもよい。
　また、前記参照信号変更部は、前記参照信号電圧の傾きの変化点において前記参照信号電圧の連続性を維持してもよい。
　また、前記参照信号変更部は、前記参照信号電圧の傾きを２のｎ（自然数）乗に変更してもよい。
　また、前記閾値判定部は、前記カウント部のカウント結果と所定の閾値との大小を比較してもよい。
　また、前記閾値判定部は、前記カウント部のカウント開始後に、前記カウント部のカウンタのｎ（自然数）ビット目が初めて変化したことを記憶する記憶部で構成されてもよい。
　また、前記カウント部は、アップダウンカウンタで構成されてもよい。
　また、前記カウント部は、複数のカウンタと、前記複数のカウンタのカウント結果を差分する差分部とで構成されてもよい。
　本発明により、ＡＤ変換のリニアリティと画質とを維持した上で、ＡＤ変換の高速化を実現することが可能である。
図１は本発明の第１の実施形態に係る固体撮像装置の構成を示す図である。 図２は図１に示す固体撮像装置に使用される単位画素の構成例を示す図である。 図３Ａは図１に示す固体撮像装置に使用される参照信号変更部の構成例を示す図である。 図３Ｂは図１に示す固体撮像装置に使用される参照信号変更部の動作を示す図である。 図４Ａは図１に示す固体撮像装置の電圧比較部の構成例を示す図である。 図４Ｂは図１に示す固体撮像装置の電圧比較部の別の構成例を示す図である。 図５Ａは図１に示す固体撮像装置に使用されるカウント部及び閾値判定部の構成例を示す図である。 図５Ｂは図１に示す固体撮像装置に使用されるカウント部及び閾値判定部の動作を示す図である。 図６Ａは同実施形態に係る固体撮像装置において、参照信号電圧を変更した際のＡＤ変換のリニアリティを示す図である。 図６Ｂは同実施形態に係る固体撮像装置において、参照信号電圧を変更した際のＡＤ変換のリニアリティを示す図である。 図７は同実施形態に係る固体撮像装置の動作を示すタイミングチャートである。 図８は同実施形態に係る固体撮像装置の変形例１の構成を示す図である。 図９は同実施形態に係る固体撮像装置の変形例２の構成を示す図である。 図１０は、本発明の第２の実施形態に係る固体撮像装置の構成を示す図である。 図１１Ａは図１０に示す固体撮像装置に使用される参照信号変更部の構成例を示す図である。 図１１Ｂは図１０に示す固体撮像装置に使用される参照信号変更部の動作を示す図である。 図１２は本発明の第３の実施形態に係る固体撮像装置の構成を示す図である。 図１３は本発明の第４の実施形態に係る固体撮像装置の構成を示す図である。 図１４は図１３に示す固体撮像装置に使用されるカウント部の構成例を示す図である。 図１５は同実施形態に係る固体撮像装置の変形例１のカウント部の構成例を示す図である。 図１６は本発明の第５の実施形態に係る固体撮像装置の構成を示す図である。 図１７Ａは異なる色の信号電圧が列ＡＤ変換回路に出力される様子を示す図である。 図１７Ｂは列ＡＤ変換回路における閾値判定部の閾値の時間変化を示す図である。 図１７Ｃは異なる色の信号電圧が列ＡＤ変換回路に出力される様子を示す図である。 図１７Ｄは列ＡＤ変換回路における閾値判定部の閾値の時間変化を示す図である。 図１８ＡはＡＤ変換ゲインの切り替え点を示す図である。 図１８ＢはＡＤ変換ゲインの切り替え点を示す図である。 図１９は本発明の第５の実施形態に係る固体撮像装置の変形例の構成を示す図である。 図２０は比較例に係る固体撮像装置の構成を示す図である。 図２１は比較例に係る固体撮像装置の動作を示すタイミングチャートである。 図２２は比較例に係る固体撮像装置の動作を示すタイミングチャートである。 図２３は本発明の第６の実施形態に係るカメラの概略構成を示す図である。 図２４は従来技術の固体撮像装置の構成を示すブロック図である。
　（第１の実施形態）
　以下、図面を参照しながら、本発明の第１の実施形態に係る固体撮像装置の構成及び動作について説明する。
　本実施形態に係る固体撮像装置は、単位画素の各列に対応して設けられた列ＡＤ変換回路について共通に設定した既知の閾値を用いて、列ＡＤ変換回路毎に参照信号電圧の傾きを独立に変更することで、ＡＤ変換処理の高速化と画質劣化の回避とを両立する。
　図１は、本実施形態に係る固体撮像装置１の構成を示す図である。
　この固体撮像装置１は、画素アレイ３と、垂直走査回路（行走査回路）４と、行制御線５と、複数の垂直信号線６と、読み出し電流源７と、ＡＤ変換部８と、水平信号線９と、水平走査回路（列走査回路）１０と、水平制御線１１と、出力回路１２と、タイミング制御部１３と、補正処理部２１とを備える。
　なお、図１に示す各機能ブロックは、画素アレイ３から見て、片側のみに配置されているが、画素アレイ３の両側に配置される構成であっても良い。
　画素アレイ３は、行列状に配置された複数の単位画素２を備え、単位画素２は、受光した光を光電変換して信号電圧に変換する。
　複数の垂直信号線６は、単位画素２の列に対応して設けられ、対応する列の単位画素２より出力された信号電圧を伝達する。
　ＡＤ変換部８は、参照信号生成部１４と、垂直信号線６に対応して設けられ、対応する垂直信号線６により伝達された信号電圧をデジタル信号に変換する列ＡＤ変換回路８０とを有する。列ＡＤ変換回路８０は、本発明の列ＡＤ変換部の一例である。
　垂直走査回路４は、行制御線５を順次アクティブにすることで、単位画素２の行を順次選択して垂直走査を行い、選択された行の信号電圧は、列毎に設けられた垂直信号線６と読み出し電流源７によりＡＤ変換部８へ伝送される。
　出力回路１２は、伝送されたデジタル信号値を外部に出力する。出力回路１２として好適にはＬＶＤＳ等の高速伝送回路が用いられるが、デジタル信号値を出力可能な出力手段であれば出力回路１２の出力方式・回路・構成は特に制限されるものではなく、またシリアル出力・パラレル出力の種別や、その出力ポート数なども特に制限されるものではない。
　図２は、図１に示す固体撮像装置１に使用される単位画素２の構成例を示す図である。
　単位画素２は、いわゆる４トランジスタ型の単位画素であり、フォトダイオード３０と、転送トランジスタ３１と、読み出しトランジスタ３２と、選択トランジスタ３３と、リセットトランジスタ３４とを備える。
　ｍ行目の行制御線５としてリセット信号線ＲＳＴ＿ｍと、画素選択信号線ＳＥＬ＿ｍと、電荷転送信号線ＴＲＧ＿ｍとが垂直走査回路４からｍ行目の単位画素２へ供給される。同列に配された複数の単位画素２からの出力は、列毎に設けられた垂直信号線６にて共通接続され、垂直信号線６毎に設けられた読み出し電流源７と、選択トランジスタ３３が導通した行の読み出しトランジスタ３２とによってソースフォロアが構成される。
　なお、図示した単位画素２の構成は一例であり、単位画素２は、選択トランジスタ３３が無い、いわゆる３トランジスタ型の単位画素であっても良く、単位画素２を構成する各トランジスタは、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのいずれであっても良い。また、垂直信号線６が、一つの列に対して複数本存在しても良い。
　また、フォトダイオード３０からの信号電圧を垂直信号線６へ出力できる構成であれば、単位画素２は、図２の構成に制限されるものではない。また、読み出し電流源７についても、電流源であることが好適ではあるが、その構成に制限されるものではなく、読み出し電流源７は抵抗性の負荷手段（抵抗素子やトランジスタのオン抵抗）にて代用されても良い。
　ｍ行目の単位画素２においては、まず、リセット信号線ＲＳＴ＿ｍによってリセットトランジスタ３４が導通することで、読み出しトランジスタ３２のゲート部電圧、いわゆるフローティングディフュージョン部の電圧がリセットされる。
　続いて、画素選択信号線ＳＥＬ＿ｍによって選択トランジスタ３３は導通し、フローティングディフュージョン部のリセット後の電圧は、ｍ行目の単位画素２のリセットレベルの電圧Ｖｒｓｔとして、読み出しトランジスタ３２を介して垂直信号線６へ出力され、後段のＡＤ変換部８へ供給されてＡＤ変換される。
　続いて、フォトダイオード３０は、露光時間中に受光した光を光電変換して得られる電荷を蓄積する。所定の露光時間終了後に、電荷転送信号線ＴＲＧ＿ｍによってｍ行目の単位画素２において、転送トランジスタ３１が導通し、フォトダイオード３０の蓄積電荷がフローティングディフュージョン部へ転送される。転送された電荷は、ｍ行目の単位画素２のリセットレベルの電圧Ｖｒｓｔに受光光量に応じたｍ行目の信号レベルの電圧Ｖｓｉｇを重畳した電圧（Ｖｒｓｔ＋Ｖｓｉｇ)として、読み出しトランジスタ３２を介して垂直信号線６へ出力され、後段のＡＤ変換部８へ供給されてＡＤ変換される。このように２度のＡＤ変換の結果により生じる信号の差分を抽出する、いわゆる２重サンプリング動作によって、受光光量に応じたｍ行目の単位画素２の信号レベルを得ることができる。
　なお、以上説明した単位画素２の駆動方法は、一例である。ｍ行目の単位画素２のリセットレベルの電圧Ｖｒｓｔと、ｍ行目のリセットレベルの電圧Ｖｒｓｔに受光光量に応じたｍ行目の信号レベルの電圧Ｖｓｉｇを重畳した電圧（Ｖｒｓｔ＋Ｖｓｉｇ）とをＡＤ変換部８へ供給できる駆動方法であれば、この駆動方法に制限されるものではない。
　また、図１に示す本実施形態に係る固体撮像装置１においては、単位画素２の出力に対する信号増幅手段が設けられていないが、単位画素２の出力からＡＤ変換部８の入力へ至る信号経路に、ＡＧＣ（Auto Gain Control）等の信号増幅手段、いわゆるカラムアンプが設けられても良い。また同様に、ＡＤ変換部８へ入力される信号をサンプルホールドするためのサンプルホールド手段が設けられても良い。ＡＤ変換部８へ入力される信号のサンプルホールド手段が備えられる場合には、ＡＤ変換部８の変換動作と、単位画素２から垂直信号線６への信号読み出しとを並列動作させる、いわゆるパイプライン化が可能となり、固体撮像装置１としてフレームレートを向上させることができる。
　また、図１に示す本実施形態に係る固体撮像装置１は、カラムアンプを備えてもよい。この場合には、ＡＤ変換部８へ入力される信号の信号レベルを大きくすることが可能となり、その結果、ＡＤ変換における入力換算Ｓ／Ｎを良化させ、固体撮像装置１として画質を向上させることができる。カラムアンプとしては、定電流性の負荷をソース接地増幅回路で駆動する、いわゆるシングルエンドのインバータアンプが好適に用いられるが、信号増幅手段であればこの構成に制限されるものではなく、差動増幅回路等の増幅手段が用いられても良い。
　次に、図１及び図２を用いてＡＤ変換部８の構成とＡＤ変換動作について説明する。
　ＡＤ変換部８は、シングルスロープ型ＡＤ変換回路であって、参照信号生成部１４と、列毎に設けられた複数の列ＡＤ変換回路８０とを備え、各列の垂直信号線６に出力された複数の信号電圧を同時にデジタル信号に変換する。
　列ＡＤ変換回路８０は、電圧比較部１５と、参照信号変更部１９と、カウント部（カウンタ）１６と、閾値判定部２０と、メモリ部１８とを備える。
　閾値判定部２０は、カウント部１６のカウント値（カウント結果）と所定の閾値Ｄｔｈとの大小を比較判断する。
　参照信号変更部１９は、閾値判定部２０の比較結果を参照して電圧比較部１５へ供給する参照信号電圧Ｖｓｌｏｐｅ’の傾きを変更する。参照信号変更部１９は、参照信号電圧Ｖｓｌｏｐｅ’の傾きの変化点において参照信号電圧Ｖｓｌｏｐｅ’の連続性を維持する。
　参照信号生成部１４は、時間経過と共に徐々に変化する参照信号電圧（ランプ波形信号電圧）Ｖｓｌｏｐｅを生成する。参照信号電圧Ｖｓｌｏｐｅは、滑らかなスロープ状の波形であっても階段状の波形であっても良く、ある傾きで推移する波形であればその波形は特に制限されるものではない。参照信号電圧Ｖｓｌｏｐｅの傾きも、同様に正負のいずれであっても良い。参照信号生成部１４は、ＤＡＣ（デジタルアナルグコンバータ）に増加もしくは減少するコード値を与えＤＡＣ出力をフィルタリングすることでも、容量素子を用いて積分動作を成さしめることでも構成できるが、ある傾きで推移する波形を生成できる参照信号生成部１４であればその構成は特に制限されるものではない。
　電圧比較部１５は、垂直信号線６に出力されデジタル信号に変換される信号電圧と、電圧比較部１５へ入力され漸次変化する参照信号電圧Ｖｓｌｏｐｅ’との大小を比較する。電圧比較部１５は、好適には、よく知られるオフセットキャンセル機能を備えた差動比較器で構成されるが、いわゆるチョッパコンパレータ等で構成されても良く、垂直信号線６の信号電圧と、参照信号電圧Ｖｓｌｏｐｅ’とを比較できる電圧比較部１５であればその構成は特に制限されるものではない。
　カウント部１６は、電圧比較部１５が比較を開始してから電圧比較部１５の比較結果が変化するまでの時間、つまり垂直信号線６の信号電圧と、参照信号電圧Ｖｓｌｏｐｅ’との大小関係が変化するまで（電圧比較部１５の出力が反転するまで）の時間をカウントすることでＡＤ変換を行う。つまり、カウント部１６は、比較を開始してから信号電圧と参照信号電圧Ｖｓｌｏｐｅ’との大小関係が変化するまで入力されるクロックＣＫをカウントすることによりＡＤ変換を行う。ＡＤ変換終了後、カウント部１６は、デジタル信号値（カウント値）をメモリ部１８に伝送し、メモリ部１８は、伝送されたデジタル信号値を記憶する。このＡＤ変換は、リセットレベルの電圧Ｖｒｓｔと、リセットレベルＶｒｓｔに受光光量に応じた信号レベル電圧Ｖｓｉｇを重畳した電圧（Ｖｒｓｔ＋Ｖｓｉｇ）とに対して２度行われ、その差分情報より単位画素２の信号レベルが得られる。
　補正処理部２１は、複数の列ＡＤ変換回路８０から順次出力されるカウント値のそれぞれに対して、参照信号電圧の傾きがＫ（０以外の正の実数）倍に変更された期間のカウント量をＫ倍に補正する処理を順次実行する。
　本実施形態の固体撮像装置１の特徴は、ＡＤ変換部８が、参照信号電圧Ｖｓｌｏｐｅ’の傾きを変化させて変化後の参照信号電圧Ｖｓｌｏｐｅ’を電圧比較部１５へ供給する参照信号変更部１９と、カウント部１６のカウント値と閾値Ｄｔｈとを比較判断する閾値判定部２０とを備える点にある。
　図３Ａ及び図３Ｂは、図１に示す固体撮像装置１に使用される参照信号変更部１９の構成例と動作をそれぞれ示す図であり、具体的には、参照信号変更部１９、カウント部１６及び閾値判定部２０の構成例と動作をそれぞれ示す図である。
　参照信号変更部１９は、参照信号電圧Ｖｓｌｏｐｅ’の傾きを変化させるゲイン可変回路で構成される。このとき、ゲイン可変回路は、容量結合回路と容量分割回路とのいずれかに切り替えられる回路であり、また容量の分割比が切り替え可能な容量分割回路である。
　参照信号変更部１９は、参照信号変更部１９へ入力される参照信号電圧Ｖｓｌｏｐｅの供給信号線に接続された第１の容量４１と、第２の容量４２と、閾値判定部２０から出力された参照信号変更信号４０によりオン・オフが制御され、第１の容量４１及び第２の容量４２の導通・遮断（非導通）を切り替えるスイッチ手段４３とを備える。
　参照信号変更部１９では、スイッチ手段４３が導通時に参照信号変更部１９の出力である参照信号電圧Ｖｓｌｏｐｅ’は第１の容量４１と第２の容量４２との容量分割値となる。従って、参照信号変更部１９は、スイッチ手段４３の遮断・導通の切り替えによって、参照信号変更部１９の出力である参照信号電圧Ｖｓｌｏｐｅ’を、第１の容量４１による参照信号電圧Ｖｓｌｏｐｅの容量結合出力、もしくは第１の容量４１と第２の容量４２とによる参照信号電圧Ｖｓｌｏｐｅの容量分割出力とに切り替えることができる。
　なお、以下では、第１の容量４１の容量値Ｃ１と第２の容量４２の容量値Ｃ２とが等しく、第１の容量４１と第２の容量４２との接続点における寄生容量Ｃｐが容量値Ｃ１に対して無視できる程度に小さいとして、参照信号変更部１９の動作を説明する。
　参照信号生成部１４が生成する参照信号電圧Ｖｓｌｏｐｅの傾きを[２×α]とする。閾値判定部２０がカウント部１６のカウント値が閾値Ｄｔｈに到達したと判断するまでは、スイッチ手段４３は導通しており、第１の容量４１と第２の容量４２とによる容量分割出力のゲイン（ここでは２分の１）によって、電圧比較部１５へ供給される参照信号電圧Ｖｓｌｏｐｅ’の傾きは参照信号電圧Ｖｓｌｏｐｅの傾きの２分の１である[α]となる。
　その後、閾値判定部２０がカウント部１６のカウント値が閾値Ｄｔｈに到達したと判断した時点でスイッチ手段４３は遮断され、参照信号電圧Ｖｓｌｏｐｅ’は単なる参照信号電圧Ｖｓｌｏｐｅの容量結合出力となり、電圧比較部１５へ供給される参照信号電圧Ｖｓｌｏｐｅ’の傾きは参照信号電圧Ｖｓｌｏｐｅと同じく[２×α]となる。
　以上のように閾値判定部２０の判断結果に基づくスイッチ手段４３の制御によって、参照信号電圧Ｖｓｌｏｐｅ’の傾きを変更することができる。
　なお、ここでは参照信号電圧Ｖｓｌｏｐｅ’の傾きが参照信号電圧Ｖｓｌｏｐｅの２倍に変更されるとしたが、任意のＫ倍に変更されてもよい。また同様に、参照信号電圧Ｖｓｌｏｐｅ’の傾きが２種類で切り替えられるとしたが、参照信号変更部１９により多くの容量とスイッチ手段とを設け、閾値判定部２０が判断に用いる閾値Ｄｔｈを複数設けることで、参照信号電圧Ｖｓｌｏｐｅ’の傾きが３種類以上で切り替えられてもよい。
　また、閾値判定部２０による列毎の判定結果に基づいて、列毎に参照信号電圧の傾きを独立に変更可能な参照信号変更部１９であれば、参照信号変更部１９の構成も、参照信号電圧Ｖｓｌｏｐｅ’の傾き値も、参照信号電圧Ｖｓｌｏｐｅ’の傾きの切り替え数も特に制限されるものではない。
　また、後述する図４Ａ及び図４Ｂのように、電圧比較部１５がオフセットキャンセル用のＤＣカット容量を入力部に有する形式の比較器より構成される場合には、電圧比較部１５のＤＣカット容量を参照信号変更部１９の第１の容量４１と兼用する、すなわち参照信号変更用の容量を電圧比較部１５のオフセットキャンセル用途に用いることが可能であり、より好適である。
　図４Ａ及び図４Ｂは、図１に示す固体撮像装置１の電圧比較部１５の構成例をそれぞれ示す図である。
　図４Ａの電圧比較部１５は、オフセットキャンセル用のＤＣカット容量を入力部に有する形式の比較器である。この電圧比較部１５は、オフセットキャンセル機能を有する差動増幅回路４５と、オフセットキャンセル用の第１のＤＣカット容量４６と、オフセットキャンセル用の第２のＤＣカット容量４７とを備える。電圧比較部１５は、オフセットキャンセル制御信号Ｚｅｒｏによって、差動増幅回路４５のオフセットを第１のＤＣカット容量４６と第２のＤＣカット容量４７とに蓄積して、オフセットキャンセル動作を行う。
　図４Ｂの電圧比較部１５は、参照信号変更部１９の第１の容量４１をＤＣカット容量と兼用した構成の比較器であり、参照信号変更部１９を構成する容量分割回路の容量素子を用いて該比較器のオフセットをキャンセルする。この電圧比較部１５は、差動増幅回路４５と、第１のＤＣカット容量４６と、オフセットキャンセル用の第１の容量４１とを備える。この電圧比較部１５は、オフセットキャンセル制御信号Ｚｅｒｏによって、差動増幅回路４５のオフセットを第１のＤＣカット容量４６と第１の容量４１とに蓄積して、オフセットキャンセル動作を行う。このように、参照信号変更用の容量を、電圧比較部１５のオフセットキャンセル用途に用いることによって、電圧比較部１５の回路規模を抑えることができる。
　図５Ａ及び図５Ｂは、図１に示す固体撮像装置１のカウント部１６及び閾値判定部２０の構成例と動作をそれぞれ示す図である。
　カウント部１６は、アップダウンカウンタにて構成される。垂直信号線６に出力された信号電圧と参照信号変更部１９から出力され電圧比較部１５へ入力される参照信号電圧Ｖｓｌｏｐｅ’とを電圧比較部１５が比較し、その大小関係が変化するまでの間、カウント部１６が供給されるクロックＣＫをカウントすることでＡＤ変換が行われる。
　なお、クロックＣＫは固体撮像装置１の外部から入力されたクロックであっても、ＰＬＬやＤＬＬといったクロック生成回路にて生成されたクロックであっても良い。
　カウント部１６は、リセットレベルの電圧Ｖｒｓｔに対してクロックＣＫをダウンカウントしてＡＤ変換を行い、次いでリセットレベルの電圧Ｖｒｓｔに受光光量に応じた信号レベルの電圧Ｖｓｉｇを重畳した電圧（Ｖｒｓｔ＋Ｖｓｉｇ）に対してクロックＣＫをアップカウントしてＡＤ変換を行う。このダウンカウントに続くアップカウントによって、差分情報である信号レベルの電圧Ｖｓｉｇに相当するデジタル信号値Ｄｓｉｇを得ることができる。ＡＤ変換が終了した後、デジタル信号値Ｄｓｉｇはメモリ部１８に伝送され、メモリ部１８にて記憶される。
　なお、カウント部１６におけるアップカウントとダウンカウントは、逆の順番で行われて、差分情報が得られても良い。また、カウント部１６は、アップダウンカウンタで構成されることが好適ではあるが、差分情報を得ることができるカウント手段であればその構成はこれに制限されるものではない。すなわち、カウント部１６は、複数のカウンタと、この複数のカウンタのカウント結果を差分する差分部とで構成されてもよい。
　例えば、カウント部１６は２個のアップカウンタもしくはダウンカウンタから構成され、リセットレベルの電圧Ｖｒｓｔに対して片方のカウンタでクロックＣＫがカウントされ、リセットレベルの電圧Ｖｒｓｔに受光光量に応じた信号レベルの電圧Ｖｓｉｇを重畳した電圧（Ｖｒｓｔ＋Ｖｓｉｇ）に対して他方のカウンタでクロックＣＫがカウントされた後に、２個のカウンタのカウント値の差分が演算されることで、アップダウンカウンタと同様の結果が得られる。
　閾値判定部２０は、カウント部１６のカウンタのｍ（自然数）ビットのうち、ｎ（自然数）ビット目が、カウント開始後に初めて変化した事を記憶するラッチ回路５０にて構成される。これによって、２の（ｎ－１）乗を閾値Ｄｔｈとして、アップカウントにおいては閾値Ｄｔｈ以上のカウント値となったことが判定され、ダウンカウントにおいては閾値Ｄｔｈ未満のカウント値となったことが判定され、参照信号変更信号４０が参照信号電圧Ｖｓｌｏｐｅ’の傾きを切り替えるため参照信号変更部１９へ出力される。
　なお、閾値判定部２０は、カウント部１６のカウント開始後にカウント部１６のカウンタのｎ（自然数）ビット目が初めて変化した事を記憶する記憶部（例えばラッチ回路）から構成されることが好適ではあるが、カウント部１６のカウント値と閾値Ｄｔｈとの大小が判定できる判定手段であればこの構成に制限されるものではない。すなわち、閾値判定部２０は、カウント部１６のカウント値と閾値Ｄｔｈとの大小関係を判定する演算回路から構成されても良い。
　次に、補正処理部２１の構成と動作について説明する。
　図６Ａ及び図６Ｂは、本実施形態に係る固体撮像装置１において、参照信号電圧Ｖｓｌｏｐｅ’の傾きを変更した際のＡＤ変換のリニアリティを示す図である。図６Ａ及び図６Ｂを参照して、参照信号電圧Ｖｓｌｏｐｅ’の傾きを変更した際のＡＤ変換のリニアリティ及びその補正方法について説明する。
　図６Ａは、カウント部１６が閾値Ｄｔｈをカウントする以前の参照信号電圧の傾きが［α］であって、カウント部１６が閾値Ｄｔｈをカウントした後に参照信号電圧の傾きが［α×Ｋ］となる場合の図である。
　図６Ａの場合、閾値Ｄｔｈをカウントした後のカウントにおいては、参照信号電圧Ｖｓｌｏｐｅ’の傾きが急峻となり、１カウントあたりつまり１［ＬＳＢ］あたりの参照信号電圧Ｖｓｌｏｐｅ’の変化が大きくなるため、アナログ信号からデジタル信号への変換ゲインＸ［ＬＳＢ／Ｖ］は小さくなる。例えば、参照信号電圧Ｖｓｌｏｐｅ’の傾きがＫ倍となっている場合には、ＡＤ変換のリニアリティ（変換ゲイン）は、閾値Ｄｔｈを境界としてＫ分の１倍となる。このようにＡＤ変換のリニアリティに変化点を有した特性のままデジタル信号を用いることも可能であり、カウント時間が長い側（一般には、高照度値側）のリニアリティが重視されない場合には、補正処理部２１による補正処理を行わないことも可能である。
　図６Ｂは、補正処理部２１によって補正処理を行った場合のＡＤ変換のリニアリティを示す図である。
　図６Ｂの場合、閾値Ｄｔｈをカウントした以後のカウント値のみＡＤ変換のリニアリティ（ＡＤ変換のゲイン）が変化しているため、閾値Ｄｔｈをカウントした以後のカウント値すなわち［カウント値－閾値Ｄｔｈ］のみが補正処理の対象となる。閾値Ｄｔｈをカウントした以後のカウント値におけるＡＤ変換のリニアリティ（ＡＤ変換のゲイン）は、Ｋ分の１倍であるため、補正にはＫ倍の演算操作が必要となる。従って、補正処理式は、［カウント値－閾値Ｄｔｈ］×Ｋ＋閾値Ｄｔｈとなる。補正処理部２１を、閾値Ｄｔｈに対する加減算演算と、Ｋ倍の乗算演算とが行える構成にすることで、本補正処理が可能となる。
　ただし、Ｋ倍の演算操作により、演算前に１［ＬＳＢ］であった最小分解能は閾値Ｄｔｈをカウントした以後のカウント値においてＫ［ＬＳＢ］の最小分解能となり、ＡＤ変換としての分解能は劣化する。具体的には、Ｋ=２の場合、１ビット分、Ｋ＝４の場合、２ビット分、ＡＤ変換としての実効ビット数が低下する。このため、後述するように、ショットノイズ等のノイズ要因と比してＡＤ変換としての分解能低下の影響が許容できる範囲で閾値Ｄｔｈが設定されることが好ましい。
　なお、Ｋ倍の参照信号電圧Ｖｓｌｏｐｅ’の傾き変更においてＫ倍の補正処理を行うとしたが、閾値Ｄｔｈをカウントした以後のカウント値に対するＡＤ変換のリニアリティに意図的に傾斜を設けたい場合には、カウント量のＫ倍の補正ではなく任意のＪ（０以外の正の実数）倍の補正を行っても良い。このときのＫ及びＪの関係は、ＪはＫと異なっていてもよいし、ＪはＫと等しくてもよい。
　従来の固体撮像装置においては、参照信号電圧Ｖｓｌｏｐｅ’の傾き変更に伴って必要となるＡＤ変換のリニアリティの補正は、カウントＣＬＫの周波数を高速化することなく、カウンタの分周速度の変更にて実現されている。このため、参照信号電圧Ｖｓｌｏｐｅ’の傾き変化を２のｎ乗倍以外に設定することは困難である。しかしながら、本実施形態の固体撮像装置１においては、補正を出力されたデジタル信号値の演算によって実現するため、任意の傾き値の採用と補正の容易化を実現することができる。
　以上のように本実施形態の固体撮像装置１において、参照信号変更部１９が参照信号電圧Ｖｓｌｏｐｅ’の傾きを２のｎ（自然数）乗倍に変更する場合には、後段の補正処理において、Ｋ倍の乗算演算を行うことなく、ｎビットのビットシフト操作で補正を行うことが可能であり、回路面積（乗算回路）削減という利点が存在する。
　また、本実施形態の固体撮像装置１において、補正処理部２１は、出力回路１２の前段に配され、少なくとも２列以上のメモリ部１８から出力されるＡＤ変換後のデジタル信号値に対して順次補正処理を行い、補正後のデジタル信号値を順次出力回路１２へ出力する。最も回路面積を削減するためには、単一の補正処理部２１によって全列のＡＤ変換後のデジタル信号値に対して順次補正処理を行うことが好適である。しかし、出力スループットを重視するアプリケーションにおいて補正処理部２１や出力回路１２の動作速度によって固体撮像装置としてのピクセルレートが制約されているような場合には、出力回路１２の前段に補正処理部２１を複数個配して並列度が上げられても良い。
　以下、本実施形態に係る固体撮像装置１の動作について、図７を参照して説明する。図７は、本実施形態に係る固体撮像装置１の動作を示すタイミングチャートである。
　なお、図７において、Ｖｓｌｏｐｅ’＿ＮはＮ列目の参照信号変更部１９が出力する参照信号電圧Ｖｓｌｏｐｅ’を示し、Ｖｓｌｏｐｅ’＿ＭはＭ列目の参照信号変更部１９が出力する参照信号電圧Ｖｓｌｏｐｅ’を示し、Ｖｘ＿ＮはＮ列目の垂直信号線６に出力される単位画素２からの信号電圧を示し、Ｖｘ＿ＭはＭ列目の垂直信号線６に出力される単位画素２からの信号電圧を示し、カウント値＿ＮはＮ列目のカウント部１６がカウントするカウント値を示し、カウント値＿ＭはＭ列目のカウント部１６がカウントするカウント値を示し、参照信号変更信号＿ＮはＮ列目の閾値判定部２０が出力する参照信号変更信号４０を示し、参照信号変更信号＿ＭはＭ列目の閾値判定部２０が出力する参照信号変更信号４０を示す。
　まず、時刻ｔ０において、単位画素２が画素リセット直後の信号レベルつまりリセットレベルの電圧Ｖｒｓｔを垂直信号線６へ出力する。このとき、安定後の垂直信号線６の信号電位は、Ｎ列目においてＶｒｓｔ＿Ｎ、Ｍ列目においてＶｒｓｔ＿Ｍであり、必ずしも同一ではない。このリセットレベルの差異は、リセット時のいわゆるＫＴＣノイズや、参照信号の遅延等、様々な要因に起因する。
　次に、時刻ｔ１において、各列の参照信号変更部１９は、参照信号電圧Ｖｓｌｏｐｅ’の出力を開始し、同時に各列のカウント部１６は、カウンタ初期値Ｄｉｎｉｔからダウンカウントを開始する。
　次に、時刻ｔ２ｎにおいて、Ｎ列目の電圧比較部１５の大小判定結果が反転した時点で、Ｎ列目のカウント部１６がダウンカウントを終了し、その時点でのカウント値Ｄｒｓｔ＿ＮがＮ列目のリセットレベルに対応するデジタル信号値となる。
　また、時刻ｔ２ｍにおいて、Ｍ列目の電圧比較部１５の大小判定結果が反転した時点で、Ｍ列目のカウント部１６がダウンカウントを終了し、その時点でのカウント値Ｄｒｓｔ＿ＭがＭ列目のリセットレベルに対応するデジタル信号値となる。前述したリセットレベルの差異により、カウント値Ｄｒｓｔ＿Ｎとカウント値Ｄｒｓｔ＿Ｍとは、必ずしも同一とはならない。
　次に、参照信号電圧Ｖｓｌｏｐｅ’を初期化した後の時刻ｔ３において、単位画素２がリセットレベルＶｒｓｔに受光光量に応じた信号レベルＶｓｉｇを重畳した電圧（Ｖｒｓｔ＋Ｖｓｉｇ）を垂直信号線６へ出力する。このとき、安定後の垂直信号線６の信号電圧は、Ｎ列目において（Ｖｒｓｔ＿Ｎ＋Ｖｓｉｇ＿Ｎ)、Ｍ列目において（Ｖｒｓｔ＿Ｍ＋Ｖｓｉｇ＿Ｍ)であり、仮に受光光量に応じた信号レベルの電圧Ｖｓｉｇ＿Ｎ及びＶｓｉｇ＿Ｍが同一であったとしても、前述したリセットレベルの電圧Ｖｒｓｔ＿Ｎ及びＶｒｓｔ＿Ｍの差異により、Ｎ列目とＭ列目との垂直信号線６の信号電圧は必ずしも同一ではない。
　次に、時刻ｔ４において、各列の参照信号変更部１９は、参照信号電圧Ｖｓｌｏｐｅ’の出力を開始する。これと同時に、Ｎ列目のカウント部１６はカウント値Ｄｒｓｔ＿Ｎを起点としてアップカウントを開始し、Ｍ列目のカウント部１６はカウント値Ｄｒｓｔ＿Ｍを起点としてアップカウントを開始する。
　次に、時刻ｔ５ｎにおいて、Ｎ列目のカウント部１６のカウント値が閾値Ｄｔｈ以上となったことをＮ列目の閾値判定部２０が判定し、参照信号変更信号＿Ｎを出力する。これを受けて、Ｎ列目の参照信号変更部１９は、参照信号電圧Ｖｓｌｏｐｅ’＿Ｎの傾きを２倍の傾きへと変化させる。
　また、時刻ｔ５ｍにおいて、Ｍ列目のカウント部１６のカウント値が閾値Ｄｔｈ以上となったことをＭ列目の閾値判定部２０が判定し、参照信号変更信号＿Ｍを出力する。これを受けて、Ｍ列目の参照信号変更部１９は、参照信号電圧Ｖｓｌｏｐｅ’＿Ｍの傾きを２倍の傾きへと変化させる。
　従って、Ｎ列目では時刻ｔ５ｎ、Ｍ列目では時刻ｔ５ｍにおいて、共通の閾値Ｄｔｈを境界として参照信号電圧Ｖｓｌｏｐｅ’の傾きが変更される。これにより、列毎にカウント値の判定を行い、同一の受光信号量、言い換えると、同一の閾値Ｄｔｈを既知の境界として列毎に独立に参照信号電圧Ｖｓｌｏｐｅ’の傾きを変えることができる。
　次に、時刻ｔ６ｎにおいて、Ｎ列目の電圧比較部１５の大小判定結果が反転した時点で、Ｎ列目のカウント部１６がアップカウントを終了し、その時点でのカウント値Ｄｓｉｇ＿ＮがＮ列目の単位画素２での受光光量に応じた信号レベルに対応するデジタル信号値となる。
　また、時刻ｔ６ｍにおいて、Ｍ列目の電圧比較部１５の大小判定結果が反転した時点で、Ｍ列目のカウント部１６がアップカウントを終了し、その時点でのカウント値Ｄｓｉｇ＿ＭがＭ列目の単位画素２での受光光量に応じた信号レベルに対応するデジタル信号値となる。
　次に、ＡＤ変換部８のＡＤ変換動作が終了した後、水平走査回路１０は、水平制御線１１を順次アクティブにすることで単位画素２の列を順次選択して水平走査を行い、メモリ部１８に記憶されたデジタル信号値を水平信号線９へ伝送する。水平信号線９へ伝送されたデジタル信号値は、補正処理部２１へ入力され、後述する補正処理をなされた上で、出力回路１２へ伝送される。
　最後に、出力回路１２は、伝送されたデジタル信号値を外部に出力する。出力回路１２として好適にはＬＶＤＳ等の高速伝送回路が用いられるが、デジタル信号値を出力可能な出力手段であれば出力回路１２の出力方式・回路・構成は特に制限されるものではなく、またシリアル出力・パラレル出力の種別やその出力ポート数なども特に制限されるものではない。
　なお、上述した垂直走査回路４、水平走査回路１０及びＡＤ変換部８の動作制御は、タイミング制御部１３によりなされる。
　以上のように本実施形態に係る固体撮像装置１では、カウント部１６がダウンカウント後にアップカウントすることで、リセットレベルに対応するデジタル信号値Ｄｒｓｔは除去され、カウント部１６のカウンタ初期値Ｄｉｎｉｔを基準として受光光量に応じた信号レベルに対応するデジタル信号値Ｄｓｉｇのみを得ることが出来る。
　また、参照信号電圧Ｖｓｌｏｐｅ’の傾きを変更しない場合のＡＤ変換終了時間は時刻ｔ７ｎ及びｔ７ｍであるのに対し、本実施形態の固体撮像装置１におけるＡＤ変換終了時間は、時刻ｔ６ｎ及びｔ６ｍである。従って、本実施形態に係る固体撮像装置１では、参照信号電圧Ｖｓｌｏｐｅ’の傾きを急峻とする変更によって、ＡＤ変換の高速化を実現することが出来る。
　なお、本実施形態の固体撮像装置１では、参照信号電圧Ｖｓｌｏｐｅ’の傾きを変更後も、カウントＣＬＫ及びカウント部１６のカウンタの分周速度共に変更されないため、閾値Ｄｔｈを境界としてカウント値の重みが異なり、閾値Ｄｔｈを境界としてＡＤ変換のゲインすなわちＡＤ変換のリニアリティが異なる。しかしながら、閾値Ｄｔｈは既知であり、かつ、全列で共通である。従って、本実施形態の固体撮像装置１では、ＡＤ変換のリニアリティは、容易に演算で補正することができる。
　また、本実施形態の固体撮像装置１では、カウント値が閾値Ｄｔｈ以上となった以降は参照信号電圧Ｖｓｌｏｐｅ’の傾きが大きくなるため、従来の固体撮像装置と同様に、カウント値が閾値Ｄｔｈ以上となった以降はＡＤ変換としての分解能は低下する場合がある。これに対しては、受光光量のショットノイズの大きさに対してＡＤ変換の分解能低下が許容できる範囲内で閾値Ｄｔｈを決定すると良い。詳細には、閾値Ｄｔｈに対応する受光光量の２分の１乗として見積もられるショットノイズの大きさに対して、分解能低下後のＡＤ変換の１［ＬＳＢ］相当量が十分小さくなるべく閾値Ｄｔｈを設定することで解決出来る。
　また、本実施形態の固体撮像装置１は、動画撮影や高速撮影等、ＡＤ変換速度すなわち高フレームレートが重視される撮影モードや撮影シーンでは、閾値Ｄｔｈをカウント時間が短い側（一般には、低照度値側）に設定し、低速の静止画撮影等、ＡＤ変換の分解能すなわち画質が重視される撮影モードや撮影シーンでは、閾値Ｄｔｈをカウント時間が長い側（一般には、高照度値側）に設定する、あるいは参照信号電圧Ｖｓｌｏｐｅ’の傾き変更を行わない等の使い分けにより、動画と静止画の画像特性を高い次元で両立させることが出来る。
　また、本実施形態の固体撮像装置１においては、同一の受光信号量、すなわち同一の閾値Ｄｔｈを既知の境界として列毎に独立に列内でカウント部１６のカウント値判定を行い、列毎に独立に列内で参照信号電圧Ｖｓｌｏｐｅ’の傾きを変えることが可能である。
　また、本実施形態の固体撮像装置１においては、閾値判定部２０がカウント部１６のカウント値の判定を行い、参照信号変更信号４０を出力した後に、参照信号変更部１９に参照信号変更信号４０が入力され、これに応じて参照信号電圧Ｖｓｌｏｐｅ’の傾きが変わるという順序関係は存在するが、参照信号変更信号４０は同一列内のみの伝播であるため、その遅延は微少なものであり特性には問題とはならない。このため、本実施形態の固体撮像装置１においては、参照信号電圧Ｖｓｌｏｐｅ’の傾き変更と、カウント部１６のカウント値の重み変化との同時性を保つことができ、従来の固体撮像装置において課題であったＡＤ変換のリニアリティの崩れと、画像におけるシェーディングや列固定パターンノイズの発生による画質劣化の回避と、ＡＤ変換の高速化とを両立することが可能となる。
　また、従来の固体撮像装置においては、各列のリセットレベルの差異や参照信号電圧Ｖｓｌｏｐｅ’の伝播遅延に関わり無く参照信号電圧Ｖｓｌｏｐｅ’の傾き変更を実行するため、実際には、各列で異なる受光信号量を境界として参照信号電圧Ｖｓｌｏｐｅ’の傾きが変化することとなり、画像の均質化の点でも難がある。しかし、本実施形態の固体撮像装置１においては、前述の通り、全列で同一の受光信号量すなわち同一の閾値Ｄｔｈを既知の境界として参照信号電圧Ｖｓｌｏｐｅ’の傾きを変化させるため、各列のリセットレベルの差異や参照信号電圧Ｖｓｌｏｐｅ’の伝播遅延に関わらず、像の均質化を図ることができる。
　以上述べたように、本実施形態に係る固体撮像装置１は、全列共通に設定した閾値Ｄｔｈで列毎に独立に参照信号電圧Ｖｓｌｏｐｅ’の傾きを変更することで、ＡＤ変換のリニアリティ及び画質を維持しつつＡＤ変換処理の高速化を実現することができる。すなわち、本実施形態に係る固体撮像装置１によれば、シングルスロープ型ＡＤ変換回路を用いる固体撮像装置において、参照信号電圧Ｖｓｌｏｐｅ’の傾きをカウント途中で変更することにより、大きな信号レベルのカウントに要する時間を短縮し、ＡＤ変換処理を高速化できる。
　また、本実施形態に係る固体撮像装置１は、全列共通に設定した既知の閾値Ｄｔｈに対して列毎にカウント値の判定を行い、列毎に参照信号電圧Ｖｓｌｏｐｅ’の傾きを独立に変更することにより、カウント値の重みと参照信号電圧Ｖｓｌｏｐｅ’の傾きとの整合を、列毎に維持することが出来る。このため、ＡＤ変換処理を高速化しつつ、従来の固体撮像装置における課題であったＡＤ変換のリニアリティの崩れと、シェーディングや列固定パターンノイズの発生による画質劣化を回避することが出来る。
　加えて、本実施形態に係る固体撮像装置１は、参照信号電圧Ｖｓｌｏｐｅ’の傾きを変更する場合には、参照信号電圧Ｖｓｌｏｐｅ’の傾き変更前後で、ＡＤ変換のゲイン（すなわち、カウント値の重み）が異なるため、ＡＤ変換後のカウント値に対して補正処理が必要となる。しかし、全列共通に設定した既知の閾値Ｄｔｈに対して列毎にカウント値の判定を行い、列毎に参照信号電圧Ｖｓｌｏｐｅ’の傾きを独立に変更することにより、全列で共通の補正処理を用いることが出来るため、補正処理を簡素化することができる。
　（第１の実施形態の変形例１）
　ここで、本実施形態における変形例１について説明する。上記実施形態では、水平信号線９を用いた水平走査の構成と動作にて図示および説明を行った。しかし、水平走査の構成と動作はこれに制限されるものではなく、後述する図８に示すように、互いに電気的に接続された複数のメモリ部１８のシフト動作によって水平走査が行われても良い。
　図８は、本変形例に係る固体撮像装置１の構成を示す図である。
　図８に示す固体撮像装置１では、図１の固体撮像装置１における水平信号線９と水平制御線１１が存在せず、代わりに水平転送ＣＬＫ６０が水平走査回路１０からメモリ部１８へ供給され、各列のメモリ部１８は水平転送ＣＬＫ６０によってシフト動作を行う。各列のメモリ部１８は、例えば、フリップフロップ等の記憶手段で構成されるメモリ部１８に対して、対応するカウント部１６からの信号と、隣接する列のメモリ部１８からの信号とをセレクタ等によって切り替えて入力可能な構成とされる。当該構成において、カウント部１６のカウント値が記憶される際にはカウント部１６からの信号が対応するメモリ部１８に入力され、水平転送ＣＬＫ６０によってシフト動作を行う際には隣接する列のメモリ部１８からの信号がメモリ部１８に入力される。各列のメモリ部１８は補正処理部２１に対してメモリ部１８のいずれかから信号が出力される構成とされ、各列のメモリ部１８がシフト動作を順次行うことでメモリ部１８からＡＤ変換後のデジタル信号値が順次補正処理部２１へと伝送される。
　（第１の実施形態の変形例２）
　また、本実施形態における変形例２について説明する。本実施形態の固体撮像装置においては、補正処理部２１が複数の単位画素２及びＡＤ変換部８が搭載された半導体集積回路と同一の半導体集積回路上に存在するとしたが、本変形例に示すように異なる半導体集積回路上に存在しても良い。
　図９は、本変形例に係る固体撮像装置１の構成の構成を示す図である。
　図９に示す固体撮像装置１では、補正処理部２１は、画像処理等を実行するＤＳＰ（Digital Signal Processor）７０上に存在する。一般的には、単位画素２が搭載される半導体集積回路よりも、ＤＳＰ７０を構成する半導体集積回路においてより微細なプロセスが適用される。このため、本実施形態の補正処理部２１は、その構成と機能が図１に示す補正処理部２１と同様であっても、より高速に、より小面積に補正処理を行い得る。
　（第２の実施形態）
　以下、図面を参照しながら、本発明の第２の実施形態に係る固体撮像装置の構成及び動作について説明する。なお、以下では第１の実施形態の固体撮像装置との相違点についてのみ説明する。
　本実施形態に係る固体撮像装置は、第１の実施形態に係る固体撮像装置に対して、参照信号生成部が複数の参照信号電圧を生成するという点で異なる。また、参照信号変更部の出力である参照信号電圧の傾きの切り替えを、参照信号変更部によるゲインの切り替えではなく、参照信号変更部による複数の傾きの異なる参照信号電圧からの選択によって行うという点でも異なる。
　図１０は、本実施形態に係る固体撮像装置１０１の構成を示す図である。なお、図１と同様の要素については同一の符号が付されており、それらに関する詳しい説明はここでは省略する。
　この固体撮像装置１０１は、参照信号生成部１１４と参照信号変更部１１９とを除いて、第１の実施形態に係る固体撮像装置１と同じ構成を有している。
　ＡＤ変換部１０８は、垂直信号線６に対応して設けられ、対応する垂直信号線６により伝達された信号電圧をデジタル信号に変換する複数の列ＡＤ変換回路１８０を有する。列ＡＤ変換回路１８０は、本発明の列ＡＤ変換部の一例である。複数の列ＡＤ変換回路１８０は、電圧比較部１５と、閾値判定部２０の比較結果を参照して電圧比較部１５へ供給する参照信号電圧の傾きを変更する参照信号変更部１１９と、カウント部１６と、閾値判定部２０と、メモリ部１８とをそれぞれ備える。
　参照信号生成部１１４は、傾きの異なる複数の参照信号電圧Ｖｓｌｏｐｅ＿１～Ｖｓｌｏｐｅ＿ｎを生成する。参照信号生成部１４にて生成された参照信号電圧Ｖｓｌｏｐｅ＿１～Ｖｓｌｏｐｅ＿ｎのうち、少なくとも２信号以上が参照信号変更部１１９へ入力される。具体的には、参照信号生成部１１４は、第１の参照信号電圧Ｖｓｌｏｐｅ＿１と、第２の参照信号電圧Ｖｓｌｏｐｅ＿２との２信号を生成し、両参照信号電圧を参照信号変更部１１９へ入力する。なお、参照信号電圧の波形は所定の傾きで推移するものであれば特に制限されず、また所定の傾きで推移する参照信号電圧を生成できる参照信号生成部１１４であれば参照信号生成部１１４の構成は特に制限されるものではない。
　参照信号変更部１１９は、参照信号生成部１１４により生成され、入力された複数の参照信号電圧のいずれかを選択し、選択した参照信号電圧を電圧比較部１５へ供給することで、参照信号変更部１１９の出力である参照信号電圧Ｖｓｌｏｐｅ’の傾きの切り替えを行う。参照信号変更部１１９は、閾値判定部２０の比較結果が変わったときに、これまで選択していた参照信号電圧と異なる参照信号電圧を選択する。参照信号電圧Ｖｓｌｏｐｅ’の傾きの切り替えにおいては、傾きの切り替え点で参照信号電圧Ｖｓｌｏｐｅ’の連続性が保たれる。
　次に、図１１Ａ及び図１１Ｂを用いて、本実施形態に係る固体撮像装置１０１の構成例と動作、具体的には参照信号変更部１１９の構成例と動作について説明する。
　図１１Ａ及び図１１Ｂは参照信号変更部１１９の構成例と動作をそれぞれ示す図である。
　参照信号変更部１１９は、一端に参照信号生成部１１４により生成された第２の参照信号電圧Ｖｓｌｏｐｅ＿２が供給され、他端が電圧比較部１５に接続されたクランプ容量８６と、一端に参照信号生成部１１４により生成された第１の参照信号電圧Ｖｓｌｏｐｅ＿１が供給され、他端がクランプ容量８６の他端に接続され、導通時に参照信号変更部１１９の出力である参照信号電圧Ｖｓｌｏｐｅ’を第１の参照信号電圧Ｖｓｌｏｐｅ＿１とするスイッチ手段８５とを備えている。参照信号変更部１１９には、閾値判定部２０から出力され、スイッチ手段４３を制御する参照信号変更信号４０が入力される。
　参照信号変更部１１９は、スイッチ手段８５の遮断・導通によって、参照信号変更部１１９の出力である参照信号電圧Ｖｓｌｏｐｅ’を第１の参照信号電圧Ｖｓｌｏｐｅ＿１もしくは第２の参照信号Ｖｓｌｏｐｅ＿２に切り替えることができる。
　以下では、第１の参照信号電圧Ｖｓｌｏｐｅ＿１の傾きをα、第２の参照信号電圧Ｖｓｌｏｐｅ＿２の傾きをα×２として、参照信号変更部１１９の動作の詳細を説明する。
　閾値判定部２０は、カウント部１６のカウント値が閾値Ｄｔｈに到達したと判断するまではスイッチ手段８５を導通させており、このとき電圧比較部１５へ供給される参照信号電圧Ｖｓｌｏｐｅ’は、第１の参照信号電圧Ｖｓｌｏｐｅ＿１であり、その傾きはαとなる。スイッチ手段８５が導通している間、クランプ容量８６には第１の参照信号電圧Ｖｓｌｏｐｅ＿１と第２の参照信号電圧Ｖｓｌｏｐｅ＿２との差電圧が蓄積され、クランプ容量８６の参照信号電圧Ｖｓｌｏｐｅ’を出力する側の端子（電圧比較部１５と接続されている側の端子）は第１の参照信号電圧Ｖｓｌｏｐｅ＿１にクランプされる。
　一方、閾値判定部２０は、カウント部１６のカウント値が閾値に到達したと判断した時点でスイッチ手段８５を遮断させる。これにより、参照信号電圧Ｖｓｌｏｐｅ’は、クランプ容量８６による第２の参照信号電圧Ｖｓｌｏｐｅ＿２の容量結合出力となり、電圧比較部１５へ供給される参照信号電圧Ｖｓｌｏｐｅ’の傾きは第２の参照信号電圧Ｖｓｌｏｐｅ＿２の傾きであるα×２となる。
　このように、スイッチ手段８５の制御によって参照信号電圧Ｖｓｌｏｐｅ’の傾きを変更することができ、クランプ容量８６の作用によって参照信号電圧Ｖｓｌｏｐｅ’の傾きの変更点での参照信号電圧Ｖｓｌｏｐｅ’の連続性を保つことができる。
　なお、参照信号電圧Ｖｓｌｏｐｅ’の傾きは２倍に変更されるとしたが、任意のＫ倍に変更されてもよい。
　また、参照信号変更部１１９は図１１Ａの構成を有するとしたが、列毎の閾値判定部２０の判定結果に基づいて、複数の参照信号電圧から傾きの異なる参照信号電圧を選択することで、列毎に参照信号電圧Ｖｓｌｏｐｅ’の傾きを独立に変更し、傾きの切り替え点で参照信号電圧Ｖｓｌｏｐｅ’の連続性を維持できる参照信号変更部１１９であれば、参照信号変更部１１９の構成は図１１Ａに制限されるものではない。また、参照信号電圧Ｖｓｌｏｐｅ’の傾き値、及び参照信号電圧Ｖｓｌｏｐｅ’の傾きの切り替え数についても、図１１Ｂに制限されるものではない。
　以上のように本実施形態に係る固体撮像装置１０１は、第１の実施形態に係る固体撮像装置１と同様に、全列共通に設定した閾値Ｄｔｈで列毎に独立に参照信号電圧Ｖｓｌｏｐｅ’の傾きを変更するため、ＡＤ変換処理の高速化、ＡＤ変換のリニアリティの維持、及び画質の維持を実現することができる。
　また、第１の実施形態の固体撮像装置１において、参照信号電圧Ｖｓｌｏｐｅ’の傾きの値をいずれにするかは列ＡＤ変換回路１８０内のゲイン手段（参照信号変更部１９）に委ねられているが、第２の実施形態の固体撮像装置１０１では、参照信号電圧Ｖｓｌｏｐｅ’の傾きの値をいずれにするかを、参照信号生成部１１４から出力される参照信号電圧Ｖｓｌｏｐｅの傾きによって定めることができる。一般的には、列ＡＤ変換回路１８０内のゲイン手段と列ＡＤ変換回路１８０外の参照信号生成部１１４とでは、列ＡＤ変換回路１８０外の参照信号生成部１１４の方が回路面積としての制約が緩く、そのため参照信号電圧の傾きの精度を上げやすいという利点が存在する。
　また、本実施形態の固体撮像装置１０１において、参照信号変更部１１９が参照信号電圧Ｖｓｌｏｐｅ’の傾きを２のｎ乗倍に変更する場合には、後段の補正処理において、Ｋ倍の乗算演算を行うことなく、ｎビットのビットシフト操作で補正を行うことが可能であり、回路面積（乗算回路）削減という利点が存在する。
　（第３の実施形態）
　以下、図面を参照しながら、本発明の第３の実施形態に係る固体撮像装置の構成及び動作について説明する。なお、以下では第１の実施形態の固体撮像装置との相違点についてのみ説明する。
　本実施形態に係る固体撮像装置は、第１の実施形態に係る固体撮像装置に対して、列ＡＤ変換回路の後段に補正処理部が存在せず、列ＡＤ変換回路が補正処理部そのものを有する点で異なる。
　図１２は、本実施形態に係る固体撮像装置２０１の構成を示す図である。なお、図１と同様の要素については同一の符号が付されており、それらに関する詳しい説明はここでは省略する。
　この固体撮像装置２０１は、補正処理部２１が列ＡＤ変換回路２８０に含まれる点を除いて、第１の実施形態に係る固体撮像装置１と同じ構成を有している。また、固体撮像装置２０１において、参照信号電圧Ｖｓｌｏｐｅ’の傾きを変更した際のＡＤ変換のリニアリティと、その補正方法とは第１の実施形態に係る固体撮像装置１と同様である。すなわち、固体撮像装置２０１では、参照信号電圧Ｖｓｌｏｐｅ’の傾きをＫ倍に変更して行う、閾値Ｄｔｈをカウントした以後のカウント値に対してのみ、Ｋ倍の演算操作を行う補正が行われる。その補正処理式は、［カウント値－閾値Ｄｔｈ］×Ｋ＋閾値Ｄｔｈとなる。
　ＡＤ変換部２０８は、垂直信号線６に対応して設けられ、対応する垂直信号線６により伝達された信号電圧をデジタル信号に変換する複数の列ＡＤ変換回路２８０を有する。列ＡＤ変換回路２８０は、本発明の列ＡＤ変換部の一例である。複数の列ＡＤ変換回路２８０は、電圧比較部１５と、参照信号変更部１９と、カウント部１６と、閾値判定部２０と、補正処理部２１と、メモリ部１８とをそれぞれ備える。
　補正処理部２１は、列ＡＤ変換回路２８０のそれぞれに含まれ、各列のカウント部１６のカウント値に対して列毎に上記の補正処理を行った後、メモリ部１８へ補正後のＡＤ変換値（デジタル信号値）を伝送する。メモリ部１８は、伝送された補正後のＡＤ変換値を記憶する。なお、図１２では、メモリ部１８の前段に補正処理部２１を配した例を例示したが、メモリ部１８の後段に補正処理部２１が配されても良い。
　以上のように、本実施形態に係る固体撮像装置２０１は、第１の実施形態に係る固体撮像装置１と同様に、全列共通に設定した閾値Ｄｔｈで列毎に独立に参照信号電圧Ｖｓｌｏｐｅ’の傾きを変更するため、ＡＤ変換処理の高速化、ＡＤ変換のリニアリティの維持、及び画質の維持を実現することができる。
　また、本実施形態に係る固体撮像装置２０１は、カウント部１６のカウント値に対して列毎に補正処理を行うことができ、補正処理式を列毎に微調整する等、列毎に補正の精度の向上を図ることができる。例えば、列毎に参照信号電圧Ｖｓｌｏｐｅ’の傾きに誤差が生じる場合などにおいて、有効となる利点が存在する。
　なお、本実施形態に係る固体撮像装置２０１において、Ｋ倍の参照信号電圧Ｖｓｌｏｐｅ’の傾き変更においてＫ倍の補正処理を行うとしたが、閾値Ｄｔｈをカウントした以後のカウント値に対するＡＤ変換のリニアリティに意図的に傾斜を設けたい場合には、カウント量のＫ倍の補正ではなく任意のＪ（０以外の正の実数）倍の補正を行っても良い。このときのＫ及びＪの関係は、ＪはＫと異なっていてもよいし、ＪはＫと等しくてもよい。
　（第４の実施形態）
　以下、図面を参照しながら、本発明の第４の実施形態に係る固体撮像装置の構成及び動作について説明する。なお、以下では第１の実施形態の固体撮像装置との相違点についてのみ説明する。
　本実施形態に係る固体撮像装置は、第１の実施形態に係る固体撮像装置に対して、列ＡＤ変換回路の後段に補正処理部が存在せず、列ＡＤ変換回路のカウント部が補正処理に相当する機能を含む点で異なる。
　図１３は、本実施形態に係る固体撮像装置３０１の構成を示す図である。なお、図１と同様の要素については同一の符号が付されており、それらに関する詳しい説明はここでは省略する。
　この固体撮像装置３０１は、補正処理部が存在せず、補正処理に相当する機能をカウント部３１６が含む点を除いて、第１の実施形態に係る固体撮像装置１と同じ構成を有している。この固体撮像装置３０１においては、参照信号電圧Ｖｓｌｏｐｅ’の傾き変更に合わせて、クロックＣＫの速度を列毎に変更する。具体的には、参照信号電圧Ｖｓｌｏｐｅ'の傾きがＫ倍に変化するタイミングにおいて、カウント部３１６がカウントするクロックＣＫを列毎にＫ倍の周波数とする。参照信号電圧Ｖｓｌｏｐｅ’の傾きがＫ倍に急峻となった分、１カウントの時間をＫ分の１とすることで、参照信号電圧Ｖｓｌｏｐｅ’の傾き変更前後でのＡＤ変換のゲインを同一とすることができる。
　ＡＤ変換部３０８は、垂直信号線６に対応して設けられ、対応する垂直信号線６により伝達された信号電圧をデジタル信号に変換する複数の列ＡＤ変換回路３８０を有する。列ＡＤ変換回路３８０は、本発明の列ＡＤ変換部の一例である。複数の列ＡＤ変換回路３８０は、電圧比較部１５と、参照信号変更部１９と、電圧比較部１５が比較を開始してから比較結果が変化するまでの時間をカウントするカウント部３１６と、閾値判定部２０と、メモリ部１８とをそれぞれ備える。
　カウント部３１６は、入力されるクロックをカウントすることにより電圧比較部１５の比較結果が変化するまでの時間をカウントし、参照信号電圧Ｖｓｌｏｐｅ'の傾きが変更されると同時に入力されるクロックの周波数を変更する。
　図１４は、カウント部３１６の構成例を示す図である。
　カウント部３１６は、異なる周波数の複数のクロックＣＫ＿１及びＣＫ＿２が入力され、クロックＣＫ＿１及びＣＫ＿２のいずれかを選択してクロックＣＫとして出力するクロックセレクタ９０と、クロックセレクタ９０により出力されたクロックＣＫをカウントするカウンタ９１とを含む。クロックセレクタ９０は、閾値判定部２０から出力される参照信号変更信号４０の入力を受け、閾値判定部２０が示す参照信号電圧Ｖｓｌｏｐｅ'の傾きがＫ倍に変化するタイミングにおいて、選択するクロックを切り替えることで、クロックＣＫをＫ倍の周波数に変更する。
　なお、カウント部３１６におけるカウントするクロックＣＫの周波数を変更する構成は図１４に例示するように異なる周波数のクロックから列毎（列ＡＤ変換回路３８０毎）にクロックを選択する構成が好適であるが、列毎にクロック周波数を変更できる構成であれば、その構成は図１４の構成に制限されるものではない。
　以上のように、本実施形態に係る固体撮像装置３０１は、第１の実施形態に係る固体撮像装置１と同様に、全列共通に設定した閾値Ｄｔｈで列毎に独立に参照信号電圧Ｖｓｌｏｐｅ’の傾きを変更するため、ＡＤ変換処理の高速化、ＡＤ変換のリニアリティの維持、及び画質の維持を実現することができる。
　また、本実施形態に係る固体撮像装置３０１では、カウント部３１６に補正処理に相当する機能が含まれるため、補正処理部を削除することが出来る。
　なお、カウント部３１６は、アップダウンカウンタで構成されることが好適ではあるが、差分情報を得ることができるカウント手段であればその構成はこれに制限されるものではない。例えばカウント部３１６は、複数のカウンタと、この複数のカウンタのカウント結果を差分する差分部とで構成されてもよい。
　（第４の実施形態の変形例１）
　ここで、本実施形態における変形例１について説明する。
　本変形例の固体撮像装置３０１において、参照信号電圧Ｖｓｌｏｐｅ'の傾き変更に合わせてカウント部３１６の分周速度が列毎に変更される。具体的には、参照信号電圧Ｖｓｌｏｐｅ'の傾きが２のｎ（自然数）乗倍に変化するタイミングにおいて、カウント部３１６の（ｎ＋１）ビット目のクロックが、ｎビット目の分周クロックからカウント部３１６の１ビット目がカウントしていたクロックＣＫに変更される。カウント部３１６の（ｎ＋１）ビット目のクロックの切り替えにより、参照信号電圧Ｖｓｌｏｐｅ’の傾きが２のｎ乗倍に急峻となった分、カウント部３１６の等価的なカウント速度を２のｎ乗倍とすることで、参照信号電圧Ｖｓｌｏｐｅ’の傾き変更前後でのＡＤ変換のゲインを同一とすることができる。
　カウント部３１６は、入力されるクロックをカウントすることにより電圧比較部１５の比較結果が変化するまでの時間をカウントし、参照信号電圧Ｖｓｌｏｐｅ'の傾きが変更されると同時に入力されるクロックの分周速度を変更する。
　図１５は、カウント部３１６の構成例を示す図である。
　カウント部３１６は、クロックＣＫをカウントするｎビットカウンタ９５と、ｎビットカウンタ９５の分周出力ＤｉｖとクロックＣＫとが入力されるクロックセレクタ９６と、クロックセレクタ９６の出力クロックＣＫ＿ｎをカウントする（ｍ－ｎ）ビットカウンタ９７（ｍ＞ｎを満たす自然数）とを含む。
　クロックセレクタ９６には閾値判定部２０から出力される参照信号変更信号４０が入力され、閾値判定部２０が示す参照信号電圧Ｖｓｌｏｐｅ'の傾きが２のｎ乗倍に変化するタイミングにおいて、（ｍ－ｎ）ビットカウンタ９７がカウントするクロックを切り替えることで、カウント部３１６の等価的なカウント速度を２のｎ乗倍とする。
　なお、カウント部３１６のカウント速度を変更する構成は図１５に例示するような構成が好適であるが、列毎にカウント速度を変更できる構成であれば、その構成は図１５に制限されるものではない。
　以上のように、本変形例に係る固体撮像装置３０１では、カウント部３１６に補正処理に相当する機能が含まれるため、補正処理部を削除することが出来る。
　（第４の実施形態の変形例２）
　また、本実施形態における変形例２について説明する。
　本変形例の固体撮像装置３０１では、カウント部３１６がビットシフト可能なカウンタにて構成され、参照信号電圧Ｖｓｌｏｐｅ'の傾きが変更されると同時に、カウント部３１６のカウント値がビットシフトし、変更時点までのカウント量をＬ（１より大きい実数）分の１倍した後カウントを継続する。具体的には、参照信号電圧Ｖｓｌｏｐｅ'の傾きが２のｎ乗倍に変化するタイミングにおいて、カウント部３１６のカウント値がｎビットシフトダウンされた後カウントが継続される。カウント部３１６のカウント値のビットシフトによりビットシフト操作前後でのカウントの重みを異ならせ、参照信号電圧Ｖｓｌｏｐｅ’の傾きが２のｎ乗倍に急峻となった分、参照信号電圧Ｖｓｌｏｐｅ’の傾き変更後のカウントの重みを２のｎ乗倍とすることで、参照信号電圧Ｖｓｌｏｐｅ’の傾き変更前後でのＡＤ変換のゲインを同一とすることができる。
　なお、カウント部３１６のカウントの重みを変更する構成は上述した構成が好適であるが、列毎にカウント速度の重みを変更できる構成であれば、その構成は特に制限されるものではない。
　以上のように、本変形例に係る固体撮像装置では、カウント部３１６に補正処理に相当する機能が含まれるため、補正処理部を削除することが出来る。
　（第５の実施形態）
　以下、図面を参照しながら、本発明の第５の実施形態に係る固体撮像装置の構成及び動作について説明する。なお、以下では第１の実施形態の固体撮像装置との相違点についてのみ説明する。
　本実施形態に係る固体撮像装置は、第１の実施形態に係る固体撮像装置に対して、複数の画素のそれぞれに対応して対応する画素の上に設けられたカラーフィルタをさらに備え、異なる画素の上に異なる色のカラーフィルタが配置され、閾値判定部は、異なる色のカラーフィルタが配置された画素から出力された信号電圧をデジタル信号に変換するときに異なる閾値Ｄｔｈを用いる点で異なる。
　図１６は、本実施形態に係る固体撮像装置７０１の構成を示す図である。なお、図１と同様の要素については同一の符号が付されており、それらに関する詳しい説明はここでは省略する。
　この固体撮像装置７０１は、閾値判定部７２０及び画素アレイ７０３の構成を除いて、第１の実施形態に係る固体撮像装置１と同じ構成を有している。
　画素アレイ７０３では、単位画素２の上にカラーフィルタが配置され、第１の単位画素２の上に配置されたカラーフィルタの色と、第２の単位画素２の上に配置されたカラーフィルタの色とは異なる。つまり、画素アレイ７０３では、ベイヤー配列のカラーフィルタが設けられている。
　閾値判定部７２０は、３つの閾値Ｄｔｈ１、Ｄｔｈ２及びＤｔｈ３のうちの２つを保持し、タイミング制御部１３からの信号に基づいて、デジタル信号に変換すべき信号電圧がいずれの画素により出力されたかに応じて複数の異なる閾値Ｄｔｈ１、Ｄｔｈ２及びＤｔｈ３のいずれを用いるかを決定（選択）している。ここで、閾値Ｄｔｈ１はＲ（赤）のカラーフィルタが配置された単位画素（Ｒの単位画素）から出力された信号電圧をデジタル信号に変換するときに用いられ、閾値Ｄｔｈ２はＧ（緑）のカラーフィルタが配置された単位画素（Ｇの単位画素）から出力された信号電圧をデジタル信号に変換するときに用いられ、閾値Ｄｔｈ３はＢ（青）のカラーフィルタが配置された単位画素（Ｂの単位画素）から出力された信号電圧をデジタル信号に変換するときに用いられる。ここで、閾値Ｄｔｈ１、Ｄｔｈ２及びＤｔｈ３は、Ｄｔｈ２＞Ｄｔｈ１、Ｄｔｈ２＞Ｄｔｈ３の関係を有する。
　単位画素２は行単位で選択されるため、水平方向に隣接する２つの列ＡＤ変換回路８０には同じタイミングで異なる色の信号電圧が出力される。従って、水平方向に隣接する２つの列ＡＤ変換回路８０の閾値判定部７２０は、閾値との比較において同じタイミングで異なる閾値を用いる。
　単位画素２と垂直信号線とが図１７Ａのように接続されている構成（異なる列の単位画素２が異なる垂直信号線が接続されている構成）においては、例えば、所定の行の単位画素２が選択されたとき、所定の列の列ＡＤ変換回路８０にＧの単位画素２の信号電圧が出力される一方、その所定の列に隣接する列ＡＤ変換回路８０にＲの単位画素２の信号電圧が出力される。従って、水平方向に隣接する２つの列ＡＤ変換回路８０の閾値判定部は、閾値との比較において同じタイミングで異なる閾値Ｄｔｈ２及びＤｔｈ１を用いる。そして、所定の行の次の行の単位画素２が選択されたとき、所定の列の列ＡＤ変換回路８０にＢの単位画素２の信号電圧が出力される一方、その所定の列に隣接する列ＡＤ変換回路８０にＧの単位画素２の信号電圧が出力される。従って、水平方向に隣接する２つの列ＡＤ変換回路８０の閾値判定部７２０は、閾値との比較において同じタイミングで異なる閾値Ｄｔｈ３及びＤｔｈ２を用いる。そして、この閾値Ｄｔｈ２及びＤｔｈ１の組み合わせと、閾値Ｄｔｈ３及びＤｔｈ２の組み合わせとが、列方向への単位画素２の行選択に伴って繰り返される。その結果、異なる２つの列ＡＤ変換回路８０における閾値判定部７２０の閾値の時間変化は、図１７Ｂのようになる。
　また、単位画素２と垂直信号線とが図１７Ｃのように接続されている構成（斜め方向に並ぶ単位画素２でフローティングディフュージョン部が共有されている構成）においては、例えば、所定の行の単位画素２が選択されたとき、所定の列の列ＡＤ変換回路８０にＧの単位画素２の信号電圧が出力される一方、その所定の列に隣接する列ＡＤ変換回路８０にＲの単位画素２の信号電圧が出力される。従って、水平方向に隣接する２つの列ＡＤ変換回路８０の閾値判定部７２０は、閾値との比較において同じタイミングで異なる閾値Ｄｔｈ２及びＤｔｈ１を用いる。そして、所定の行の次の行の単位画素２が選択されたとき、所定の列の列ＡＤ変換回路８０にＧの単位画素２の信号電圧が出力される一方、その所定の列に隣接する列ＡＤ変換回路８０にＢの単位画素２の信号電圧が出力される。従って、水平方向に隣接する２つの列ＡＤ変換回路８０の閾値判定部７２０は、閾値との比較において同じタイミングで異なる閾値Ｄｔｈ２及びＤｔｈ３を用いる。そして、この閾値Ｄｔｈ２及びＤｔｈ１の組み合わせと、閾値Ｄｔｈ２及びＤｔｈ３の組み合わせとが、列方向への単位画素２の行選択に伴って繰り返される。その結果、異なる２つの列ＡＤ変換回路８０における閾値判定部７２０の閾値の時間変化は、図１７Ｄのようになる。
　このような閾値判定部７２０の閾値変更は、タイミング制御部１３が所定の行が選択されたことを受けてその所定の行に対応する信号を閾値判定部７２０のそれぞれに送信することにより行われる。異なる列ＡＤ変換回路８０はそれぞれ同じタイミングで同じ信号を受けるが、隣接する閾値判定部７２０が異なる構成（閾値）を持ち、全ての閾値判定部７２０が行方向に一つおきに同じ構成を持つため、同じタイミングで異なる閾値が用いられる。
　以上のように、本実施形態に係る固体撮像装置７０１は、第１の実施形態に係る固体撮像装置１と同様に、列毎に独立に参照信号電圧Ｖｓｌｏｐｅ’の傾きを変更するため、ＡＤ変換処理の高速化、ＡＤ変換のリニアリティの維持、及び画質の維持を実現することができる。
　また、本実施形態に係る固体撮像装置７０１は、色毎に閾値判定部７２０の閾値を変更させてＡＤ変換ゲインの変化タイミングが色毎に切り替えられ、各色に対応した電圧出力ゲイン（カウント値）で参照信号電圧Ｖｓｌｏｐｅ’の傾きが切り替えられる。通常、色毎に入射光に対する電圧出力ゲインは異なるため、同じ閾値でＡＤ変換ゲインを切り替えた場合には、図１８Ａに示されるように色毎に切り替わりの入射光強度は異なる。その結果、同じ入射光強度に対して特定の色だけＡＤ分解能が荒くなる画質劣化が発生する。これに対し、色毎に異なる閾値でＡＤ変換ゲインを切り替えることで、図１８Ｂに示されるように色毎でも切り替わりの入射光強度は同じにすることができる。その結果、同じ入射光強度に対して特定の色だけＡＤ分解能が荒くなる画質劣化を回避することができる。
　なお、タイミング制御部１３が３つの閾値Ｄｔｈ１、Ｄｔｈ２及びＤｔｈ３を保持し、デジタル信号に変換すべき信号電圧がいずれの単位画素２により出力されたかに応じて３つの閾値Ｄｔｈ１、Ｄｔｈ２及びＤｔｈ３のいずれを用いるかを決定し、決定された閾値を閾値判定部７２０に送信し、閾値判定部７２０は、タイミング制御部１３より送信された閾値を比較に用いてもよい。この場合、閾値判定部７２０は、送信された閾値に応じて判定動作すればよく、閾値を内部にメモリする必要がなくなる。
　この場合、タイミング制御部１３から閾値判定部７２０に３つの閾値Ｄｔｈ１、Ｄｔｈ２及びＤｔｈ３を送信するための配線は、図１９に示されるようにされる。つまり、各列の閾値判定部７２０とタイミング制御部１３とは、共通の１つの配線で接続されるのではなく、２つの共通配線で接続される。そして、１つの共通配線は閾値判定部７２０を１列おきに共通に接続し、もう一つの共通配線は既に共通に接続された閾値判定部７２０以外の閾値判定部７２０を１列おきに共通に接続する。閾値判定部７２０の閾値変更は、タイミング制御部１３が所定の行が選択されたことを受けてその所定の行に対応する閾値を閾値判定部７２０のそれぞれに送信することにより行われる。
　また、本実施形態に係る固体撮像装置７０１では、閾値判定部７２０は色毎に閾値を変更するとしたが、単位画素２及び行毎に閾値を変更してもよい。例えば、一組の単位画素２でフローティングディフュージョン部を共有している構成において、閾値判定部７２０は一組の単位画素２のいずれの信号電圧をデジタル信号に変換するかに応じて閾値を変更してもよい。
　また、本実施形態に係る固体撮像装置７０１は第１～第４の実施形態の固体撮像装置と組み合わされ、第１～第４の実施形態の固体撮像装置の閾値判定部７２０及び画素アレイ７０３が本実施の形態におけるものと入れ替えられてもよい。
　（比較例）
　以下、本発明の第１～第４の実施形態に係る固体撮像装置と比較される固体撮像装置について比較例を用いて説明する。
　図２０は、本比較例に係る固体撮像装置４０１の構成を示す図である。
　この固体撮像装置４０１は、画素アレイ３と、垂直走査回路４と、行制御線５と、垂直信号線６と、読み出し電流源７と、ＡＤ変換部４０８と、水平信号線９と、水平走査回路１０と、水平制御線１１と、出力回路１２と、タイミング制御部１３とを備える。
　画素アレイ３は、行列状に配置された複数の単位画素２を備え、単位画素２は、受光した光を光電変換して信号電圧に変換する。
　垂直走査回路４は、行制御線５を順次アクティブにすることで、単位画素２の行を順次選択して垂直走査を行い、選択された行の信号電圧は、列毎に設けられた垂直信号線６と読み出し電流源７によりＡＤ変換部４０８へ伝送される。
　ＡＤ変換部４０８は、シングルスロープ型ＡＤ変換回路であって、参照信号生成部４１４と、ＡＤ変換速度変更部１７と、列毎に設けられ、対応する垂直信号線６により伝達された信号電圧をデジタル信号に変換する複数の列ＡＤ変換回路４８０とを備え、各列の垂直信号線６に出力された信号電圧を各列で同時にデジタル信号に変換する。
　列ＡＤ変換回路４８０は、電圧比較部１５と、アップダウンカウンタであるカウント部１６と、メモリ部１８とを備える。
　参照信号生成部４１４は、時間経過と共に徐々に変化する参照信号電圧Ｖｓｌｏｐｅを生成する。
　電圧比較部１５は、垂直信号線６に出力された信号電圧と、参照信号電圧Ｖｓｌｏｐｅとの大小を比較する。
　カウント部１６は、電圧比較部１５の比較結果が変化するまでの時間をカウントすることでＡＤ変換を行う。ＡＤ変換終了後、カウント部１６はデジタル信号値をメモリ部１８に伝送し、メモリ部１８は伝送されたデジタル信号値を記憶する。
　水平走査回路１０は、水平制御線１１を順次アクティブにすることで単位画素２の列を順次選択して水平走査を行い、メモリ部１８に記憶されたデジタル信号値を水平信号線９へ伝送する。
　出力回路１２は、水平信号線９へ伝送されたデジタル信号値を外部に出力する。
　タイミング制御部１３は、垂直走査回路４と、水平走査回路１０と、ＡＤ変換部４０８との動作タイミングを制御する。
　以上の構成により、固体撮像装置４０１は単位画素２により出力される信号電圧を行単位でＡＤ変換できるが、一般にシングルスロープ型ＡＤ変換回路には、ＡＤのビット数が増加するほど、指数的に変換時間が増大する課題が存在することが知られている。このため、固体撮像装置４０１には、カウント部１６のカウント速度をＫ倍に変更するためのＡＤ変換速度変更部１７と、参照信号電圧Ｖｓｌｏｐｅの傾きを変更可能な参照信号生成部４１４とが設けられている。
　図２１は、本比較例に係る固体撮像装置４０１の駆動方法を示したタイミングチャート、具体的には、シングルスロープ型ＡＤ変換回路を備える固体撮像装置４０１の動作を示すタイミングチャートである。
　なお、図２１において、Ｖｓｌｏｐｅは参照信号生成部４１４が出力する参照信号電圧を示し、Ｖｘ＿ＮはＮ列目の垂直信号線６に出力される単位画素２からの信号電圧を示し、カウント値＿ＮはＮ列目のカウント部１６がカウントするカウント時間すなわちＡＤ変換後のデジタル信号値を示す。
　まず、時刻ｔ０において、単位画素２は画素リセット直後の信号レベルつまりリセットレベルの電圧Ｖｒｓｔを垂直信号線６へ出力する。
　次に、時刻ｔ１において、参照信号生成部４１４は参照信号電圧Ｖｓｌｏｐｅの出力を開始し、同時に各列のカウント部１６はカウンタ初期値Ｄｉｎｉｔからダウンカウントを開始する。
　次に、時刻ｔ２において、Ｎ列目の電圧比較部１５の大小判定結果が反転した時点で、Ｎ列目のカウント部１６がダウンカウントを終了し、その時点のカウント値ＤｒｓｔがＮ列目のリセットレベルに対応するデジタル信号値となる。
　次に、参照信号電圧Ｖｓｌｏｐｅを初期化した後の時刻ｔ３において、単位画素２がリセットレベルＶｒｓｔに受光光量に応じた信号レベルＶｓｉｇを重畳した電圧（Ｖｒｓｔ＋Ｖｓｉｇ）を垂直信号線６へ出力する。
　次に、時刻ｔ４において、参照信号生成部４１４は、参照信号電圧Ｖｓｌｏｐｅの出力を開始する。これと同時に、Ｎ列目のカウント部１６はカウント値Ｄｒｓｔを起点としてアップカウントを開始する。
　時刻ｔ５において、参照信号生成部４１４はタイミング制御部１３からの制御によって参照信号電圧Ｖｓｌｏｐｅの傾きを２倍の傾きへと変化させ、同時にＡＤ変換速度変更部１７はカウント部１６のカウント速度を２倍に変更させる。
　なお、このカウント速度の変更は、特許文献１においては、カウントＣＬＫの周波数を高速化することなく、カウンタの分周速度の変更にて実現されており、カウントＣＬＫ周波数の高速化による消費電力増加を生じない反面、カウント値の分解能、すなわちＡＤ変換としての分解能は低下することとなる。参照信号電圧Ｖｓｌｏｐｅの傾き・カウント速度の変更の度合いと、変更のタイミングとは、受光光量のショットノイズの大きさに対して、ＡＤ変換の分解能低下が許容される範囲内で決定される。
　次に、時刻ｔ６において、Ｎ列目の電圧比較部１５の大小判定結果が反転した時点で、Ｎ列目のカウント部１６がアップカウントを終了し、その時点でのカウント信号値ＤｓｉｇがＮ列目の単位画素２での受光光量に応じた信号レベルに対応するデジタル信号値となる。
　以上のように本比較例に係る固体撮像装置４０１では、リセットレベルに対応するデジタル信号値Ｄｒｓｔはカウント部１６がダウンカウント後にアップカウントすることで除去され、カウント部１６のカウンタ初期値Ｄｉｎｉｔを基準として、受光光量に応じた信号レベルに対応するデジタル信号値Ｄｓｉｇのみを得ることが出来る。すなわち、カウント部１６のダウンカウント及びアップカウント動作によって、いわゆる２重サンプリング動作がデジタル領域で行われる。このときのＡＤ変換時間は時刻ｔ０から時刻ｔ６までの変換時間Ｔであり、参照信号電圧Ｖｓｌｏｐｅの傾きとカウント部１６のカウント速度とを時刻ｔ５にて変更しない場合のＡＤ変換時間は時刻ｔ０から時刻ｔ７までの変換時間Ｔ’であることから、参照信号電圧Ｖｓｌｏｐｅの傾きの変更及びカウント速度の変更によりＡＤ変換の高速化を行うことができる。
　ここで、参照信号電圧Ｖｓｌｏｐｅは、供給源である参照信号生成部４１４から各列の電圧比較部１５へ到達するまでに伝播遅延を有する。この伝播遅延は、信号配線の寄生容量及び寄生抵抗によるものであり、参照信号生成部４１４からの距離が列毎に異なるため、その遅延量も列毎に異なる。従って、参照信号生成部４１４がタイミング制御部１３からの制御によって参照信号電圧Ｖｓｌｏｐｅの傾きを変化させた後、各列の電圧比較部１５で参照信号電圧Ｖｓｌｏｐｅの傾きが実際に変化するまでには遅延が存在し、その結果、参照信号電圧Ｖｓｌｏｐｅの傾きが変化するタイミングは列毎に異なる。
　同様に、ＡＤ変換速度変更部１７によるカウント部１６のカウント速度変更において、ＡＤ変換速度変更部１７から出力されるカウント速度変更を制御する信号（図２０のカウント速度変更信号ＴＨ）も同じく遅延を有する。従って、タイミング制御部１３からの制御によって、カウント速度変更信号ＴＨが出力された後、各列のカウント部１６へカウント速度変更信号ＴＨが入力されカウント速度が実際に変化するまでにも遅延が存在し、その結果、カウント速度が変化するタイミングは列毎に異なる。
　図２１では、参照信号電圧Ｖｓｌｏｐｅの傾きが変化するタイミングと、カウント部１６のカウント速度が変化するタイミングとは、列ＡＤ変換回路４８０において同時刻ｔ５であるとして図示している。無論、列ＡＤ変換回路４８０において、参照信号電圧Ｖｓｌｏｐｅの遅延とカウント速度変更信号ＴＨの遅延とが全列にて同一の遅延量であれば、遅延が存在しても、参照信号電圧Ｖｓｌｏｐｅの傾きが変化するタイミングと、カウント部１６のカウント速度が変化するタイミングとの同時性を保てる。
　しかしながら、参照信号電圧Ｖｓｌｏｐｅはアナログ信号であり、カウント速度変更信号ＴＨはデジタル信号であるため、各々の信号を駆動するドライバが異なる。また、デジタル信号には一般にリピーターバッファが挿入されるがアナログ信号には一般に挿入できない。さらに、参照信号電圧Ｖｓｌｏｐｅは電圧比較部１５へ出力され、カウント速度変更信号ＴＨはカウント部１６へ出力されるため、各々の信号の負荷が異なる。これらを鑑みると、遅延を全列にて同一化することは困難であり、その結果、タイミング制御部１３から同時刻に指令されたとしても、参照信号電圧Ｖｓｌｏｐｅの傾き変化とカウント速度の変更とは、各列ＡＤ変換回路４８０にとって同時刻に実行され得ない。一般的には、各々の信号源から遠い列ＡＤ変換回路４８０ほど各信号の遅延も大きくなるため、各々の信号源から遠い列ＡＤ変換回路４８０ほどその同時性のずれも大きくなる。
　次に、図２２を用いて、参照信号電圧Ｖｓｌｏｐｅの傾き変更とカウント速度の変更とが同時に実行されない場合の固体撮像装置の動作について説明する。図２２は、本比較例に係る固体撮像装置４０１の駆動方法を示したタイミングチャートである。
　なお、図２２において、時刻ｔ５までの動作は図２１における動作と同一であり、その説明を省略する。ただし、参照信号電圧Ｖｓｌｏｐｅは、参照信号生成部４１４の出力点における参照信号電圧ではなく、遅延後の参照信号電圧つまりＮ列目の列ＡＤ変換回路４８０における参照信号電圧として示す。また、カウント速度変更信号ＴＨのほうが、参照信号電圧Ｖｓｌｏｐｅより遅延量が小さいとして説明するが、逆の場合も起こりうる。
　時刻ｔ５において、ＡＤ変換速度変更部１７からのカウント速度変更信号ＴＨがＮ列目の列ＡＤ変換回路４８０に到達し、カウント部１６はカウント速度を２倍に変更する。
　時刻ｔ５’において、Ｎ列目の列ＡＤ変換回路４８０の入力部で、参照信号電圧Ｖｓｌｏｐｅの傾きが２倍の傾きへ変化する。
　図２１では時刻ｔ６において、Ｎ列目のカウント部１６がアップカウントを終了し、その時点でのカウント値ＤｓｉｇがＮ列目の単位画素２での受光光量に応じた信号レベルに対応するデジタル信号値として得られる。
　しかし、図２２では時刻ｔ６'において、電圧比較部１５の大小判定結果が反転した時点で、Ｎ列目のカウント部１６がアップカウントを終了し、その時点でのカウント値Ｄｓｉｇ'がＮ列目の単位画素２での受光光量に応じた信号レベルに対応するデジタル信号値として得られ、カウント値Ｄｓｉｇ（真値）とは異なる値が得られる。これは、時刻ｔ５から時刻ｔ５'の間で、カウント部１６のカウント速度と参照信号電圧Ｖｓｌｏｐｅの傾きとの整合が取れておらず、不正確な変換ゲインでＡＤ変換が行われたことにより、ＡＤ変換としてのリニアリティが崩れた結果である。カウント部１６のカウント速度と参照信号電圧Ｖｓｌｏｐｅの傾きとの整合が取れていない時間が長いほど、すなわち参照信号電圧Ｖｓｌｏｐｅとカウント速度変更信号ＴＨとの遅延差が大きいほど、ＡＤ変換としてのリニアリティの崩れは大きくなる。このため、参照信号生成部４１４やＡＤ変換速度変更部１７からの距離が離れた列ほど遅延差が大きくなる場合には画像にシェーディングが発生し、特定の列で遅延差が大きくなる場合には画像に列固定パターンノイズが発生する。
　以上、図２０～図２２を用いて説明したように、本比較例に係る固体撮像装置４０１ではＡＤ変換の高速化は一定の特性を得るが、ＡＤ変換のリニアリティの崩れと、シェーディングや列固定パターンノイズの発生による画質劣化という課題が発生する。
　（第６の実施形態）
　以下、図面を参照しながら、本発明の第６の実施形態に係るカメラの構成及び動作について説明する。
　図２３は、本実施の形態のカメラの概略構成を示す図である。
　このカメラは、固体撮像装置１、レンズ６１０、ＤＳＰ（デジタル信号処理回路）６２０、画像表示デバイス６３０および画像メモリ６４０から構成される。なお、カメラが備える固体撮像装置として第１の実施形態の固体撮像装置１を例示したが、他の実施形態の固体撮像装置１０１、２０１、３０１、４０１及び７０１のいずれかであってもよい。
　このカメラでは、レンズ６１０を介して外部から光が入射し、入射した光は固体撮像装置１によりデジタル信号に変換されて出力される。そして、出力されたデジタル信号はＤＳＰ６２０により処理されて映像信号として画像メモリ６４０に出力されて記録され、また画像表示デバイス６３０に出力されて画像表示される。
　ＤＳＰ６２０は、固体撮像装置１の出力信号に対してノイズ除去等の処理を行って映像信号を生成する画像処理回路６２１と、固体撮像装置１における画素の走査タイミングおよびゲインの制御を行うカメラシステム制御部６２２とから構成される。ＤＳＰ６２０は、例えば固体撮像装置１の単位セル内で共有される画素間での特性差に関する補正を行う。
　固体撮像装置１は１チップで形成され、固体撮像装置１が形成されたチップとＤＳＰ６２０が形成されたチップとは別チップとされる。これにより、固体撮像装置１の形成工程とＤＳＰ６２０の形成工程とを分離することで撮像部および処理部の製造工程を分離できるので、製造工程を削減して低コスト化を実現できる。また、タイミング制御、ゲイン制御および画像処理をユーザー毎に事由に設定することが可能となるため、使用の自由度を高くすることができる。
　以上、本発明の固体撮像装置及びカメラについて、実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。本発明の要旨を逸脱しない範囲内で当業者が思いつく各種変形を施したものも本発明の範囲内に含まれる。例えば、各実施の形態は適宜組み合わされて所望の固体撮像装置が形成されてもよい。
　本発明は、固体撮像装置及びカメラに有用であり、特に高速及び高画質が求められるデジタルスチルカメラ及びデジタルビデオカメラ等として有用である。
　　１、１０１、２０１、３０１、４０１、７０１、１００１　　固体撮像装置
　　２、１００３　　単位画素
　　３、７０３、１０１０　　画素アレイ
　　４、１０１４　　垂直走査回路
　　５、１０１５　　行制御線
　　６、１０１９　　垂直信号線
　　７　　読み出し電流源
　　８、１０８、２０８、３０８、４０８　　ＡＤ変換部
　　９、１０１８　　水平信号線
　　１０、１０１２　　水平走査回路
　　１１　　水平制御線
　　１２　　出力回路
　　１３　　タイミング制御部
　　１４、１１４、４１４、１０２７　　参照信号生成部
　　１５、１２５２　　電圧比較部
　　１６、３１６　　カウント部
　　１７　　ＡＤ変換速度変更部
　　１８　　メモリ部
　　１９、１１９　　参照信号変更部
　　２０、７２０　　閾値判定部
　　２１　　補正処理部
　　３０　　フォトダイオード
　　３１　　転送トランジスタ
　　３２　　読み出しトランジスタ
　　３３　　選択トランジスタ
　　３４　　リセットトランジスタ
　　４０　　参照信号変更信号
　　４１　　第１の容量
　　４２　　第２の容量
　　４３　　スイッチ手段
　　４５　　差動増幅回路
　　４６　　第１のＤＣカット容量
　　４７　　第２のＤＣカット容量
　　５０　　ラッチ回路
　　６０　　水平転送ＣＬＫ
　　７０、６２０　　ＤＳＰ
　　８０、１８０、２８０、３８０、４８０　　列ＡＤ変換回路
　　８５　　スイッチ手段
　　８６　　クランプ容量
　　９０　　クロックセレクタ
　　９１　　カウンタ
　　９５　　ｎビットカウンタ
　　９６　　クロックセレクタ
　　９７　　（ｍ－ｎ）ビットカウンタ
　　６１０　　レンズ
　　６２１　　画像処理回路
　　６２２　　カメラシステム制御部
　　６３０　　画像表示デバイス
　　６４０　　画像メモリ
　　１００５ａ　　端子
　　１００７　　駆動制御部
　　１０１２ａ　　水平デコーダ
　　１０１２ｂ　　水平駆動回路
　　１０１４ａ　　垂直デコーダ
　　１０１４ｂ　　垂直駆動回路
　　１０２０　　通信・タイミング制御部
　　１０２４　　読出電流源部
　　１０２５　　カラムＡＤ回路
　　１０２６　　カラム処理部
　　１０２８　　出力部
　　１２５４　　カウンタ部
　　１２５６　　データ記憶部
　　１２５８　　スイッチ
 

Claims (17)

  1. 　行列状に配置され、光を信号電圧に変換する複数の画素と、
    　前記画素の列に対応して設けられ、対応する列の前記画素より出力された信号電圧を伝達する複数の垂直信号線と、
    　前記垂直信号線に対応して設けられ、対応する前記垂直信号線により伝達された信号電圧をデジタル信号に変換する複数の列ＡＤ変換部とを備え、
    　前記列ＡＤ変換部は、
    　漸次変化する参照信号電圧とデジタル信号に変換される前記信号電圧との大小を比較する比較部と、
    　前記比較部が比較を開始してから比較結果が変化するまでの時間をカウントするカウント部と、
    　前記カウント部のカウント結果と所定の閾値とを比較する閾値判定部と、
    　前記閾値判定部の比較結果を参照して、前記比較部へ供給する前記参照信号電圧の傾きを変更する参照信号変更部とを有する
    　固体撮像装置。
  2. 　前記固体撮像装置は、さらに、
    　複数の前記列ＡＤ変換部から順次出力されるカウント結果のそれぞれに対して、前記参照信号電圧の傾きがＫ（０以外の正の実数）倍に変更された期間のカウント量をＪ（０以外の正の実数）倍に補正する処理を順次実行する補正処理部を備える
    　請求項１記載の固体撮像装置。
  3. 　前記列ＡＤ変換部は、前記カウント部のカウント結果に対して、前記参照信号電圧の傾きがＫ（０以外の正の実数）倍に変更された期間のカウント量をＪ（０以外の正の実数）倍に補正する補正処理部を有する
    　請求項１記載の固体撮像装置。
  4. 　前記カウント部は、入力されるクロックをカウントすることにより前記比較結果が変化するまでの時間をカウントし、前記参照信号電圧の傾きが変更されると同時に前記クロックの分周速度を変更する
    　請求項１記載の固体撮像装置。
  5. 　前記カウント部は、入力されるクロックをカウントすることにより前記比較結果が変化するまでの時間をカウントし、前記参照信号電圧の傾きが変更されると同時に前記クロックの周波数を変更する
    　請求項１記載の固体撮像装置。
  6. 　前記カウント部は、前記参照信号電圧の傾きが変更されると同時に変更時点までのカウント量をＬ（１より大きい実数）分の１倍した後、カウントを継続する
    　請求項１記載の固体撮像装置。
  7. 　前記参照信号変更部は、前記参照信号電圧の傾きを変化させるゲイン可変回路で構成される
    　請求項１記載の固体撮像装置。
  8. 　前記ゲイン可変回路は、容量結合回路と容量分割回路とのいずれかに切り替えられる
    　請求項７記載の固体撮像装置。
  9. 　前記ゲイン可変回路は、容量の分割比が切り替え可能な容量分割回路である
    　請求項７記載の固体撮像装置。
  10. 　前記比較部は、前記容量分割回路の容量素子を用いて該比較部のオフセットをキャンセルする
    　請求項８又は９記載の固体撮像装置。
  11. 　前記固体撮像装置は、さらに、
    　傾きの異なる複数の参照信号電圧を生成する参照信号生成部を備え、
    　前記参照信号変更部は、前記参照信号生成部により生成された複数の参照信号電圧のいずれかを選択し、選択した参照信号電圧を前記比較部へ供給し、
    　前記参照信号変更部は、前記閾値判定部の比較結果が変わったときに、これまで選択していた参照信号電圧と異なる参照信号電圧を選択する
    　請求項１記載の固体撮像装置。
  12. 　前記参照信号変更部は、
    　一端に前記参照信号生成部により生成された前記複数の参照信号電圧のうちの第２の参照信号電圧が供給され、他端が前記比較部に接続されたクランプ容量と、
    　一端に前記参照信号生成部により生成された前記複数の参照信号電圧のうちの第１の参照信号電圧が供給され、他端が前記クランプ容量の他端に接続されたスイッチ手段とを有する
    　請求項１１記載の固体撮像装置。
  13. 　前記閾値判定部は、前記カウント部のカウント開始後に、前記カウント部のカウンタのｎ（自然数）ビット目が初めて変化したことを記憶する記憶部で構成される
    　請求項１記載の固体撮像装置。
  14. 　前記固体撮像装置は、さらに、
    　複数の前記画素のそれぞれに対応して、対応する前記画素の上に設けられたカラーフィルタを備え、
    　前記複数の画素のうちの第１の画素の上に配置されたカラーフィルタの色と、前記複数の画素のうちの第２の画素の上に配置されたカラーフィルタの色とは異なり、
    　前記第１の画素から出力された信号電圧をデジタル信号に変換するときに用いられる前記所定の閾値と、前記第２の画素から出力された信号電圧をデジタル信号に変換するときに用いられる前記所定の閾値とは異なる
    　請求項１記載の固体撮像装置。
  15. 　前記閾値判定部は、前記所定の閾値を複数保持し、デジタル信号に変換すべき信号電圧がいずれの画素により出力されたかに応じて前記複数の所定の閾値のいずれを用いるかを決定する
    　請求項１４記載の固体撮像装置。
  16. 　前記固体撮像装置は、さらに、
    　前記所定の閾値を複数保持し、デジタル信号に変換すべき信号電圧がいずれの画素により出力されたかに応じて前記複数の所定の閾値のいずれを用いるかを決定し、決定された前記所定の閾値を前記閾値判定部に送信する制御部を備え、
    　前記閾値判定部は、前記制御部より送信された前記所定の閾値を前記比較に用いる
    　請求項１４記載の固体撮像装置。
  17. 　請求項１記載の固体撮像装置を備える
    　カメラ。
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013058930A (ja) * 2011-09-08 2013-03-28 Canon Inc 撮像装置
WO2013058213A1 (ja) * 2011-10-20 2013-04-25 ソニー株式会社 撮像素子およびカメラシステム
JP2013187744A (ja) * 2012-03-08 2013-09-19 Olympus Corp 撮像装置
WO2014038140A1 (ja) * 2012-09-10 2014-03-13 パナソニック株式会社 固体撮像装置及び撮像装置
CN103875236A (zh) * 2011-10-18 2014-06-18 索尼公司 图像拾取设备以及摄像机系统
JP2015119385A (ja) * 2013-12-19 2015-06-25 キヤノン株式会社 撮像装置および撮像システム
JP2016015758A (ja) * 2015-09-08 2016-01-28 キヤノン株式会社 撮像素子及び撮像装置
JP2016105622A (ja) * 2016-01-13 2016-06-09 キヤノン株式会社 撮像装置および撮像システム
US9485445B2 (en) 2011-06-23 2016-11-01 Canon Kabushiki Kaisha Imaging apparatus and method of driving the same
JP2017063505A (ja) * 2017-01-10 2017-03-30 キヤノン株式会社 撮像装置、撮像システム及び撮像装置の駆動方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002185328A (ja) * 2000-12-18 2002-06-28 Canon Inc Ａ／ｄ変換器及びそれを用いた固体撮像装置
JP2003087664A (ja) * 2001-09-11 2003-03-20 Seiko Epson Corp 半導体装置
JP2007088971A (ja) * 2005-09-26 2007-04-05 Sony Corp Ｄａ変換装置、ａｄ変換装置、半導体装置
JP2008136043A (ja) * 2006-11-29 2008-06-12 Sony Corp 固体撮像装置、撮像装置
JP2008199581A (ja) * 2007-01-17 2008-08-28 Sony Corp 固体撮像装置、撮像装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002185328A (ja) * 2000-12-18 2002-06-28 Canon Inc Ａ／ｄ変換器及びそれを用いた固体撮像装置
JP2003087664A (ja) * 2001-09-11 2003-03-20 Seiko Epson Corp 半導体装置
JP2007088971A (ja) * 2005-09-26 2007-04-05 Sony Corp Ｄａ変換装置、ａｄ変換装置、半導体装置
JP2008136043A (ja) * 2006-11-29 2008-06-12 Sony Corp 固体撮像装置、撮像装置
JP2008199581A (ja) * 2007-01-17 2008-08-28 Sony Corp 固体撮像装置、撮像装置

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9485445B2 (en) 2011-06-23 2016-11-01 Canon Kabushiki Kaisha Imaging apparatus and method of driving the same
US9912894B2 (en) 2011-06-23 2018-03-06 Canon Kabushiki Kaisha Imaging apparatus and method of driving the same
US9615044B2 (en) 2011-06-23 2017-04-04 Canon Kabushiki Kaisha Imaging apparatus and method of driving the same
US9800809B2 (en) 2011-09-08 2017-10-24 Canon Kabushiki Kaisha Imaging apparatus, imaging system, and method for reducing a difference in resolutions
JP2013058930A (ja) * 2011-09-08 2013-03-28 Canon Inc 撮像装置
CN103875236A (zh) * 2011-10-18 2014-06-18 索尼公司 图像拾取设备以及摄像机系统
CN103875237A (zh) * 2011-10-20 2014-06-18 索尼公司 图像拾取器件和相机系统
WO2013058213A1 (ja) * 2011-10-20 2013-04-25 ソニー株式会社 撮像素子およびカメラシステム
JP2013187744A (ja) * 2012-03-08 2013-09-19 Olympus Corp 撮像装置
JPWO2014038140A1 (ja) * 2012-09-10 2016-08-08 パナソニックＩｐマネジメント株式会社 固体撮像装置及び撮像装置
WO2014038140A1 (ja) * 2012-09-10 2014-03-13 パナソニック株式会社 固体撮像装置及び撮像装置
US9635299B2 (en) 2012-09-10 2017-04-25 Panasonic Intellectual Property Management Co., Ltd. Solid-state imaging device and imaging apparatus including an adjusting circuit that reduces an amplitude of a control signal from a control unit
JP2015119385A (ja) * 2013-12-19 2015-06-25 キヤノン株式会社 撮像装置および撮像システム
JP2016015758A (ja) * 2015-09-08 2016-01-28 キヤノン株式会社 撮像素子及び撮像装置
JP2016105622A (ja) * 2016-01-13 2016-06-09 キヤノン株式会社 撮像装置および撮像システム
JP2017063505A (ja) * 2017-01-10 2017-03-30 キヤノン株式会社 撮像装置、撮像システム及び撮像装置の駆動方法

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