JP2013187744A - 撮像装置 - Google Patents

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Abstract

【課題】参照信号と画素信号との比較動作を確実に行うことができ、AD変換をより高速に行うことができる撮像装置を提供する。
【解決手段】容量素子C3の一端は、参照信号Rampが与えられる第2の入力端IN2に接続され、容量素子C3の他端は、スイッチ素子SW2により、リセット動作時には電圧源V1に接続され、リセット動作後には電圧源V2に接続される。これにより、リセット動作後に、第1の入力端IN1と第2の入力端IN2の電圧差が、比較動作を保証する電圧となるように第2の入力端IN2の電圧が変更される。
【選択図】図５

Description

本発明は、撮像装置に関する。
従来例に係るAD変換方法を用いた撮像装置として、特許文献1に記載された構成が知られている。初めに、特許文献１に記載された撮像装置の構成および動作について説明する。
図14は、特許文献1に記載された従来例に係るAD変換方法を用いた（C）MOS撮像装置の概略構成を示している。撮像装置1001は、撮像部1002、垂直選択部1012、読出し電流源部1005、アナログ部1006、カラム処理部1015、参照信号生成部1016、水平選択部1014、出力部1017、変更部1018、タイミング制御部1020で構成されている。
タイミング制御部1020は、垂直選択部1012、読出し電流源部1005、アナログ部1006、カラム処理部1015、参照信号生成部1016、水平選択部1014、および出力部1017などの各部を制御する。撮像部1002は、光電変換素子を有する単位画素1003が行列状に配置されて構成され、入射される電磁波の大きさに応じた画素信号を生成し、列毎に設けられた垂直信号線1013へ出力する。
垂直選択部1012は、撮像部1002の各単位画素1003の駆動に際して、行制御線1011を介して撮像部1002の行アドレスや行走査の制御を行う。水平選択部1014は、カラム処理部1015の列AD変換部1030の列アドレスや列走査の制御を行う。読出し電流源部1005は、撮像部1002からの画素信号を電圧信号として読み出すための電流源である。アナログ部1006は、必要に応じて増幅等を実施する。
カラム処理部1015は、変更部1018と、撮像部1002の列毎に設けられた列AD変換部1030とを有する。変更部1018は、ON（活性化）されることで、所定の電圧を供給する電圧源に短絡される。列AD変換部1030は、撮像部1002の各単位画素1003から列毎に出力される画素信号であるアナログ信号をデジタルデータに変換して出力する。参照信号生成部1016は、例えば積分回路やDAC回路で構成され、時間が経過するにつれてレベルが傾斜状に変化する参照信号Rampを生成する。
次に、列AD変換部1030の構成について説明する。図15は、列AD変換部1030を含むカラム処理部1015の構成を示している。列AD変換部1030は全て同一に構成され、各々の列AD変換部1030は、比較部1031、計測部1032を有する構成となっている。
比較部1031は、一般的に良く知られている差動アンプを基本構成とするコンパレータ回路である。比較部1031は、撮像部1002の単位画素1003から出力される画素信号と参照信号Rampとを比較し、例えば参照信号Rampが画素信号よりも大なるときはHighレベル、例えば参照信号Rampが画素信号よりも小なるときはLowレベルを出力する。
計測部1032は、アップ／ダウンカウンタ回路で構成され、比較部1031が比較を開始してから比較を終了するまでの比較時間を計測する。これにより、画素信号の大きさに応じた比較時間の計測値が得られる。水平選択部1014は、シフトレジスタやデコーダなどによって構成され、カラム処理部1015における各列AD変換部1030の列アドレスや列走査の制御を行う。これにより、AD変換されたデジタルデータは順に水平信号線を経由して出力部1017に出力される。
比較部1031による比較動作は、比較部1031を構成する差動アンプの2つの入力端の電圧のリセット（バランス）が行われた後に開始される。リセット動作後に、比較部1031を構成する差動アンプの2つの入力端の電圧に多少のばらつきが残ることにより、比較部1031の出力が反転しなかったり、参照信号Rampの入力後直ちに比較部1031の出力が反転したりする不具合を防ぐため、撮像装置1001に変更部1018が設けられている。変更部1018は、全列の比較部1031に対して電源VDDからの電圧を供給するスイッチ素子として構成されている。
次に、AD変換動作について説明する。単位画素1003の具体的な動作については説明を省略するが、単位画素1003からは画素信号としてリセットレベルと信号レベルとが出力される。
まず、単位画素1003からのリセットレベルの読出しが安定した後、比較部1031を構成する差動アンプの2つの入力端の電圧のリセット（バランス）が行われる。続いて、変更部1018により、参照信号Rampが与えられた入力端に所定の電圧が印加される。その後、比較部1031は、その所定の電圧を比較開始の電圧として参照信号Rampと画素信号との比較を行う。計測部1032はダウンカウントモードで計測を実施し、比較終了時点の計測値がリセットレベルのデジタルデータとなる。
続いて、単位画素1003からの信号レベルの読出し時には、比較部1031におけるリセット動作および変更部1018による変更動作は行わない。単位画素1003からの信号レベルの読出しが安定した後、比較部1031は、上記所定の電圧を比較開始の電圧として参照信号Rampと画素信号との比較を行う。計測部1032はアップカウントモードで計測を実施し、比較終了時点の計測部1032の計測値が信号成分（信号レベルからリセットレベルを減算した信号）のデジタルデータとなる。
以上のように、画素信号をAD変換することが可能となる。また、リセット動作後に、比較部1031を構成する差動アンプの2つの入力端の電圧に多少のばらつきが残ったとしても、変更部1018により、参照信号Rampが与えられた入力端に所定の電圧を印加することで、参照信号Rampが与えられた入力端の電圧が、画素信号が与えられた入力端の電圧よりも高くなるため、比較部1031の出力を比較動作中に確実に反転させることができる。
特開2006-340044号公報
しかしながら、上記の従来の撮像装置には、差動アンプの入力端の電圧を直接変更する構成に起因する問題がある。以下、この問題の詳細を説明する。
差動アンプの入力端の電圧を直接変更する場合、以下の問題がある。リセット後の差動アンプの2つの入力端の電圧はリセット電圧VRSTに完全に一致するわけではなく、トランジスタの閾値等に起因するリセットバラツキΔVRSTを含む電圧となる。一般的に、撮像装置の隣接する列間では製造条件のバラツキが同程度となるが、撮像装置の全列間では、製造条件のバラツキが大きくなり、リセットバラツキΔVRSTが100[mV]程度ある場合が考えられる。つまり、容量素子等を介して差動アンプの入力端の電圧を変更する場合と異なり、差動アンプの入力端の電圧を直接変更する場合、このリセットバラツキΔVRSTを含めた電圧に変更する必要がある。撮像装置の全列間のリセットバラツキΔVRST分の比較時間が余分に必要となるため、結果的に、比較時間が長くなり、AD変換の高速化が難しい。
本発明は、上述した課題に鑑みてなされたものであって、参照信号と画素信号との比較動作を確実に行うことができ、AD変換をより高速に行うことができる撮像装置を提供することを目的とする。
本発明は、上記の課題を解決するためになされたもので、光電変換素子を有する単位画素が行列状に配置され、前記単位画素から画素信号を出力する撮像部と、時間の経過とともに増加あるいは減少する参照信号を生成する参照信号生成部と、前記単位画素と電気的に接続された第1の入力端と、第1の容量素子を介して前記参照信号生成部と電気的に接続された第2の入力端とを有し、前記第1の入力端および前記第2の入力端の電圧を比較する差動アンプ部と、前記第1の入力端および前記第2の入力端の電圧をリセットするリセット部と、を有する比較部と、前記比較部による比較開始から比較終了までの比較時間を計測する計測部と、前記比較部によるリセット動作後に、前記第1の入力端と前記第2の入力端の電圧差が、前記比較部による比較動作を保証する電圧となるように前記第2の入力端の電圧を変更する変更部と、を備え、前記変更部は、第2の容量素子とスイッチ素子とを有し、前記第2の容量素子の一端は、前記第2の入力端に接続され、前記第2の容量素子の他端は、前記スイッチ素子により、前記リセット部によるリセット動作時には第1の電圧源に接続され、前記リセット部によるリセット動作後には前記第1の電圧源と異なる第2の電圧源に接続される、ことを特徴とする撮像装置である。
また、本発明の撮像装置において、前記第1の電圧源はグランドあるいは電源であり、前記第2の電圧源は前記参照信号である、ことを特徴とする。
また、本発明の撮像装置において、前記参照信号生成部は、第3の容量素子および定電流源を含み、前記第3の容量素子の一端の電圧を第3の電圧源の電圧にセットした後、前記第3の電圧源の電圧に対して、前記定電流源が発生する電流に基づく電圧を加算あるいは減算することで、前記第3の容量素子の一端の電圧に基づく前記参照信号を生成する、ことを特徴とする。
本発明によれば、変更部が有する第2の容量素子の他端は、スイッチ素子により、リセット部によるリセット動作時には第1の電圧源に接続され、リセット部によるリセット動作後には第1の電圧源と異なる第2の電圧源に接続される。これによって、参照信号と画素信号との比較動作を確実に行うことができ、AD変換をより高速に行うことができる。
本発明の第1の実施形態に係る撮像装置の構成を示すブロック図である。 本発明の第1の実施形態に係る撮像装置が備えるカラム処理部の構成を示すブロック図である。 本発明の第1の実施形態に係る撮像装置が備える参照信号生成部の構成を示すブロック図である。 本発明の第1の実施形態に係る撮像装置が備える参照信号生成部の動作を示すタイミングチャートである。 本発明の第1の実施形態に係る撮像装置が備える比較部と変更部の構成および比較部の入力端における電圧変化を示す図である。 本発明の第2の実施形態に係る撮像装置が備える比較部と変更部の構成および比較部の入力端における電圧変化を示す図である。 本発明の第3の実施形態に係る撮像装置の構成を示すブロック図である。 本発明の第3の実施形態に係る撮像装置が備えるアナログ部の構成を示す回路図である。 本発明の第4の実施形態に係る撮像装置の構成を示すブロック図である。 本発明の第4の実施形態に係る撮像装置が備える比較部と変更部の構成および比較部の入力端における電圧変化を示す図である。 本発明の第4の実施形態に係る撮像装置が備える比較部の入力端における電圧変化を説明するための図である。 本発明の第5の実施形態に係る撮像装置の構成を示すブロック図である。 本発明の第5の実施形態に係る撮像装置が備える比較部と変更部の構成および比較部の入力端における電圧変化を示す図である。 従来の撮像装置の構成を示すブロック図である。 従来の撮像装置が備えるカラム処理部の構成を示すブロック図である。
以下、図面を参照し、本発明の実施形態を説明する。
（第1の実施形態）
まず、本発明の第1の実施形態を説明する。図1は、本実施形態に係る（C）MOS撮像装置の構成の一例を示している。図1に示す撮像装置1aは、撮像部2、垂直選択部12、読出し電流源部5、カラム処理部15、参照信号生成部16、変更部18a、水平選択部14、出力部17、タイミング制御部20で構成されている。
撮像部2は、入射される電磁波の大きさに応じた画素信号を生成し出力する単位画素3が複数、行列状に配置されている。垂直選択部12は、撮像部2の各行を選択する。読出し電流源部5は、撮像部2からの信号を電圧信号として読み出す。参照信号生成部16は、時間が経過するにつれてレベルが傾斜状に変化する参照信号Ramp（ランプ波）を生成する。カラム処理部15は参照信号生成部16と接続される。水平選択部14は、AD変換されたデータを水平信号線に読み出す。出力部17は、水平選択部14によって読み出されたデジタルデータを後段の回路に出力する。タイミング制御部20は各部を制御する。
図1では、簡単のため4行×6列の単位画素3から構成される撮像部2の場合について説明しているが、現実には、撮像部2の各行や各列には、数十から数万の単位画素3が配置されることになる。尚、図示を割愛するが、撮像部2を構成する単位画素3は、フォトダイオード／フォトゲート／フォトトランジスタなどの光電変換素子、およびトランジスタ回路によって構成されている。
以下では、各部のより詳細な説明を行う。撮像部2は、単位画素3が4行6列分だけ2次元に配置されるとともに、この4行6列の画素配列に対して行ごとに行制御線11が配線されている。行制御線11の各一端は、垂直選択部12の各行に対応した各出力端に接続されている。垂直選択部12は、シフトレジスタあるいはデコーダなどによって構成され、撮像部2の各単位画素3の駆動に際して、行制御線11を介して撮像部2の行アドレスや行走査の制御を行う。また、撮像部2の画素配列に対して列ごとに垂直信号線13が配線されている。読出し電流源部5は、撮像部2からの画素信号を電圧信号として読み出すための電流源で構成されている。
カラム処理部15は、撮像部2の画素列ごと、即ち垂直信号線13ごとに設けられた列AD変換部30と変更部18aとを有する。列AD変換部30は、撮像部2の各単位画素3から画素列ごとに垂直信号線13を通して読み出されるアナログの画素信号をデジタルデータに変換する。変更部18aは、画素列ごとに設けられており、後述するように容量素子およびスイッチ素子で構成される。
尚、本例では、撮像部2の画素列に対して1対1の対応関係をもって列AD変換部30を配置する構成をとっているが、これは一例に過ぎず、この配置関係に限定されるものではない。例えば、複数の画素列に対して列AD変換部30を１つ配置し、当該１つの列AD変換部30を複数の画素列間で時分割にて使用する構成をとることも可能である。カラム処理部15は、後述する参照信号生成部16と共に、撮像部2の選択画素行の単位画素3から読み出されるアナログの画素信号をデジタルの画素データに変換するアナログ-デジタル変換回路を構成している。尚、列AD変換部30の詳細については後述する。
参照信号生成部16は、タイミング制御部20による制御に従って、時間が経過するにつれてレベルが傾斜状に変化する、いわゆるランプ波を生成し、参照信号線を介して列AD変換部30に参照信号Rampとして供給する。
水平選択部14は、シフトレジスタあるいはデコーダなどによって構成され、カラム処理部15の列AD変換部30の列アドレスや列走査の制御を行う。この水平選択部14による制御に従って、列AD変換部30でAD変換されたデジタルデータは順に水平信号線を介して出力部17に読み出される。
タイミング制御部20は、垂直選択部12、読出し電流源部5、変更部18a、参照信号生成部16、カラム処理部15、水平選択部14、出力部17などの各部の動作に必要なクロックや所定タイミングのパルス信号を供給するTG(=Timing Generator：タイミングジェネレータ)の機能ブロックと、このTGと通信を行うための機能ブロックとを備える。
出力部17は、バッファリング機能以外に、例えば黒レベル調整、列バラツキ補正、色処理などの信号処理機能を内蔵しても構わない。更に、nビットパラレルのデジタルデータをシリアルデータに変換して出力するようにしても構わない。
次に、列AD変換部30の構成について説明する。図2は、列AD変換部30を含むカラム処理部15の構成の一例を示している。列AD変換部30は列ごとに設けられており、図1および図 2では6個の列AD変換部30が設けられている。各々の列AD変換部30は同一の構成となっている。
列AD変換部30は、撮像部2の各単位画素3から垂直信号線13を通して読み出されるアナログの画素信号を、参照信号生成部16から与えられる参照信号Rampと比較することにより、リセットレベルや信号レベルの各々の大きさに対応した時間軸方向の大きさ（パルス幅）を持つパルス信号を生成する。そして、このパルス信号のパルス幅の期間に対応したデータを画素信号の大きさに応じたデジタルデータとすることによってAD変換を行う。
以下では、列AD変換部30の構成の詳細について説明する。列AD変換部30は、比較部31および計測部32を備える。
比較部31は、第1の入力端に与えられる、撮像部2の単位画素3から垂直信号線13を通して出力されるアナログの画素信号に応じた信号電圧と、第2の入力端に与えられる、参照信号生成部16から供給される参照信号Rampとを比較することによって、画素信号の大きさを時間軸方向の情報（パルス信号のパルス幅）に変換する。比較部31の比較出力は、例えば参照信号Rampのランプ電圧が信号電圧よりも大なるときにはHighレベル（Hレベル）になり、ランプ電圧が信号電圧以下のときにはLowレベル（Lレベル）になる。
計測部32は、比較部31による比較開始から比較終了までの比較時間を計測するための、例えばnビットのアップ／ダウンカウンタ回路で構成される。nビットは例えば10ビットである。尚、nビットが10ビットであるのは一例であって、nビットが10ビット未満のビット数（例えば、8ビット）や10ビットを超えるビット数（例えば、12ビット）などであっても構わない。また、アップ／ダウンカウンタ回路に限る必要もない。
次に、参照信号生成部16の構成および動作について説明する。図3は参照信号生成部16の構成の一例を示している。参照信号生成部16は、容量素子Cref（第3の容量素子）、定電流源Iref、スイッチ素子SWset，SWrefで構成されている。スイッチ素子SWsetは、容量素子Crefの電圧を電源VDDの電圧値VDDにセットするためのスイッチである。スイッチ素子SWrefは、定電流源Irefの電流をON／OFFするためのスイッチである。
スイッチ素子SWsetの一端は電源VDDに接続されている。スイッチ素子SWrefの一端はスイッチ素子SWsetの他端に接続されている。定電流源Irefの一端はスイッチ素子SWrefの他端に接続され、定電流源Irefの他端はグランドに接続されている。容量素子Crefの一端はスイッチ素子SWsetの他端に接続され、容量素子Crefの他端はグランドに接続されている。スイッチ素子SWset，SWrefのONとOFFは、タイミング制御部20からの制御信号によって制御される。容量素子Crefの一端の電圧VRampが参照信号Rampとして出力される。尚、容量素子Crefの容量値および定電流源Irefの電流値が可変となるように参照信号生成部16を構成しても構わない。
次に、本例の動作について説明する。ここでは、単位画素3の具体的な動作については説明を省略するが、周知のように単位画素3ではリセットレベルと信号レベルとが出力される。
AD変換は、以下のようにして行われる。例えば所定の傾きで下降するランプ波（参照信号Ramp）と、単位画素3からの画素信号であるリセットレベルあるいは信号レベルの各電圧とを比較し、この比較処理で用いるランプ波が生成された時点から、リセットレベルや信号レベルに応じた信号とランプ波（ランプ電圧）とが一致するまでの期間を、例えば基準クロックで計測することによって、リセットレベルあるいは信号レベルの各大きさに対応したデジタルデータを得る。
ここで、撮像部2の選択行の各単位画素3からは、アナログの画素信号として、1回目の読出し動作で画素信号の雑音を含むリセットレベルが読み出され、その後、2回目の読出し動作で信号レベルが読み出される。そして、リセットレベルと信号レベルとが垂直信号線13を通して列AD変換部30に時系列で入力される。
図4は参照信号生成部16の動作の一例を示している。図4において、φSWsetは、タイミング制御部20からスイッチ素子SWsetに供給される制御信号であり、φSWrefは、タイミング制御部20からスイッチ素子SWrefに供給される制御信号であり、VRamp(t)は参照信号Rampの電圧（容量素子Crefの一端の電圧）である。
1回目の読出し時に制御信号φSWsetがLレベルからHレベルに変化することでスイッチ素子SWsetがON状態となり、参照信号Rampの電圧VRamp(t)はVDDにセットされる。続いて、制御信号φSWsetがHレベルからLレベルに変化することでスイッチ素子SWsetがOFF状態となった後、制御信号φSWrefがLレベルからHレベルに変化することでスイッチ素子SWrefがON状態となる。ここで、スイッチ素子SWrefがON状態となった時点（時刻t=0）以降、時刻tでの参照信号Rampの電圧VRamp(t)は以下の(1)式となる。(1)式において、IREFは定電流源Irefの電流値であり、CREFは容量素子Crefの容量値である。
Figure 2013187744
(1)式が示すように、電源VDDの電圧値VDDに対して、定電流源Irefが発生する電流値IREFに基づく電圧を減算する（あるいは定電流源Irefが発生する電流値-IREFに基づく電圧を加算する）ことにより、参照信号Rampが生成される。
所定の期間を経過すると、制御信号φSWrefがHレベルからLレベルに変化することでスイッチ素子SWrefがOFF状態となり、参照信号生成部16は参照信号Rampの生成を停止する。これにより、1回目の読出しにおける参照信号生成部16の動作が終了する。
続いて、2回目の読出し時に制御信号φSWsetがLレベルからHレベルに変化することでスイッチ素子SWsetがON状態となり、参照信号Rampの電圧VRamp(t)はVDDにセットされる。続いて、制御信号φSWsetがHレベルからLレベルに変化することでスイッチ素子SWsetがOFF状態となった後、制御信号φSWrefがLレベルからHレベルに変化することでスイッチ素子SWrefがON状態となる。以降の参照信号Rampの電圧VRamp(t)は(1)式に従う。所定の期間を経過すると、制御信号φSWrefがHレベルからLレベルに変化することでスイッチ素子SWrefがOFF状態となり、参照信号生成部16は参照信号Rampの生成を停止する。これにより、2回目の読出しにおける参照信号生成部16の動作が終了する。
参照信号生成部16、変更部18a、比較部31、計測部32によるAD変換動作は以下のようになる。
<1回目の読出し>
任意の画素行の単位画素3から垂直信号線13への1回目の読出しが安定した後、比較部31のリセット動作が行われる。また、参照信号生成部16では、容量素子Crefの一端の電圧がVDDにセットされる。
続いて、変更部18aは、参照信号Rampが与えられた比較部31の第2の入力端の電圧を、リセットレベルよりも高い所定の電圧に変更する。その後、タイミング制御部20は、参照信号生成部16に対して、ランプ波生成の制御データを供給する。これを受けて参照信号生成部16は、比較部31の第2の入力端に与える比較電圧として、波形が全体として時間的にランプ状に変化する参照信号Rampを出力する。比較部31は、参照信号生成部16からの参照信号Rampが与えられた第2の入力端の電圧と、リセットレベルが与えられた第1の入力端の電圧とを比較し、双方の電圧が略一致したときに、比較出力を反転させる。
計測部32は、比較部31での比較開始に基づいてダウンカウントモードで計測を開始し、比較部31の比較出力が反転した時点の計測値を保持する。つまり、計測部32は、リセットレベルに応じたデジタルデータを保持する。タイミング制御部20は、所定の期間を経過すると、参照信号生成部16への制御データの供給と、基準クロックの出力とを停止する。これにより、参照信号生成部16は、参照信号Rampの生成を停止する。
<2回目の読出し>
続いて、2回目の読出し時には、単位画素3毎の入射光量に応じた信号レベルが読み出される。この2回目の読出し時には、比較部31のリセット動作および変更部18aによる変更動作は行わない。また、参照信号生成部16では、容量素子Crefの一端の電圧がVDDにセットされる。
任意の画素行の単位画素3から垂直信号線13への2回目の読出しが安定した後、タイミング制御部20は、参照信号生成部16に対して、ランプ波生成の制御データを供給する。これを受けて参照信号生成部16は参照信号Rampを出力する。比較部31は、参照信号生成部16からの参照信号Rampが与えられた第2の入力端の電圧と、信号レベルが与えられた第1の入力端の電圧とを比較し、双方の電圧が略一致したときに、比較出力を反転させる。
計測部32は、比較部31での比較開始に基づいてアップカウントモードで計測を開始し、比較部31の比較出力が反転した時点の計測値を保持する。つまり、計測部32は、信号レベルからリセットレベルを減算（CDS(=Correlated Double Sampling：相関2重サンプリング)処理）した信号成分に応じたデジタルデータを保持する。タイミング制御部20は、所定の期間を経過すると、参照信号生成部16への制御データの供給と、基準クロックの出力とを停止する。これにより、参照信号生成部16は、参照信号Rampの生成を停止する。
次に、比較部31と変更部18aの構成および比較部31の入力端における電圧変化の詳細を説明する。図5は比較部31および変更部18aの具体的な回路構成の一例を示している。以下、本例の回路構成について説明する。
図5において、比較部31内の差動アンプは、ソースが共通に接続されたNMOSで構成されるトランジスタN1，N2と、これらトランジスタN1，N2の各ドレインと電源VDDとの間に接続され、ゲートが共通に接続されたPMOSで構成されるトランジスタP3，P4と、トランジスタN1，N2のソースに共通に接続されたノードとグランドGNDとの間に接続されたNMOSの電流源N5とで構成されている。
この差動アンプにおいて、トランジスタN1，N2の各ゲートとドレインとの間に、PMOSで構成されるトランジスタP6，P7がそれぞれ接続されている。これらトランジスタP6，P7は、各ゲートにLowアクティブのリセットパルスResetがタイミング制御部20から与えられることでON状態となり、トランジスタN1，N2の各ゲートとドレインとを短絡し、トランジスタN1，N2の各ゲートの電圧、即ち差動アンプの2つの入力端IN1，IN2の電圧をリセットするリセット部として機能する。
トランジスタN1，N2の各ゲートには、DCレベルをカットするための容量素子C1，C2の各一端がそれぞれ接続されている。容量素子C1の他端には、撮像部2の各単位画素3から出力される画素信号Pixelが与えられる。容量素子C2（第1の容量素子）の他端には、参照信号生成部16からの参照信号Rampが与えられる。
容量素子C3（第2の容量素子）およびスイッチ素子SW2は変更部18aを構成する。容量素子C3の一端はトランジスタN2のゲートに接続され、容量素子C3の他端はスイッチ素子SW2の第1の端子に接続される。スイッチ素子SW2の第2の端子は電圧源V1（第1の電圧源）に接続され、スイッチ素子SW2の第3の端子は電圧源V2（第2の電圧源）に接続される。スイッチ素子SW2は、タイミング制御部20からの図示しない制御信号によって、第1の端子および第2の端子を短絡して電圧源V1と容量素子C3の他端とが接続された状態と、第1の端子および第3の端子を短絡して電圧源V2と容量素子C3の他端とが接続された状態との切替を行う。また、電流源N5のゲートには、電流値を制御するためのバイアス電圧Vbiasが与えられる。
以下、本例の動作について説明する。ここでは、電圧源V1の電圧をV1、電圧源V2の電圧をV2（ただし、V1＜V2）、リセットレベルの電圧をVR、信号レベルの電圧をVS（ただし、VS≦VR）、容量素子C2の容量値をC2、容量素子C3の容量値をC3とする。図5には、比較部31内の差動アンプの第1の入力端IN1および第2の入力端IN2の電圧変化および参照信号Rampの波形が示されている。
単位画素3からの画素信号Pixelとしてリセットレベルが第1の入力端IN1に与えられ、参照信号生成部16から第2の入力端IN2に与えられる参照信号Rampが安定した後、タイミング制御部20が比較部31の比較開始前にリセットパルスResetを活性化（Lowアクティブ）する。これにより、トランジスタP6，P7がON状態となってトランジスタN1，N2の各ゲートとドレインとを短絡し、これらトランジスタN1，N2の動作点をドレイン電圧として2つの入力端の電圧がリセットされる。リセット動作中、容量素子C3の他端は、スイッチ素子SW2により電圧源V1に接続されている。
このリセットによって決定された動作点で、差動アンプの2つの入力端の電圧、即ちトランジスタN1，N2の各ゲート電圧のオフセット成分がほぼキャンセルされる。即ち、差動アンプの2つの入力端の電圧が、略同一の電圧VRSTになるようにリセットされる。この時点（時刻T1）で、第1の入力端IN1の電圧はVRST、第2の入力端IN2の電圧はVRSTである。リセット後、トランジスタP6，P7はOFF状態となる。
続いて、スイッチ素子SW2が容量素子C3の他端を電圧源V2に接続することで、参照信号Rampが与えられる第2の入力端IN2の電圧、即ちトランジスタN2のゲート電圧が電圧VRSTから所定の電圧に高く変更される。尚、リセット動作および変更動作の間、参照信号生成部16の容量素子Crefの一端は電源VDDに接続されている。容量素子C3の他端の電圧がV1からV2に（V2 - V1）だけ変化するため、この時点（時刻T2）で、第2の入力端IN2の電圧VIN2は以下の(2)式となる。
Figure 2013187744
比較部31のリセット動作後に、比較部31を構成する差動アンプの2つの入力端の電圧に多少のばらつきが残ったとしても、V1＜V2であるため、1回目の読出しに係る比較部31での比較開始時の第2の入力端IN2の電圧（(2)式）は第1の入力端IN1の電圧（VRST）よりも高くなる。図5に示すように、参照信号Rampとして時間の経過とともに減少するランプ波を与えることで、比較部31の出力を比較動作中に確実に反転させ、比較部31による比較動作を保証することができる。
時刻T2以降、参照信号生成部16の容量素子Crefの一端は定電流源Irefに接続され、第2の入力端に参照信号Rampとしてランプ波が与えられる。第2の入力端にランプ波が与えられた時点以降の第2の入力端IN2の電圧VIN2は以下の(3)式となる。尚、(3)式の右辺第3項は、ランプ波の電圧がVRamp(0)=VDDからVRamp(t)まで（VRamp(t) - VDD）だけ変化することにより生じる成分である。
Figure 2013187744
ランプ波が与えられた第2の入力端の電圧と、リセットされた第1の入力端の電圧とが略一致したタイミングで比較部31の比較出力が反転する。第2の入力端へのランプ波の入力が開始されてから所定の期間が経過した時点（時刻T3）で、参照信号生成部16はランプ波の生成を停止する。
続いて、単位画素3からの画素信号Pixelとして信号レベルが第1の入力端IN1に与えられる。スイッチ素子SW2によって容量素子C3の他端が電圧源V2に接続された時点（時刻T2）で、画素信号Pixelとしてリセットレベルが与えられている容量素子C1の他端の電圧はVRである。また、画素信号Pixelとして信号レベルが入力された時点（時刻T4）で、容量素子C1の他端の電圧はVSとなる。したがって、時刻T4における第1の入力端IN1の電圧VIN1は以下の(4)式となる。この時点（時刻T4）で、参照信号生成部16の容量素子Crefの一端は電源VDDに接続されている。
VIN1 = VRST +（VS - VR） ・・・(4)
2回目の読出しに係る時刻T4において、参照信号Rampが与えられる第2の入力端IN2の電圧は、前述した(2)式となる。(2)式においてV1＜V2であり、(4)式においてVS≦VRであるため、(2)式の電圧VIN2は(4)式の電圧VIN1よりも高くなる。即ち、2回目の読出しに係る比較部31での比較開始時の第2の入力端IN2の電圧は第1の入力端IN1の電圧よりも高くなる。図5に示すように、参照信号Rampとして時間の経過とともに減少するランプ波を与えることで、比較部31の出力を比較動作中に確実に反転させ、比較部31による比較動作を保証することができる。
時刻T4以降、参照信号生成部16の容量素子Crefの一端は定電流源Irefに接続され、第2の入力端に参照信号Rampとしてランプ波が与えられる。第2の入力端にランプ波が与えられた時点以降の第2の入力端IN2の電圧VIN2は、前述した(3)式となる。ランプ波が与えられた第2の入力端の電圧と、第1の入力端の電圧とが略一致したタイミングで比較部31の比較出力が反転する。第2の入力端へのランプ波の入力が開始されてから所定の期間が経過した時点（時刻T5）で、参照信号生成部16はランプ波の生成を停止する。1回目の読出し時に計測部32がダウンカウントモードで計測を行い、2回目の読出し時に計測部32がアップカウントモードで計測を行うため、計測部32の計測値として、(4)式の右辺第2項（VS - VR）に係る計測値が得られる。
上述したように、本実施形態によれば、トランジスタP6，P7によるリセット動作後に、第1の入力端IN1と第2の入力端IN2との電圧差が、比較部31による比較動作を保証する電圧となるように、変更部18a（容量素子C3およびスイッチ素子SW2）が第2の入力端IN2の電圧をより高い電圧に変更することによって、比較部31が参照信号Rampと画素信号Pixelとの比較動作を確実に行うことができる。
前述したように、撮像装置の隣接する列間では製造条件のバラツキが同程度となるが、撮像装置の全列間では、製造条件のバラツキが大きくなり、リセットバラツキΔVRSTが100[mV]程度ある場合が考えられる。従来の撮像装置（図14、図15）は、全列で共通のスイッチ素子を介して差動アンプの入力端の電圧を直接変更するように構成されているため、差動アンプの入力端の電圧を、リセットバラツキΔVRSTを含めた電圧に変更する必要がある。したがって、差動アンプの入力端の電圧を必要以上に高い電圧に変更してしまい、比較部31での比較動作に時間を要し、AD変換時間が長くなる。
これに対して、本実施形態では、容量素子C3を介して、所定の電圧変化を与えることで差動アンプの入力端の電圧を変更している。同じ差動アンプ内の2つの入力端の製造条件のバラツキは小さいため、リセットバラツキは小さい。したがって、所定の電圧変化を与えるためには同じ差動アンプ内の2つの入力端のリセットバラツキのみを考慮すればよいので、差動アンプの入力端の電圧を必要以上に高い電圧に変更してしまうことがなく、AD変換時間は従来の撮像装置よりも短くなる。よって、AD変換をより高速に行うことができる。
本実施形態の参照信号生成部16は、図3に示したように、容量素子Crefの充電および放電により参照信号Rampを生成するように構成されている。これに対して、参照信号生成部の他の構成として、一端が電源に接続された抵抗と、一端が抵抗の他端に接続された電流源とを備え、電流源の電流値を変化させながら抵抗の他端の電圧を参照信号として出力するという構成もある。
上記の抵抗をR1とし、参照信号生成部の出力端子から見た容量素子C2および比較部31の合成容量をCとすると、比較部31の第2の入力端IN2に与えられる電圧変化が安定するまでの目安となる時定数τはτ=R1×Cと表される。参照信号生成部16を図3のように構成した場合、時定数τを決定する抵抗成分は電源VDDの内部抵抗である。電源VDDの内部抵抗をR2とすると、時定数τはτ=R2×Cと表され、R2はR1よりも十分小さい。つまり、本実施形態の参照信号生成部16の時定数は、抵抗および電流源を備えた参照信号生成部の時定数よりも小さい。したがって、参照信号生成部16を図3のように構成することによって、比較部31の第2の入力端IN2に与えられる電圧変化が安定するまでの時間をより短くすることができる。
上記により、比較部31の第2の入力端IN2に参照信号Rampが与えられてから参照信号Rampが安定するまでの時間をより短くすることができる。したがって、AD変換をより高速に行うことができる。また、容易な回路構成で参照信号Rampを生成することができる。
（第2の実施形態）
次に、本発明の第2の実施形態を説明する。本実施形態の（C）MOS撮像装置の構成は、第1の実施形態で説明した構成と略同様（図1）であり、AD変換動作のみが異なる。
以下では、本例の動作のうち、第1の実施形態と異なる部分を中心に説明する。第1の実施形態と同様に、単位画素3ではリセットレベルと信号レベルとが出力される。
AD変換は、以下のようにして行われる。例えば所定の傾きで下降するランプ波（参照信号Ramp）と、単位画素3からの画素信号であるリセットレベルおよび信号レベルの差分に応じた電圧（差分信号レベル）とを比較し、この比較処理で用いるランプ波が生成された時点から、差分信号レベルに応じた信号とランプ波（ランプ電圧）とが一致するまでの期間を、例えば基準クロックで計測することによって、差分信号レベルの大きさに対応したデジタルデータを得る。
ここで、撮像部2の選択行の各単位画素3からは、アナログの画素信号として、1回目の読出し動作でリセットレベルが読み出され、その後、2回目の読出し動作で信号レベルが読み出される。そして、リセットレベルと信号レベルとが垂直信号線13を通して列AD変換部30に時系列で入力される。
<1回目の読出し>
任意の画素行の単位画素3から垂直信号線13への1回目の読出しが安定した後、比較部31のリセット動作が行われる。また、参照信号生成部16では、容量素子Crefの一端の電圧がVDDにセットされる。続いて、変更部18aは、参照信号Rampが与えられた比較部31の第2の入力端の電圧を、リセットレベルよりも高い所定の電圧に変更する。
<2回目の読出し>
続いて、2回目の読出し時には、単位画素3毎の入射光量に応じた信号レベルが読み出される。この2回目の読出し時には、比較部31のリセット動作および変更部18aによる変更動作は行わない。
任意の画素行の単位画素3から垂直信号線13への2回目の読出しが安定した後、タイミング制御部20は、参照信号生成部16に対して、ランプ波生成の制御データを供給する。これを受けて参照信号生成部16は参照信号Rampを出力する。比較部31は、参照信号生成部16からの参照信号Rampが与えられた第2の入力端の電圧と、差分信号レベルが与えられた第1の入力端の電圧とを比較し、双方の電圧が略一致したときに、比較出力を反転させる。
計測部32は、比較部31での比較開始に基づいてアップカウントモードで計測を開始し、比較部31の比較出力が反転した時点の計測値を保持する。つまり、計測部32は、信号レベルからリセットレベルを減算（CDS処理）した信号成分に応じたデジタルデータを保持する。タイミング制御部20は、所定の期間を経過すると、参照信号生成部16への制御データの供給と、基準クロックの出力とを停止する。これにより、参照信号生成部16は、参照信号Rampの生成を停止する。
次に、比較部31の入力端における電圧変化の詳細を説明する。図6は、比較部31および変更部18aの具体的な回路構成の一例を示している。図6に示す回路構成は、図5に示した回路構成と略同様であるので説明を省略する。
以下、本例の動作について説明する。ここでは、電圧源V1の電圧をV1、電圧源V2の電圧をV2（ただし、V1＜V2）、リセットレベルの電圧をVR、信号レベルの電圧をVS（ただし、VS≦VR）、容量素子C2の容量値をC2、容量素子C3の容量値をC3とする。図6には、比較部31内の差動アンプの第1の入力端IN1および第2の入力端IN2の電圧変化および参照信号Rampの波形が示されている。
単位画素3からの画素信号Pixelとしてリセットレベルが第1の入力端IN1に与えられ、参照信号生成部16から第2の入力端IN2に与えられる参照信号Rampが安定した後、タイミング制御部20が比較部31の比較開始前にリセットパルスResetを活性化（Lowアクティブ）する。これにより、トランジスタP6，P7がON状態となってトランジスタN1，N2の各ゲートとドレインとを短絡し、これらトランジスタN1，N2の動作点をドレイン電圧として2つの入力端の電圧がリセットされる。リセット動作中、容量素子C3の他端は、スイッチ素子SW2により電圧源V1に接続されている。
このリセットによって決定された動作点で、差動アンプの2つの入力端の電圧、即ちトランジスタN1，N2の各ゲート電圧のオフセット成分がほぼキャンセルされる。即ち、差動アンプの2つの入力端の電圧が、略同一の電圧VRSTになるようにリセットされる。この時点（時刻T1）で、第1の入力端IN1の電圧はVRST、第2の入力端IN2の電圧はVRSTである。リセット後、トランジスタP6，P7はOFF状態となる。
続いて、スイッチ素子SW2が容量素子C3の他端を電圧源V2に接続することで、参照信号Rampが与えられる第2の入力端IN2の電圧、即ちトランジスタN2のゲート電圧が電圧VRSTから所定の電圧に高く変更される。尚、リセット動作および変更動作の間、参照信号生成部16の容量素子Crefの一端は電源VDDに接続されている。容量素子C3の他端の電圧がV1からV2に（V2 - V1）だけ変化するため、この時点（時刻T2）で、第2の入力端IN2の電圧VIN2は以下の(5)式となる。
Figure 2013187744
 続いて、単位画素3からの画素信号Pixelとして信号レベルが第1の入力端IN1に与えられる。スイッチ素子SW2によって容量素子C3の他端が電圧源V2に接続された時点（時刻T2）で、画素信号Pixelとしてリセットレベルが与えられている容量素子C1の他端の電圧はVRである。また、画素信号Pixelとして信号レベルが入力された時点（時刻T4）で、容量素子C1の他端の電圧はVSとなる。したがって、時刻T4における第1の入力端IN1の電圧VIN1は以下の(6)式となる。この時点（時刻T4）で、参照信号生成部16の容量素子Crefの一端は電源VDDに接続されている。
VIN1 = VRST +（VS - VR） ・・・(6)
2回目の読出しに係る時刻T4において、参照信号Rampが与えられる第2の入力端IN2の電圧は、前述した(5)式となる。(5)式においてV1＜V2であり、(6)式においてVS≦VRであるため、(5)式の電圧VIN2は(6)式の電圧VIN1よりも高くなる。即ち、2回目の読出しに係る比較部31での比較開始時の第2の入力端IN2の電圧は第1の入力端IN1の電圧よりも高くなる。図6に示すように、参照信号Rampとして時間の経過とともに減少するランプ波を与えることで、比較部31の出力を比較動作中に確実に反転させ、比較部31による比較動作を保証することができる。
時刻T4以降、参照信号生成部16の容量素子Crefの一端は定電流源Irefに接続され、第2の入力端に参照信号Rampとしてランプ波が与えられる。第2の入力端にランプ波が与えられた時点以降の第2の入力端IN2の電圧VIN2は以下の(7)式となる。尚、(7)式の右辺第3項は、ランプ波の電圧がVRamp(0)=VDDからVRamp(t)まで（VRamp(t) - VDD）だけ変化することにより生じる成分である。
Figure 2013187744
ランプ波が与えられた第2の入力端の電圧と、第1の入力端の電圧とが略一致したタイミングで比較部31の比較出力が反転する。第2の入力端へのランプ波の入力が開始されてから所定の期間が経過した時点（時刻T5）で、参照信号生成部16はランプ波の生成を停止する。2回目の読出し時に計測部32がアップカウントモードで計測を行うため、計測部32の計測値として、(6)式に係る計測値が得られる。
上述したように、本実施形態によれば、トランジスタP6，P7によるリセット動作後に、第1の入力端IN1と第2の入力端IN2との電圧差が、比較部31による比較動作を保証する電圧となるように、変更部18a（容量素子C3およびスイッチ素子SW2）が第2の入力端IN2の電圧をより高い電圧に変更することによって、比較部31が参照信号Rampと画素信号Pixelとの比較動作を確実に行うことができる。更に、容量素子C3を介して、所定の電圧変化を与えることで差動アンプの入力端の電圧を変更することにより、差動アンプの入力端の電圧を必要以上に高い電圧に変更してしまうことがなく、AD変換をより高速に行うことができる。
本実施形態では、1回のAD変換動作でデジタルデータを得ることが可能となる。尚、参照信号Rampが与えられた第2の入力端の電圧を所定の電圧に高く変更することで信号成分（VS - VR）にオフセット成分（VRST）が重畳したデジタルデータが得られるが、撮像部2に設けられた遮光画素やダミー画素のデータを用いてオフセット成分のデジタルデータを演算し、計測部32の計測値からオフセット成分のデジタルデータを減算することで、オフセット成分を抑圧することが可能である。
（第3の実施形態）
次に、本発明の第3の実施形態を説明する。図7は、本実施形態に係る（C）MOS撮像装置の構成の一例を示している。以下、本例の構成について説明する。図7に示す撮像装置1bの構成のうち、図1と異なるのはアナログ部6の構成である。本例のアナログ部6は、減算（CDS処理）回路を有する。アナログ部6以外の構成は、図1に示した構成と略同様であるので説明は省略する。
図8は、アナログ部6の構成の一例を示している。図8に示す構成は、第1の信号電圧と第2の信号電圧との差分に応じた信号成分を取得する手段として、CDS処理機能を備えるようにした構成である。アナログ部6は、垂直信号線13に接続されたクランプ容量Cclp、クランプ容量CclpをクランプバイアスVclpにクランプするためのクランプスイッチSWclp、信号をサンプルホールドするためのサンプルホールド容量Csh、サンプルホールドスイッチSWsh、バッファ部B1，B2で構成されている。CDS処理を行う場合、アナログ部6は、タイミング制御部20から与えられるクランプパルスとサンプリングパルスとの2つのパルスに基づいて、クランプスイッチSWclpおよびサンプルホールドスイッチSWshを制御し、垂直信号線13を介して入力された電圧モードの画素信号に対して、リセットレベルと信号レベルとの減算（CDS処理）を行うことで、信号成分を取得する。
次に、本例の動作について説明する。第1の実施形態に係る撮像装置1aの動作と異なるのは、アナログ部6に減算（CDS処理）回路を設けたことによるAD変換動作である。以下では、本例の動作のうち、第1の実施形態と異なる部分を中心に説明する。第1の実施形態と同様に、単位画素3ではリセットレベルと信号レベルとが出力される。ここでは、リセットレベルの電圧をVR、信号レベルの電圧をVS（ただし、VS≦VR）とする。
AD変換は、以下のようにして行われる。例えば所定の傾きで下降するランプ波（参照信号Ramp）と、単位画素3からの画素信号であるリセットレベルおよび信号レベルの差分に応じた電圧（差分信号レベル）とを比較し、この比較処理で用いるランプ波が生成された時点から、差分信号レベルに応じた信号とランプ波（ランプ電圧）とが一致するまでの期間を、例えば基準クロックで計測することによって、差分信号レベルの大きさに対応したデジタルデータを得る。
ここで、撮像部2の選択行の各単位画素3からは、アナログの画素信号として、1回目の読出し動作でリセットレベルが読み出され、その後、2回目の読出し動作で信号レベルが読み出される。そして、リセットレベルと信号レベルとが垂直信号線13を通してアナログ部6に時系列で入力される。
<1回目の読出し>
任意の画素行の単位画素3から垂直信号線13への1回目の読出しが安定した後、クランプスイッチSWclpおよびサンプルホールドスイッチSWshがON状態となり、更に比較部31のリセット動作が行われる。また、参照信号生成部16では、容量素子Crefの一端の電圧がVDDにセットされる。続いて、変更部18aは、参照信号Rampが与えられた比較部31の第2の入力端の電圧を、リセットレベルよりも高い所定の電圧に変更する。続いて、クランプスイッチSWclpがOFF状態となる。
<2回目の読出し>
続いて、2回目の読出し時には、単位画素3毎の入射光量に応じた信号レベルが読み出される。この2回目の読出し時には、比較部31のリセット動作および変更部18aによる変更動作は行わない。また、クランプスイッチSWclpがOFF状態であるため、クランプ容量Cclpに入力される電圧がリセットレベルから信号レベルに変化すると、バッファ部B1の入力電圧が、その変化に応じた電圧（VS - VR）だけ変化する。この変化に応じて、バッファ部B2の入力電圧および出力電圧も同様に変化する。これによって、比較部31の第1の入力端には、信号レベルとリセットレベルとの差分信号レベル（VS - VR）が与えられる。信号レベルの読出し後、サンプルホールドスイッチSWshがOFF状態となる。
任意の画素行の単位画素3から垂直信号線13への2回目の読出しが安定した後、タイミング制御部20は、参照信号生成部16に対して、ランプ波生成の制御データを供給する。これを受けて参照信号生成部16は参照信号Rampを出力する。比較部31は、参照信号生成部16からの参照信号Rampが与えられた第2の入力端の電圧と、差分信号レベルが与えられた第1の入力端の電圧とを比較する。
本実施形態では、第2の実施形態と同様に、比較部31のリセット動作後に、比較部31を構成する差動アンプの2つの入力端の電圧に多少のばらつきが残ったとしても、比較部31での比較開始時の第2の入力端IN2の電圧は第1の入力端IN1の電圧よりも高くなる。このため、比較部31の出力を比較動作中に確実に反転させ、比較部31による比較動作を保証することができる。
比較部31は、参照信号生成部16からの参照信号Rampが与えられた第2の入力端の電圧と、差分信号レベルが与えられた第1の入力端の電圧とを比較し、双方の電圧が略一致したときに、比較出力を反転させる。計測部32は、比較部31での比較開始に基づいてアップカウントモードで計測を開始し、比較部31の比較出力が反転した時点の計測値を保持する。つまり、計測部32は、信号レベルからリセットレベルを減算（CDS処理）した信号成分に応じたデジタルデータを保持する。タイミング制御部20は、所定の期間を経過すると、参照信号生成部16への制御データの供給と、基準クロックの出力とを停止する。これにより、参照信号生成部16は、参照信号Rampの生成を停止する。
2回目の読出しに係る比較部31での比較開始時の第1の入力端IN1の電圧は、第2の実施形態で説明した(6)式と同じ以下の(8)式となる。2回目の読出し時に計測部32がアップカウントモードで計測を行うため、計測部32の計測値として、(8)式に係る計測値が得られる。
VIN1 = VRST +（VS - VR） ・・・(8)
上述したように、本実施形態によれば、トランジスタP6，P7によるリセット動作後に、第1の入力端IN1と第2の入力端IN2との電圧差が、比較部31による比較動作を保証する電圧となるように、変更部18a（容量素子C3およびスイッチ素子SW2）が第2の入力端IN2の電圧をより高い電圧に変更することによって、比較部31が参照信号Rampと画素信号Pixelとの比較動作を確実に行うことができる。更に、容量素子C3を介して、所定の電圧変化を与えることで差動アンプの入力端の電圧を変更することにより、差動アンプの入力端の電圧を必要以上に高い電圧に変更してしまうことがなく、AD変換をより高速に行うことができる。
本実施形態では、1回のAD変換動作でデジタルデータを得ることが可能となる。尚、参照信号Rampが与えられる第2の入力端を所定の電圧に高く変更することで信号成分（VS - VR）にオフセット成分（VRST）が重畳したデジタルデータが得られるが、撮像部2に設けられた遮光画素やダミー画素のデータを用いてオフセット成分のデジタルデータを演算し、計測部32の計測値からオフセット成分のデジタルデータを減算することで、オフセット成分を抑圧することが可能である。
（第4の実施形態）
次に、本発明の第4の実施形態を説明する。図9は、本実施形態に係る（C）MOS撮像装置の構成の一例を示している。以下、本例の構成について説明する。図9に示す撮像装置1cの構成のうち、図1と異なるのは変更部18bと他の部分の接続である。尚、変更部18bを構成する素子自体は、図1の変更部18aと同様である。他の構成は、図1に示した構成と略同様であるので説明は省略する。
以下では、本例の動作のうち、第1の実施形態と異なる部分を中心に説明する。第1の実施形態と同様に、単位画素3ではリセットレベルと信号レベルとが出力される。
AD変換は、以下のようにして行われる。例えば所定の傾きで下降するランプ波（参照信号Ramp）と、単位画素3からの画素信号であるリセットレベルあるいは信号レベルの各電圧とを比較し、この比較処理で用いるランプ波が生成された時点から、リセットレベルや信号レベルに応じた信号とランプ波（ランプ電圧）とが一致するまでの期間を、例えば基準クロックで計測することによって、リセットレベルあるいは信号レベルの各大きさに対応したデジタルデータを得る。
ここで、撮像部2の選択行の各単位画素3からは、アナログの画素信号として、1回目の読出し動作で画素信号の雑音を含むリセットレベルが読み出され、その後、2回目の読出し動作で信号レベルが読み出される。そして、リセットレベルと信号レベルとが垂直信号線13を通して列AD変換部30に時系列で入力される。
<1回目の読出し>
任意の画素行の単位画素3から垂直信号線13への1回目の読出しが安定した後、比較部31のリセット動作が行われる。また、参照信号生成部16では、容量素子Crefの一端の電圧がVDDにセットされる。
続いて、変更部18bは、参照信号Rampが与えられた比較部31の第2の入力端の電圧を、リセットレベルよりも高い所定の電圧に変更する。その後、タイミング制御部20は、参照信号生成部16に対して、ランプ波生成の制御データを供給する。これを受けて参照信号生成部16は、比較部31の第2の入力端に与える比較電圧として、波形が全体として時間的にランプ状に変化する参照信号Rampを出力する。比較部31は、参照信号生成部16からの参照信号Rampが与えられた第2の入力端の電圧と、リセットレベルが与えられた第1の入力端の電圧とを比較し、双方の電圧が略一致したときに、比較出力を反転させる。
計測部32は、比較部31での比較開始に基づいてダウンカウントモードで計測を開始し、比較部31の比較出力が反転した時点の計測値を保持する。つまり、計測部32は、リセットレベルに応じたデジタルデータを保持する。タイミング制御部20は、所定の期間を経過すると、参照信号生成部16への制御データの供給と、基準クロックの出力とを停止する。これにより、参照信号生成部16は、参照信号Rampの生成を停止する。
<2回目の読出し>
続いて、2回目の読出し時には、単位画素3毎の入射光量に応じた信号レベルが読み出される。この2回目の読出し時には、比較部31のリセット動作および変更部18bによる変更動作は行わない。また、参照信号生成部16では、容量素子Crefの一端の電圧がVDDにセットされる。
任意の画素行の単位画素3から垂直信号線13への2回目の読出しが安定した後、タイミング制御部20は、参照信号生成部16に対して、ランプ波生成の制御データを供給する。これを受けて参照信号生成部16は参照信号Rampを出力する。比較部31は、参照信号生成部16からの参照信号Rampが与えられた第2の入力端の電圧と、信号レベルが与えられた第1の入力端の電圧とを比較し、双方の電圧が略一致したときに、比較出力を反転させる。
計測部32は、比較部31での比較開始に基づいてアップカウントモードで計測を開始し、比較部31の比較出力が反転した時点の計測値を保持する。つまり、計測部32は、信号レベルからリセットレベルを減算（CDS処理）した信号成分に応じたデジタルデータを保持する。タイミング制御部20は、所定の期間を経過すると、参照信号生成部16への制御データの供給と、基準クロックの出力とを停止する。これにより、参照信号生成部16は、参照信号Rampの生成を停止する。
次に、比較部31と変更部18bの構成および比較部31の入力端における電圧変化の詳細を説明する。図10は、比較部31および変更部18bの具体的な回路構成の一例を示している。以下、本例の回路構成について説明する。以下では、図5に示した構成と異なる構成についてのみ説明する。
変更部18bは、前述した変更部18aと同様に、スイッチ素子SW2および容量素子C3で構成されているが、スイッチ素子SW2における接続が変更部18aと異なる。スイッチ素子SW2の第1の端子は容量素子C3の他端に接続される。スイッチ素子SW2の第2の端子はグランドGNDに接続され、スイッチ素子SW2の第3の端子は、参照信号Rampが入力される容量素子C2の他端に接続される。スイッチ素子SW2の第2の端子をグランドGNDの代わりに、所定の電圧を供給する電圧源に接続してもよい。スイッチ素子SW2は、第1の端子および第2の端子を短絡してグランドGNDと容量素子C3の他端とが接続された状態と、第1の端子および第3の端子を短絡して容量素子C2の他端と容量素子C3の他端とが接続された状態との切替を行う。
以下、本例の動作について説明する。ここでは、グランドGNDの電圧をVGND、リセットレベルの電圧をVR、信号レベルの電圧をVS（ただし、VS≦VR）、容量素子C2の容量値をC2、容量素子C3の容量値をC3とする。図10には、比較部31内の差動アンプの第1の入力端IN1および第2の入力端IN2の電圧変化および参照信号Rampの波形が示されている。
単位画素3からの画素信号Pixelとしてリセットレベルが第1の入力端IN1に与えられ、参照信号生成部16から第2の入力端IN2に与えられる参照信号Rampが安定した後、タイミング制御部20が比較部31の比較開始前にリセットパルスResetを活性化（Lowアクティブ）する。これにより、トランジスタP6，P7がON状態となってトランジスタN1，N2の各ゲートとドレインとを短絡し、これらトランジスタN1，N2の動作点をドレイン電圧として2つの入力端の電圧がリセットされる。リセット動作中、容量素子C3の他端は、スイッチ素子SW2によりグランドGNDに接続されている。
このリセットによって決定された動作点で、差動アンプの2つの入力端の電圧、即ちトランジスタN1，N2の各ゲート電圧のオフセット成分がほぼキャンセルされる。即ち、差動アンプの2つの入力端の電圧が、略同一の電圧VRSTになるようにリセットされる。この時点（時刻T1）で、第1の入力端IN1の電圧はVRST、第2の入力端IN2の電圧はVRSTである。リセット後、トランジスタP6，P7はOFF状態となる。
続いて、スイッチ素子SW2が容量素子C3の他端を容量素子C2の他端に接続することで、参照信号Rampが与えられる第2の入力端IN2の電圧、即ちトランジスタN2のゲート電圧が電圧VRSTから所定の電圧に高く変更される。尚、リセット動作および変更動作の間、参照信号生成部16の容量素子Crefの一端は電源VDDに接続されている。容量素子C3の他端の電圧がVGNDからVDDに（VDD - VGND）だけ変化するため、この時点（時刻T2）で、第2の入力端IN2の電圧VIN2は以下の(9)式となる。
Figure 2013187744
比較部31のリセット動作後に、比較部31を構成する差動アンプの2つの入力端の電圧に多少のばらつきが残ったとしても、VGND＜VDDであるため、1回目の読出しに係る比較部31での比較開始時の第2の入力端IN2の電圧（(9)式）は第1の入力端IN1の電圧（VRST）よりも高くなる。図10に示すように、参照信号Rampとして時間の経過とともに減少するランプ波を与えることで、比較部31の出力を比較動作中に確実に反転させ、比較部31による比較動作を保証することができる。
時刻T2以降、参照信号生成部16の容量素子Crefの一端は定電流源Irefに接続され、第2の入力端に参照信号Rampとしてランプ波が与えられる。以下では、図11を用いて、参照信号Rampが与えられた第2の入力端IN2の電圧を説明する。図11は、第2の入力端IN2の周辺の構成のみを抽出して示している。以下では、第2の入力端IN2とグランドGNDとの間の寄生容量CPを仮定して説明を行う。
容量素子C2の他端に与えられるランプ波の電圧がVRamp(0)=VDDからVRamp(t)まで（VRamp(t) - VDD）だけ変化した場合の容量素子C2の他端の電圧の変化をΔV1とすると、ΔV1は以下の(10)式となる。
ΔV1 = VRamp(t) - VDD ・・・(10)
トランジスタP7がOFF状態であるとともに、容量素子C2，C3の他端がグランドGNDから切り離されているため、容量素子C2および寄生容量CPに蓄積されている電荷量は保持される。このため、容量素子C2の他端に与えられるランプ波の電圧がVRamp(0)=VDDからVRamp(t)まで（VRamp(t) - VDD）だけ変化した場合の第2の入力端IN2の電圧の変化をΔV2とすると、ΔV2は以下の(11)式となる。尚、容量素子C2と容量素子C3は並列に接続されており、この並列に接続された容量素子C1と容量素子C3を合成した容量値が(11)式のCCである。また、(11)式において、CPは寄生容量CPの容量値である。
Figure 2013187744
CCに比べてCPを無視できる場合（CC>> CP）、ΔV2=ΔV1となる。ランプ波が与えられる前の第2の入力端IN2の電圧は(9)式であるので、スイッチ素子SW2によって容量素子C3の他端が容量素子C2の他端に接続された後の第2の入力端IN2の電圧VIN2は以下の(12)式となる。
Figure 2013187744
ランプ波が与えられた第2の入力端の電圧と、リセットされた第1の入力端の電圧とが略一致したタイミングで比較部31の比較出力が反転する。第2の入力端へのランプ波の入力が開始されてから所定の期間が経過した時点（時刻T3）で、参照信号生成部16はランプ波の生成を停止する。
続いて、単位画素3からの画素信号Pixelとして信号レベルが第1の入力端IN1に与えられる。スイッチ素子SW2によって容量素子C3の他端が容量素子C2の他端に接続された時点（時刻T2）で、画素信号Pixelとしてリセットレベルが与えられている容量素子C1の他端の電圧はVRである。また、画素信号Pixelとして信号レベルが入力された時点（時刻T4）で、容量素子C1の他端の電圧はVSとなる。したがって、時刻T4における第1の入力端IN1の電圧VIN1は以下の(13)式となる。この時点（時刻T4）で、参照信号生成部16の容量素子Crefの一端は電源VDDに接続されている。
VIN1 = VRST +（VS - VR） ・・・(13)
2回目の読出しに係る時刻T4において、参照信号Rampが与えられる第2の入力端IN2の電圧は、前述した(9)式となる。(9)式においてVGND＜VDDであり、(13)式においてVS≦VRであるため、(9)式の電圧VIN2は(13)式の電圧VIN1よりも高くなる。即ち、2回目の読出しに係る比較部31での比較開始時の第2の入力端IN2の電圧は第1の入力端IN1の電圧よりも高くなる。図10に示すように、参照信号Rampとして時間の経過とともに減少するランプ波を与えることで、比較部31の出力を比較動作中に確実に反転させ、比較部31による比較動作を保証することができる。
時刻T4以降、参照信号生成部16の容量素子Crefの一端は定電流源Irefに接続され、第2の入力端に参照信号Rampとしてランプ波が与えられる。第2の入力端にランプ波が与えられた時点以降の第2の入力端IN2の電圧VIN2は、前述した(12)式となる。ランプ波が与えられた第2の入力端の電圧と、第1の入力端の電圧とが略一致したタイミングで比較部31の比較出力が反転する。第2の入力端へのランプ波の入力が開始されてから所定の期間が経過した時点（時刻T5）で、参照信号生成部16はランプ波の生成を停止する。1回目の読出し時に計測部32がダウンカウントモードで計測を行い、2回目の読出し時に計測部32がアップカウントモードで計測を行うため、計測部32の計測値として、(13)式の右辺第2項（VS - VR）に係る計測値が得られる。
上述したように、本実施形態によれば、トランジスタP6，P7によるリセット動作後に、第1の入力端IN1と第2の入力端IN2との電圧差が、比較部31による比較動作を保証する電圧となるように、変更部18b（容量素子C3およびスイッチ素子SW2）が第2の入力端IN2の電圧をより高い電圧に変更することによって、比較部31が参照信号Rampと画素信号Pixelとの比較動作を確実に行うことができる。更に、容量素子C3を介して、所定の電圧変化を与えることで差動アンプの入力端の電圧を変更することにより、差動アンプの入力端の電圧を必要以上に高い電圧に変更してしまうことがなく、AD変換をより高速に行うことができる。
更に、第1の実施形態における(3)式と本実施形態における(12)式の右辺第3項の（VRamp(t) - VDD）の係数を比較すると、(3)式では係数は1よりも小さく、(12)式では係数は1である。このため、本実施形態では、容量素子を設けたことに起因するゲイン低下のないAD変換動作が可能となる。
（第5の実施形態）
次に、本発明の第5の実施形態を説明する。図12は、本実施形態に係る（C）MOS撮像装置の構成の一例を示している。以下、本例の構成について説明する。図12に示す撮像装置1dの構成のうち、図9と異なるのはアナログ部6の構成である。本例のアナログ部6は、減算（CDS処理）回路を有する。アナログ部6以外の構成は、図9に示した構成と略同様であるので説明は省略する。
次に、本例の動作について説明する。第4の実施形態に係る撮像装置1cの動作と異なるのは、アナログ部6に減算（CDS処理）回路を設けたことによるAD変換動作である。以下では、本例の動作のうち、第4の実施形態と異なる部分を中心に説明する。第1の実施形態と同様に、単位画素3ではリセットレベルと信号レベルとが出力される。
AD変換は、以下のようにして行われる。例えば所定の傾きで下降するランプ波（参照信号Ramp）と、単位画素3からの画素信号であるリセットレベルおよび信号レベルの差分に応じた電圧（差分信号レベル）とを比較し、この比較処理で用いるランプ波が生成された時点から、差分信号レベルに応じた信号とランプ波（ランプ電圧）とが一致するまでの期間を、例えば基準クロックで計測することによって、差分信号レベルの大きさに対応したデジタルデータを得る。
ここで、撮像部2の選択行の各単位画素3からは、アナログの画素信号として、1回目の読出し動作でリセットレベルが読み出され、その後、2回目の読出し動作で信号レベルが読み出される。そして、リセットレベルと信号レベルとが垂直信号線13を通してアナログ部6に時系列で入力される。
<1回目の読出し>
任意の画素行の単位画素3から垂直信号線13への1回目の読出しが安定した後、クランプスイッチSWclpおよびサンプルホールドスイッチSWshがON状態となり、更に比較部31のリセット動作が行われる。また、参照信号生成部16では、容量素子Crefの一端の電圧がVDDにセットされる。続いて、変更部18bは、参照信号Rampが与えられた比較部31の第2の入力端の電圧を、リセットレベルよりも高い所定の電圧に変更する。続いて、クランプスイッチSWclpがOFF状態となる。
<2回目の読出し>
続いて、2回目の読出し時には、単位画素3毎の入射光量に応じた信号レベルが読み出される。この2回目の読出し時には、比較部31のリセット動作および変更部18bによる変更動作は行わない。また、クランプスイッチSWclpがOFF状態であるため、クランプ容量Cclpに入力される電圧がリセットレベルから信号レベルに変化すると、バッファ部B1の入力電圧が、その変化に応じた電圧（VS - VR）だけ変化する。この変化に応じて、バッファ部B2の入力電圧および出力電圧も同様に変化する。これによって、比較部31の第1の入力端には、信号レベルとリセットレベルとの差分信号レベル（VS - VR）が与えられる。信号レベルの読出し後、サンプルホールドスイッチSWshがOFF状態となる。
任意の画素行の単位画素3から垂直信号線13への2回目の読出しが安定した後、タイミング制御部20は、参照信号生成部16に対して、ランプ波生成の制御データを供給する。これを受けて参照信号生成部16は参照信号Rampを出力する。比較部31は、参照信号生成部16からの参照信号Rampが与えられた第2の入力端の電圧と、差分信号レベルが与えられた第1の入力端の電圧とを比較する。
本実施形態では、第2の実施形態と同様に、比較部31のリセット動作後に、比較部31を構成する差動アンプの2つの入力端の電圧に多少のばらつきが残ったとしても、比較部31での比較開始時の第2の入力端IN2の電圧は第1の入力端IN1の電圧よりも高くなる。このため、比較部31の出力を比較動作中に確実に反転させ、比較部31による比較動作を保証することができる。
比較部31は、参照信号生成部16からの参照信号Rampが与えられた第2の入力端の電圧と、差分信号レベルが与えられた第1の入力端の電圧とを比較し、双方の電圧が略一致したときに、比較出力を反転させる。計測部32は、比較部31での比較開始に基づいてアップカウントモードで計測を開始し、比較部31の比較出力が反転した時点の計測値を保持する。つまり、計測部32は、信号レベルからリセットレベルを減算（CDS処理）した信号成分に応じたデジタルデータを保持する。タイミング制御部20は、所定の期間を経過すると、参照信号生成部16への制御データの供給と、基準クロックの出力とを停止する。これにより、参照信号生成部16は、参照信号Rampの生成を停止する。
次に、比較部31の入力端における電圧変化の詳細を説明する。図13は、比較部31および変更部18bの具体的な回路構成の一例を示している。図13に示す回路構成は、図10に示した回路構成と略同様であるので説明を省略する。
以下、本例の動作について説明する。ここでは、グランドGNDの電圧をVGND、リセットレベルの電圧をVR、信号レベルの電圧をVS（ただし、VS≦VR）、容量素子C2の容量値をC2、容量素子C3の容量値をC3とする。図13には、比較部31内の差動アンプの第1の入力端IN1および第2の入力端IN2の電圧変化および参照信号Rampの波形が示されている。
単位画素3からの画素信号Pixelとしてリセットレベルが第1の入力端IN1に与えられ、参照信号生成部16から第2の入力端IN2に与えられる参照信号Rampが安定した後、タイミング制御部20が比較部31の比較開始前にリセットパルスResetを活性化（Lowアクティブ）する。これにより、トランジスタP6，P7がON状態となってトランジスタN1，N2の各ゲートとドレインとを短絡し、これらトランジスタN1，N2の動作点をドレイン電圧として2つの入力端の電圧がリセットされる。リセット動作中、容量素子C3の他端は、スイッチ素子SW2によりグランドGNDに接続されている。
このリセットによって決定された動作点で、差動アンプの2つの入力端の電圧、即ちトランジスタN1，N2の各ゲート電圧のオフセット成分がほぼキャンセルされる。即ち、差動アンプの2つの入力端の電圧が、略同一の電圧VRSTになるようにリセットされる。この時点（時刻T1）で、第1の入力端IN1の電圧はVRST、第2の入力端IN2の電圧はVRSTである。リセット後、トランジスタP6，P7はOFF状態となる。
続いて、スイッチ素子SW2が容量素子C3の他端を容量素子C2の他端に接続することで、参照信号Rampが与えられる第2の入力端IN2の電圧、即ちトランジスタN2のゲート電圧が電圧VRSTから所定の電圧に高く変更される。尚、リセット動作および変更動作の間、参照信号生成部16の容量素子Crefの一端は電源VDDに接続されている。容量素子C3の他端の電圧がVGNDからVDDに（VDD - VGND）だけ変化するため、この時点（時刻T2）で、第2の入力端IN2の電圧VIN2は以下の(14)式となる。
Figure 2013187744
続いて、単位画素3からの画素信号Pixelとして信号レベルが第1の入力端IN1に与えられる。スイッチ素子SW2によって容量素子C3の他端が容量素子C2の他端に接続された時点（時刻T2）で、画素信号Pixelとしてリセットレベルが与えられている容量素子C1の他端の電圧はVRである。また、画素信号Pixelとして信号レベルが入力された時点（時刻T4）で、容量素子C1の他端の電圧はVSとなる。したがって、時刻T4における第1の入力端IN1の電圧VIN1は以下の(15)式となる。この時点（時刻T4）で、参照信号生成部16の容量素子Crefの一端は電源VDDに接続されている。
VIN1 = VRST +（VS - VR） ・・・(15)
2回目の読出しに係る時刻T4において、参照信号Rampが与えられる第2の入力端IN2の電圧は、前述した(14)式となる。(14)式においてVGND＜VDDであり、(15)式においてVS≦VRであるため、(14)式の電圧VIN2は(15)式の電圧VIN1よりも高くなる。即ち、2回目の読出しに係る比較部31での比較開始時の第2の入力端IN2の電圧は第1の入力端IN1の電圧よりも高くなる。図13に示すように、参照信号Rampとして時間の経過とともに減少するランプ波を与えることで、比較部31の出力を比較動作中に確実に反転させ、比較部31による比較動作を保証することができる。
時刻T4以降、参照信号生成部16の容量素子Crefの一端は定電流源Irefに接続され、第2の入力端に参照信号Rampとしてランプ波が与えられる。第2の入力端にランプ波が与えられた時点以降の第2の入力端IN2の電圧VIN2は、第4の実施形態で説明した(12)式と同じ以下の(16)式となる。
Figure 2013187744
ランプ波が与えられた第2の入力端の電圧と、第1の入力端の電圧とが略一致したタイミングで比較部31の比較出力が反転する。第2の入力端へのランプ波の入力が開始されてから所定の期間が経過した時点（時刻T5）で、参照信号生成部16はランプ波の生成を停止する。
ランプ波が与えられた第2の入力端の電圧と、第1の入力端の電圧とが略一致したタイミングで比較部31の比較出力が反転する。第2の入力端へのランプ波の入力が開始されてから所定の期間が経過した時点（時刻T5）で、参照信号生成部16はランプ波の生成を停止する。2回目の読出し時に計測部32がアップカウントモードで計測を行うため、計測部32の計測値として、(15)式に係る計測値が得られる。
上述したように、本実施形態によれば、トランジスタP6，P7によるリセット動作後に、第1の入力端IN1と第2の入力端IN2との電圧差が、比較部31による比較動作を保証する電圧となるように、変更部18b（容量素子C3およびスイッチ素子SW2）が第2の入力端IN2の電圧をより高い電圧に変更することによって、比較部31が参照信号Rampと画素信号Pixelとの比較動作を確実に行うことができる。更に、容量素子C3を介して、所定の電圧変化を与えることで差動アンプの入力端の電圧を変更することにより、差動アンプの入力端の電圧を必要以上に高い電圧に変更してしまうことがなく、AD変換をより高速に行うことができる。
本実施形態では、1回のAD変換動作でデジタルデータを得ることが可能となる。尚、参照信号Rampが与えられる第2の入力端を所定の電圧に高く変更することで信号成分（VS - VR）にオフセット成分（VRST）が重畳したデジタルデータが得られるが、撮像部2に設けられた遮光画素やダミー画素のデータを用いてオフセット成分のデジタルデータを演算し、計測部32の計測値からオフセット成分のデジタルデータを減算することで、オフセット成分を抑圧することが可能である。
また、本実施形態では、容量素子を設けたことに起因するゲイン低下のないAD変換動作が可能となる。
以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
1a，1b，1c，1d，1001・・・撮像装置、2，1002・・・撮像部、3，1003・・・単位画素、5，1005・・・読出し電流源部、6，1006・・・アナログ部、11，1011・・・行制御線、12，1012・・・垂直選択部、13，1013・・・垂直信号線、14，1014・・・水平選択部、15，1015・・・カラム処理部、16，1016・・・参照信号生成部、17，1017・・・出力部、18a，18b，1018・・・変更部、20，1020・・・タイミング制御部、30，1030・・・列AD変換部、31，1031・・・比較部、32，1032・・・計測部

Claims (3)

  1. 光電変換素子を有する単位画素が行列状に配置され、前記単位画素から画素信号を出力する撮像部と、
    時間の経過とともに増加あるいは減少する参照信号を生成する参照信号生成部と、
    前記単位画素と電気的に接続された第1の入力端と、第1の容量素子を介して前記参照信号生成部と電気的に接続された第2の入力端とを有し、前記第1の入力端および前記第2の入力端の電圧を比較する差動アンプ部と、前記第1の入力端および前記第2の入力端の電圧をリセットするリセット部と、を有する比較部と、
    前記比較部による比較開始から比較終了までの比較時間を計測する計測部と、
    前記比較部によるリセット動作後に、前記第1の入力端と前記第2の入力端の電圧差が、前記比較部による比較動作を保証する電圧となるように前記第2の入力端の電圧を変更する変更部と、
    を備え、
    前記変更部は、第2の容量素子とスイッチ素子とを有し、前記第2の容量素子の一端は、前記第2の入力端に接続され、前記第2の容量素子の他端は、前記スイッチ素子により、前記リセット部によるリセット動作時には第1の電圧源に接続され、前記リセット部によるリセット動作後には前記第1の電圧源と異なる第2の電圧源に接続される、
    ことを特徴とする撮像装置。
  2. 前記第1の電圧源はグランドあるいは電源であり、前記第2の電圧源は前記参照信号である、
    ことを特徴とする請求項1に係る撮像装置。
  3. 前記参照信号生成部は、第3の容量素子および定電流源を含み、前記第3の容量素子の一端の電圧を第3の電圧源の電圧にセットした後、前記第3の電圧源の電圧に対して、前記定電流源が発生する電流に基づく電圧を加算あるいは減算することで、前記第3の容量素子の一端の電圧に基づく前記参照信号を生成する、
    ことを特徴とする請求項1または請求項2に係る撮像装置。
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