JP2015115872A

JP2015115872A - 撮像装置

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Abstract

【課題】参照信号に与える誤差を低減でき、消費電流、雑音の増大を招くことなくAD変換誤差や画質劣化を抑圧することができるランプ型AD変換器を用いた撮像装置を提供する。【解決手段】比較部31は、参照信号生成部と電気的に接続された第1の入力端子IN1と、単位画素と電気的に接続された第2の入力端子IN2とを有し、第1の入力端子IN1および第2の入力端子IN2の電圧を比較する差動アンプAMPを有し、撮像部の画素配列の1列または複数列毎に配置されている。また、比較部31は、容量素子C3を有し、容量素子C3の第1の端子は第1の入力端子IN1に電気的に接続され、容量素子C3の第2の端子はグランドGNDに電気的に接続される。【選択図】図２

Description

本発明は、撮像装置に関する。

従来技術に係るランプ型AD変換器を用いた撮像装置として、特許文献1あるいは特許文献2に記載された構成が知られている。初めに、従来技術に係る撮像装置の構成および動作について説明する。

図4は、従来技術に係るランプ型AD変換器を用いた撮像装置の概略構成を示している。撮像装置1001は、撮像部1002、垂直選択部1012、水平選択部1014、カラム処理部1015、参照信号生成部1016、出力部1017、タイミング制御部1020を有する。

タイミング制御部1020は、垂直選択部1012、水平選択部1014、カラム処理部1015、参照信号生成部1016、出力部1017などの各部を制御する。撮像部1002は、光電変換素子を有する複数の単位画素1003が行列状に配置されて構成されている。単位画素1003は、入射される電磁波の大きさに応じた画素信号を生成し、列毎に設けられた垂直信号線1013へ画素信号を出力する。

垂直選択部1012は、撮像部1002の各単位画素1003の駆動に際して、行制御線1011を介して撮像部1002の行アドレスや行走査の制御を行う。水平選択部1014は、カラム処理部1015の列AD変換部1030の列アドレスや列走査の制御を行う。

カラム処理部1015は、撮像部1002の列毎に設けられた列AD変換部1030を有する。列AD変換部1030は、撮像部1002の各単位画素1003から列毎に出力される画素信号であるアナログ信号をデジタルデータに変換して出力する。参照信号生成部1016は、例えば積分回路やDAC回路で構成され、時間の経過とともにレベルが傾斜状に変化する参照信号を生成する。

次に、列AD変換部1030の構成について説明する。列AD変換部1030は全て略同一に構成され、各々の列AD変換部1030は、比較部1031および計測部1032を有する。

比較部1031は、一般的に良く知られている差動アンプを基本構成とするコンパレータ回路である。比較部1031は、撮像部1002の単位画素1003から出力される画素信号と参照信号とを比較し、例えば参照信号が画素信号よりも大なるときはHighレベル、例えば参照信号が画素信号よりも小なるときはLowレベルを出力する。

計測部1032は、アップ／ダウンカウンタ回路で構成され、比較部1031が比較を開始してから比較を終了するまでの比較時間を計測し、比較時間に応じたデータを生成する。これにより、画素信号の大きさに応じたデータが得られる。水平選択部1014は、シフトレジスタやデコーダなどによって構成され、カラム処理部1015における各列AD変換部1030の列アドレスや列走査の制御を行う。これにより、AD変換されたデジタルデータは順に水平信号線を経由して出力部1017に出力される。

次に、AD変換動作について説明する。単位画素1003の具体的な動作については説明を省略するが、単位画素1003からは画素信号としてリセットレベルと信号レベルとが出力される。

まず、単位画素1003から読み出されたリセットレベルが安定した後、比較部1031を構成する差動アンプの2つの入力端子の電圧のリセットが行われる。その後、比較部1031は、参照信号とリセットレベルとの比較を行い、参照信号がリセットレベルに対して所定の条件を満たしたタイミングで比較処理を終了する。計測部1032はダウンカウントモードで比較時間の計測を実施する。比較処理の終了時点の計測値がリセットレベルのデジタルデータとなる。

続いて、単位画素1003からの信号レベルの読出し時には、比較部1031におけるリセット動作は行わない。単位画素1003から読み出された信号レベルが安定した後、比較部1031は、参照信号と信号レベルとの比較を行い、参照信号が信号レベルに対して所定の条件を満たしたタイミングで比較処理を終了する。計測部1032はアップカウントモードで比較時間の計測を実施する。比較処理の終了時点の計測値が信号成分（信号レベルからリセットレベルを減算した信号）のデジタルデータとなる。

図5は、従来技術に係る比較部1031の具体的な回路構成を示している。比較部1031は、差動アンプAMP、容量素子C1，C2、トランジスタP6，P7を有する。

差動アンプAMPは、ソースが共通に接続されたNMOSで構成されるトランジスタN1，N2と、これらトランジスタN1，N2の各ドレインと電源VDDとの間に接続され、ゲートが共通に接続されたPMOSで構成されるトランジスタP3，P4と、トランジスタN1，N2のソースに共通に接続されたノードとグランドGNDとの間に接続されたNMOSの電流源N5とを有する。

トランジスタN1，N2の各ゲートとドレインとの間に、PMOSで構成されるトランジスタP6，P7がそれぞれ接続されている。これらトランジスタP6，P7は、各ゲートにLowアクティブのリセットパルスResetがタイミング制御部1020から与えられることでON状態となり、トランジスタN1，N2の各ゲートとドレインとを短絡し、トランジスタN1，N2の各ゲートの電圧、即ち差動アンプの2つの入力端子（第1の入力端子IN1および第2の入力端子IN2）の電圧をリセットするリセット部として機能する。

トランジスタN1，N2の各ゲートには、DCレベルをカットするための容量素子C1，C2の第1の端子がそれぞれ接続されている。容量素子C1の第2の端子には、参照信号生成部1016からの参照信号Rampが与えられる。容量素子C2の第2の端子には、撮像部1002の各単位画素1003から出力される画素信号Pixelが与えられる。また、電流源N5のゲートには、電流値を制御するためのバイアス電圧Vbiasが与えられる。

特開2006-340044号公報特開2010-93641号公報

しかしながら、従来技術に係るランプ型AD変換器を用いた撮像装置には、以下の課題がある。

CMOSイメージセンサのカラムパラレルなランプ型AD変換器に代表されるように、多数のランプ型AD変換器を構成する場合には、参照信号はこれらの多数のAD変換器で共通化される。そのため、あるAD変換器の動作に応じて比較回路（図4の比較部1031）からの影響により参照信号が変化すると、他のAD変換器がその影響を受けてAD変換結果に誤差を生じる。

図6は、CMOSイメージセンサが撮像する画像の例を模式的に示している。図6に示す画像は、明るい領域（領域R0，R2）と暗い領域（領域R1）とが混在する例を示している。この例では、比較回路における比較結果を示す信号は、領域R1と領域R2とでは、領域R1のほうが先に反転する。領域R1の比較結果を示す信号が先に反転すると、領域R1の比較回路からのフィードスルー（キックバック）により、参照信号が変化させられ、明るい領域（領域R2、特に領域R1に隣接する部分）のカラムのAD変換結果に誤差を生じる。その結果、画質が劣化する。

この影響を改善する方法として、以下の方法が考えられる。
I) ソースフォロワ回路に代表されるようなバッファ回路を各比較回路の入力に加える方法
II) 参照信号生成部（そのDAC回路）の出力インピーダンスを低減する方法

I）の方法は、バッファ回路を各比較回路の入力に加えることで、比較回路から参照信号へと伝達される誤差要因をバッファ回路のアイソレーション能力によって低減する方法である。しかし、この方法ではバッファ回路の挿入によって、消費電流・雑音が増大する。

II）の方法は、DAC回路の抵抗値を低減することに相当する。この結果、同一の参照信号（例えば1[V]の参照電圧）を生成するために必要な電流源の電流値が増大する。したがって、消費電流が増大する。演算増幅器から構成される積分回路を用いた参照信号生成部においても上記の不利益は同様である。

本発明は、参照信号に与える誤差を低減でき、消費電流、雑音の増大を招くことなくAD変換誤差や画質劣化を抑圧することができるランプ型AD変換器を用いた撮像装置を提供する。

本発明は、光電変換素子を有する複数の単位画素が行列状に配置された撮像部と、時間の経過とともに増加あるいは減少する参照信号を生成する参照信号生成部と、前記参照信号生成部と電気的に接続された第1の入力端子と、前記単位画素と電気的に接続された第2の入力端子とを有し、前記第1の入力端子および前記第2の入力端子の電圧を比較する差動アンプを有し、前記撮像部の画素配列の1列または複数列毎に配置された比較部と、前記比較部による比較開始から比較終了までの比較時間を計測し、前記比較時間に応じたデータを生成する計測部と、を有し、前記比較部は、第1の容量素子を有し、前記第1の容量素子の第1の端子は前記第1の入力端子に電気的に接続され、前記第1の容量素子の第2の端子は所定の電圧源に電気的に接続される、ことを特徴とする撮像装置である。

また、本発明の撮像装置において、前記比較部は、第2の容量素子を有し、前記第2の容量素子の第1の端子は前記第1の入力端子に電気的に接続され、前記第2の容量素子の第2の端子は前記参照信号生成部および前記第1の容量素子の前記第1の端子に電気的に接続され、前記第1の容量素子の容量値は、前記第2の容量素子の容量値よりも小さな値である、ことを特徴とする。

また、本発明の撮像装置において、前記所定の電圧源は、電源およびグランドのいずれかである、ことを特徴とする。

本発明によれば、第1の端子が第1の入力端子に電気的に接続され、第2の端子が所定の電圧源に電気的に接続された第1の容量素子を設けることによって、参照信号に与える誤差を低減でき、消費電流、雑音の増大を招くことなくAD変換誤差や画質劣化を抑圧することができる。

本発明の実施形態に係る撮像装置の構成を示すブロック図である。本発明の実施形態に係る撮像装置が有する比較部の構成を示す回路図である。本発明の実施形態と従来技術とにおけるフィードスルーの係数、セットリング、フィルタリング帯域を示す参考図である。従来技術に係る撮像装置の構成を示すブロック図である。従来技術に係る比較部の構成を示す回路図である。従来技術に係るCMOSイメージセンサが撮像する画像を示す参考図である。

以下、図面を参照し、本発明の実施形態を説明する。図１は、本実施形態に係る撮像装置の構成の一例を示している。図1に示す撮像装置1は、撮像部2、垂直選択部12、水平選択部14、カラム処理部15、参照信号生成部16、出力部17、タイミング制御部20を有する。

撮像部2は、光電変換素子を有する複数の単位画素3が行列状に配置されて構成されている。単位画素3は、入射される電磁波の大きさに応じた画素信号を生成し、列毎に設けられた垂直信号線13へ画素信号を出力する。垂直選択部12は、撮像部2の各行を選択する。参照信号生成部16は、時間の経過とともに増加または減少する参照信号（ランプ波）を生成する。カラム処理部15は、単位画素3から出力された画素信号をAD変換する列AD変換部30を有する。水平選択部14は、AD変換されたデジタルデータを水平信号線に読み出す。出力部17は、水平選択部14によって読み出されたデジタルデータを後段の回路に出力する。タイミング制御部20は各部を制御する。

図1では、簡単のため4行×6列の単位画素3から構成される撮像部2の場合について説明しているが、単位画素3の配列の行数および列数は2以上の任意の自然数であれば良い。現実には、撮像部2の各行や各列には、数十から数万の単位画素3が配置される。図示を割愛するが、撮像部2を構成する単位画素3は、フォトダイオード／フォトゲート／フォトトランジスタなどの光電変換素子、およびトランジスタ回路によって構成されている。

以下では、各部のより詳細な説明を行う。撮像部2では、単位画素3が4行6列分だけ2次元に配置されている。また、この4行6列の画素配列に対して行毎に行制御線11が配線されている。行制御線11の各一端は、垂直選択部12の各行に対応した各出力端に接続されている。垂直選択部12は、シフトレジスタあるいはデコーダなどによって構成され、撮像部2の各単位画素3の駆動に際して、行制御線11を介して撮像部2の行アドレスや行走査の制御を行う。また、撮像部2の画素配列に対して列毎に垂直信号線13が配線されている。

カラム処理部15は、例えば撮像部2の画素配列の列毎、即ち垂直信号線13毎に設けられた列AD変換部30を有する。列AD変換部30は、撮像部2の各単位画素3から列毎に垂直信号線13を介して読み出されるアナログの画素信号をデジタルデータに変換する。本例では、撮像部2の画素配列の1列に対して1対1の対応関係で列AD変換部30が配置されているが、これは一例に過ぎず、この配置関係に限定されるものではない。例えば、撮像部2の画素配列の複数の列に対して列AD変換部30を1つ配置し、この1つの列AD変換部30を複数の列間で時分割にて使用する構成をとることも可能である。カラム処理部15は、後述する参照信号生成部16と共に、撮像部2の選択行の単位画素3から読み出されるアナログの画素信号をデジタルの画素データに変換するアナログ-デジタル変換手段（AD変換回路）を構成している。

参照信号生成部16は、例えば積分回路によって構成され、タイミング制御部20による制御に従って、時間が経過するにつれてレベルが傾斜状に変化する、参照信号、いわゆるランプ波を生成し、参照信号線を介して列AD変換部30に参照信号を供給する。参照信号生成部16としては、積分回路を用いたものに限られるものではなく、DAC回路を用いても構わない。ただし、DAC回路を用いてデジタル的にランプ波を生成する構成をとる場合には、ランプ波のステップを細かくする、あるいはそれと同等な構成をとる必要がある。

水平選択部14は、シフトレジスタあるいはデコーダなどによって構成され、カラム処理部15の列AD変換部30の列アドレスや列走査の制御を行う。この水平選択部14による制御に従って、列AD変換部30でAD変換されたデジタルデータは順に水平信号線を介して出力部17に読み出される。

タイミング制御部20は、垂直選択部12、参照信号生成部16、水平選択部14、カラム処理部15、出力部17などの各部の動作に必要なクロックや所定タイミングのパルス信号を供給するTG（=Timing Generator：タイミングジェネレータ）の機能ブロックと、このTGと通信を行うための機能ブロックとを備える。

出力部17は、2進化したデジタルデータを出力する。また、出力部17は、バッファリング機能以外に、例えば黒レベル調整、列バラツキ補正、色処理などの信号処理機能を内蔵しても構わない。更に、出力部17がnビットパラレルのデジタルデータをシリアルデータに変換して出力するようにしても構わない。

撮像装置1における構成のうち、垂直選択部12、水平選択部14、出力部17、タイミング制御部20は、ランプ型AD変換器の特徴的な構成ではない。また、これらの構成は、本実施形態に係る撮像装置1の特徴的な効果を得るために必須の構成ではない。

次に、列AD変換部30の構成について説明する。列AD変換部30は各々、撮像部2の各単位画素3から垂直信号線13を介して読み出されるアナログの画素信号を、参照信号生成部16から与えられる、AD変換するための参照信号と比較することにより、画素信号の大きさに対応した時間軸方向の大きさ（パルス幅）を持つパルス信号を生成する。そして、列AD変換部30は、このパルス信号のパルス幅の期間に対応したデータを画素信号の大きさに応じたデジタルデータとすることによってAD変換を行う。

以下では、列AD変換部30の構成の詳細について説明する。列AD変換部30は撮像部2の画素配列の列毎に配置されている。図1では6個の列AD変換部30が配置されている。各列の列AD変換部30は同一に構成されている。列AD変換部30は、比較部31および計測部32を有する。本例では、比較部31および計測部32は撮像部2の画素配列の1列毎に配置されているが、比較部31および計測部32が撮像部2の画素配列の複数列毎に配置されていてもよい。

比較部31は、撮像部2の単位画素3から垂直信号線13を介して出力されるアナログの画素信号に応じた信号電圧と、参照信号生成部16から供給される参照信号のランプ電圧とを比較することによって、画素信号の大きさを、時間軸方向の情報（パルス信号のパルス幅）に変換する。比較部31の比較出力は、例えばランプ電圧が信号電圧よりも大なるときにはHighレベル（Hレベル）になり、ランプ電圧が信号電圧以下のときにはLowレベル（Lレベル）になる。比較部31は、参照信号が画素信号に対して所定の条件を満たしたタイミング（本例では参照信号と画素信号との電圧が略一致したタイミング）で比較処理を終了する。比較部31が比較処理を終了するタイミングで比較部31の比較出力が反転する。

計測部32は、比較部31による比較開始から比較終了までの比較時間を計測し、比較時間に応じたデータを生成する、例えばnビットのアップ／ダウンカウンタ回路で構成される。nビットは例えば10ビットである。nビットが10ビットであるのは一例であって、nビットが10ビット未満のビット数（例えば、8ビット）や10ビットを超えるビット数（例えば、12ビット）などであっても構わない。また、計測部32を構成する回路はアップ／ダウンカウンタ回路に限る必要もない。

次に、本例の動作について説明する。ここでは、単位画素3の具体的な動作については説明を省略するが、周知のように単位画素3からはリセットレベルと信号レベルとが出力される。

AD変換は、以下のようにして行われる。例えば所定の傾きで下降する参照信号の電圧と、単位画素3からの画素信号であるリセットレベルあるいは信号レベルの電圧とが比較される。この比較処理で用いる参照信号が生成された時点から、リセットレベルや信号レベルに応じた信号電圧と参照信号のランプ電圧とが一致するまでの期間を、例えば基準クロックで計測することによって、リセットレベルあるいは信号レベルの各大きさに対応したデジタルデータが得られる。

ここで、撮像部2の選択行の各単位画素3からは、アナログの画素信号として、1回目の読出し動作で画素信号の雑音を含むリセットレベルが読み出され、その後、2回目の読出し動作で信号レベルが読み出される。そして、リセットレベルと信号レベルとが垂直信号線13を通して列AD変換部30に時系列で入力される。

<1回目の読出し>
撮像部2の画素配列の任意の行の単位画素3から垂直信号線13へ出力された画素信号（リセットレベル）が安定した後、比較部31のリセット動作が行われる。その後、タイミング制御部20は、参照信号生成部16に対して、参照信号生成の制御データを供給する。これを受けて参照信号生成部16は、比較部31の第1の入力端子に与える比較電圧として、波形が全体として時間的にランプ状に変化する参照信号を出力する。比較部31は、参照信号生成部16からの参照信号が与えられた第1の入力端子の電圧と、リセットレベルが与えられた第2の入力端子の電圧とを比較し、双方の電圧が略一致したときに、比較出力を反転させる。

計測部32は、比較部31での比較開始に基づいてダウンカウントモードで計測を開始し、比較部31の比較出力が反転した時点の計測値を保持する。つまり、計測部32は、リセットレベルに応じたデジタルデータを保持する。タイミング制御部20は、所定の期間を経過すると、参照信号生成部16への制御データの供給と、基準クロックの出力とを停止する。これにより、参照信号生成部16は、参照信号の生成を停止する。

<2回目の読出し>
続いて、2回目の読出し時には、単位画素3毎の入射光量に応じた信号レベルが読み出される。この2回目の読出し時には、比較部31のリセット動作は行わない。

撮像部2の画素配列の任意の行の単位画素3から垂直信号線13へ出力された画素信号（信号レベル）が安定した後、タイミング制御部20は、参照信号生成部16に対して、参照信号生成の制御データを供給する。これを受けて参照信号生成部16は参照信号を出力する。比較部31は、参照信号生成部16からの参照信号が与えられた第1の入力端子の電圧と、信号レベルが与えられた第2の入力端子の電圧とを比較し、双方の電圧が略一致したときに、比較出力を反転させる。

計測部32は、比較部31での比較開始に基づいてアップカウントモードで計測を開始し、比較部31の比較出力が反転した時点の計測値を保持する。つまり、計測部32は、信号レベルからリセットレベルを減算（CDS（=Correlated Double Sampling：相関2重サンプリング）処理）した信号成分に応じたデジタルデータを保持する。タイミング制御部20は、所定の期間を経過すると、参照信号生成部16への制御データの供給と、基準クロックの出力とを停止する。これにより、参照信号生成部16は、参照信号の生成を停止する。

次に、比較部31の詳細な構成について説明する。図2は比較部31の構成の一例を示している。比較部31は、差動アンプAMP、トランジスタP6，P7、容量素子C1，C2，C3を有する。

差動アンプAMPは、ソースが共通に接続されたNMOSで構成されるトランジスタN1，N2と、これらトランジスタN1，N2の各ドレインと電源VDDとの間に接続され、ゲートが共通に接続されたPMOSで構成されるトランジスタP3，P4と、トランジスタN1，N2のソースに共通に接続されたノードとグランドGNDとの間に接続されたNMOSの電流源N5とを有する。また、差動アンプAMPは、参照信号生成部16と電気的に接続された第1の入力端子IN1（トランジスタN1のゲート）と、単位画素3と電気的に接続された第2の入力端子IN2（トランジスタN2のゲート）とを有し、第1の入力端子IN1および第2の入力端子IN2の電圧を比較する。

トランジスタN1，N2の各ゲートとドレインとの間に、PMOSで構成されるトランジスタP6，P7がそれぞれ接続されている。これらトランジスタP6，P7は、各ゲートにLowアクティブのリセットパルスResetがタイミング制御部20から与えられることでON状態となり、トランジスタN1，N2の各ゲートとドレインとを短絡し、トランジスタN1，N2の各ゲートの電圧、即ち差動アンプAMPの2つの入力端子の電圧をリセットするリセット部として機能する。

トランジスタN1，N2の各ゲート、即ち差動アンプAMPの第1の入力端子IN1および第2の入力端子IN2には、DCレベルをカットするための容量素子C1，C2の第1の端子がそれぞれ接続されている。容量素子C1（第2の容量素子）の第2の端子は、参照信号生成部16に電気的に接続され、参照信号生成部16からの参照信号Rampが与えられる。容量素子C2の第2の端子は、撮像部2の単位画素3に電気的に接続され、各単位画素3から出力される画素信号Pixelが与えられる。

容量素子C3（第1の容量素子）の第1の端子は容量素子C1の第2の端子に接続されている。即ち、容量素子C3の第1の端子は、容量素子C1を介して差動アンプAMPの第1の入力端子IN1に電気的に接続されている。容量素子C3の第2の端子はグランドGNDに接続されている。また、電流源N5のゲートには、電流値を制御するためのバイアス電圧Vbiasが与えられる。

言い換えると、容量素子C3の第1の端子は、容量素子C1を介して第1の入力端子IN1に電気的に接続され、容量素子C3の第2の端子は所定の電圧源（グランドGND）に電気的に接続されている。また、容量素子C1の第1の端子は第1の入力端子IN1に電気的に接続され、容量素子C1の第2の端子は参照信号生成部16および容量素子C3の第1の端子に電気的に接続されている。

図2において、トランジスタの極性を逆にし、電源VDDとグランドGNDとを逆にしてもよい。したがって、容量素子C3の第2の端子は電源VDDに接続されていてもよい。

比較部31における構成のうち、トランジスタP6，P7、容量素子C1，C2は、本実施形態に係る撮像装置1の特徴的な効果を得るために必須の構成ではない。

次に、比較部31の動作について説明する。単位画素3からの画素信号Pixelとしてリセットレベルが第2の入力端子IN2に与えられ、参照信号生成部16から第1の入力端子IN1に与えられる参照信号Rampが安定した後、タイミング制御部20が比較部31の比較開始前にリセットパルスResetを活性化（Lowアクティブ）する。これにより、トランジスタP6，P7がON状態となってトランジスタN1，N2の各ゲートとドレインとを短絡し、これらトランジスタN1，N2の動作点をドレイン電圧として2つの入力端子の電圧がリセットされる。

このリセットによって決定された動作点で、差動アンプAMPの2つの入力端子の電圧、即ちトランジスタN1，N2の各ゲート電圧のオフセット成分がほぼキャンセルされる。即ち、差動アンプAMPの2つの入力端子の電圧が、略同一の電圧になるようにリセットされる。リセット後、トランジスタP6，P7はOFF状態となる。

続いて、第1の入力端子IN1に与えられる参照信号Rampの電圧がランプ状に変化する。参照信号Rampが与えられた第1の入力端子IN1の電圧と、リセットレベルが与えられた第2の入力端子IN2の電圧とが略一致したタイミングで比較部31の比較出力が反転する。

単位画素3からの画素信号Pixelとして信号レベルが第2の入力端子IN2に与えられたときの動作は、トランジスタP6，P7によるリセットが行われない点を除いて上記の動作と同様であるので、説明を省略する。

<従来技術と本実施形態におけるフィードスルーおよびその比較>
以下では、比較部31の比較出力が反転したときのフィードスルー、つまり比較部31から参照信号へと伝達される誤差要因について述べる。

差動対を構成するトランジスタN1のゲート端子とドレイン端子との間にはオーバーラップ容量（容量値：C_gd）が存在し、トランジスタN1のゲート端子には入力容量（容量値：C_P）、が存在する。また、容量素子C1の容量値をC_DAC、容量素子C3の容量値をC_LPF、カラム列数（列AD変換部30の数）をn、参照信号生成部16を構成する電流電圧変換抵抗の抵抗値をR_DAC、とする。ここで、容量素子C1（容量値：C_DAC）、容量素子C3（容量値：C_LPF）、ゲート端子の入力容量（容量値：C_P）、との間に、以下の(1)式の関係を成立させることが可能である。
C_DAC ＞ C_LPF ＞ C_P ・・・(1)

比較部31の比較出力が反転すると、反転に係るトランジスタN1のドレイン電圧の変化が、オーバーラップ容量（容量値：C_gd）を介して参照信号Ramp側に伝達される（フィードスルー）。容量素子C3を設けない従来技術におけるフィードスルーの係数は、オーバーラップ容量（容量値：C_gd）と、ゲート端子の入力容量（容量値：C_P）との容量値の比に依存する。これに対して、容量素子C3を設けた本実施形態における、フィードスルーの係数は、オーバーラップ容量（容量値：C_gd）と、ゲート端子の入力容量（容量値：C_P）および容量素子C3（容量値：C_LPF）の合計容量との容量値の比に依存する。

図3は、従来技術と本実施形態とにおけるフィードスルーの係数、セットリング（セットリング時間）、フィルタリング帯域を示している。本実施形態では、従来技術におけるフィードスルーの係数の分母に対して容量素子C3の容量値C_LPFが加わるため、フィードスルーの係数の値がより小さくなる。つまり、本実施形態では、従来技術と比較して、参照信号に与える誤差が低減されるので、AD変換誤差や画質劣化を抑圧することができる。例えば、R_DAC:50[Ω]、n:5000[列]、C_DAC:240[fF]、C_LPF:60[fF]、C_P:2[fF]（C_gs:〜×0.7 C_P 、C_gd:〜×0.3 C_P ）である場合、本実施形態では、従来技術に比較してフィードスルーの係数の値を1/30程度に低減することが可能である。上記のC_gsはトランジスタN1のゲート端子とソース端子との間のオーバーラップ容量である。

容量素子C3を設けることで、比較部31のリセット（バランス）時のセットリングが長くなることが懸念される。しかし、容量素子C3の容量値C_LPFが(1)式の条件を満たすように容量素子C3を構成することで、上記の効果を維持しつつ、セットリングの増大を抑圧することができる。

容量素子C3を設けることに付随する効果として、参照信号生成部16のフィルタリング帯域が低減する。結果的に、ノイズ低減の可能性がある。

セットリングへの影響を無視できる場合、容量素子C3の容量値C_LPFは容量素子C1の容量値C_DAC以上であってもよい。つまり、本実施形態に係る撮像装置1は、(1)式の条件に限定されない。

本実施形態によれば、光電変換素子を有する複数の単位画素3が行列状に配置された撮像部2と、時間の経過とともに増加あるいは減少する参照信号を生成する参照信号生成部16と、参照信号生成部16と電気的に接続された第1の入力端子IN1と、単位画素3と電気的に接続された第2の入力端子IN2とを有し、第1の入力端子IN1および第2の入力端子IN2の電圧を比較する差動アンプAMPを有し、撮像部2の画素配列の1列または複数列毎に配置された比較部31と、比較部31による比較開始から比較終了までの比較時間を計測し、比較時間に応じたデータを生成する計測部32と、を有し、比較部31は、第1の容量素子（容量素子C3）を有し、第1の容量素子の第1の端子は第1の入力端子IN1に電気的に接続され、第1の容量素子の第2の端子は所定の電圧源（グランドGNDまたは所定の電源）に電気的に接続される、ことを特徴とする撮像装置が構成される。

本実施形態では、前述したI）およびII）の方法を用いることなく、フィードスルーを低減することが可能となる。したがって、参照信号に与える誤差を低減でき、消費電流、雑音の増大を招くことなくAD変換誤差や画質劣化を抑圧することができる。

また、(1)式のように、容量素子C3の容量値を容量素子C1の容量値よりも小さな値にすることによって、上記の効果を維持したまま、リセット時のセットリング時間の増大を抑圧することができる。

また、容量素子C3の第2の端子が接続される所定の電圧源をグランドGNDまたは所定の電源とすることによって、別途電圧源を用意する必要がなくなる。

以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。

1，1001 撮像装置
2，1002 撮像部
3，1003 単位画素
11，1011 行制御線
12，1012 垂直選択部
13，1013 垂直信号線
14，1014 水平選択部
15，1015 カラム処理部
16，1016 参照信号生成部
17，1017 出力部
20，1020 タイミング制御部
30，1030 列AD変換部
31，1031 比較部
32，1032 計測部

本発明は、光電変換素子を有する複数の単位画素が行列状に配置された撮像部と、時間の経過とともに増加あるいは減少する参照信号を生成する参照信号生成部と、前記参照信号生成部と電気的に接続された第1の入力端子と、前記単位画素と電気的に接続された第2の入力端子とを有し、前記第1の入力端子および前記第2の入力端子の電圧を比較する差動アンプを有し、前記撮像部の画素配列の1列または複数列毎に配置された比較部と、前記比較部による比較開始から比較終了までの比較時間を計測し、前記比較時間に応じたデータを生成する計測部と、を有し、前記比較部は、第1の容量素子と第2の容量素子とを有し、前記第1の容量素子の第1の端子は、前記第2の容量素子の第2の端子と前記参照信号生成部とに接続され、前記第1の容量素子の第2の端子は所定の電圧源に接続され、前記第2の容量素子の第1の端子は前記第1の入力端子に接続される、ことを特徴とする撮像装置である。

また、本発明の撮像装置において、前記第1の容量素子の容量値は、前記第2の容量素子の容量値よりも小さな値である、ことを特徴とする。

Claims

光電変換素子を有する複数の単位画素が行列状に配置された撮像部と、
時間の経過とともに増加あるいは減少する参照信号を生成する参照信号生成部と、
前記参照信号生成部と電気的に接続された第1の入力端子と、前記単位画素と電気的に接続された第2の入力端子とを有し、前記第1の入力端子および前記第2の入力端子の電圧を比較する差動アンプを有し、前記撮像部の画素配列の1列または複数列毎に配置された比較部と、
前記比較部による比較開始から比較終了までの比較時間を計測し、前記比較時間に応じたデータを生成する計測部と、
を有し、
前記比較部は、第1の容量素子を有し、
前記第1の容量素子の第1の端子は前記第1の入力端子に電気的に接続され、前記第1の容量素子の第2の端子は所定の電圧源に電気的に接続される、
ことを特徴とする撮像装置。
前記比較部は、第2の容量素子を有し、
前記第2の容量素子の第1の端子は前記第1の入力端子に電気的に接続され、前記第2の容量素子の第2の端子は前記参照信号生成部および前記第1の容量素子の前記第1の端子に電気的に接続され、
前記第1の容量素子の容量値は、前記第2の容量素子の容量値よりも小さな値である、
ことを特徴とする請求項1に係る撮像装置。
前記所定の電圧源は、電源およびグランドのいずれかである、
ことを特徴とする請求項1および請求項2の何れか一項に係る撮像装置。