WO2012143982A1 - ランプ生成回路、並びにそれを備えたイメージセンサーおよび撮像装置 - Google Patents

ランプ生成回路、並びにそれを備えたイメージセンサーおよび撮像装置 Download PDF

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comparator
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真浩 樋口
西村　佳壽子
優介 山岡
阿部　豊
洋 藤中
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パナソニック株式会社
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Definitions

  • the present invention relates to an image sensor and an image pickup apparatus, and in particular, a single slope type (also referred to as an integral type or a counter type) analog-digital conversion circuit (hereinafter referred to as ADC (Analog-to-To)) included in the image sensor and the image pickup device.
  • ADC Analog-to-To
  • -Digital Converter
  • a ramp generation circuit that outputs a reference signal.
  • an ADC is provided in each column of the pixel array of the image sensor, and a column parallel AD conversion system that performs AD (Analog-to-Digital) conversion of pixel output signals for one row of the pixel array at a time within a horizontal scanning period.
  • Image sensors have been developed and used.
  • a single slope type ADC having a relatively small circuit scale is generally used because of the area limitation of each column determined by the pixel pitch (for example, Patent Document 1).
  • a ramp signal having a correlation with the count value of the counter is input as a reference signal to the comparator of the ADC, and the count value when the analog input signal (pixel output signal) matches this reference signal. Based on the above, the AD conversion result is output as a digital signal.
  • FIG. 12 is a block diagram showing a configuration example of a conventional image sensor.
  • the column parallel ADC (single slope type ADC) 620 includes a comparator 660 (661 to 66p) (p is a natural number) and a counter 670 (671 to 67p). Then, in the comparator 660, the column parallel ADC 620 compares the reference signal Vr output from the ramp generation circuit 630 with the pixel signals Vs1 to Vsp output from the pixel array 610, and compares them by the counter 670 (671 to 67p). Based on the count results of the results Vc1 to Vcp, an AD conversion result (digital signal) is output.
  • the column parallel ADC 620 mounted on the image sensor performs AD conversion by a series of operations generally called digital CDS (Correlated Double Sampling).
  • the digital CDS performs two AD conversions, that is, AD conversion of the reset level and signal level AD conversion of the pixel signals Vs1 to Vsp, and uses the difference as an AD conversion result of the pixel signals Vs1 to Vsp, thereby This is to suppress fixed pattern noise caused by variations in the characteristics of the pixels in the array 610 and the comparator 660.
  • the control circuit 640 drives the comparator output initialization control signal Sr. Then, the ramp generation circuit 630 changes the reference signal Vr from the initial voltage VI to the comparator initialization voltage VR and holds this voltage.
  • the comparator initialization voltage VR is an initial value set in advance by the control circuit 640 that compensates for a voltage difference (that is, comparison operation) between the reference signal Vr and the pixel signal Vsx after initialization of the comparator 66x. The voltage is higher than the voltage VI by the compensation voltage.
  • the control circuit 640 starts driving the counter clock CK, and the reference signal Vr becomes a ramp-like ramp signal based on the comparator initialization voltage VR.
  • the control circuit 640 starts driving the counter clock CK, and the reference signal Vr becomes an inclined ramp signal based on the comparator initialization voltage VR. With the start of ramp signal output, the counter 67x starts up-counting based on the count value held in the first AD conversion, and the comparison operation related to the second AD conversion is started.
  • a DDR (Double-Data-Rate) method that uses the timing of both the rising edge and falling edge of the clock is used in accordance with the above-described increase in speed.
  • the clock signal line supplies a common clock to the ramp generation circuit 630 and the counter 670. Therefore, the clock signal line is routed over a long distance.
  • the load due to the wiring resistance or the wiring capacitance causes the clock waveform to become dull or the duty ratio to deteriorate, resulting in the deterioration of the AD conversion DNL (Differential Non-Linearity) characteristics. .
  • Patent Document 2 the clock supplied to the ramp generation circuit is divided to reduce its frequency, a low-pass filter (LPF (LowLPass Filter)) is inserted into the output signal of the ramp generation circuit, and the ramp signal waveform is calculated.
  • LPF LowLPass Filter
  • a technique of smoothing is disclosed. As a result, it is possible to prevent DNL characteristic deterioration due to clock waveform dullness and duty ratio deterioration.
  • the AD conversion of the digital CDS is realized by two AD conversions.
  • the AD conversion period can be shortened as much as possible.
  • Patent Document 3 discloses a technique for extending the linear period of the ramp wave in the ramp wave generation period (for example, the down-count period and the up-count period in FIG. 13) as a technique for shortening the AD conversion period of the digital CDS.
  • the output part of the ramp generation circuit is driven by a buffer, and many ADCs are connected.
  • An LPF for smoothing glitch noise is provided at the input of the buffer provided at the output of the ramp generation circuit. By switching the time constant of the glitch smoothing LPF, dullness at the start of ramp wave output is improved.
  • Patent Document 4 discloses a technique that enables high-speed ramp wave generation by adding a ramp wave and a square wave at the same timing as a technique for improving the high-speed response of the ramp wave generator. Yes.
  • JP 2006-340044 A JP 2009-077172 A US Patent Application Publication No. 2010/0271248 JP 2006-337139 A
  • Patent Document 2 it is possible to suppress degradation of linearity due to waveform blunting of the high-speed clock by dividing the clock and inserting the LPF, but promote waveform blunting at the start of ramp wave output. Therefore, it is difficult to shorten the AD conversion period.
  • Patent Document 4 is a technique for improving the rising response of the output waveform of the ramp generator, but the circuit scales such as the square wave generator and the waveform adder are large, and when mounted on an image sensor and an imaging apparatus. Has major disadvantages. Furthermore, similarly to the technique of Patent Document 3, the problem of waveform dullness due to an increase in output load (wiring routing or ADC input load) is unavoidable.
  • FIG. 15 is a diagram showing the transient characteristics of the reference signal Vr (Vre) during the first AD conversion operation of the digital CDS of the column parallel ADC 620 mounted on the conventional image sensor.
  • the reference signal Vr output from the ramp generation circuit 630 is changed from the initial voltage VI to the comparator initialization voltage VR.
  • a ramp signal that is temporally inclined with a predetermined inclination from the comparator initialization voltage VR is output as the reference signal Vr.
  • the reference signal at the input of the comparator 66p in the column farthest from the ramp generation circuit 630 Vre becomes a signal having a transient characteristic as shown by a thick solid line in FIG. 15, and this reference signal Vre is transmitted to the comparator 66p.
  • the voltage width in which the reference signal Vre changes for one count period of the counter 670 needs to be constant (that is, the slope of the reference signal Vre reaches the linear region).
  • the slope of the reference signal Vre reaches the linear region at point A, and AD conversion is not accurately performed up to point A.
  • the first AD conversion of the digital CDS converts the reset level of the pixel signal that hardly varies due to the amount of incident light
  • the comparator 660 includes an input capacitor 3a, It is the structure provided with 3b. Since the comparison operation is performed after the comparator 660 is once initialized, the comparison is ideally completed when the reference signal Vre input to the column parallel ADC 620 becomes equal to the initial voltage VI in FIG. Accordingly, it is only necessary that the slope of the ramp waveform of the reference signal Vre reaches the linear region when the pixel signal Vsx and the reference signal Vre coincide. That is, in the example of FIG. 15, since the reference signal Vre reaches the linear region before the initial voltage VI is reached, the first AD conversion of the digital CDS is correctly performed.
  • FIG. 16 is a diagram showing a difference characteristic between the reference signal Vr and the reference signal Vre in FIG. It can be considered that the time when the difference becomes a constant value has reached the straight line area, and it can be said that the straight line area has been reached at point A as in FIG.
  • the reference at the time when the ramp generation circuit 630 starts outputting the ramp signal is performed.
  • the signal Vre starts transition from a voltage lower than the point C (a voltage away from the comparator initialization voltage VR). That is, the period until reaching the straight line region is later than the point A.
  • FIG. 17 is a diagram showing the relationship between the voltage waveform of the reference signal Vre and the AD conversion characteristics in the state of FIG.
  • the signal level of the pixel signal at the time of the second AD conversion of the digital CDS is dark (the voltage is close to the reset level)
  • the slope of the ramp signal at the completion of the comparison is ideal.
  • the change in the reference signal Vre with respect to one count period is small. That is, the AD conversion count is increased, and the AD conversion gain is higher than ideal (point F).
  • the present invention provides an accurate AD conversion in the AD conversion of a single slope type ADC even when an excessive load is applied to the reference signal due to wiring routing or ADC input load.
  • An object of the present invention is to provide a ramp generation circuit that makes it possible to reduce the time required for AD conversion.
  • One aspect of the present invention is a ramp generation circuit that outputs, as a reference signal, a ramp signal that is temporally inclined with a predetermined inclination to a single-slope analog-digital conversion circuit
  • the analog-digital conversion circuit includes: A comparator which receives the reference signal at the input terminal and receives an analog input signal at the other input terminal, and converts the analog input signal into a digital signal based on the result of the comparison operation by the comparator. Is. Then, before the comparison operation, the ramp generation circuit changes the voltage of the reference signal to a comparator setting voltage that compensates for a voltage difference between the two input terminals of the comparator, and starts the comparison operation. And a reference voltage generation unit that outputs the ramp signal with the comparator set voltage as a base point, and has a function of adding a predetermined emphasized voltage to the comparator set voltage before the comparison operation. It is what.
  • the voltage of the reference signal is compensated for the voltage difference between the two input ends of the comparator of the ADC, that is, the comparator set voltage for compensating the comparison operation. While being changed, a predetermined emphasis voltage is applied, and this voltage is output as a reference signal.
  • This not only compensates for the comparison operation of the comparator by compensating for the voltage difference between the two input terminals of the comparator, but also in the case where an excessive load is applied due to wiring routing or the input load of the ADC. It is possible to support the rising of the reference signal at the input portion of the comparator. Thereby, it is possible to shorten the period until the slopes of the ramp signals at the output section of the ramp generation circuit and the input section of the ADC comparator become substantially equal. That is, the time required for AD conversion can be shortened while enabling accurate AD conversion.
  • the ramp generation circuit changes a period from the change of the reference signal voltage to the comparator setting voltage and the addition of the emphasized voltage before the start of the comparison operation to the start of output of the ramp signal. It preferably has a function.
  • the analog-digital conversion circuit may include a counter that counts the comparison time of the comparator, and may generate the digital signal based on a counting result by the counter.
  • the ramp generation circuit preferably has a function of changing an output start time of the ramp signal with respect to a count start time of a counter included in the analog-digital conversion circuit.
  • the length of the period from when the emphasized voltage is applied to when the ramp signal output is started can be controlled, and the output start time of the ramp signal can be set with respect to the count start time of the counter included in the ADC.
  • the ramp generation circuit measures a time difference from when the output voltage of the reference voltage generation unit becomes a predetermined voltage to when the voltage at the one input terminal of the comparator becomes the predetermined voltage.
  • a first time difference that is the time difference at an initial stage of the output period of the ramp signal, and a second time difference that is measured when the slope of the ramp signal is stabilized.
  • a time difference comparison unit that compares the time difference between the first time difference and the second time difference based on a comparison result by the time difference comparison unit. And may be provided.
  • the emphasis voltage is controlled based on the result of the measurement and the comparison of the measured time differences. That is, feedback control based on the comparison result of the time difference is possible.
  • the emphasis voltage can be controlled to an optimum value by repeatedly performing the above operation using a period during which the image output of the imaging apparatus is invalid.
  • the use of feedback control can provide an effect of suppressing variation in characteristics while maintaining good AD conversion characteristics.
  • the ramp generation circuit includes an output voltage measurement unit that measures an output voltage of the reference voltage generation unit, a reference voltage measurement unit that measures a voltage at the one input terminal of the comparator, and the reference voltage A time difference measuring unit that measures a time difference from when the output voltage of the generating unit becomes a predetermined voltage to when the voltage at the one input terminal of the comparator becomes the predetermined voltage; and an output period of the ramp signal
  • the second voltage measured by the reference voltage measuring unit when the first voltage measured by the output voltage measuring unit at a predetermined time in the initial stage and the time difference measured by the time difference measuring unit from the predetermined time have passed.
  • the emphasized voltage is controlled so that the first voltage and the second voltage coincide with each other May include a that emphasizing a voltage control unit.
  • the emphasis voltage is controlled based on the comparison result with the voltage. That is, feedback control based on the comparison result between the first voltage and the second voltage is possible.
  • the emphasis voltage can be controlled to an optimum value by repeatedly performing the above operation using a period during which the image output of the imaging apparatus is invalid.
  • the use of feedback control can provide an effect of suppressing variation in characteristics while maintaining good AD conversion characteristics.
  • a ramp generation circuit that outputs a ramp signal as a reference signal to a single scope type ADC, even when an excessive load exists in the signal transmission path, it is possible to perform accurate AD conversion, The time required for AD conversion can be shortened.
  • the AD conversion period of the downcount can be greatly shortened, and high-speed driving is possible even if the number of pixels increases. Is possible.
  • (A) is an example of composition of a reference voltage generating part concerning a 1st embodiment
  • (b) is a figure for explaining operation of a reference voltage generating part. It is a figure which shows the other structural example of the reference voltage generation part which concerns on 1st Embodiment. It is a figure which shows the other structural example of the reference voltage generation part which concerns on 1st Embodiment. It is a figure which shows the structural example of the ramp production
  • the AD conversion of the digital CDS is composed of two AD conversions.
  • the second AD conversion converts the signal level of the pixel signal, the signals with various voltage amplitudes according to the amount of incident light.
  • a period corresponding to the total quantum count of the ADC is required as an AD conversion period.
  • the first AD conversion is conversion of almost the same reset level in all pixels, it is possible to define the down count period to be short within a range including variations in the down count width. Therefore, in each of the following embodiments, attention is paid to the first AD conversion for converting the reset level of the pixel signal that hardly changes due to the incident light amount among the AD conversion performed twice in the digital CDS, and this first AD conversion is performed. The shortening of the conversion operation time will be described. It should be noted that, in terms of performing accurate AD conversion, the following embodiment is effective in the second AD conversion as well as the first AD conversion of the digital CDS.
  • FIG. 1 is a block diagram schematically showing an imaging apparatus according to the first embodiment.
  • the imaging device includes an image sensor 100 and a digital video processing device 200.
  • the digital video processing apparatus 200 has a microcomputer CPU 201, and controls the image sensor 100 by a serial control signal D (m ⁇ 1: 0) (m is a natural number of 2 or more) from the microcomputer CPU 201.
  • the video signal processing is performed based on the digital signal (ADC output signal) input from.
  • FIG. 2 is a block diagram schematically showing the image sensor 100 according to the first embodiment.
  • the image sensor 100 includes a pixel array 110, a column parallel ADC (single slope ADC) 120, a ramp generation circuit 130, a control circuit 140, and a control register 150.
  • a column parallel ADC single slope ADC
  • the pixel array 110 is a unit pixel composed of photodiodes and amplifiers arranged two-dimensionally in a matrix, and is photoelectrically converted in each of n unit pixels (n is a natural number) belonging to a selected row.
  • the pixel signals Vs1 to Vsn are simultaneously output in parallel.
  • a single slope type ADC is used as the column parallel ADC 120.
  • the column parallel ADC 120 includes a comparator 160 (161 to 16n) and a counter 170 (171 to 17n) described later (see FIG. 5).
  • the reference signal Vr (Vre) from the ramp generation circuit 130 and the pixel signals Vs1 to Vsn which are analog input signals output from the pixel array 110 are compared by the respective comparators 160 (161 to 16n), and the pixel signals Vs1 to Vsn are compared.
  • An operation of outputting an AD conversion result (digital signal) is performed based on the count value at the time when Vsn matches the reference signal Vr (Vre) (when comparison results Vc1 to Vcn described later are inverted).
  • the serial control signal D (m ⁇ 1: 0) output from the microcomputer CPU 201 is input to the control circuit 140 via the control register 150.
  • the control circuit 140 controls the ramp generation circuit 130 and the column parallel ADC 120.
  • the ramp generation circuit 130 receives the control signal from the control circuit 140 and outputs a ramp signal that is temporally inclined with a predetermined inclination as the reference signal Vr.
  • FIG. 3 shows the reference signal Vr (hereinafter referred to as reference signal Vr) at the output of the ramp generation circuit 130 and the comparator 16n of the column parallel ADC 120 of the column farthest from the ramp generation circuit 130 in the reference signal according to the present embodiment. It is the figure which showed the example of the transient characteristic of the reference signal Vre (henceforth a reference signal Vre) in an input part.
  • the thin line indicates the reference signal Vr
  • the thick line indicates the reference signal Vre.
  • the ramp generation circuit 130 changes the reference signal Vr from the initial voltage VI to the comparator initialization voltage VE obtained by adding the enhancement voltage VA to the comparator initialization voltage VR. To do.
  • the ramp generation circuit 130 continuously outputs the comparator initialization voltage VE.
  • the reference signal Vre shows a change like a thick line under the influence of the transient characteristic due to the connected load.
  • the ramp generation circuit 130 changes the reference signal Vr from the comparator initialization voltage VE to the comparator initialization voltage VR and refers to the ramp signal. Output as signal Vr.
  • the reference signal Vre reaches the ramp start voltage Vrs that is higher than the comparator initialization voltage VR by the voltage ⁇ V (point B in FIG. 3).
  • FIG. 4 is a diagram showing the difference between the reference signal Vr and the reference signal Vre at each time.
  • the difference is a straight line area at point A, but in the present embodiment, the straight line area is widened at point A ′. I understand.
  • a ramp start voltage Vrs which is a voltage necessary for making the difference between the reference signal Vr and the reference signal Vre a linear region, is derived.
  • the ramp waveform is in the downward voltage direction.
  • the voltage of the reference signal Vre can be easily matched with the lamp start voltage Vrs.
  • the emphasized voltage VA commonator initialization
  • the voltage VE) is preferably controlled.
  • the ramp generation circuit 130 starts outputting the ramp signal as the reference signal Vr by using a period in which the image output of the imaging apparatus is invalid (for example, after the power is turned on or a vertical blanking period).
  • the comparator initialization voltage VE emphasis voltage VA
  • the effective image period starts. A way to do this is conceivable.
  • a time difference until the reference signal Vr and the reference signal Vre become a predetermined voltage is measured at the initial stage of the output period of the ramp signal and when the slope of the ramp signal is stabilized.
  • a calibration for controlling the comparator initialization voltage VE can be considered based on the result of comparing the time differences.
  • an example of the control of the comparator initialization voltage VE using the feedback control based on the measurement result of the time difference will be described.
  • FIG. 5 is a diagram illustrating a configuration example of the ramp generation circuit 130 and a connection example of peripheral circuits according to the first embodiment.
  • the ramp generation circuit 130 includes a time difference measurement unit 131, a time difference comparison unit 132, an emphasized voltage control unit 133, and a reference voltage generation unit 134.
  • the column parallel ADC 120 is an ADC of n columns (n is a natural number), and includes a comparator 160 (161 to 16n) and a counter 170 (171 to 17n).
  • the comparators 160 (161 to 16n) compare the reference signals Vrm and Vre input to one input terminal with the pixel signals Vs1 to Vsn input to the other input terminal, respectively.
  • the counter 170 (171 to 17n) counts the time from the counting start time of the counter 170 until the output of the comparator 160 is inverted, which is the comparison time of the comparator 160 (161 to 16n), and based on the result.
  • the analog-digital conversion result is output as a digital signal.
  • the reference signal Vrm refers to a reference signal input to one input terminal of each of the comparators 161 to 16 (n ⁇ 1).
  • the control circuit 140 supplies the reset signal CRST to the comparator 160 and also supplies the ramp generation circuit 130 with a control signal Sr that defines the timing for initializing the output state of the comparator 160 via the reference signal Vr. .
  • the counter clock CK for correlating the ramp-shaped ramp signal output period in the reference signal Vr with the count value of the counter 170 is supplied to the counter 170, and the ramp generation clock CKr used for the ramp signal generation is ramped. This is supplied to the generation circuit 130.
  • timing signals T1 and T2 are supplied to the time difference measuring unit 131.
  • wiring resistance and wiring capacitance exist in the wiring path from the output unit of the ramp generation circuit 130 to each input unit of the comparator 160 (161 to 16n) of the column parallel ADC 120.
  • the reference signal Vre connected to the input of the comparator 16n located in the column farthest from the ramp generation circuit 130 has the longest delay time with respect to the reference signal Vr.
  • the time difference measuring unit 131 measures the time difference between the reference signal Vre having the longest delay and the reference signal Vr at two points of time T1 at the initial point of the ramp-shaped ramp signal period and time T2 at the stable point.
  • the respective time differences ⁇ t1 and ⁇ t2 are output to the time difference comparison unit 132.
  • the time difference between the reference signal Vre and the reference signal Vr is measured.
  • the time difference between the reference signal Vrm and the reference signal Vr at the input unit of the comparator 160 located in another column may be measured. Absent.
  • FIG. 6 is a diagram illustrating an example of the relationship between the above-described times T1 and T2 and time differences ⁇ t1 and ⁇ t2.
  • the dotted line indicates the reference signal Vr
  • the solid line indicates the reference signal Vre. Further, description will be made assuming that the slope of the reference signal Vr is a negative slope.
  • the time difference measuring unit 131 holds the voltage of the reference signal Vr as the reference signal voltage Vr1, and starts the internal count by the ramp generation clock CKr and the comparison between the reference signal voltage Vr1 and the reference signal Vre. Then, the time difference measuring unit 131 outputs a time difference ⁇ t1 that is a time difference at which the reference signal Vr and the reference signal Vre become the reference signal voltage Vr1 to the time difference comparing unit 132 from the internal count value when Vre ⁇ Vr1.
  • the time difference comparison unit 132 holds the time difference ⁇ t1 output from the time difference measurement unit 131.
  • the time difference measuring unit 131 holds the voltage of the reference signal Vr as the reference signal voltage Vr2, and starts the internal count by the ramp generation clock CKr and the comparison between the reference signal voltage Vr2 and the reference signal Vre. . Then, the time difference measuring unit 131 outputs, to the time difference comparing unit 132, a time difference ⁇ t2 that is a time difference at which the reference signal Vr and the reference signal Vre become the reference signal voltage Vr2 from the internal count value when Vre ⁇ Vr2. Then, the time difference comparison unit 132 holds the time difference ⁇ t2 output from the time difference measurement unit 131.
  • the time difference comparison unit 132 compares the time difference ⁇ t1 with the time difference ⁇ t2, and outputs the comparison result to the emphasized voltage control unit 133.
  • the emphasized voltage control unit 133 changes the comparator initialization voltage VE (enhanced voltage VA) of the reference voltage generation unit 134 based on the comparison result from the time difference comparison unit 132.
  • the emphasis voltage control unit 133 changes the comparator initialization voltage VE when ⁇ t1 ⁇ t2, while lowering the comparator initialization voltage VE when ⁇ t1> ⁇ t2.
  • the update of the control state of the emphasized voltage control unit 133 is preferably performed for each series of AD conversion operations as in the reset (initialization) of the comparator 160 by the reset signal CRST.
  • the comparator initialization voltage VE (emphasis voltage VA) can be set to an optimum setting.
  • the time T1 is set to the time when the ramp generation clock CKr starts.
  • the time T1 is set at a time when a certain amount of time has elapsed from the start of the ramp generation clock CKr. It is preferable to set.
  • FIG. 7A is a block diagram illustrating an example of the configuration of the reference voltage generation unit 134.
  • the reference voltage generation unit 134 includes a control switching unit 300, a counter 301, and a DAC (Digital-to-Analog Converter) 302.
  • FIG. 7B schematically shows changes in the reference signal Vr.
  • the control switching unit 300 Prior to time T21 in FIG. 7B, the control switching unit 300 converts the reference signal Vr to the initial voltage via the DAC 302 based on the control signal (initial voltage (VI) setting signal) input from the control circuit 140. Set to VI. At time T21, the control switching unit 300 converts the reference signal Vr to the initial voltage VI via the DAC 302 based on the control signal (emphasis voltage (VE (VA)) setting signal) input from the enhancement voltage control unit 133. To the comparator initialization voltage VE to which the emphasis voltage VA is added.
  • V initial voltage
  • the counter 301 sets the comparator output initialization voltage (VR) setting code input from the control circuit 140 to the initial value of the count, and the DAC 302
  • the reference signal Vr is changed to the comparator initialization voltage VR.
  • the DAC 302 outputs the ramp signal as the reference signal Vr based on the count value of the counter 301 with the voltage VR as a base point.
  • the control circuit 140 starts supplying the counter clock CK to the counter 170, and the counter 170 starts counting. Specifically, the counter 170 uses the counter clock CK until the comparison result by the comparator 160 (161 to 16n) between the pixel signals Vs1 to Vsn from the pixel array 110 and the reference signals Vrm and Vre is inverted. Count the time.
  • the forced voltage control unit 133 includes an up / down counter. Based on the comparison result of the time difference comparison unit 132, the forced voltage control unit 133 adjusts the digital code output to the control switching unit 300, thereby controlling the comparator initialization voltage VE. Realize the adjustment.
  • the forced voltage control unit 133 is not limited to the above as long as it is a configuration that adjusts the comparator initialization voltage VE, and the configuration changes in accordance with the configuration of the reference voltage generation unit 134. It does n’t matter.
  • FIG. 8 and 9 are circuit diagrams showing other configuration examples of the reference voltage generation unit 134.
  • FIG. 8 and 9 are circuit diagrams showing other configuration examples of the reference voltage generation unit 134.
  • FIG. 8 shows an example of a method of selecting a voltage dividing tap of the resistance ladder (the emphasis voltage resistance ladder 400 and the initial voltage resistance ladder 401) by the ladder selection control circuit 402 and outputting a desired reference signal Vr.
  • the initial voltage VI is set by the voltage dividing tap of the initial voltage resistor ladder 401 selected by the control signal (initial voltage (VI) selection signal) from the control circuit 140.
  • the comparator initialization voltage VE is set by the voltage dividing tap of the emphasized voltage resistor ladder 400 selected by the control signal (emphasized voltage (VE) selection signal) from the emphasized voltage control unit 133.
  • the comparator initialization voltage VR is a predetermined fixed voltage.
  • a preset voltage VR may be used, or the voltage VR may be set from the outside. Then, the voltage generation tap of the initial voltage resistor ladder 401 is sequentially selected and switched toward the voltage Vref by the ramp generation clock CKr, and the ramp signal is output as the reference signal Vr.
  • FIG. 9 shows an example of a system using a current reference type DAC.
  • the comparator initialization voltage VE including the initial voltage VI, the comparator initialization voltage VR, and the emphasis voltage VA is supplied to the output bias resistor 500 based on the control signals received from the control circuit 140 and the emphasis voltage controller 133. It is set by controlling. Then, based on the count value of the counter 501 that receives the ramp generation clock CKr, the current source switch 502 is controlled to be turned on and off, and a ramp signal that is temporally inclined with a predetermined inclination is output as the reference signal Vr.
  • the ramp signal that is temporally inclined with a predetermined inclination may be a smooth slope waveform or a stepped waveform, and may be any signal that is temporally inclined with a predetermined inclination. .
  • the reference signal Vr and the reference signal Vre are compared with each other at a predetermined voltage difference, and the calibration is performed based on the comparison result. Even when a heavy load is applied, the difference between the reference signal Vr and the reference signal Vre can be reached quickly in the straight line region. As a result, the linear area of the difference between the reference signal Vr and the reference signal Vre is widened, and the AD conversion time can be shortened, and accurate AD conversion can be realized even when the AD conversion time is shortened. Furthermore, even when the load on the voltage path varies between individuals, the use of feedback control provides an effect of suppressing variation in characteristics while maintaining good AD conversion characteristics.
  • the counter 170 receives the counter clock CK from the time T22 when the ramp signal output is started and starts counting the comparator output. It is preferable to start counting with a delay of time ⁇ t1 from the start of supply. Thereby, the count of the counter 170 can be started from the reference signal Vre having the same voltage value as the reference signal Vr at the time of outputting the ramp signal, so that the downcount range can be effectively utilized.
  • the internal count direction of the time difference measuring unit 131 is provided with a function of switching up and down between the first and second AD conversions performed twice in the digital CDS.
  • the time differences ⁇ t1 and ⁇ t2 output from the time difference measuring unit 131 may be cumulatively added.
  • the emphasis voltage control unit 133 adjusts the comparator initialization voltage VE based on the cumulative addition result.
  • the time difference comparison unit 132 is not necessary. That is, in the state where the time difference comparison unit 132 is deleted, the same effect as that of the present embodiment can be obtained.
  • FIG. 10 is a diagram illustrating a configuration example of a ramp generation circuit and a connection example of peripheral circuits according to the second embodiment.
  • the same components as those in FIG. 5 are denoted by the same reference numerals as those in FIG. 5, and detailed description thereof is omitted here.
  • the ramp generation circuit 130A of FIG. 10 differs from FIG. 5 in that it includes a voltage comparison unit 137 instead of the time difference comparison unit 132, and further includes a voltage measurement unit 135 and a reference voltage measurement unit 136. is there.
  • the calibration for controlling the comparator initialization voltage VE is repeatedly performed during a period in which the image output of the imaging device is invalid.
  • the calibration performed for the first time is performed for the first cycle and the second time.
  • the calibration to be performed is called the second cycle.
  • the time difference measuring unit 131 measures the time difference between the reference signal Vr and the reference signal Vre, as in the first embodiment.
  • the time difference ⁇ t at time T2 at the stable point is measured and output to the reference voltage measuring unit 136.
  • the voltage measurement unit 135 measures the reference signal voltage Vr1 of the reference signal Vr at time T1 at the initial point of the ramp-shaped ramp signal period, and outputs it to the voltage comparison unit 137.
  • the reference voltage measurement unit 136 measures the reference signal voltage Vr1 ′ of the reference signal Vre at the time (T1 + ⁇ t) obtained by adding the time difference ⁇ t output from the time difference measurement unit 131 to the time T1, and outputs the reference signal voltage Vr1 ′ to the voltage comparison unit 137.
  • the voltage comparison unit 137 compares the reference signal voltage Vr1 with the reference signal voltage Vr1 'and outputs the comparison result to the emphasized voltage control unit 133. Then, the emphasized voltage control unit 133 adjusts the comparator initialization voltage VE of the reference voltage generation unit 134 based on the comparison result output from the voltage comparison unit 137. For example, the emphasis voltage control unit 133 adjusts the comparator initialization voltage VE to be increased when Vr1 ⁇ Vr1 ′, while decreasing the comparator initialization voltage VE when Vr1> Vr1 ′.
  • the comparator initialization voltage VE can be set to an optimum setting by repeating the operation of the second cycle during a period when the image output of the imaging device is invalid.
  • the first cycle operation may be performed in addition to the second cycle operation.
  • the first cycle operation and the second cycle operation may be performed alternately.
  • the voltage difference between the reference signal Vr and the reference signal Vre at a predetermined point is compared, and calibration is performed based on the comparison result, so that the reference signal Vr is excessive.
  • the difference between the reference signal Vr and the reference signal Vre can be reached quickly in the straight line region.
  • the linear area of the difference between the reference signal Vr and the reference signal Vre is widened, and the AD conversion time can be shortened, and accurate AD conversion can be realized even when the AD conversion time is shortened.
  • the use of feedback control provides an effect of suppressing variation in characteristics while maintaining good AD conversion characteristics.
  • the control of the comparator initialization voltage VE based on the time difference and the voltage difference between the reference signal Vr and the reference signal Vre in the first and second embodiments has an effect of improving the linearity over the entire n columns of ADCs. can get.
  • the ramp signal of the reference signal Vr output from the ramp generation circuits 130 and 130A is assumed to be in the voltage decreasing direction, but the ramp signal slope Gr in the above equation 2 may be positive, The same effect can be obtained with the signal in the direction of increasing voltage.
  • the comparator initialization voltage VR and the emphasis voltage VA can be varied independently.
  • the ramp generation circuits 130 and 130A have a function of changing a period from when the voltage of the reference signal Vr is changed to the comparator initialization voltage VE to when the output of the ramp signal is started before the comparison operation of the comparator 160 is started. It is preferable to provide. It is preferable to perform a combination of control during a period from when the comparator initialization voltage VE is changed to when the ramp signal starts to be output, and voltage control of the comparator initialization voltage VE. As a result, the AD conversion period can be tuned to the shortest time.
  • the ramp generation circuit 130 has a function of changing the output start time for outputting the ramp signal as the reference signal Vr with respect to the count start time of the counter 170. Then, by changing the period, the period from the change to the comparator initialization voltage VE to the start of ramp signal output is controlled, and the ramp signal output start time is set with respect to the counter 170 count start time. Can do. Thereby, when the slope of the ramp signal (ramp waveform) output from the ramp generation circuit 130 is gentle (that is, when the AD conversion gain is high), the amplitudes of the reference signals Vrm and Vre input to the comparator 160 are small. In addition, it is possible to make it difficult for AD conversion not to end within a certain downcount period.
  • the comparator 160 detects the comparison coincidence and then returns to the counter 170. There is a possibility that the response time until the comparison result Vcx is transmitted becomes longer. Therefore, depending on the set gain (ramp waveform slope), AD conversion may not be completed within a certain downcount period. In such a case, for example, the start time of the ramp waveform is greatly advanced with respect to the count start time of the counter 170, that is, the comparator initialization voltage VE (or the comparator initialization) in which the reference signal Vr adds the emphasized voltage VA.
  • the period during which the voltage VR) is maintained is set to a short setting, for example, close to zero. Then, the time for the comparator 160 to detect the comparison coincidence is advanced, and the voltage value of the comparator initialization voltage VE and the start time of the counter 170 are adjusted. This can improve the problem that AD conversion does not end within the downcount period.
  • the ramp generation circuit supplies a reference signal to a single slope ADC that requires highly accurate AD conversion even when driven at high speed when an excessive load is present in the signal path of the reference signal. It can be used as a circuit.
  • the image sensor according to the present invention is useful as an image sensor for a digital camera, for example.

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Abstract

　ランプ生成回路（１３０）は、アナログデジタル変換回路（１２０）の比較動作の前に、参照信号（Ｖｒ）の電圧を参照信号（Ｖｒ）とアナログ入力信号（Ｖｓ１～Ｖｓｎ）との電圧差を補償する比較器設定電圧（ＶＲ）に変更し、比較動作開始とともに、比較器設定電圧（ＶＲ）を基点としてランプ信号を出力する参照電圧生成部（１３４）を備えており、かつ、比較動作の前に、比較器設定電圧（ＶＲ）に所定の強調電圧（ＶＡ）を加える機能を有している。

Description

ランプ生成回路、並びにそれを備えたイメージセンサーおよび撮像装置
　本発明は、イメージセンサーおよび撮像装置に関するものであり、特に、このイメージセンサーおよび撮像素子が有するシングルスロープ型（または、積分型、カウンタ型とも呼ばれる）のアナログデジタル変換回路（以下ＡＤＣ（Analog-to-Digital Converter)と表記）に参照信号を出力するランプ生成回路に関するものである。
　従来より、イメージセンサーの画素配列の各列にそれぞれＡＤＣを設け、水平走査期間内に画素配列一行分の画素出力信号のＡＤ（Analog-to-Digital）変換を一度に処理する列並列ＡＤ変換方式のイメージセンサーが開発され、利用されている。この列並列ＡＤ変換方式では、画素ピッチで決まる各列の面積的な制約から、比較的回路規模が小さいシングルスロープ型ＡＤＣが一般的によく用いられる（例えば特許文献１）。シングルスロープ型ＡＤＣは、カウンタのカウント値と相関を持ったランプ信号を参照信号としてＡＤＣの比較器に入力させ、アナログ入力信号（画素出力信号）とこの参照信号とが一致した時点でのカウント値に基づいて、ＡＤ変換結果をデジタル信号として出力する。
　図１２は従来のイメージセンサーの構成例を示すブロック図である。
　列並列ＡＤＣ（シングルスロープ型ＡＤＣ）６２０は、比較器６６０（６６１～６６ｐ）（ｐは自然数）とカウンタ６７０（６７１～６７ｐ）とを備えている。そして、列並列ＡＤＣ６２０は、比較器６６０において、ランプ生成回路６３０から出力された参照信号Ｖｒと画素配列６１０から出力された画素信号Ｖｓ１～Ｖｓｐとを比較し、カウンタ６７０（６７１～６７ｐ）による比較結果Ｖｃ１～Ｖｃｐのカウント結果に基づいて、ＡＤ変換結果（デジタル信号）を出力する。
　イメージセンサーに搭載される列並列ＡＤＣ６２０は、一般的にデジタルＣＤＳ（Correlated Double Sampling：相関二重サンプリング）と呼ばれる一連の動作によってＡＤ変換を行う。デジタルＣＤＳとは、画素信号Ｖｓ１～ＶｓｐのリセットレベルのＡＤ変換と信号レベルのＡＤ変換との２回のＡＤ変換を行い、その差分を画素信号Ｖｓ１～ＶｓｐのＡＤ変換結果とすることにより、画素配列６１０の画素や比較器６６０の特性のばらつきに起因する固定パターンノイズを抑制するものである。
　図１３のタイミングチャートを用いてデジタルＣＤＳの動作を具体的に説明する。
　まず、時刻Ｔ３０から時刻Ｔ３１の期間において、画素配列６１０からは画素信号Ｖｓｘ（ｘ＝１～ｐ）として、リセットレベル電圧Ｖ１が出力される。また、ランプ生成回路６３０が出力する参照信号Ｖｒは、予め制御回路６４０により設定されている初期電圧ＶＩに設定される。この状態において、制御回路６４０は、リセット信号ＣＲＳＴを“Ｌ”に設定し、比較器６６０をリセットする。具体的には、比較器６６ｘ（ｘ＝１～ｐ）は、例えば図１４に示すように、入力容量３ａ，３ｂを備えた差動アンプと入力容量３ｃを備えたインバータ（ＩＮＶ）アンプ３ｉとで構成されている。そして、リセット信号ＣＲＳＴが入力されると、差動トランジスタ３ｄ，３ｅのゲートとドレインとの間およびＩＮＶアンプ３ｉの入出力は、リセットトランジスタ３ｆ，３ｇ，３ｈによってショートされ、比較器６６ｘはバランス状態にリセットされる。
　時刻Ｔ３１から時刻Ｔ３２の期間において、制御回路６４０は、比較器出力初期化制御信号Ｓｒを駆動する。すると、ランプ生成回路６３０は、参照信号Ｖｒを初期電圧ＶＩから比較器初期化電圧ＶＲに変更し、この電圧を保持する。ここで、比較器初期化電圧ＶＲとは、比較器６６ｘの初期化後の参照信号Ｖｒと画素信号Ｖｓｘとの電圧差（すなわち比較動作）を補償する、予め制御回路６４０によって設定されている初期電圧ＶＩより補償電圧だけ高い電圧である。これにより、比較器６６ｘ（ｘ＝１～ｐ）は、バランスした状態から比較結果Ｖｃｘ（ｘ＝１～ｐ）が“Ｈ”の状態に確定（初期化）される。
　時刻Ｔ３２において、制御回路６４０はカウンタ用クロックＣＫの駆動を開始し、参照信号Ｖｒは、比較器初期化電圧ＶＲを基点とした傾斜状のランプ信号となる。ランプ信号出力の開始とともに、カウンタ６７ｘ（ｘ＝１～ｐ）は、初期カウント値からダウンカウントを開始し、１回目のＡＤ変換に係る比較動作が開始される。
　時刻Ｔ３３において、比較器６６ｘにおける参照信号Ｖｒと画素信号Ｖｓｘ（リセットレベル電圧Ｖ１）とが一致すると、比較結果Ｖｃｘは“Ｌ”に転じ、カウンタ６７ｘはダウンカウントを停止し、そのときのカウント値（カウント幅Ｖｄ）を保持する。
　時刻Ｔ３４から時刻Ｔ３５の期間において、制御回路６４０は、再度比較器出力初期化制御信号Ｓｒを駆動する。すると、ランプ生成回路６３０は、再び参照信号Ｖｒを比較器初期化電圧ＶＲに変更し、これにより、比較結果Ｖｃｘ（ｘ＝１～ｐ）が“Ｈ”の状態に初期化される。また、画素配列６１０からは、リセットレベル電圧Ｖ２に変更された画素信号Ｖｓｘが出力され、状態が安定するまで待機する。
　時刻Ｔ３５において、制御回路６４０はカウンタ用クロックＣＫの駆動を開始し、参照信号Ｖｒは、比較器初期化電圧ＶＲを基点とした傾斜状のランプ信号となる。そして、ランプ信号出力の開始とともに、カウンタ６７ｘは、１回目のＡＤ変換で保持されたカウント値を基点としてアップカウントを開始し、２回目のＡＤ変換に係る比較動作が開始される。
　時刻Ｔ３６において、比較器６６ｘにおける参照信号Ｖｒと画素信号Ｖｓｘ（リセットレベル電圧Ｖ２）とが一致すると、比較結果Ｖｃｘは“Ｌ”に転じ、カウンタ６７ｘはアップカウントを停止し、そのときのカウント値を保持する。この時刻Ｔ３３におけるカウント値と時刻Ｔ３６におけるカウント値との差分は、１回目のＡＤ変換と２回目のＡＤ変換との差分値に等しく、すなわち画素信号Ｖｓｘの振幅の差分（Ｖ１－Ｖ２）のＡＤ変換結果となる。
　ところで、近年では、デジタルカメラシステムにおいて、画素数の増加が一段と進んでいる。また、ハイビジョン動画撮影機能の搭載などにより、イメージセンサー駆動の高速化が進んでいる。この高速化において、上述したデジタルＣＤＳを用いたＡＤ変換には下記の課題があり、課題解決のための技術が提案されている。
　例えば、上記高速化に伴い、クロックの立ち上がりと立ち下がりの両エッジのタイミングを用いるＤＤＲ（Double-Data-Rate）方式が用いられる。上記の例（特許文献１）において、クロック信号線は、ランプ生成回路６３０とカウンタ６７０とに共通のクロックを供給している。そのため、長距離にわたってクロック信号線が引き回されることとなる。そして、このクロックの周波数が高くなると配線抵抗や配線容量に起因する負荷によって、クロック波形の鈍りやデューティー比の劣化が起こり、ＡＤ変換のＤＮＬ（Differential Non-Linearity）特性が劣化するという課題がある。
　そこで、特許文献２では、ランプ生成回路に供給するクロックを分周してその周波数を低下させ、ランプ生成回路の出力信号にローパスフィルタ（ＬＰＦ（Ｌow Pass Filter））を挿入し、ランプ信号波形を平滑化するという技術が開示されている。これにより、クロック波形の鈍りやデューティー比の劣化に起因するＤＮＬ特性劣化を防ぐことができる。
　また、上述のように、デジタルＣＤＳのＡＤ変換は、２回のＡＤ変換によって実現されているが、高速駆動の観点からは、ＡＤ変換期間をできるだけ短縮できることが好ましい。
　そこで、特許文献３では、デジタルＣＤＳのＡＤ変換期間を短縮する技術として、ランプ波発生期間（例えば図１３のダウンカウント期間およびアップカウント期間）のなかで、ランプ波の線形期間を広げる技術が開示されている。具体的には、ランプ生成回路の出力部はバッファにより駆動されており、かつ多数のＡＤＣが接続されている。そして、このランプ生成回路の出力部に設けられたバッファの入力部には、グリッジノイズを平滑化するためのＬＰＦが設けられている。このグリッジ平滑用ＬＰＦの時定数を切替えることにより、ランプ波出力開始時の鈍りが改善される。
　また、特許文献４では、ランプ波発生器の高速応答性を改善する技術として、ランプ波と方形波とを同じタイミングで加算することにより、高速なランプ波発生を可能とする技術が開示されている。
特開２００６－３４００４４号公報 特開２００９－０７７１７２号公報 米国特許出願公開第２０１０／０２７１２４８号明細書 特開２００６－３３７１３９号公報
　しかしながら、上述の従来技術において、特に参照信号に対して、配線の引き回しや画素数の増加に伴うＡＤＣの増加による参照信号に対する入力負荷の増加などによる過大な負荷がついた場合において、正確なＡＤ変換とＡＤ変換期間の短縮との両立を考えたときには、未解決の課題がある。
　例えば、特許文献２の構成では、クロックの分周とＬＰＦの挿入とにより、高速クロックの波形鈍りによる線形性の劣化を抑制することができるが、ランプ波出力開始時における波形の鈍りを助長することとなり、ＡＤ変換期間の短縮は難しい。
　また、特許文献３の構成では、グリッジ平滑用ＬＰＦの時定数の切替えにより、ランプ生成回路の出力バッファの入力部では、ランプ波形の立ち上がり応答は俊敏となるが、出力バッファの出力後の配線の引き回しやＡＤＣの入力負荷による波形の鈍りの問題は避けられない。
　また、特許文献４は、ランプ波発生器の出力波形の立ち上がり応答を改善させる技術ではあるが、方形波発生部および波形加算部などの回路規模が大きく、イメージセンサーおよび撮像装置に搭載する際にはデメリットが大きい。さらに、特許文献３の技術と同様に、出力負荷の増大（配線の引き回しやＡＤＣの入力負荷）による波形の鈍りの問題は避けられない。
　以下、図１５～図１７を用いて、ランプ生成回路の出力負荷の増大（配線の引き回しやＡＤＣの入力負荷）による波形の鈍りの問題について具体的に説明する。
　図１５は従来のイメージセンサーに搭載された列並列ＡＤＣ６２０のデジタルＣＤＳの１回目のＡＤ変換動作時の参照信号Ｖｒ（Ｖｒｅ）の過渡特性を示した図である。
　時刻Ｔ４０において、ランプ生成回路６３０から出力される参照信号Ｖｒは、初期電圧ＶＩから比較器初期化電圧ＶＲに変更される。そして、時刻Ｔ４１において、比較器初期化電圧ＶＲを基点として、所定の傾きをもって時間的に傾斜するランプ信号が参照信号Ｖｒとして出力される。しかしながら、参照信号配線経路の負荷および多数の共通接続された列並列ＡＤＣ６２０の比較器６６０（６６１～６６ｐ）の負荷により、例えばランプ生成回路６３０から最も遠い列の比較器６６ｐの入力部における参照信号Ｖｒｅは、図１５の太い実線で示したような過渡特性を示す信号となり、この参照信号Ｖｒｅが比較器６６ｐに伝達される。
　ここで、ＡＤ変換が正確に行われるためには、カウンタ６７０の１カウント期間に対する参照信号Ｖｒｅが変化する電圧幅が一定（すなわち、参照信号Ｖｒｅの傾斜が直線領域に達している）必要がある。しかしながら、図１５において、参照信号Ｖｒｅの傾斜が直線領域に達するのはＡ点であり、Ａ点までの間はＡＤ変換が正確に行われていない。
　ただし、図１５の例では、参照信号Ｖｒｅが初期電圧ＶＩになる以前に直線領域に達しているため、デジタルＣＤＳの１回目のＡＤ変換は正しく行われる。
　具体的には、デジタルＣＤＳの１回目のＡＤ変換は、入射光量による変動がほとんど無い画素信号のリセットレベルを変換するものであり、かつ比較器６６０は、図１４に示すような入力容量３ａ，３ｂを備えた構成である。そして、比較器６６０が一旦初期化されてから比較動作を行うため、理想的には列並列ＡＤＣ６２０に入力される参照信号Ｖｒｅが図１５における初期電圧ＶＩに等しくなる時点で比較が完了する。したがって、画素信号Ｖｓｘと参照信号Ｖｒｅとが一致した時点での参照信号Ｖｒｅのランプ波形の傾斜が直線領域に達していればよい。すなわち、図１５の例では、参照信号Ｖｒｅが初期電圧ＶＩになる以前に直線領域に達しているため、デジタルＣＤＳの１回目のＡＤ変換は正しく行われる。
　図１６は図１５の参照信号Ｖｒと参照信号Ｖｒｅとの差分特性を示した図である。この差分が一定値になった時刻が直線領域に達した時点とみなすことができ、図１５同様にＡ点において直線領域に達しているといえる。
　しかしながら、さらに高速化した場合（例えば図１５における比較器初期化電圧ＶＲの出力期間（Ｔ４０～Ｔ４１の期間）を短縮した場合）、ランプ生成回路６３０がランプ信号の出力を開始する時刻での参照信号Ｖｒｅは、Ｃ点よりも低い電圧（比較器初期化電圧ＶＲから離れた電圧）から遷移を始めることとなる。すなわち、直線領域に達するまでの期間はＡ点よりも遅くなる。
　また、イメージセンサーの画素数が増加した場合においても、同様な課題が発生するとともに、接続される列並列ＡＤＣ６２０の比較器６６０や配線の増加に起因する負荷の増大による参照信号Ｖｒｅの遅延が更に大きくなることが考えられる。したがって、図１５において、参照信号Ｖｒｅの電圧が初期電圧ＶＩになったときに、参照信号Ｖｒｅが直線領域に達していない状態が起こりえることとなる。
　次に、このような状態がＡＤ変換特性に及ぼす影響を詳しく説明する。
　図１７は図１５の状態における参照信号Ｖｒｅの電圧波形とＡＤ変換特性との関係を示した図である。図１７において、例えばデジタルＣＤＳの２回目のＡＤ変換時の画素信号の信号レベルが暗時（電圧としてはリセットレベルに近い電圧）のときには、比較完了時点（Ｄ点）のランプ信号の傾斜が理想よりも緩やかな状態であり、１カウント期間に対する参照信号Ｖｒｅの変化が小さくなっている。つまり、ＡＤ変換のカウント数が大きくなり、ＡＤ変換ゲインは理想より高い状態となる（Ｆ点）。一方、標準時（一般的には数百ｍＶ程度）のときには、比較完了時点（Ｅ点）のランプ信号の傾斜が理想の参照信号（参照信号Ｖｒ）と等しいため、ＡＤ変換ゲインは理想と等しい（Ｇ点）。
　上記より、参照信号Ｖｒｅの電圧が初期電圧ＶＩに到達した時点において、参照信号Ｖｒｅが直線領域に達していないと、画素信号Ｖｓｘの振幅が小さい範囲において、列並列ＡＤＣ６２０のリニアリティーが劣化することとなる。
　上記の点に鑑み、本発明は、シングルスロープ型ＡＤＣのＡＤ変換において、特に参照信号に対して、配線の引き回しやＡＤＣの入力負荷などによる過大な負荷がついた場合においても、正確なＡＤ変換を可能にしながら、ＡＤ変換に要する時間を短縮することを可能とするランプ生成回路を提供することを目的とする。
　本発明の一態様は、シングルスロープ型のアナログデジタル変換回路に、所定の傾きをもって時間的に傾斜するランプ信号を参照信号として出力するランプ生成回路であって、前記アナログデジタル変換回路は、一方の入力端に前記参照信号を受けるとともに、他方の入力端にアナログ入力信号を受ける比較器を有しており、前記比較器による比較動作の結果に基づいて、前記アナログ入力信号をデジタル信号に変換するものである。そして、前記ランプ生成回路は、前記比較動作の前に、前記参照信号の電圧を、前記比較器の前記２つの入力端の電圧差を補償する比較器設定電圧に変更し、前記比較動作の開始とともに、前記比較器設定電圧を基点として前記ランプ信号を出力する参照電圧生成部を備えており、かつ、前記比較動作の前に、前記比較器設定電圧に所定の強調電圧を加える機能を有しているものである。
　これにより、アナログデジタル変換回路（ＡＤＣ）の比較動作の前に、参照信号の電圧は、ＡＤＣの比較器の２つの入力端の電圧差を補償する、すなわち比較動作を補償する比較器設定電圧に変更されるとともに、所定の強調電圧が加えられ、この電圧が参照信号として出力される。これにより、比較器の２つの入力端の電圧差を補償することによる比較器の比較動作の補償だけでなく、配線の引き回しやＡＤＣの入力負荷などによる過大な負荷がついた場合においても、ＡＤＣの比較器の入力部における参照信号の立ち上がりをサポートすることができる。これにより、ランプ生成回路の出力部とＡＤＣの比較器の入力部とにおけるランプ信号の傾斜がほぼ等しくなるまでの期間を短縮することができる。すなわち、正確なＡＤ変換を可能にしながら、ＡＤ変換に要する時間を短縮することができる。
　そして、前記態様のランプ生成回路は、前記比較動作開始前における前記参照信号電圧の前記比較器設定電圧への変更および前記強調電圧を加える変更から、前記ランプ信号の出力開始までの期間を変更する機能を有しているのが好ましい。
　これにより、強調電圧を加えてからランプ信号の出力を開始するまでの期間の長さの制御を、強調電圧の電圧値の制御と組み合わせて行うことができる。これにより、ＡＤ変換期間を最短時間にチューニングすることが可能となる。
　また、前記アナログデジタル変換回路は、前記比較器の比較時間を計数するカウンタを有しており、前記カウンタによる計数結果に基づいて、前記デジタル信号を生成するものとしてもよい。そして、前記態様のランプ生成回路は、前記アナログデジタル変換回路が有するカウンタの計数開始時刻に対する、前記ランプ信号の出力開始時刻を変更する機能を有しているのが好ましい。
　これにより、強調電圧を加えてからランプ信号の出力を開始するまでの期間の長さを制御するとともに、ＡＤＣが有するカウンタの計数開始時刻に対してランプ信号の出力開始時刻を設定することができる。これにより、ランプ生成回路が出力するランプ波形の傾斜が緩やかな場合（すなわちＡＤ変換ゲインが高い場合）において、ＡＤＣの比較器に入力される参照信号の振幅が小さいときに、一定のダウンカウント期間内でＡＤ変換が終了しないことを、起こりにくくすることが可能となる。
　また、前記態様のランプ生成回路は、前記参照電圧生成部の出力電圧が所定電圧になった時から、前記比較器の前記一方の入力端における電圧が前記所定電圧になる時までの時間差を測定する時間差測定部と、前記時間差測定部によって測定された、前記ランプ信号の出力期間の初期における前記時間差である第１の時間差と、前記ランプ信号の傾斜が安定したときにおける前記時間差である第２の時間差とを比較する時間差比較部と、前記時間差比較部による比較結果に基づいて、前記第１の時間差と前記第２の時間差とが一致するように、前記強調電圧を制御する強調電圧制御部とを備えていてもよい。
　これにより、ランプ生成回路の出力電圧と比較器の一方の入力端における電圧との所定電圧になる時までの時間差を、ランプ信号の出力期間の初期とランプ信号の傾斜が安定したときとのそれぞれにおいて測定し、この測定された時間差を比較した結果に基づいて、強調電圧を制御する。すなわち、この時間差の比較結果に基づいたフィードバック制御が可能となる。これにより、例えば撮像装置の画像出力が無効である期間などを利用して、上記の動作を繰り返し実施することにより、強調電圧を最適な値に制御することができる。さらに、前記電圧経路の負荷が個体間でばらついた場合においても、フィードバック制御を用いることにより、ＡＤ変換特性を良好に保ちながら、特性のばらつきも抑える効果が得られる。
　また、前記態様のランプ生成回路は、前記参照電圧生成部の出力電圧を測定する出力電圧測定部と、前記比較器の前記一方の入力端における電圧を測定する参照電圧測定部と、前記参照電圧生成部の出力電圧が所定電圧になった時から、前記比較器の前記一方の入力端における電圧が前記所定電圧になる時までの時間差を測定する時間差測定部と、前記ランプ信号の出力期間の初期における所定時に、前記出力電圧測定部によって測定された第１の電圧と、前記所定時から前記時間差測定部によって測定された前記時間差が経過した時に、前記参照電圧測定部によって測定された第２の電圧とを比較する電圧比較部と、前記電圧比較部による比較結果に基づいて、前記第１の電圧と前記第２の電圧とが一致するように、前記強調電圧を制御する強調電圧制御部とを備えていてもよい。
　これにより、ランプ信号の出力期間の初期における所定時に測定された第１の電圧と、第１の電圧を測定した所定時から時間差測定部を用いて測定した時間差が経過した時に測定した第２の電圧との比較結果に基づいて、強調電圧を制御する。すなわち、この第１の電圧と第２の電圧との比較結果に基づいたフィードバック制御が可能となる。これにより、例えば撮像装置の画像出力が無効である期間などを利用して、上記の動作を繰り返し実施することにより、強調電圧を最適な値に制御することができる。さらに、前記電圧経路の負荷が個体間でばらついた場合においても、フィードバック制御を用いることにより、ＡＤ変換特性を良好に保ちながら、特性のばらつきも抑える効果が得られる。
　本発明によれば、シングルスコープ型のＡＤＣに、ランプ信号を参照信号として出力するランプ生成回路において、特に信号伝達経路に過大な負荷が存在する場合においても、正確なＡＤ変換を可能にしながら、ＡＤ変換に要する時間を短縮することができる。
　特に、イメージセンサーに搭載されている列並列ＡＤＣ（シングルスコープ型のＡＤＣ）に本発明を適用することにより、ダウンカウントのＡＤ変換期間が大幅に短縮可能となり、画素数が増加しても高速駆動が可能となる。
各実施形態に係る撮像装置を模式的に示すブロック図である。 各実施形態に係るイメージセンサーを模式的に示すブロック図である。 第１の実施形態に係るランプ生成回路の参照信号波形の一例を示す図である。 第１の実施形態に係るランプ生成回路における参照信号の遅延前後の差分特性を示す図である。 第１の実施形態に係るランプ生成回路の構成例および周辺回路の接続例を示す図である。 第１の実施形態に係る時間差測定部の動作を説明するための図である。 （ａ）は第１の実施形態に係る参照電圧生成部の構成の一例、（ｂ）は参照電圧生成部の動作を説明するための図である。 第１の実施形態に係る参照電圧生成部の他の構成例を示す図である。 第１の実施形態に係る参照電圧生成部の他の構成例を示す図である。 第２の実施形態に係るランプ生成回路の構成例および周辺回路の接続例を示す図である。 第２の実施形態に係る電圧測定部および時間差測定部の動作を説明するための図である。 従来のイメージセンサーの構成例を示すブロック図である。 従来のイメージセンサーの動作を説明するためのタイミングチャートである。 従来のＡＤＣが有する比較器の内部回路の一例を示す図である。 従来のランプ生成回路の参照信号波形の一例を示す図である。 従来のランプ生成回路における参照信号の遅延前後の差分特性を示す図である。 従来のランプ生成回路における参照信号とＡＤＣのＡＤ変換特性との関係を説明するための図である。
　以下、本発明の実施形態について図面を参照しながら説明する。
　ここで、デジタルＣＤＳのＡＤ変換は、２回のＡＤ変換から構成されているが、２回目のＡＤ変換は、画素信号の信号レベルを変換するため、入射光量に応じて様々な電圧振幅の信号を変換する必要があり、システム的にはＡＤ変換期間としては、ＡＤＣの全量子カウント分の期間が必要となる。これに対して、１回目のＡＤ変換は、全画素においてほぼ等しいリセットレベルの変換であるため、ダウンカウント幅のばらつきを包括する範囲でダウンカウント期間を短く規定することが可能である。そのため、以下の各実施形態では、デジタルＣＤＳにおいて２回行うＡＤ変換のうち、入射光量による変動がほとんど無い画素信号のリセットレベルを変換する１回目に係るＡＤ変換に着目し、この１回目のＡＤ変換動作時間の短縮について説明を行うものとする。なお、正確なＡＤ変換の実施という点においては、以下の実施形態を実施することにより、デジタルＣＤＳの１回目のＡＤ変換とともに、２回目のＡＤ変換においても効果がある。
　＜第１の実施形態＞
　図１は第１の実施形態に係る撮像装置を模式的に示すブロック図である。図１において、撮像装置は、イメージセンサー１００と、デジタル映像処理装置２００とを備えている。
　デジタル映像処理装置２００は、マイコンＣＰＵ２０１を有しており、マイコンＣＰＵ２０１からのシリアル制御信号Ｄ（ｍ－１：０）（ｍは２以上の自然数）によってイメージセンサー１００を制御するとともに、イメージセンサー１００から入力したデジタル信号（ＡＤＣ出力信号）に基づいて、映像信号処理を行う。
　図２は第１の実施形態に係るイメージセンサー１００を模式的に示すブロック図である。図２において、イメージセンサー１００は、画素配列１１０と、列並列ＡＤＣ（シングルスロープ型ＡＤＣ）１２０と、ランプ生成回路１３０と、制御回路１４０と、制御レジスタ１５０とを備えている。
　画素配列１１０は、フォトダイオードとアンプで構成された単位画素が行列状に２次元配置されたものであり、選択された一行に属するｎ個（ｎは自然数）の単位画素のそれぞれにおいて光電変換された画素信号Ｖｓ１～Ｖｓｎを同時に並列に出力する。
　本実施形態では、列並列ＡＤＣ１２０として、シングルスロープ型のＡＤＣを用いている。列並列ＡＤＣ１２０は、後述する比較器１６０（１６１～１６ｎ）とカウンタ１７０（１７１～１７ｎ）とを備えている（図５参照）。ランプ生成回路１３０からの参照信号Ｖｒ（Ｖｒｅ）と画素配列１１０から出力されるアナログ入力信号である画素信号Ｖｓ１～Ｖｓｎとをそれぞれの比較器１６０（１６１～１６ｎ）により比較し、画素信号Ｖｓ１～Ｖｓｎと参照信号Ｖｒ（Ｖｒｅ）とが一致した時点（後述する比較結果Ｖｃ１～Ｖｃｎが反転した時点）におけるカウント値に基づいて、ＡＤ変換結果（デジタル信号）を出力する動作を行う。
　イメージセンサー１００において、マイコンＣＰＵ２０１から出力されたシリアル制御信号Ｄ（ｍ－１：０）は、制御レジスタ１５０を介して、制御回路１４０に入力される。制御回路１４０は、ランプ生成回路１３０および列並列ＡＤＣ１２０を制御する。ランプ生成回路１３０は、制御回路１４０からの制御信号を受けて、所定の傾きをもって時間的に傾斜するランプ信号を参照信号Ｖｒとして出力する。
　図３は本実施形態に係る参照信号において、ランプ生成回路１３０の出力部における参照信号Ｖｒ（以降参照信号Ｖｒとする）、およびランプ生成回路１３０から最も遠い列の列並列ＡＤＣ１２０の比較器１６ｎの入力部における参照信号Ｖｒｅ（以降参照信号Ｖｒｅとする）の過渡特性の例を示した図である。図３において、細線が参照信号Ｖｒを示しており、太線が参照信号Ｖｒｅを示している。時刻Ｔ１０において、ランプ生成回路１３０は、制御回路１４０からの制御信号に基づいて、参照信号Ｖｒを初期電圧ＶＩから比較器初期化電圧ＶＲに強調電圧ＶＡを加えた比較器初期化電圧ＶＥに変更する。時刻Ｔ１０から時刻Ｔ１１の期間において、ランプ生成回路１３０からは、継続して比較器初期化電圧ＶＥを出力する。このとき、参照信号Ｖｒｅは、接続されている負荷による過渡特性の影響を受けて、太線のような変化を示している。そして、ランプ生成回路１３０からランプ信号を参照信号Ｖｒとして出力する時刻Ｔ１１において、ランプ生成回路１３０は参照信号Ｖｒを比較器初期化電圧ＶＥから比較器初期化電圧ＶＲに変更し、ランプ信号を参照信号Ｖｒとして出力する。すると、このとき、参照信号Ｖｒｅは、比較器初期化電圧ＶＲより電圧ΔＶだけ高いランプ開始電圧Ｖｒｓに達している（図３のＢ点）。なお、定性的には、図３においてＢ点に達する時刻を早めたい場合は、ランプ信号の出力を開始する時刻と後述する列並列ＡＤＣ１２０のカウンタ１７０のカウントを開始する時刻とを早めるとともに、強調電圧ＶＡを高くする、すなわち比較器初期化電圧ＶＥを高くすることで実現できる。
　なお、図３において、参照信号Ｖｒの比較器初期化電圧ＶＲへの変更、および強調電圧ＶＡを加える変更は同時に行われているが、参照信号Ｖｒを比較器初期化電圧ＶＲに変更する時刻と強調電圧ＶＡを加える時刻とがずれていてもかまわない。
　図４は各時刻における参照信号Ｖｒと、参照信号Ｖｒｅとの差分を示した図である。従来の構成においては差分が直線の領域となるのはＡ点であったのに対して、本実施形態では、Ａ’点においてほぼ直線の領域に入っており、直線の領域が広がっていることが分かる。
　以下、その具体的な手段について説明する。
　まず、ランプ信号を参照信号Ｖｒとして出力する時に、参照信号Ｖｒと参照信号Ｖｒｅとの電圧の差分を直線の領域とするために必要な電圧であるランプ開始電圧Ｖｒｓを導出する。
　ここで、参照信号Ｖｒの配線経路、および列並列ＡＤＣ１２０の比較器１６０の入力負荷による伝達遅延時間をτとし、ランプ波形（ランプ信号）の傾斜をＧｒとすると、直線領域の任意の時刻における電圧差ΔＶｒは、
　　ΔＶｒ＝τ・Ｇｒ　　・・・（式１）
となる。図３において、ランプ生成回路１３０がランプ信号の出力を開始する時（時刻Ｔ１１）の参照信号Ｖｒは、比較器初期化電圧ＶＲである。したがって、そのときのＶｒｓは、下式２で求められる。
　　Ｖｒｓ＝ＶＲ－ΔＶｒ
　　　　　＝ＶＲ－τ・Ｇｒ　　・・・(式２）
　上式２の結果より、比較器初期化電圧ＶＲおよびランプ信号の傾斜Ｇｒは既知であるため、ランプ開始電圧Ｖｒｓを求めるためには、伝達遅延時間τまたは電圧差ΔＶｒの実測値がわかればよい。
　また、図３の例では、ランプ波形は下り電圧方向なので、
　　Ｇｒ＜０
　　∴　Ｖｒｓ＞ＶＲ　　・・・（式３）
となる。上式３の結果より、ランプ生成回路１３０がランプ信号の出力を開始する時刻Ｔ１１において、参照信号Ｖｒｅをランプ開始電圧Ｖｒｓに一致させるためには、必然的に、図３において、従来の比較器初期化電圧ＶＲを、ＶＥ＞Ｖｒｓとなる比較器初期化電圧ＶＥに変更する必要がある。
　ここで、図３の参照信号Ｖｒにおいて、比較器初期化電圧ＶＥを維持している期間が十分確保できれば、比較器初期化電圧ＶＥ＝Ｖｒｓとすることによって、ランプ生成回路１３０がランプ波形を開始する時点（時刻Ｔ１１）において、参照信号Ｖｒｅの電圧をランプ開始電圧Ｖｒｓに容易に一致させることができる。しかしながら、列並列ＡＤＣ１２０のＡＤ変換に要する時間を短縮するためには、参照信号Ｖｒｅの電圧とランプ開始電圧Ｖｒｓとが一致するまでの時間を短縮する必要があり、強調電圧ＶＡ（比較器初期化電圧ＶＥ）を制御するのが好ましい。
　さらに、参照信号Ｖｒの経路に係る負荷のばらつきなどに起因して、比較器初期化電圧ＶＥ（強調電圧ＶＡ）とランプ開始電圧Ｖｒｓとを計算によって一致させることは困難である。
　そこで、例えば、撮像装置の画像出力が無効である期間（例えば電源立ち上げ後や垂直ブランキング期間など）を利用し、ランプ生成回路１３０が参照信号Ｖｒとしてランプ信号の出力を開始する時の参照信号Ｖｒｅの電圧を測定し、この参照信号Ｖｒｅの電圧がランプ開始電圧Ｖｒｓと一致するように比較器初期化電圧ＶＥ（強調電圧ＶＡ）を制御するキャリブレーションを行ってから、有効画像期間に入るようにする方法が考えられる。
　また、例えば、参照信号Ｖｒと参照信号Ｖｒｅとが所定電圧になる時までの時間差を、ランプ信号の出力期間の初期とランプ信号の傾斜が安定したときとのそれぞれにおいて測定し、この測定された時間差を比較した結果に基づいて、比較器初期化電圧ＶＥを制御するキャリブレーションが考えられる。以下では、この時間差の測定結果によるフィードバック制御を用いた比較器初期化電圧ＶＥの制御についての例を示す。
　図５は第１の実施形態に係るランプ生成回路１３０の構成例および周辺回路の接続例を示す図である。
　ランプ生成回路１３０は、時間差測定部１３１と、時間差比較部１３２と、強調電圧制御部１３３と、参照電圧生成部１３４とを備えている。
　列並列ＡＤＣ１２０は、ｎ列（ｎは自然数）のＡＤＣであるものとし、比較器１６０（１６１～１６ｎ）とカウンタ１７０（１７１～１７ｎ）とを備えている。比較器１６０（１６１～１６ｎ）は、それぞれ一方の入力端に入力された参照信号Ｖｒｍ，Ｖｒｅと他方の入力端に入力された画素信号Ｖｓ１～Ｖｓｎとを比較する。カウンタ１７０（１７１～１７ｎ）は、比較器１６０（１６１～１６ｎ）の比較時間である、カウンタ１７０の計数開始時刻から比較器１６０の出力が反転するまでの時間を計数し、その結果に基づいたアナログデジタル変換結果を、デジタル信号として出力する。ここで、参照信号Ｖｒｍとは、各比較器１６１～１６（ｎ－１）の一方の入力端に入力される参照信号を指すものとする。
　制御回路１４０は、リセット信号ＣＲＳＴを比較器１６０に供給するとともに、比較器１６０の出力状態を初期化するタイミングを、参照信号Ｖｒを介して規定する制御信号Ｓｒを、ランプ生成回路１３０に供給する。また、参照信号Ｖｒにおける傾斜状のランプ信号出力期間とカウンタ１７０のカウント値との相関をとるためのカウンタ用クロックＣＫをカウンタ１７０に供給するとともに、ランプ信号生成に用いるランプ生成用クロックＣＫｒをランプ生成回路１３０に供給する。また、時間差測定部１３１にタイミング信号Ｔ１，Ｔ２を供給する。
　ここで、ランプ生成回路１３０の出力部から列並列ＡＤＣ１２０の比較器１６０（１６１～１６ｎ）の各入力部までの配線経路には、配線抵抗および配線容量が存在している。そして、ランプ生成回路１３０から最も離れた列に位置する比較器１６ｎの入力に接続されている参照信号Ｖｒｅは、参照信号Ｖｒに対して最も遅延時間が大きい。
　そこで、時間差測定部１３１は、この最も遅延の大きい参照信号Ｖｒｅと、参照信号Ｖｒとの時間差を、傾斜状のランプ信号期間の初期時点における時刻Ｔ１および安定点における時刻Ｔ２の２点において測定し、それぞれの時間差Δｔ１および時間差Δｔ２を、時間差比較部１３２に出力する。なお、上記において、参照信号Ｖｒｅと参照信号Ｖｒとの時間差を測定したが、他の列に位置する比較器１６０の入力部における参照信号Ｖｒｍと、参照信号Ｖｒとの時間差を測定してもかまわない。ただし、参照信号Ｖｒｅと参照信号Ｖｒとの時間差を測定するのが好ましい。
　図６は上述の時刻Ｔ１，Ｔ２および時間差Δｔ１，Δｔ２の関係の一例を示す図である。図６において、点線が参照信号Ｖｒを示しており、実線が参照信号Ｖｒｅを示している。また、参照信号Ｖｒの傾きは負の傾きであるものとして説明する。
　時刻Ｔ１において、時間差測定部１３１は、参照信号Ｖｒの電圧を参照信号電圧Ｖｒ１として保持し、ランプ生成用クロックＣＫｒによる内部カウントおよび参照信号電圧Ｖｒ１と参照信号Ｖｒｅとの比較を開始する。そして、時間差測定部１３１は、Ｖｒｅ≦Ｖｒ１となった時の内部カウント値から、参照信号Ｖｒおよび参照信号Ｖｒｅが参照信号電圧Ｖｒ１となる時間差である時間差Δｔ１を時間差比較部１３２に出力する。そして、時間差比較部１３２は、時間差測定部１３１から出力された時間差Δｔ１を保持する。
　同様に、時刻Ｔ２において、時間差測定部１３１は、参照信号Ｖｒの電圧を参照信号電圧Ｖｒ２として保持し、ランプ生成用クロックＣＫｒによる内部カウントおよび参照信号電圧Ｖｒ２と参照信号Ｖｒｅとの比較を開始する。そして、時間差測定部１３１は、Ｖｒｅ≦Ｖｒ２となった時の内部カウント値から、参照信号Ｖｒおよび参照信号Ｖｒｅが参照信号電圧Ｖｒ２となる時間差である時間差Δｔ２を時間差比較部１３２に出力する。そして、時間差比較部１３２は、時間差測定部１３１から出力された時間差Δｔ２を保持する。
　時間差比較部１３２は、時間差Δｔ１と時間差Δｔ２との比較を行い、比較結果を強調電圧制御部１３３に出力する。強調電圧制御部１３３は、時間差比較部１３２からの比較結果に基づいて、参照電圧生成部１３４の比較器初期化電圧ＶＥ（強調電圧ＶＡ）を変更する。例えば、強調電圧制御部１３３は、Δｔ１＜Δｔ２の場合は、比較器初期化電圧ＶＥを上昇させる一方、Δｔ１＞Δｔ２の場合は、比較器初期化電圧ＶＥを下降させる変更を行う。ここで、強調電圧制御部１３３の制御状態の更新は、リセット信号ＣＲＳＴによる比較器１６０のリセット(初期化）と同様に一連のＡＤ変換動作毎に行われるようにするのが好ましい。
　以上の動作を、撮像装置の画像出力が無効な期間などで繰り返し行うことにより、比較器初期化電圧ＶＥ（強調電圧ＶＡ）を最適な設定にすることができる。
　ここで、時刻Ｔ１は、理想的な参照信号Ｖｒの波形であれば、ランプ生成用クロックＣＫｒの開始した時点に設定される。しかしながら、実際の参照信号Ｖｒの波形は、ランプ生成回路１３０の出力インピーダンスなどの影響により既に波形が鈍っているため、ランプ生成用クロックＣＫｒの開始した時点からある程度時間が経過した時刻に時刻Ｔ１を設定するのが好ましい。
　図７（ａ）は参照電圧生成部１３４の構成の一例を示すブロック図である。参照電圧生成部１３４は、制御切替部３００と、カウンタ３０１と、ＤＡＣ（Digital-to-Analog Converter）３０２とを備えている。また、図７（ｂ）は参照信号Ｖｒの変化を模式的に示した図である。
　図７（ｂ）の時刻Ｔ２１より前において、制御切替部３００は、制御回路１４０から入力した制御信号（初期電圧（ＶＩ）設定信号）に基づいて、ＤＡＣ３０２を介して、参照信号Ｖｒを初期電圧ＶＩに設定する。そして、時刻Ｔ２１において、制御切替部３００は、強調電圧制御部１３３から入力した制御信号（強調電圧（ＶＥ（ＶＡ））設定信号）に基づいて、ＤＡＣ３０２を介して、参照信号Ｖｒを初期電圧ＶＩから強調電圧ＶＡを加えた比較器初期化電圧ＶＥに変更する。制御回路１４０が時刻Ｔ２２にランプ生成用クロックＣＫｒの供給を開始すると、カウンタ３０１は、制御回路１４０から入力した比較器出力初期化電圧（ＶＲ）設定コードをカウントの初期値に設定し、ＤＡＣ３０２は参照信号Ｖｒを比較器初期化電圧ＶＲに変更する。その後、ＤＡＣ３０２は、その電圧ＶＲを基点として、カウンタ３０１のカウント値に基づいて、ランプ信号を参照信号Ｖｒとして出力する。
　このとき、図５において、制御回路１４０はカウンタ１７０に対して、カウンタ用クロックＣＫの供給を開始し、カウンタ１７０はカウントを開始する。具体的には、カウンタ１７０は、カウンタ用クロックＣＫを用いて、画素配列１１０からの画素信号Ｖｓ１～Ｖｓｎと参照信号Ｖｒｍ，Ｖｒｅとの比較器１６０（１６１～１６ｎ）による比較結果が反転するまでの時間をカウントする。
　強制電圧制御部１３３は、アップダウンカウンタを備えるものであり、時間差比較部１３２の比較結果に基づいて、制御切替部３００に出力するデジタルコードを加減制御することにより、比較器初期化電圧ＶＥの調整を実現する。なお、強制電圧制御部１３３は、比較器初期化電圧ＶＥの調整を行う構成であれば上記に限定されず、参照電圧生成部１３４の構成に併せて構成が変わるものであり、別の構成となってもかまわない。
　図８および図９は参照電圧生成部１３４の他の構成例を示す回路図である。
　図８は抵抗ラダー（強調電圧用抵抗ラダー４００および初期電圧用抵抗ラダー４０１）の分圧タップをラダー選択制御回路４０２によって選択し、所望の参照信号Ｖｒを出力する方式の一例である。そして、初期電圧ＶＩは、制御回路１４０からの制御信号（初期電圧（ＶＩ）選択信号）によって選択された初期電圧用抵抗ラダー４０１の分圧タップで設定される。また、比較器初期化電圧ＶＥは、強調電圧制御部１３３からの制御信号（強調電圧（ＶＥ）選択信号）によって選択された強調電圧用抵抗ラダー４００の分圧タップで設定される。このとき、比較器初期化電圧ＶＲは、所定の固定電圧である。なお、比較器初期化電圧ＶＲは、予め設定された電圧ＶＲを用いてもよいし、外部から電圧ＶＲを設定するものとしてもよい。そして、ランプ生成用クロックＣＫｒによって、初期電圧用抵抗ラダー４０１の分圧タップを電圧Ｖｒｅｆ側に向かって順次選択切替えし、ランプ信号を参照信号Ｖｒとして出力する。
　図９は電流参照型ＤＡＣを用いた方式の一例である。初期電圧ＶＩ、比較器初期化電圧ＶＲおよび強調電圧ＶＡを加えた比較器初期化電圧ＶＥは、制御回路１４０および強調電圧制御部１３３から受けたそれぞれの制御信号に基づいて、出力バイアス抵抗５００を制御することによって設定される。そして、ランプ生成用クロックＣＫｒを受けたカウンタ５０１のカウント値に基づいて、電流源のスイッチ５０２をオンオフ制御し、所定の傾きをもって時間的に傾斜するランプ信号を参照信号Ｖｒとして出力する。なお、所定の傾きをもって時間的に傾斜するランプ信号は、滑らかなスロープ状の波形であっても、階段状の波形であってもよく、所定の傾きをもって時間的に傾斜する信号であればよい。
　以上のように、本実施形態では、参照信号Ｖｒと参照信号Ｖｒｅとが所定の電圧となる時間差を比較し、この比較結果に基づいてキャリブレーションを実施することにより、参照信号Ｖｒに対して過大な負荷がついた場合においても、参照信号Ｖｒと参照信号Ｖｒｅとの差分を直線領域に早く到達させることができる。これにより、参照信号Ｖｒと参照信号Ｖｒｅとの差分の直線領域が広がり、ＡＤ変換の時間を短縮できるとともに、ＡＤ変換時間を短縮した場合においても正確なＡＤ変換を実現することができる。さらに、前記電圧経路の負荷が個体間でばらついた場合においても、フィードバック制御を用いることにより、ＡＤ変換特性を良好に保ちながら、特性のばらつきを抑える効果が得られる。
　なお、図７（ｂ）において、カウンタ１７０は、ランプ信号出力を開始した時刻Ｔ２２からカウンタ用クロックＣＫの供給を受けて比較器出力のカウントを開始するものとしたが、ランプ生成用クロックＣＫｒの供給開始から時間Δｔ１遅らせてカウントを開始させるのが好ましい。これにより、ランプ信号の出力時における参照信号Ｖｒと、同等の電圧値となった参照信号Ｖｒｅからカウンタ１７０のカウントを開始することができるため、ダウンカウント範囲を有効に活用することができる。
　また、本実施形態において、時間差測定部１３１の内部カウントの方向について、デジタルＣＤＳにおいて２回行うＡＤ変換の１回目と２回目とのアップダウンを切替える機能を備えさせ、強調電圧制御部１３３において、時間差測定部１３１から出力する時間差Δｔ１，Δｔ２をそれぞれ累積加算するようにしてもよい。そして、このとき、強調電圧制御部１３３は、上記の累積加算結果に基づいて、比較器初期化電圧ＶＥを調整する。このとき、時間差比較部１３２は必要としない。すなわち、時間差比較部１３２を削除した状態において、本実施形態と同様の効果を得ることができる。
　＜第２の実施形態＞
　図１０は第２の実施形態に係るランプ生成回路の構成例および周辺回路の接続例を示す図である。図１０において図５と共通の構成要素には図５と同一の符号を付しており、ここではその詳細な説明を省略する。
　図１０のランプ生成回路１３０Ａにおいて、図５と異なるのは、時間差比較部１３２に代えて電圧比較部１３７を備えており、さらに、電圧測定部１３５および参照電圧測定部１３６を備えている点である。ここで、比較器初期化電圧ＶＥを制御するキャリブレーションは、撮像装置の画像出力が無効な期間などで繰り返し行われるが、以下では、１回目に行われるキャリブレーションを１サイクル目、２回目に行われるキャリブレーションを２サイクル目と呼ぶものとする。
　図１１を参照しながら、ランプ生成回路１３０Ａの動作を説明する。
　１サイクル目において、時間差測定部１３１は、第１の実施形態と同様に、参照信号Ｖｒと参照信号Ｖｒｅとの時間差を測定する。本実施形態では、安定点における時刻Ｔ２における時間差Δｔを測定し、参照電圧測定部１３６に出力する。
　次に、２サイクル目において、電圧測定部１３５は、傾斜状のランプ信号期間の初期時点における時刻Ｔ１の参照信号Ｖｒの参照信号電圧Ｖｒ１を測定し、電圧比較部１３７に出力する。
　参照電圧測定部１３６は、時刻Ｔ１に時間差測定部１３１から出力された時間差Δｔを加えた時刻（Ｔ１＋Δｔ）における参照信号Ｖｒｅの参照信号電圧Ｖｒ１’を測定し、電圧比較部１３７に出力する。
　電圧比較部１３７は、参照信号電圧Ｖｒ１と参照信号電圧Ｖｒ１’とを比較し、比較結果を強調電圧制御部１３３に出力する。そして、強調電圧制御部１３３は、電圧比較部１３７から出力された比較結果に基づいて、参照電圧生成部１３４の比較器初期化電圧ＶＥを調整する。例えば、強調電圧制御部１３３は、Ｖｒ１＜Ｖｒ１’の場合は、比較器初期化電圧ＶＥを上昇させる一方、Ｖｒ１＞Ｖｒ１’の場合は、比較器初期化電圧ＶＥを下降させる調整を行う。
　３サイクル目以降は、２サイクル目の動作を、撮像装置の画像出力が無効な期間などで繰り返し行うことにより、比較器初期化電圧ＶＥを最適な設定にすることができる。なお、３サイクル目以降に、２サイクル目の動作に交えて１サイクル目の動作を行ってもよい。例えば、３サイクル目以降で１サイクル目の動作と２サイクル目の動作とを交互に行ってもよい。
　以上のように、本実施形態では、所定の点における参照信号Ｖｒと参照信号Ｖｒｅとの電圧差を比較し、この比較結果に基づいてキャリブレーションを実施することにより、参照信号Ｖｒに対して過大な負荷がついた場合においても、参照信号Ｖｒと参照信号Ｖｒｅとの差分を直線領域に早く到達させることができる。これにより、参照信号Ｖｒと参照信号Ｖｒｅとの差分の直線領域が広がり、ＡＤ変換の時間を短縮できるとともに、ＡＤ変換時間を短縮した場合においても正確なＡＤ変換を実現することができる。さらに、前記電圧経路の負荷が個体間でばらついた場合においても、フィードバック制御を用いることにより、ＡＤ変換特性を良好に保ちながら、特性のばらつきを抑える効果が得られる。
　ここで、ｎ列のＡＤＣ（比較器１６０）に関して、各列間の配線抵抗および配線容量が均等となるように参照信号配線の物理パターン設計を行えば、各列間の遅延時間は均一となり、全列にわたって直線性の改善効果が得られる。すなわち、第１および第２の実施形態における参照信号Ｖｒと参照信号Ｖｒｅとの時間差および電圧差に基づく比較器初期化電圧ＶＥの制御によって、ｎ列のＡＤＣの全列にわたる直線性の改善効果が得られる。
　なお、以上の説明において、ランプ生成回路１３０，１３０Ａから出力される参照信号Ｖｒのランプ信号は電圧の下り方向であるものとしたが、上式２におけるランプ信号の傾斜Ｇｒは正でもよく、ランプ信号は電圧の登り方向でも同様の効果が得られる。
　また、比較器初期化電圧ＶＲと強調電圧ＶＡとはそれぞれ独立して可変できるようにするのが好ましい。
　また、ランプ生成回路１３０，１３０Ａは、比較器１６０の比較動作開始前において、参照信号Ｖｒの電圧を比較器初期化電圧ＶＥへ変更した時からランプ信号の出力開始までの期間を変更する機能を備えているのが好ましい。そして、比較器初期化電圧ＶＥへ変更した時からランプ信号の出力開始までの期間の制御と、比較器初期化電圧ＶＥの電圧制御とを組み合わせて行うのが好ましい。これにより、ＡＤ変換期間を最短時間にチューニングすることが可能となる。
　また、ランプ生成回路１３０は、カウンタ１７０の計数開始時刻に対して、ランプ信号を参照信号Ｖｒとして出力する出力開始時刻を変更する機能を備えているのが好ましい。すると、前記の期間変更によって、比較器初期化電圧ＶＥへの変更からランプ信号の出力開始までの期間を制御するとともに、カウンタ１７０の計数開始時刻に対してランプ信号の出力開始時刻を設定することができる。これにより、ランプ生成回路１３０が出力するランプ信号（ランプ波形）の傾斜が緩やかな場合（すなわちＡＤ変換ゲインが高い場合）において、比較器１６０に入力される参照信号Ｖｒｍ，Ｖｒｅの振幅が小さいときに、一定のダウンカウント期間内でＡＤ変換が終了しないことが起こりにくいようにすることができる。
　具体的には、上記のようなランプ信号傾斜が緩やかな場合において、比較器１６０に入力される参照信号Ｖｒｍ，Ｖｒｅの振幅が小さいときには、比較器１６０が比較一致を検知してからカウンタ１７０への比較結果Ｖｃｘを伝達するまでの応答時間が長くなる可能性がある。そのため、設定されたゲイン（ランプ波形の傾斜）によっては、一定のダウンカウント期間内でＡＤ変換が終了しない場合がある。このようなとき、例えば、カウンタ１７０のカウント開始時刻に対して、ランプ波形の開始時刻を大幅に早める、すなわち参照信号Ｖｒが強調電圧ＶＡを加えた比較器初期化電圧ＶＥ（または比較器初期化電圧ＶＲ）を維持する期間を、例えばゼロに近いような短い設定にする。そして、比較器１６０が比較一致を検知する時間を早めるとともに、比較器初期化電圧ＶＥの電圧値とカウンタ１７０の開始時刻を調整する。これにより、ダウンカウント期間内でＡＤ変換が終了しないという問題を改善することができる。
　本発明に係るランプ生成回路は、参照信号の信号経路に過大な負荷が存在する場合に、高速駆動したときにおいても、高精度なＡＤ変換を必要とするシングルスロープ型ＡＤＣに参照信号を供給する回路として利用することができる。
　したがって、例えばデジタルカメラ用のイメージセンサーに搭載される列並列ＡＤＣなどに特に有用である。また、本発明に係るイメージセンサーは、例えばデジタルカメラ用のイメージセンサーとして有用である。
　　１００　　イメージセンサー
　　１１０　　画素配列（画素アレイ部）
　　１２０　　列並列ＡＤＣ（アナログデジタル変換回路）
　　１３０，１３０Ａ　　ランプ生成回路
　　１３１　　時間差測定部
　　１３２　　時間差比較部
　　１３３　　強調電圧制御部
　　１３４　　参照電圧生成部
　　１３５　　電圧測定部（出力電圧測定部）
　　１３６　　参照電圧測定部
　　１３７　　電圧比較部
　　１６０　　比較器
　　１７０　　カウンタ
　　２００　　デジタル映像処理装置
　　Ｖｒ，Ｖｒｅ，Ｖｒｍ　　参照信号
　　Ｖｓ１～Ｖｓｎ　　画素信号（アナログ入力信号）
　　ＶＲ　　比較器初期化電圧（比較器設定電圧）
　　ＶＡ　　強調電圧
　　ＶＥ　　強調電圧を加えた比較器初期化電圧
　　Δｔ１　　時間差（第１の時間差）
　　Δｔ２　　時間差（第２の時間差）
　　Ｖｒ１　　参照信号電圧（第１の電圧）
　　Ｖｒ１’　　参照信号電圧（第２の電圧）
　　Δｔ　　時間差
　　Ｄ（ｍ－１：０）　　シリアル制御信号

Claims (9)

  1. 　シングルスロープ型のアナログデジタル変換回路に、所定の傾きをもって時間的に傾斜するランプ信号を参照信号として出力するランプ生成回路であって、
    　前記アナログデジタル変換回路は、一方の入力端に前記参照信号を受けるとともに、他方の入力端にアナログ入力信号を受ける比較器を有しており、前記比較器による比較動作の結果に基づいて、前記アナログ入力信号をデジタル信号に変換するものであり、
    　前記ランプ生成回路は、
    　前記比較動作の前に、前記参照信号の電圧を、前記比較器の前記２つの入力端の電圧差を補償する比較器設定電圧に変更し、前記比較動作の開始とともに、前記比較器設定電圧を基点として前記ランプ信号を出力する参照電圧生成部を備えており、かつ、
    　前記比較動作の前に、前記比較器設定電圧に所定の強調電圧を加える機能を有している
    ことを特徴とするランプ生成回路。
  2. 　請求項１記載のランプ生成回路において、
    　前記強調電圧を加えた後、前記比較器設定電圧に戻してから前記ランプ信号を出力する機能を有している
    ことを特徴とするランプ生成回路。
  3. 　請求項１記載のランプ生成回路において、
    　前記比較器設定電圧および前記強調電圧のそれぞれを独立して制御する機能を有している
    ことを特徴とするランプ生成回路。
  4. 　請求項１記載のランプ生成回路において、
    　前記比較動作開始前における前記参照信号電圧の前記比較器設定電圧への変更および前記強調電圧を加える変更から、前記ランプ信号の出力開始までの期間を変更する機能を有している
    ことを特徴とするランプ生成回路。
  5. 　請求項１～４のうちいずれか１項記載のランプ生成回路において、
    　前記アナログデジタル変換回路は、
    　前記比較器の比較時間を計数するカウンタを有しており、前記カウンタによる計数結果に基づいて、前記デジタル信号を生成するものであり、
    　前記ランプ生成回路は、
    　前記アナログデジタル変換回路が有するカウンタの計数開始時刻に対する、前記ランプ信号の出力開始時刻を変更する機能を有している
    ことを特徴とするランプ生成回路。
  6. 　請求項１または５に記載のランプ生成回路において、
    　前記参照電圧生成部の出力電圧が所定電圧になった時から、前記比較器の前記一方の入力端における電圧が前記所定電圧になる時までの時間差を測定する時間差測定部と、
    　前記時間差測定部によって測定された、前記ランプ信号の出力期間の初期における前記時間差である第１の時間差と、前記ランプ信号の傾斜が安定したときにおける前記時間差である第２の時間差とを比較する時間差比較部と、
    　前記時間差比較部による比較結果に基づいて、前記第１の時間差と前記第２の時間差とが一致するように、前記強調電圧を制御する強調電圧制御部とを備えている
    ことを特徴とするランプ生成回路。
  7. 　請求項１または５に記載のランプ生成回路において、
    　前記参照電圧生成部の出力電圧を測定する出力電圧測定部と、
    　前記比較器の前記一方の入力端における電圧を測定する参照電圧測定部と、
    　前記参照電圧生成部の出力電圧が所定電圧になった時から、前記比較器の前記一方の入力端における電圧が前記所定電圧になる時までの時間差を測定する時間差測定部と、
    　前記ランプ信号の出力期間の初期における所定時に、前記出力電圧測定部によって測定された第１の電圧と、前記所定時から前記時間差測定部によって測定された前記時間差が経過した時に、前記参照電圧測定部によって測定された第２の電圧とを比較する電圧比較部と、
    　前記電圧比較部による比較結果に基づいて、前記第１の電圧と前記第２の電圧とが一致するように、前記強調電圧を制御する強調電圧制御部とを備えている
    ことを特徴とするランプ生成回路。
  8. 　請求項１，６または７のいずれか１項記載のランプ生成回路と、
    　光電変換素子を含む単位画素が行列状に２次元配置されるとともに、前記単位画素の行列状配置に対して列毎に列信号線が配線されている画素アレイ部と、
    　前記画素アレイ部の前記各単位画素を行毎に選択制御し、この制御結果を前記列信号線に出力する行走査手段と、
    　前記単位画素の列毎に設けられており、それぞれが前記行走査手段から前記列信号線を介して出力されたアナログ信号を前記アナログ入力信号として受け、前記デジタル信号を出力する複数の前記アナログデジタル変換回路とを備えている
    ことを特徴とするイメージセンサー。
  9. 　請求項８記載のイメージセンサーと、
    　前記イメージセンサーをシリアル制御信号によって制御するとともに、前記イメージセンサーの前記各アナログデジタル変換回路から出力された前記デジタル信号に基づいて、映像信号処理を行うデジタル映像処理装置とを備えている
    ことを特徴とする撮像装置。
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