WO2016185839A1 - 固体撮像装置および固体撮像装置の駆動方法 - Google Patents

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reference voltage
unit
analog
image signal
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辰樹 西野
洋介 植野
裕介 池田
祐介 森山
静徳 松本
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ソニー株式会社
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Definitions

  • the present technology relates to a solid-state imaging device and a driving method of the solid-state imaging device.
  • the present invention relates to a solid-state imaging device that applies a ground potential lower than the ground potential of a peripheral circuit that drives a pixel to a pixel that generates an image signal, and a driving method in the solid-state imaging device.
  • CMOS Complementary Metal Oxide Semiconductor
  • This image sensor is composed of a pixel having a photoelectric conversion element that generates an image signal corresponding to the irradiated light, and a peripheral circuit that drives the pixel.
  • the voltage of the power source has been reduced, and there is an increasing demand for a voltage reduction in the imaging apparatus.
  • the power supply voltage of the pixel is lowered, there is a problem that the dynamic range of the photoelectric conversion element is narrowed and is easily affected by noise. Therefore, a system has been proposed in which a negative power supply voltage is applied to a pixel in addition to a conventional positive power supply voltage to expand the dynamic range and reduce the influence of noise (see, for example, Patent Document 1).
  • the negative power source is configured by a switching regulator that converts a positive power source supplied to the imaging device into a negative power source voltage, and is formed inside the imaging device as a local regulator.
  • the present technology has been created in view of such a situation, and an object thereof is to reduce fluctuations in an image signal when the voltage of a negative power source supplied to a pixel changes.
  • the present technology has been made to solve the above-described problems, and the first side surface thereof operates based on the first ground potential applied to the first ground line, and the irradiated light. And a pixel that outputs an analog image signal corresponding to the second ground potential and a second ground potential that is higher than the first ground potential applied to a second ground line.
  • An analog-to-digital converter that performs the above-described conversion based on a reference voltage that serves as a reference when converting to an image signal, and a reference-voltage generating unit that operates based on the second ground potential to generate the reference voltage
  • a solid-state imaging device comprising: a reference voltage correction unit that corrects the generated reference voltage according to a change in the first ground potential and supplies the corrected reference voltage to the analog-digital conversion unit. This brings about the effect that the reference voltage is corrected in accordance with the change in the first ground potential.
  • the first aspect may further include a ground potential generation unit that generates the first ground potential and applies the first ground potential to the first ground line. This brings about the effect that the first ground potential is generated by the ground potential generator.
  • a ground potential control unit that stops the operation of generating the first ground potential in the reference voltage generation unit during the conversion in the analog-digital conversion unit may be further provided. As a result, the operation of generating the first ground potential is stopped during analog-digital conversion.
  • the analog-to-digital conversion unit compares the analog image signal and the reference voltage to detect a match between the analog image signal and the reference voltage; There may be provided a counting unit that counts in a period from the start of the comparison to the detection in the comparison unit and outputs the count value as the digital image signal.
  • the analog-to-digital conversion unit is configured by the comparison unit and the count unit.
  • the same power supply voltage may be applied to the pixel and the analog-digital converter. This brings about the effect that the power supply voltages of the pixel and the analog-digital converter are made common.
  • the plurality of pixels arranged in a matrix shape and the analog image signals output from the plurality of pixels arranged in one row respectively perform a plurality of conversions.
  • the analog-to-digital converter may be provided, and the reference voltage correction unit may supply the same corrected reference voltage to each of the plurality of analog-to-digital converters. This brings about the effect that the reference voltages of the plurality of analog-digital conversion units are shared.
  • the pixel, the analog-digital conversion unit, and the reference voltage generation unit are formed in different semiconductor chips, and the first region is formed in the well region of the semiconductor chip in which the pixels are formed.
  • a ground potential may be applied. This brings about the effect that the first ground potential is applied to the well region of the semiconductor chip in which the pixels are formed.
  • a second aspect of the present technology is an image signal output procedure that operates based on the first ground potential applied to the first ground line and outputs an analog image signal corresponding to the irradiated light; , Which operates based on a second ground potential higher than the first ground potential applied to the second ground line, and serves as a reference for converting the analog image signal into the digital image signal.
  • An analog-to-digital conversion procedure for performing the conversion based on a reference voltage, a reference voltage generation procedure for operating based on the second ground potential and generating the reference voltage, and a change in the first ground potential
  • a reference voltage correcting procedure for correcting the generated reference voltage and supplying the corrected reference voltage to the analog-to-digital converter. This brings about the effect that the reference voltage is corrected in accordance with the change in the first ground potential.
  • composition of a solid imaging device in a 1st embodiment of this art. It is a figure showing an example of composition of pixel 110 in a 1st embodiment of this art. It is a figure showing an example of composition of horizontal transfer part 300 in a 1st embodiment of this art. It is a figure showing an example of composition of analog-digital conversion part 320 in a 1st embodiment of this art. It is a figure showing an example of composition of reference voltage generating part 500 in a 1st embodiment of this art. It is a figure showing an example of AD conversion operation in a 1st embodiment of this art. It is a figure showing change of low ground potential in a 1st embodiment of this art.
  • First embodiment an example in which the ground potential generator is always operated
  • Second embodiment an example in which the ground potential generator is operated intermittently
  • Third embodiment example in which the first ground line is connected to the well region in which the pixel array portion is formed
  • FIG. 1 is a diagram illustrating a configuration example of the solid-state imaging device 10 according to the first embodiment of the present technology.
  • the solid-state imaging device 10 includes a pixel array unit 100, a vertical drive unit 200, a horizontal transfer unit 300, a ground potential generation unit 400, a reference voltage generation unit 500, and a reference voltage correction unit 600.
  • the pixel array unit 100 includes pixels 110 that generate image signals arranged in a matrix.
  • signal lines 101 that transmit control signals for the respective pixels 110 and signal lines 102 that transmit image signals generated by the pixels 110 are wired in an XY matrix. That is, one signal line 101 is wired in common to the pixels 110 arranged in the same row, and the output of the pixel 110 arranged in the same column is wired in common to one signal line 102.
  • a power supply voltage Vdd is applied to the pixel array unit 100 through the signal line 103 as a power supply voltage necessary for the operation of the pixel array. Further, the pixel array unit 100 is grounded to the low ground potential Vss by the first ground line 401.
  • the pixel array unit 100 operates based on the low ground potential Vss.
  • the low ground potential Vss is a potential lower than the ground potential GND of the horizontal transfer unit 300 or the like described later.
  • 0 V is assumed as the ground potential GND.
  • the power supply voltage Vdd for example, 2.7 V is assumed.
  • the low ground potential Vss for example, -0.9V is assumed.
  • the low ground potential Vss is an example of the first ground potential described in the claims.
  • the ground potential GND is an example of a second ground potential described in the claims.
  • the horizontal transfer unit 300 performs processing on the image signal output from the pixel array unit 100. This processing corresponds to analog-digital conversion (AD conversion) of an image signal, which will be described later. Output signals corresponding to the pixels 110 in one row of the pixel array unit 100 are simultaneously input to the horizontal transfer unit 300. With respect to the input image signal, the horizontal transfer unit 300 performs signal processing and then performs transfer in the horizontal direction and outputs the signal to the signal line 301. The image signal output from the horizontal transfer unit 300 is supplied to the outside of the solid-state imaging device 10. In addition, a reference voltage, which is a reference voltage in the above-described AD conversion, is input from a reference voltage correction unit 600 described later via a signal line 601. Details of processing in the horizontal transfer unit 300 will be described later. Further, the horizontal transfer unit 300 is applied with the power supply voltage Vdd through the signal line 103 and is grounded to the ground potential GND through the second ground line 303.
  • AD conversion analog-digital conversion
  • the vertical driving unit 200 generates a control signal and outputs it to the pixel array unit 100.
  • the vertical drive unit 200 outputs a control signal to the signal lines 101 corresponding to all the rows of the pixel array unit 100.
  • the control signal from the vertical driving unit 200 is used to control the signal output for controlling the start and stop of exposure to the pixels 110 of the pixel array unit 100 and the reading of the image signal obtained by the exposure from the pixels 110. Signal output.
  • the vertical drive unit 200 is applied with the power supply voltage Vdd through the signal line 103 and is grounded to the ground potential GND through the second ground line 303.
  • the reference voltage generation unit 500 generates a reference voltage necessary for processing in the horizontal transfer unit 300 and outputs the reference voltage to the signal line 501. Details of the reference voltage generation unit 500 will be described later. Similarly to the horizontal transfer unit 300, the reference voltage generation unit 500 is applied with the power supply voltage Vdd through the signal line 103 and is grounded to the ground potential GND through the second ground line 303.
  • the reference voltage correction unit 600 corrects the reference voltage input from the signal line 501 and outputs it to the signal line 601. Details of the reference voltage correction unit 600 will be described later.
  • the ground potential generator 400 generates the above-described low ground potential Vss.
  • a switching regulator that converts a power supply voltage Vdd applied as a power supply voltage into a low ground potential Vss can be used for the ground potential generation unit 400.
  • FIG. 2 is a diagram illustrating a configuration example of the pixel 110 according to the first embodiment of the present technology.
  • the pixel 110 includes a photoelectric conversion unit 111, a charge transfer unit 113, a charge holding unit 115, a charge discharge unit 114, an amplification unit 116, a selection unit 117, and an overflow drain 112.
  • the overflow drain 112, the charge transfer unit 113, the charge discharge unit 114, the amplification unit 116, and the selection unit 117 are configured by N-channel MOS transistors.
  • the signal lines 101 and 102 are connected to the pixel 110.
  • the signal line 101 includes a plurality of signal lines (OFD, TR, RST, and SEL).
  • the overflow drain control signal line OFD is a signal line for transmitting a control signal to the overflow drain 112.
  • the transfer signal line TR Transfer
  • the reset signal line RST Reset
  • the selection signal line SEL Select
  • SEL Select
  • the pixel 110 is applied with the power supply voltage Vdd through the signal line 103 and is grounded to the low ground potential Vss through the first ground line 303.
  • the anode of the photoelectric conversion unit 111 is connected to the first ground line 401, and the cathode is connected to the source of the charge transfer unit 113 and the source of the overflow drain 112.
  • the gate and drain of overflow drain 112 are connected to OFD and signal line 103, respectively.
  • the drain of the charge transfer unit 113 is connected to the source of the charge discharge unit 114, the gate of the amplification unit 116, and one end of the charge holding unit 115.
  • the other end of the charge holding unit 115 is connected to the first ground line 401.
  • the gate of the charge transfer unit 113 is connected to the TR signal line.
  • the gate and drain of the charge discharging unit 114 are connected to the reset signal line RST and the signal line 103, respectively.
  • the drain and source of the amplifier 116 are connected to the signal line 103 and the drain of the selector 117, respectively.
  • the gate and the source of the selection unit 117 are connected to the SEL and the signal line 102, respectively.
  • the photoelectric conversion unit 111 generates a charge corresponding to the amount of light irradiated and accumulates the generated charge.
  • the photoelectric conversion unit 111 is configured by a photodiode.
  • the charge transfer unit 113 is controlled by the transfer signal line TR and transfers the charge generated by the photoelectric conversion unit 111 to the charge holding unit 115.
  • the charge transfer unit 113 transfers charges by making the photoelectric conversion unit 111 and the charge holding unit 115 conductive.
  • the charge holding unit 115 holds the charge transferred by the charge transfer unit 113.
  • the charge holding unit 115 is configured by so-called floating diffusion formed in the diffusion region of the semiconductor chip.
  • the charge discharging unit 114 is controlled by the reset signal line RST and discharges the charge held in the charge holding unit 115.
  • the electric charge discharging unit 114 discharges electric charges by conducting between the electric charge holding unit 115 and the signal line 103.
  • the overflow drain 112 discharges the electric charge generated excessively by the photoelectric conversion unit 111. In addition, the overflow drain 112 further discharges the electric charge accumulated in the photoelectric conversion unit 111 by causing conduction between the photoelectric conversion unit 111 and the power supply voltage Vdd. At this time, the overflow drain 112 is controlled by the overflow drain control signal line OFD.
  • the amplifying unit 116 outputs a voltage corresponding to the charge held in the charge holding unit 115 to the source.
  • the selection unit 117 is controlled by a selection signal line SEL, and the voltage of the source of the amplification unit 116 is output to the signal line 102 when the selection unit 117 is conductive.
  • an ON signal is input from the reset signal line RST, the charge discharging unit 114 becomes conductive, and the power supply voltage Vdd is applied to the charge holding unit 115. Thereby, the charge based on the dark current accumulated in the charge holding unit 115 is discharged. At this time, the amplification unit 116 generates a signal based on the charges accumulated in the charge holding unit 115.
  • This signal is a signal generated in a state where charges are discharged, and is a signal corresponding to the reset voltage that is the reference of the above-described image signal.
  • this signal is referred to as a reset signal.
  • the charge discharging unit 114 is set in a non-conducting state while the selecting unit 117 is in a conducting state. Thereafter, an on signal is input from the transfer signal line TR, whereby the charge transfer unit 113 becomes conductive. As a result, the photoelectric conversion unit 111 and the charge holding unit 115 become conductive, and the charges accumulated in the photoelectric conversion unit 111 are transferred to the charge holding unit 115. In addition, the amplification unit 116 generates a signal corresponding to the charge transferred to the charge holding unit 115.
  • the selection unit 117 is turned on, and the signal generated by the amplification unit 116 is output to the signal line 102.
  • This signal corresponds to an image signal corresponding to the light incident on the solid-state imaging device 10.
  • the reset signal and the image signal output from the pixel 110 by these operations are processed by the horizontal transfer unit 300. Specifically, the reset signal is subtracted from the image signal, and the difference for each pixel 110 is removed.
  • Such a method is a method called correlated double sampling (CDS), and is a method widely used in imaging apparatuses.
  • the pixel 110 operates based on the low ground potential Vss that is lower than the ground potential GND. That is, the substantial power supply voltage of the pixel 110 is a voltage from the low ground potential Vss to the power supply voltage Vdd. Therefore, the photoelectric conversion unit 111 generates an image signal in this voltage range.
  • the dynamic range of the photoelectric conversion unit 111 can be widened as compared with the horizontal transfer unit 300 or the like that operates based on the ground potential GND and is applied with the power supply voltage Vdd.
  • FIG. 3 is a diagram illustrating a configuration example of the horizontal transfer unit 300 according to the first embodiment of the present technology.
  • the horizontal transfer unit 300 includes a constant current power supply 310, an analog-digital converter (ADC) 320, and an image signal transfer unit 330.
  • ADC analog-digital converter
  • the signal line 102 is connected to one end of the constant current power supply 310 and the input of the analog / digital conversion unit 320.
  • the other end of the constant current power supply 310 is connected to the second ground line 303.
  • the output of the analog / digital conversion unit 320 is connected to the input of the image signal transfer unit 330.
  • the analog / digital conversion unit 320 and the image signal transfer unit 330 are connected by a signal line 302.
  • the constant current power supply 310 operates as a load of the amplifying unit 116 described in FIG. That is, a source follower circuit is configured together with the amplifier 116.
  • the analog-digital conversion unit 320 converts the analog image signal output from the pixel 110 into a digital image signal and outputs the digital image signal. This conversion is performed based on the reference voltage.
  • the reference voltage is a voltage serving as a reference when performing conversion from an analog image signal to a digital image signal.
  • the same reference voltage is input to all the analog-digital conversion units 320 in FIG.
  • the analog-digital conversion unit 320 also performs the above-described CDS processing.
  • the analog-to-digital converter 320 is applied with the power supply voltage Vdd through the signal line 103 and is grounded to the ground potential GND through the second ground line 303. Details of the configuration of the analog-digital conversion unit 320 will be described later.
  • the image signal transfer unit 330 transfers the digital image signals output from the plurality of analog-digital conversion units 320 in the horizontal direction. Specifically, the image signal transfer unit 330 outputs each image signal to the signal line 301 in order from the image signal output from the analog-digital conversion unit 320 disposed at the left end of the figure.
  • FIG. 4 is a diagram illustrating a configuration example of the analog-digital conversion unit 320 according to the first embodiment of the present technology.
  • the analog-digital conversion unit 320 in FIG. 3 includes a comparison unit 329 and a count unit 326.
  • the comparison unit 329 detects the coincidence of the analog image signal and the reference voltage by comparing the analog image signal and the reference voltage.
  • the comparison unit 329 includes constant current power supplies 321 to 323 and N channel MOS transistors 324 and 325.
  • the constant current power supplies 321 and 322 have one end connected to the signal line 103 and the other end connected to the drains of the N-channel MOS transistors 324 and 325, respectively.
  • N channel MOS transistors 324 and 325 have their gates connected to signal lines 601 and 102, respectively.
  • the sources of the N-channel MOS transistors 324 and 325 are connected to one end of the constant current power source 323, and the other end of the constant current power source is connected to the second ground line 303.
  • the input of the count unit 326 is connected to the drain of the N-channel MOS transistor 325, and the output of the count unit 326 is connected to the signal line 302.
  • the N-channel MOS transistors 324 and 325 and the constant current power supplies 321 to 323 constitute a differential amplifier, and the image signal and the reference voltage input to the gates of the N-channel MOS transistors 324 and 325 are compared.
  • the result of this comparison is output from the drain of N-channel MOS transistor 325.
  • the potential of the drain of the N-channel MOS transistor 325 is at a high level (H level).
  • the potential of the drain of the N-channel MOS transistor 325 shifts to a low level (L level). This transition occurs when the reference voltage and the image signal voltage are substantially equal.
  • the comparison unit 329 can detect that the reference voltage and the voltage of the image signal are substantially equal, and output the same to the count unit 326.
  • the output of the comparison unit 329 is output to the count unit 326 via the signal line 304.
  • the counting unit 326 is a counter that starts counting when the comparison unit 329 starts comparison, and stops counting when the comparison unit 329 detects a match between the reference signal and the image signal. This count value is output as a result of AD conversion.
  • the counting unit 326 performs CDS by performing both up-counting and down-counting. Details of the operation of the counting unit 326 will be described later.
  • FIG. 5 is a diagram illustrating a configuration example of the reference voltage generation unit 500 according to the first embodiment of the present technology.
  • the reference voltage generation unit 500 includes a count unit 510, a digital-analog conversion unit (DAC: Digital Analog Converter) 520, and a resistor 530.
  • DAC Digital Analog Converter
  • the counting unit 510 is a counter that generates a digital reference voltage.
  • the count unit 510 generates a ramp-shaped reference voltage by down-counting a digital value corresponding to the reference voltage.
  • the digital / analog conversion unit 520 converts the digital reference voltage generated by the count unit 510 into an analog reference current.
  • the digital-analog converter 520 converts the reference voltage input as a digital value into an analog value and outputs it as a current. That is, conversion from voltage to current is performed together with conversion from a digital signal to an analog signal.
  • the resistor 530 converts the current output from the digital / analog converter 520 into a voltage.
  • the resistor 530 is connected between the output of the digital-analog converter 520 and the second ground line 303.
  • the output current of the digital / analog conversion unit 520 flows to the ground line 303 through the resistor 530, thereby being converted into the reference voltage Vramp and output to the signal line 501.
  • the count unit 510 starts to count down the set initial value under the control of a control unit (not shown). In synchronization with this, the comparison operation and counting of the comparison unit 329 and the count unit 326 in the analog-digital conversion unit 320 are started.
  • FIG. 6 is a diagram illustrating an example of the AD conversion operation according to the first embodiment of the present technology.
  • the figure shows the state of AD conversion in the analog-digital conversion unit 320.
  • the figure also shows the relationship between the output signal Vo of the pixel 110, the reference voltage Vramp, the output of the comparison unit 329, the output of the count unit 326, and the low ground potential Vss input to the analog-digital conversion unit 320.
  • the broken line described in the waveform of the low ground potential Vss represents the potential of 0V.
  • the AD conversion operation shown in the figure is started in response to the output of the reset signal from the pixel 110 described above.
  • a reset signal is output from the pixel 110 as the output signal Vo (T1).
  • the count unit 510 of the reference voltage generation unit 500 starts down-counting, and the reference voltage Vramp decreases to a ramp shape, that is, decreases linearly.
  • the count unit 326 starts down-counting (T2).
  • the output of the comparison unit 329 changes from the H level to the L level.
  • the count unit 326 stops down-counting (T3).
  • the counting unit 510 continues the down-counting and stops the down-counting after a predetermined period has elapsed (T4).
  • the count unit 510 is initialized and the output of the comparison unit 329 also changes from the L level to the H level (T5).
  • the count unit 326 holds a count value. As a result, the digital value corresponding to the reset voltage is held in the count unit 326.
  • the count unit 326 holds the reset voltage by down-counting performed during the reset voltage conversion period. By performing up-counting from the held count value during the image signal conversion period, the reset voltage can be subtracted from the image signal. Thereby, CDS is executed.
  • FIG. 7 is a diagram illustrating a change in the low ground potential according to the first embodiment of the present technology.
  • the figure shows the relationship among the signals of the pixels 110, the constant current power supply 310 and the analog / digital conversion unit 320 of the horizontal transfer unit 300, the ground potential generation unit 400, the reference voltage generation unit 500, and the reference voltage correction unit 600. is there.
  • the ground potential generation unit 400 shown in the figure includes a negative voltage power source 402 and a capacitor 403 connected in parallel.
  • the voltage of the low ground potential Vss generated by the ground potential generation unit 400 changes due to load fluctuation when Vo is output from the pixel 110.
  • the voltage also changes due to noise generated with the operation of the negative voltage power supply 402.
  • the capacitor 403 reduces the change in the low ground potential Vss.
  • the change in the low ground potential Vss becomes large. Since this ⁇ Vss is superimposed on the ground line of the pixel 110, the output signal Vo is affected and a change in ⁇ Vo occurs. Therefore, the reference voltage is corrected by the reference voltage correction unit 600. Specifically, ⁇ Vss is detected and a voltage corresponding to ⁇ Vo is superimposed on the reference voltage. As a result, ⁇ Vo is canceled and fluctuations in the image signal after AD conversion can be reduced.
  • FIG. 8 is a diagram illustrating a reference voltage before correction according to the first embodiment of the present technology.
  • the figure shows the relationship among the output signal Vo, the reference voltage Vramp before correction, the output of the comparison unit 329, and the low ground potential Vss.
  • the broken line described in the reference voltage Vramp and the output waveform of the comparison unit 329 represents the waveform when the output signal Vo does not change.
  • a change in ⁇ Vs occurs in the output signal Vo due to a change in ⁇ Vss in the low ground potential Vss.
  • FIG. 9 is a diagram illustrating the corrected reference voltage according to the first embodiment of the present technology.
  • ⁇ Vo ′ is corrected for the reference voltage Vramp.
  • the two-dot chain line described in the waveform of the reference voltage Vramp and the output of the comparison unit 329 is a line indicating the waveform in FIG. 8 for comparison.
  • FIG. 10 is a diagram illustrating the reference voltage correction unit 600 according to the first embodiment of the present technology.
  • the reference voltage correction unit 600 in FIG. 9A includes constant current power supplies 602 and 609, N channel MOS transistor 608, P channel MOS transistors 606 and 607, resistors 603 to 605, and a capacitor 611.
  • the sources of the P channel MOS transistors 606 and 607 are connected to the signal line 103.
  • the drain of P channel MOS transistor 606 is connected to the gate of P channel MOS transistor 607 and the drain of N channel MOS transistor 608.
  • the drain of the P-channel MOS transistor 607 is connected to one end of the constant current power source 609, and the other end of the constant current power source 609 is connected to the second ground line 303.
  • the source of the N-channel MOS transistor 608 is connected to one end of the resistor 605, and the other end of the resistor 605 is connected to the second ground line 303.
  • One end of the constant current power source 602 is connected to the signal line 103, and the other end is connected to one end of the resistors 603 and 604.
  • resistors 603 and 604 are connected to second ground line 303 and the gate of N-channel MOS transistor 608, respectively.
  • Capacitor 611 is connected between the gate of N-channel MOS transistor 608 and first ground line 401.
  • Signal lines 501 and 601 are connected in common within reference voltage correction unit 600 and connected to the drain of P-channel MOS transistor 607.
  • the capacitor 611 is a coupling capacitor and inputs a change ⁇ Vss of the low ground potential Vss to the gate of the N-channel MOS transistor 608.
  • N-channel MOS transistor 608 and resistor 605 constitute an amplifier circuit that amplifies ⁇ Vss and converts ⁇ Vss into a change ( ⁇ Id) in drain current Id.
  • the constant current power source 602, the resistor 603, and the resistor 604 are bias circuits that supply a bias voltage to the gate of the N-channel MOS transistor 608.
  • P-channel MOS transistors 606 and 607 form a current mirror circuit, and supply a current equal to Id to signal lines 501 and 601.
  • the constant current power source 609 is a drain load of the P channel MOS transistor 607. The difference between the current flowing through the constant current power source 609 and Id becomes the current supplied to the signal lines 501 and 601.
  • P-channel MOS transistors 606 and 607 and constant current power supply 609 constitute a correction circuit for
  • the drain current Id set by the bias circuit flows through the N-channel MOS transistor 608.
  • This Id and the current value of the constant current power source 609 are set to the same value.
  • the current flowing from the reference voltage correction unit 600 to the signal lines 501 and 601 is 0A.
  • the reference voltage correction unit 600 includes constant current power sources 622 and 629, an amplifier 624, P channel MOS transistors 626 and 627, resistors 623 to 625, and a capacitor 631.
  • the reference voltage correction unit 600 corresponds to a circuit in which the amplifying unit including the N-channel MOS transistor 608 and the resistor 605 in FIG. .
  • FIG. 11 is a diagram illustrating an example of a processing procedure of a reference voltage correction process according to the first embodiment of the present technology.
  • the pixel 110 outputs an image signal to the horizontal transfer unit 300 (step S901).
  • the reference voltage generation unit 500 generates a reference voltage (step S902).
  • the reference voltage correction unit 600 corrects the reference voltage (step S903).
  • the analog / digital conversion unit 320 performs AD conversion of the image signal based on the corrected reference voltage (step S904).
  • the reference voltage Vramp is corrected according to the change in the low ground potential Vss applied to the pixel, and AD conversion of the image signal is performed based on this. For this reason, when the image signal fluctuates due to the change in the low ground potential Vss, the fluctuation of the image signal after AD conversion can be reduced.
  • the ground potential generation unit 400 always generates the low ground potential Vss.
  • the operation of the ground potential generation unit 400 is stopped during the period of AD conversion of the image signal. Thereby, the influence of noise generated by the ground potential generation unit 400 is reduced.
  • FIG. 12 is a diagram illustrating a configuration example of the solid-state imaging device 10 according to the second embodiment of the present technology.
  • This solid-state imaging device 10 is different from the solid-state imaging device 10 described in FIG. 1 in that a ground potential control unit 700 is provided.
  • the ground potential control unit 700 controls the ground potential generation unit 400.
  • the ground potential control unit 700 stops the generation of the low ground potential Vss in the ground potential generation unit 400 while the analog-digital conversion unit 320 of the horizontal transfer unit 300 performs AD conversion.
  • the ground potential generator 400 generates a low ground potential Vss based on the control by the ground potential controller 700.
  • the ground potential generation unit 400 is configured by a switching regulator or the like. For this reason, noise is generated as the low ground potential Vss is generated. This noise is superimposed on the image signal after AD conversion, and the image quality is degraded. Therefore, in the second embodiment of the present technology, the ground potential generation unit 400 is stopped during a period in which the analog-digital conversion unit 320 performs AD conversion, thereby reducing noise and preventing deterioration in image quality. . However, since the low ground potential Vss is not supplied during the period when the ground potential generation unit 400 is stopped, the low ground potential Vss gradually decreases (approaches 0 V). Since the image signal is affected by the change in the low ground potential Vss, the reference voltage correction unit 600 corrects the reference voltage.
  • the configuration of the solid-state imaging device 10 is the same as the configuration of the solid-state imaging device 10 described with reference to FIG.
  • FIG. 13 is a diagram illustrating correction of the reference voltage in the second embodiment of the present technology.
  • the figure shows the relationship among the low ground potential Vss, the output signal Vo, the reference voltage Vramp before correction, and the reference voltage Vramp after correction.
  • the ground potential control unit 700 controls the ground potential generation unit 400 to stop the generation of the low ground potential Vss during the period in which the analog-digital conversion unit 320 performs AD conversion. After the AD conversion of the analog / digital conversion unit 320 is completed, the ground potential control unit 700 controls the ground potential generation unit 400 to resume the generation of the low ground potential Vss.
  • the ground potential control unit 700 repeats this control for each line and causes the ground potential generation unit 400 to operate intermittently.
  • the reference voltage correction unit 600 corrects the reference voltage. As shown in the figure, it is possible to correct the reference voltage Vramp in accordance with the change in ⁇ Vo and reduce the fluctuation of the image signal after AD conversion.
  • the operation of the ground potential generation unit 400 is stopped and the reference voltage is corrected during the AD conversion period. Thereby, the noise of an image signal can be reduced and the fall of image quality can be prevented.
  • the pixel array portion and other portions are formed on the same semiconductor chip.
  • these are formed on different semiconductor chips. Thereby, the low ground potential Vss and the ground potential GND can be easily separated.
  • FIG. 14 is a diagram illustrating a configuration example of the solid-state imaging device 10 according to the third embodiment of the present technology.
  • the solid-state imaging device 10 includes a pixel array chip 810 and a peripheral circuit chip 820.
  • the pixel array chip 810 is a semiconductor chip on which the pixel array unit 100 is formed. That is, the pixel array chip 810 is a semiconductor chip on which a circuit that operates based on the low ground potential Vss is formed.
  • the pixel array unit 100 is formed in the well region 811 of the pixel array chip 810.
  • the first ground line 401 is connected to the well region 811 and is grounded to the low ground potential Vss.
  • the peripheral circuit chip 820 is a chip on which the vertical driving unit 200, the horizontal transfer unit 300, the reference voltage generation unit 500, the reference voltage correction unit 600, and the ground potential generation unit 400 are formed.
  • This peripheral circuit chip is a semiconductor chip on which a circuit or the like that operates based on the ground potential GND is formed.
  • the vertical drive unit 200 and the like are formed in the well region 821 of the peripheral circuit chip 820, and the second ground line 303 is connected to the well region 821, and is grounded to the ground potential GND.
  • the solid-state imaging device 10 As described above, in the solid-state imaging device 10 according to the third embodiment of the present technology, circuits and the like grounded to the low ground potential Vss and the ground potential GND are formed in different semiconductor chips. Therefore, the first ground line 401 and the second ground line for grounding to these potentials can be connected to the well region 811 and the well region 821, respectively.
  • the configuration of the pixel array unit 100 and the like is the same as that of the solid-state imaging device 10 described in FIG.
  • the solid-state imaging device 10 includes the pixel array chip 810 and the peripheral circuit chip 820, and the first ground line 401 is connected to the well region of the pixel array chip 810. . Thereby, the low ground potential Vss and the ground potential GND can be easily separated.
  • the low ground potential Vss lower than the ground potential of the peripheral circuit is applied to the pixel. Even if the low ground potential Vss changes, the conversion of the image signal after conversion can be reduced by correcting the reference voltage and performing AD conversion of the image signal. Thereby, it is possible to prevent a decrease in image quality.
  • the processing procedure described in the above embodiment may be regarded as a method having a series of these procedures, and a program for causing a computer to execute these series of procedures or a recording medium storing the program. You may catch it.
  • a recording medium for example, a CD (Compact Disc), an MD (MiniDisc), a DVD (Digital Versatile Disc), a memory card, a Blu-ray disc (Blu-ray (registered trademark) Disc), or the like can be used.
  • this technique can also take the following structures. (1) a pixel that operates based on a first ground potential applied to a first ground line and outputs an analog image signal corresponding to the irradiated light; A reference that operates based on a second ground potential higher than the first ground potential applied to a second ground line and serves as a reference when performing conversion from the analog image signal to the digital image signal An analog-to-digital converter that performs the conversion based on a voltage; A reference voltage generation unit that operates based on the second ground potential and generates the reference voltage; A solid-state imaging device comprising: a reference voltage correction unit that corrects the generated reference voltage according to a change in the first ground potential and supplies the corrected reference voltage to the analog-digital conversion unit.
  • the solid-state imaging device further including a ground potential generation unit that generates the first ground potential and applies the first ground potential to the first ground line.
  • the solid-state imaging device further including a ground potential control unit that stops the generation operation of the first ground potential in the reference voltage generation unit during the conversion in the analog-digital conversion unit. .
  • the analog-digital converter is A comparison unit that detects a match between the analog image signal and the reference voltage by comparing the analog image signal and the reference voltage;
  • the solid unit according to any one of (1) to (3), further including a count unit that counts in a period from the start of the comparison to the detection in the comparison unit and outputs a count value as the digital image signal. Imaging device.
  • the solid-state imaging device according to any one of (1) to (4), wherein the same power supply voltage is applied to the pixel and the analog-digital conversion unit.
  • (6) a plurality of the pixels arranged in a matrix shape; A plurality of the analog-to-digital converters that respectively perform the conversion on the analog image signals output from the plurality of pixels arranged in one row; Comprising The solid-state imaging device according to any one of (1) to (5), wherein the reference voltage correction unit supplies the same corrected reference voltage to each of the plurality of analog-digital conversion units.
  • the first ground potential is applied to a well region of the semiconductor chip in which the pixel is formed on a different semiconductor chip from the analog-digital conversion unit and the reference voltage generation unit.
  • the solid-state imaging device according to any one of (1) to (6).
  • An image signal output procedure that operates based on the first ground potential applied to the first ground line and outputs an analog image signal corresponding to the irradiated light;
  • a reference that operates based on a second ground potential higher than the first ground potential applied to a second ground line and serves as a reference when performing conversion from the analog image signal to the digital image signal
  • An analog-to-digital conversion procedure for performing the conversion based on the voltage An analog-to-digital conversion procedure for performing the conversion based on the voltage;
  • a reference voltage generating procedure that operates based on the second ground potential and generates the reference voltage;
  • a solid-state imaging device driving method comprising: a reference voltage correction procedure that corrects the generated reference voltage according to a change in the first ground potential and supplies the corrected reference voltage to the analog-to-digital converter.
  • Solid-state imaging device 100 Pixel array part 110 Pixel 200 Vertical drive part 300 Horizontal transfer part 303 2nd ground line 310 Constant current power supply 320 Analog-digital conversion part 326, 510 Count part 329 Comparison part 330 Image signal transfer part 400 Ground potential generation Unit 401 first ground line 500 reference voltage generation unit 520 digital analog conversion unit 530 resistor 600 reference voltage correction unit 700 ground potential control unit 810 pixel array chip 811, 821 well region 820 peripheral circuit chip

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Abstract

画素に供給される負電源の電圧が変化した場合において画像信号の変動を低減する。　画素は、第１の接地線に印加される第１の接地電位に基づいて動作し、照射された光に応じたアナログの画像信号を出力する。アナログデジタル変換部は、第２の接地線に印加される第１の接地電位より高い第２の接地電位に基づいて動作し、アナログの画像信号からデジタルの画像信号への変換を行う際の基準となる参照電圧に基づいて変換を行う。参照電圧生成部は、第２の接地電位に基づいて動作し、参照電圧を生成する。参照電圧補正部は、第１の接地電位の変化に応じて生成された参照電圧を補正してアナログデジタル変換部に供給する。

Description

固体撮像装置および固体撮像装置の駆動方法
　本技術は、固体撮像装置および固体撮像装置の駆動方法に関する。詳しくは、画像信号を生成する画素に対して、画素を駆動する周辺回路の接地電位より低い接地電位を印加する固体撮像装置および固体撮像装置における駆動方法に関する。
　従来、カメラ等に使用される撮像装置として、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）型の撮像装置が使用されている。この撮像素子は、照射された光に応じた画像信号を生成する光電変換素子を有する画素とこの画素を駆動する周辺回路とにより構成される。近年、カメラ等の消費電力を削減するため、電源の低電圧化が図られており、撮像装置においても低電圧化の要求が高まっている。しかし、画素の電源電圧が低下すると、光電変換素子のダイナミックレンジが狭くなり、ノイズの影響を受けやすくなるという問題がある。そこで、従来の正の電源電圧に加えて負の電源電圧を画素に印加してダイナミックレンジを広げ、ノイズの影響を低減するシステムが提案されている（例えば、特許文献１参照。）。
特開２００９－１１７６１３号公報
　上述の従来技術では、負の電源電圧を供給する負電源が必要となる。この負電源は、撮像装置に供給される正の電源を負の電源電圧に変換するスイッチングレギュレータにより構成され、ローカルレギュレータとして撮像装置内部に形成される。この負電源の出力電圧が負荷変動等により変化すると、画素により生成される画像信号が変動し、画像の品質が低下するという問題がある。
　本技術はこのような状況に鑑みて生み出されたものであり、画素に供給される負電源の電圧が変化した場合において画像信号の変動を低減することを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、第１の接地線に印加される第１の接地電位に基づいて動作し、照射された光に応じたアナログの画像信号を出力する画素と、第２の接地線に印加される上記第１の接地電位より高い第２の接地電位に基づいて動作し、上記アナログの画像信号からデジタルの上記画像信号への変換を行う際の基準となる参照電圧に基づいて上記変換を行うアナログデジタル変換部と、上記第２の接地電位に基づいて動作し、上記参照電圧を生成する参照電圧生成部と、上記第１の接地電位の変化に応じて上記生成された上記参照電圧を補正して上記アナログデジタル変換部に供給する参照電圧補正部とを具備する固体撮像装置である。これにより、上記第１の接地電位の変化に応じて上記参照電圧が補正されるという作用をもたらす。
　また、この第１の側面において、上記第１の接地電位を生成して上記第１の接地線に印加する接地電位生成部をさらに具備してもよい。これにより、接地電位生成部により上記第１の接地電位が生成されるという作用をもたらす。
　また、この第１の側面において、上記アナログデジタル変換部における上記変換の際に上記参照電圧生成部における上記第１の接地電位の生成動作を停止させる接地電位制御部をさらに具備してもよい。これにより、アナログデジタル変換の際に上記第１の接地電位の生成動作が停止されるという作用をもたらす。
　また、この第１の側面において、上記アナログデジタル変換部は、上記アナログの画像信号および上記参照電圧を比較することにより上記アナログの画像信号および上記参照電圧の一致の検出を行う比較部と、上記比較部における上記比較の開始から上記検出までの期間にカウントを行い、カウント値を上記デジタルの画像信号として出力するカウント部とを備えてもよい。これにより、上記比較部および上記カウント部により上記アナログデジタル変換部が構成されるという作用をもたらす。
　また、この第１の側面において、上記画素および上記アナログデジタル変換部に同一の電源電圧が印加されてもよい。これにより、上記画素および上記アナログデジタル変換部の電源電圧が共通化されるという作用をもたらす。
　また、この第１の側面において、行列形状に配置される複数の上記画素と、１行に配置された複数の上記画素から出力された上記アナログの画像信号に対してそれぞれ上記変換を行う複数の上記アナログデジタル変換部とを具備し、上記参照電圧補正部は、上記複数のアナログデジタル変換部のそれぞれに同一の上記補正された上記参照電圧を供給してもよい。これにより、複数の上記アナログデジタル変換部の上記参照電圧が共通化されるという作用をもたらす。
　また、この第１の側面において、上記画素と上記アナログデジタル変換部および上記参照電圧生成部とは異なる半導体チップに形成されるとともに上記画素が形成された上記半導体チップのウェル領域に上記第１の接地電位が印加されてもよい。これにより、上記画素が形成された半導体チップのウェル領域に上記第１の接地電位が印加されるという作用をもたらす。
　また、本技術の第２の側面は、第１の接地線に印加される第１の接地電位に基づいて動作し、照射された光に応じたアナログの画像信号を出力する画像信号出力手順と、第２の接地線に印加される上記第１の接地電位より高い第２の接地電位に基づいて動作し、上記アナログの画像信号からデジタルの上記画像信号への変換を行う際の基準となる参照電圧に基づいて上記変換を行うアナログデジタル変換手順と、上記第２の接地電位に基づいて動作し、上記参照電圧を生成する参照電圧生成手順と、上記第１の接地電位の変化に応じて上記生成された上記参照電圧を補正して上記アナログデジタル変換部に供給する参照電圧補正手順とを具備する固体撮像装置の駆動方法である。これにより、上記第１の接地電位の変化に応じて上記参照電圧が補正されるという作用をもたらす。
　本技術によれば、画素に供給される負電源の電圧が変化した場合において画像信号の変動が低減されるという優れた効果を奏し得る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本技術の第１の実施の形態における固体撮像装置の構成例を示す図である。 本技術の第１の実施の形態における画素１１０の構成例を示す図である。 本技術の第１の実施の形態における水平転送部３００の構成例を示す図である。 本技術の第１の実施の形態におけるアナログデジタル変換部３２０の構成例を示す図である。 本技術の第１の実施の形態における参照電圧生成部５００の構成例を示す図である。 本技術の第１の実施の形態におけるＡＤ変換動作の一例を示す図である。 本技術の第１の実施の形態における低接地電位の変化を示す図である。 本技術の第１の実施の形態における補正前の参照電圧を示す図である。 本技術の第１の実施の形態における補正後の参照電圧を示す図である。 本技術の第１の実施の形態における参照電圧補正部６００を例示する図である。 本技術の第１の実施の形態における参照電圧補正処理の処理手順の一例を示す図である。 本技術の第２の実施の形態における固体撮像装置１０の構成例を示す図である。 本技術の第２の実施の形態における参照電圧の補正を示す図である。 本技術の第３の実施の形態における固体撮像装置１０の構成例を示す図である。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（接地電位生成部を常時動作させた場合の例）
　２．第２の実施の形態（接地電位生成部を間欠動作させた場合の例）
　３．第３の実施の形態（画素アレイ部が形成されたウェル領域に第１の接地線を接続する場合の例）
　＜１．第１の実施の形態＞
　［固体撮像装置の構成］
　図１は、本技術の第１の実施の形態における固体撮像装置１０の構成例を示す図である。この固体撮像装置１０は、画素アレイ部１００と、垂直駆動部２００と、水平転送部３００と、接地電位生成部４００と、参照電圧生成部５００と、参照電圧補正部６００とを備える。
　画素アレイ部１００は、画像信号を生成する画素１１０が行列形状に配置されたものである。この画素アレイ部１００には、各画素１１０に対する制御信号を伝達する信号線１０１と、画素１１０が生成した画像信号を伝達する信号線１０２とが、ＸＹマトリクス状に配線されている。すなわち、同じ行に配置された画素１１０には１つの信号線１０１が共通に配線され、同じ列に配置された画素１１０の出力は、１つの信号線１０２に共通に配線されている。画素アレイ部１００には、画素アレイの動作に必要な電源電圧として電源電圧Ｖｄｄが信号線１０３により印加される。また、画素アレイ部１００は、第１の接地線４０１により低接地電位Ｖｓｓに接地される。すなわち、画素アレイ部１００は、この低接地電位Ｖｓｓに基づいて動作する。ここで、低接地電位Ｖｓｓは、後述する水平転送部３００等の接地電位ＧＮＤより低い電位である。ここで、接地電位ＧＮＤとしては、０Ｖを想定する。電源電圧Ｖｄｄとしては、例えば、２．７Ｖを想定する。また、低接地電位Ｖｓｓとしては、例えば、－０．９Ｖを想定する。なお、低接地電位Ｖｓｓは、請求の範囲に記載の第１の接地電位の一例である。接地電位ＧＮＤは、請求の範囲に記載の第２の接地電位の一例である。
　水平転送部３００は、画素アレイ部１００から出力された画像信号に対して処理を行うものである。この処理には、後述する画像信号のアナログデジタル変換（ＡＤ変換）等が該当する。この水平転送部３００には、画素アレイ部１００の１行分の画素１１０に対応する出力信号が同時に入力される。この入力された画像信号に対して、水平転送部３００は、信号処理を行った後に水平方向に転送を行って信号線３０１に出力する。水平転送部３００から出力された画像信号は、固体撮像装置１０の外部に供給される。また、上述のＡＤ変換における基準となる電圧である参照電圧が、後述する参照電圧補正部６００から信号線６０１を経由して入力される。この水平転送部３００における処理の詳細については、後述する。また、水平転送部３００は、信号線１０３により電源電圧Ｖｄｄが印加され、第２の接地線３０３により接地電位ＧＮＤに接地される。
　垂直駆動部２００は、制御信号を生成して画素アレイ部１００に対して出力するものである。この垂直駆動部２００は、画素アレイ部１００の全ての行に対応する信号線１０１に対して制御信号を出力する。垂直駆動部２００による制御信号には、画素アレイ部１００の画素１１０に対して露光の開始および停止を制御するための信号出力と露光により得られた画像信号の画素１１０からの読出しを制御するための信号出力とが含まれる。なお、垂直駆動部２００は、水平転送部３００と同様に、信号線１０３により電源電圧Ｖｄｄが印加され、第２の接地線３０３により接地電位ＧＮＤに接地される。
　参照電圧生成部５００は、水平転送部３００における処理に必要となる参照電圧を生成し、信号線５０１に出力するものである。参照電圧生成部５００の詳細については、後述する。また、参照電圧生成部５００は、水平転送部３００と同様に、信号線１０３により電源電圧Ｖｄｄが印加され、第２の接地線３０３により接地電位ＧＮＤに接地される。
　参照電圧補正部６００は、信号線５０１から入力された参照電圧を補正し、信号線６０１に出力するものである。参照電圧補正部６００の詳細については、後述する。
　接地電位生成部４００は、上述の低接地電位Ｖｓｓを生成するものである。この接地電位生成部４００には、例えば、電源電圧として印加された電源電圧Ｖｄｄを低接地電位Ｖｓｓに変換するスイッチングレギュレータを使用することができる。
　［画素の回路構成］
　図２は、本技術の第１の実施の形態における画素１１０の構成例を示す図である。この画素１１０は、光電変換部１１１と、電荷転送部１１３と、電荷保持部１１５と、電荷排出部１１４と、増幅部１１６と、選択部１１７と、オーバーフロードレイン１１２とを備える。なお、オーバーフロードレイン１１２、電荷転送部１１３、電荷排出部１１４、増幅部１１６および選択部１１７は、ＮチャンネルＭＯＳトランジスタにより構成される。
　画素１１０には、信号線１０１および１０２が接続されている。信号線１０１は、複数の信号線（ＯＦＤ、ＴＲ、ＲＳＴおよびＳＥＬ）により構成されている。オーバーフロードレイン制御信号線ＯＦＤ（Over Flow Drain）は、オーバーフロードレイン１１２に制御信号を伝達する信号線である。転送信号線ＴＲ（Transfer）は、電荷転送部１１３に制御信号を伝達する信号線である。リセット信号線ＲＳＴ（Reset）は、電荷排出部１１４に制御信号を伝達する信号線である。選択信号線ＳＥＬ（Select）は、選択部１１７に制御信号を伝達する信号線である。同図に表したように、これらは何れもＭＯＳトランジスタのゲートに接続される。ゲートおよびソース間の閾値電圧以上の電圧（以下、オン信号と称する。）がこれらの信号線を通して入力されると、該当するＭＯＳトランジスタが導通状態になる。また、信号線１０２には、出力信号Ｖｏが出力される。
　これらの他に、画素１１０は、信号線１０３により電源電圧Ｖｄｄが印加され、第１の接地線３０３により低接地電位Ｖｓｓに接地される。
　同図に表したように、光電変換部１１１のアノードは第１の接地線４０１に接続され、カソードは電荷転送部１１３のソースとオーバーフロードレイン１１２のソースに接続される。オーバーフロードレイン１１２のゲートおよびドレインは、それぞれＯＦＤおよび信号線１０３に接続される。電荷転送部１１３のドレインは、電荷排出部１１４のソース、増幅部１１６のゲートおよび電荷保持部１１５の一端に接続される。電荷保持部１１５の他の一端は、第１の接地線４０１に接続される。電荷転送部１１３のゲートはＴＲ信号線に接続される。電荷排出部１１４のゲートおよびドレインは、それぞれリセット信号線ＲＳＴおよび信号線１０３に接続される。増幅部１１６のドレインおよびソースは、それぞれ信号線１０３および選択部１１７のドレインに接続される。選択部１１７のゲートおよびソースは、それぞれＳＥＬおよび信号線１０２に接続される。
　光電変換部１１１は、照射された光量に応じた電荷を生成し、生成した電荷を蓄積するものである。この光電変換部１１１は、フォトダイオードにより構成される。
　電荷転送部１１３は、転送信号線ＴＲにより制御されて、光電変換部１１１により生成された電荷を電荷保持部１１５に転送するものである。この電荷転送部１１３は、光電変換部１１１と電荷保持部１１５との間を導通させることにより電荷の転送を行う。
　電荷保持部１１５は、電荷転送部１１３により転送された電荷を保持するものである。この電荷保持部１１５は、半導体チップの拡散領域に形成された、いわゆるフローティングディフュージョンにより構成される。
　電荷排出部１１４は、リセット信号線ＲＳＴにより制御されて、電荷保持部１１５に保持された電荷を排出するものである。この電荷排出部１１４は、電荷保持部１１５と信号線１０３との間を導通させることにより、電荷の排出を行う。
　オーバーフロードレイン１１２は、光電変換部１１１で過剰に生成された電荷を排出するものである。また、このオーバーフロードレイン１１２は、光電変換部１１１と電源電圧Ｖｄｄとの間を導通させることにより光電変換部１１１に蓄積された電荷の排出をさらに行う。この際、オーバーフロードレイン１１２は、オーバーフロードレイン制御信号線ＯＦＤにより制御される。
　増幅部１１６は、電荷保持部１１５に保持された電荷に応じた電圧をソースに出力するものである。また、選択部１１７は選択信号線ＳＥＬにより制御され、この選択部１１７が導通状態の時に増幅部１１６のソースの電圧が信号線１０２に出力される。
　［画素における動作］
　オーバーフロードレイン制御信号線ＯＦＤからオン信号が入力されるとオーバーフロードレイン１１２は導通し、光電変換部１１１のカソードに電源電圧Ｖｄｄが印加される。これにより、光電変換部１１１に蓄積された電荷が排出され、画素１１０は初期化、すなわちリセットされる。その後、露光量に応じた電荷が新たに生成されて、光電変換部１１１に蓄積される。すなわち、露光が開始される。
　所定の露光時間が経過した後、リセット信号線ＲＳＴからオン信号が入力されて電荷排出部１１４が導通し、電荷保持部１１５に電源電圧Ｖｄｄが印加される。これにより、電荷保持部１１５に蓄積されていた暗電流に基づく電荷が排出される。この際、増幅部１１６は、電荷保持部１１５に蓄積された電荷に基づく信号が生成される。
　次に、選択信号線ＳＥＬからオン信号が入力されると選択部１１７が導通し、増幅部１１６により生成された信号が信号線１０２に出力される。この信号は、電荷が排出された状態で生成された信号であり、上述の画像信号の基準となるリセット電圧に応じた信号である。以下、この信号をリセット信号と称する。
　選択部１１７が導通した状態で、電荷排出部１１４を非導通の状態にする。その後、転送信号線ＴＲからオン信号が入力されることにより、電荷転送部１１３が導通する。これにより、光電変換部１１１と電荷保持部１１５との間が導通状態になり、光電変換部１１１に蓄積された電荷が電荷保持部１１５に転送される。また、増幅部１１６により、電荷保持部１１５に転送された電荷に応じた信号が生成される。
　次に、選択信号線ＳＥＬからオン信号が入力されると選択部１１７が導通し、増幅部１１６により生成された信号が信号線１０２に出力される。この信号は、固体撮像装置１０に入射した光に応じた画像信号に該当する。
　これらの操作により画素１１０から出力されたリセット信号および画像信号は、水平転送部３００により処理される。具体的には、画像信号からリセット信号が減算されて、画素１１０ごとの差異が除去される。このような方式は相関二重サンプリング（Correlated Double Sampling：ＣＤＳ）と呼ばれる方式であり、撮像装置において広く使用される方式である。
　このように、画素１１０は、接地電位ＧＮＤより低い電位の低接地電位Ｖｓｓに基づいて動作する。すなわち、画素１１０の実質的な電源電圧は、低接地電位Ｖｓｓから電源電圧Ｖｄｄまでの電圧である。このため、光電変換部１１１は、この電圧の範囲において画像信号を生成する。接地電位ＧＮＤに基づいて動作するとともに電源電圧Ｖｄｄが印加される水平転送部３００等と比較して、光電変換部１１１のダイナミックレンジを広くすることができる。
　［水平転送部の構成］
　図３は、本技術の第１の実施の形態における水平転送部３００の構成例を示す図である。この水平転送部３００は、定電流電源３１０と、アナログデジタル変換部（ＡＤＣ：Analog Digital Converter）３２０と、画像信号転送部３３０とを備える。
　信号線１０２は、定電流電源３１０の一端およびアナログデジタル変換部３２０の入力に接続される。定電流電源３１０の他の一端は、第２の接地線３０３に接続される。アナログデジタル変換部３２０の出力は、画像信号転送部３３０の入力に接続される。なお、アナログデジタル変換部３２０と画像信号転送部３３０との間は、信号線３０２により接続される。
　定電流電源３１０は、図２において説明した増幅部１１６の負荷として動作するものである。すなわち、増幅部１１６とともにソースフォロワ回路を構成する。
　アナログデジタル変換部３２０は、画素１１０から出力されたアナログの画像信号をデジタルの画像信号に変換し、出力するものである。この変換は、参照電圧に基づいて行われる。ここで、参照電圧とは、アナログの画像信号からデジタルの画像信号への変換を行う際の基準となる電圧である。同図の全てのアナログデジタル変換部３２０に対して同一の参照電圧が入力される。また、アナログデジタル変換部３２０は、前述したＣＤＳの処理も行う。アナログデジタル変換部３２０は、信号線１０３により電源電圧Ｖｄｄが印加され、第２の接地線３０３により接地電位ＧＮＤに接地される。アナログデジタル変換部３２０の構成の詳細については、後述する。
　画像信号転送部３３０は、複数のアナログデジタル変換部３２０により出力されたデジタルの画像信号を水平方向に転送するものである。具体的には、画像信号転送部３３０は、各画像信号を同図の左端に配置されたアナログデジタル変換部３２０が出力した画像信号から順に信号線３０１に対して出力する。
　［アナログデジタル変換部の構成］
　図４は、本技術の第１の実施の形態におけるアナログデジタル変換部３２０の構成例を示す図である。同図のアナログデジタル変換部３２０は、比較部３２９と、カウント部３２６とを備える。
　比較部３２９は、アナログの画像信号および参照電圧を比較することによりアナログの画像信号および参照電圧の一致の検出を行うものである。この比較部３２９は、定電流電源３２１乃至３２３と、ＮチャンネルＭＯＳトランジスタ３２４および３２５とを備える。
　定電流電源３２１および３２２は、一端が信号線１０３に接続され、他の一端がそれぞれＮチャンネルＭＯＳトランジスタ３２４および３２５のドレインに接続される。ＮチャンネルＭＯＳトランジスタ３２４および３２５のゲートは、それぞれ信号線６０１および１０２に接続される。また、ＮチャンネルＭＯＳトランジスタ３２４および３２５のソースは、定電流電源３２３の一端に接続され、定電流電源の他の一端は、第２の接地線３０３に接続される。カウント部３２６の入力はＮチャンネルＭＯＳトランジスタ３２５のドレインに接続され、カウント部３２６の出力は信号線３０２に接続される。
　ＮチャンネルＭＯＳトランジスタ３２４および３２５ならびに定電流電源３２１乃至３２３により差動増幅器を構成し、ＮチャンネルＭＯＳトランジスタ３２４および３２５のゲートに入力された画像信号および参照電圧の比較を行う。この比較の結果は、ＮチャンネルＭＯＳトランジスタ３２５のドレインから出力される。例えば、参照電圧の方が画像信号の電圧より高い場合には、ＮチャンネルＭＯＳトランジスタ３２５のドレインの電位は、高いレベル（Ｈレベル）となる。この状態から、参照電圧が画像信号の電圧より低い状態に移行すると、ＮチャンネルＭＯＳトランジスタ３２５のドレインの電位は、低いレベル（Ｌレベル）に遷移する。この遷移は、参照電圧および画像信号の電圧が略等しい時に発生する。これにより、比較部３２９は、参照電圧および画像信号の電圧が略等しいことを検出してカウント部３２６に対して出力することができる。比較部３２９の出力は、信号線３０４を経由してカウント部３２６に出力される。
　カウント部３２６は、比較部３２９における比較の開始に伴ってカウントを開始し、比較部３２９による参照信号および画像信号の一致の検出に伴いカウントを停止するカウンタである。このカウント値をＡＤ変換の結果として出力する。このカウント部３２６は、アップカウントおよびダウンカウントの両方を行うことによりＣＤＳを行う。カウント部３２６の動作の詳細については、後述する。
　［参照電圧生成部の構成］
　図５は、本技術の第１の実施の形態における参照電圧生成部５００の構成例を示す図である。この参照電圧生成部５００は、カウント部５１０と、デジタルアナログ変換部（ＤＡＣ：Digital Analog Converter）５２０と、抵抗５３０とを備える。
　カウント部５１０は、デジタルの参照電圧を生成するカウンタである。このカウント部５１０は、参照電圧に相当するデジタル値をダウンカウントすることによりランプ形状の参照電圧を生成する。
　デジタルアナログ変換部５２０は、カウント部５１０により生成されたデジタルの参照電圧をアナログの参照電流に変換するものである。このデジタルアナログ変換部５２０は、デジタル値として入力された参照電圧をアナログ値に変換するとともに電流として出力する。すなわち、デジタル信号からアナログ信号への変換とともに電圧から電流への変換を行う。
　抵抗５３０は、デジタルアナログ変換部５２０から出力された電流を電圧に変換するものである。この抵抗５３０は、デジタルアナログ変換部５２０の出力と第２の接地線３０３との間に接続される。デジタルアナログ変換部５２０の出力電流は、抵抗５３０を通して接地線３０３に流れることにより、参照電圧Ｖｒａｍｐに変換されて信号線５０１に出力される。
　カウント部５１０は、制御部（不図示）の制御により、設定された初期値のダウンカウントを開始する。これと同期して、前述のアナログデジタル変換部３２０における比較部３２９およびカウント部３２６の比較動作およびカウントが開始される。
　［アナログデジタル変換動作］
　図６は、本技術の第１の実施の形態におけるＡＤ変換動作の一例を示す図である。同図は、アナログデジタル変換部３２０におけるＡＤ変換の様子を表したものである。また、同図は、アナログデジタル変換部３２０に入力された画素１１０の出力信号Ｖｏ、参照電圧Ｖｒａｍｐ、比較部３２９の出力およびカウント部３２６の出力ならびに低接地電位Ｖｓｓの関係を表したものである。同図において、低接地電位Ｖｓｓの波形に記載された破線は、０Ｖの電位を表すものである。また、同図に表したＡＤ変換動作は、前述した画素１１０からのリセット信号の出力に伴い開始される。
　［リセット電圧変換期間：Ｔ１乃至Ｔ５］
　まず、画素１１０からリセット信号が出力信号Ｖｏとして出力される（Ｔ１）。リセット信号が安定した後に参照電圧生成部５００のカウント部５１０がダウンカウントを開始し、参照電圧Ｖｒａｍｐがランプ形状に低下、すなわち直線的に低下する。同時に、カウント部３２６がダウンカウントを開始する（Ｔ２）。その後、出力信号Ｖｏおよび参照電圧Ｖｒａｍｐが一致した時、比較部３２９の出力がＨレベルからＬレベルに遷移する。これにより、カウント部３２６はダウンカウントを停止する（Ｔ３）。カウント部５１０は、ダウンカウントを継続し、所定の期間の経過後に、ダウンカウントを停止する（Ｔ４）。その後、カウント部５１０が初期化されるとともに比較部３２９の出力もＬレベルからＨレベルに遷移する（Ｔ５）。一方、カウント部３２６は、カウント値を保持する。これによりカウント部３２６にリセット電圧に相当するデジタル値が保持される。
　［セトリング期間：Ｔ６］
　次に、画素１１０から画像信号が出力信号Ｖｏとして出力される（Ｔ６）。その後、このＶｏが安定するまで待機する。
　［画像信号変換期間：Ｔ７乃至Ｔ１０］
　セトリング期間の経過後、カウント部５１０のダウンカウントが開始され、再度参照電圧Ｖｒａｍｐがランプ形状に低下する。同時に、カウント部３２６は、アップカウントを開始する（Ｔ７）。その後、Ｖｏおよび参照電圧Ｖｒａｍｐが一致して、比較部３２９の出力がＨレベルからＬレベルに遷移する。これにより、カウント部３２６はアップカウントを停止する（Ｔ８）。カウント部５１０は、ダウンカウントを継続し、所定の期間の経過後に、ダウンカウントを停止する（Ｔ９）。その後、カウント部５１０が初期化されるとともに比較部３２９の出力もＬレベルからＨレベルに遷移する（Ｔ１０）。一方、カウント部３２６は、カウント値を保持する。このカウント値は、ＡＤ変換された画像信号として画像信号転送部３３０により水平転送される。
　このように、画像信号のＡＤ変換が行われる。また、カウント部３２６は、リセット電圧変換期間に行ったダウンカウントにより、リセット電圧を保持する。画像信号変換期間にこの保持したカウント値からアップカウントを行うことにより、画像信号からリセット電圧の減算を行うことができる。これにより、ＣＤＳが実行される。
　［低接地電位の変化］
　図７は、本技術の第１の実施の形態における低接地電位の変化を示す図である。同図は、画素１１０、水平転送部３００の定電流電源３１０およびアナログデジタル変換部３２０、接地電位生成部４００、参照電圧生成部５００ならびに参照電圧補正部６００の信号等の関係を表した図である。便宜上、同図の接地電位生成部４００は、並列に接続された負電圧電源４０２およびキャパシタ４０３により構成される例を想定する。
　この接地電位生成部４００により生成された低接地電位Ｖｓｓは、画素１１０からＶｏが出力された際の負荷変動により電圧が変化する。また負電圧電源４０２の動作に伴って発生したノイズによっても電圧が変化する。通常、キャパシタ４０３により、これら低接地電位Ｖｓｓの変化は低減される。しかし、システムを小型化するため、小容量のキャパシタ４０３を接続した場合には、低接地電位Ｖｓｓの変化（ΔＶｓｓ）は大きいものとなる。このΔＶｓｓは、画素１１０の接地線に重畳されるため、出力信号Ｖｏが影響を受け、ΔＶｏの変化を生じる。そこで、参照電圧補正部６００により参照電圧を補正する。具体的には、ΔＶｓｓを検出して参照電圧にΔＶｏに相当する電圧を重畳させる。これにより、ΔＶｏが打ち消され、ＡＤ変換後の画像信号の変動を低減することができる。
　［参照電圧の補正］
　図８は、本技術の第１の実施の形態における補正前の参照電圧を示す図である。同図は、出力信号Ｖｏ、補正前の参照電圧Ｖｒａｍｐ、比較部３２９の出力および低接地電位Ｖｓｓの関係を表したものである。なお、参照電圧Ｖｒａｍｐおよび比較部３２９の出力の波形に記載された破線は、出力信号Ｖｏが変化しなかった場合の波形を表したものである。同図に表したように、低接地電位ＶｓｓにΔＶｓｓの変化が生じたことにより、出力信号ＶｏにΔＶｏの変化が生じる。このＶｏと補正前の参照電圧Ｖｒａｍｐが比較されるため、比較部３２９の出力がＨレベルからＬレベルに遷移する時期がＴ８からＴ８'に変化し、ＡＤ変換された画像信号に誤差を生じることとなる。
　図９は、本技術の第１の実施の形態における補正後の参照電圧を示す図である。図８と比較して、参照電圧Ｖｒａｍｐに対してΔＶｏ'の補正がされている。なお、参照電圧Ｖｒａｍｐおよび比較部３２９の出力の波形に記載された二点鎖線は、比較のため図８における波形を示す線である。このように、参照電圧Ｖｒａｍｐを補正することにより、ＡＤ変換された画像信号の変動を削減することができる。
　［参照電圧補正部の構成］
　図１０は、本技術の第１の実施の形態における参照電圧補正部６００を例示する図である。同図におけるａの参照電圧補正部６００は、定電流電源６０２および６０９と、ＮチャンネルＭＯＳトランジスタ６０８と、ＰチャンネルＭＯＳトランジスタ６０６および６０７と、抵抗６０３乃至６０５と、キャパシタ６１１とを備える。
　ＰチャンネルＭＯＳトランジスタ６０６および６０７のソースは、信号線１０３に接続される。ＰチャンネルＭＯＳトランジスタ６０６のドレインは、ＰチャンネルＭＯＳトランジスタ６０７のゲートおよびＮチャンネルＭＯＳトランジスタ６０８のドレインに接続される。ＰチャンネルＭＯＳトランジスタ６０７のドレインは定電流電源６０９の一端に接続され、定電流電源６０９の他の一端は第２の接地線３０３に接続される。ＮチャンネルＭＯＳトランジスタ６０８のソースは抵抗６０５の一端に接続され、抵抗６０５の他の一端は第２の接地線３０３に接続される。定電流電源６０２は一端が信号線１０３に接続され、他の一端が抵抗６０３および６０４の一端に接続される。抵抗６０３および６０４の他の一端は、それぞれ第２の接地線３０３およびＮチャンネルＭＯＳトランジスタ６０８のゲートに接続される。キャパシタ６１１は、ＮチャンネルＭＯＳトランジスタ６０８のゲートおよび第１の接地線４０１の間に接続される。なお、信号線５０１および６０１は、参照電圧補正部６００の内部において共通に接続されるとともにＰチャンネルＭＯＳトランジスタ６０７のドレインが接続される。
　キャパシタ６１１は、結合用キャパシタであり、低接地電位Ｖｓｓの変化分ΔＶｓｓをＮチャンネルＭＯＳトランジスタ６０８のゲートに入力する。ＮチャンネルＭＯＳトランジスタ６０８および抵抗６０５は、ΔＶｓｓを増幅するとともにΔＶｓｓをドレイン電流Ｉｄの変化（ΔＩｄ）に変換する増幅回路を構成する。定電流電源６０２、抵抗６０３および抵抗６０４は、ＮチャンネルＭＯＳトランジスタ６０８のゲートにバイアス電圧を供給するバイアス回路である。ＰチャンネルＭＯＳトランジスタ６０６および６０７は、カレントミラー回路を構成し、Ｉｄと等しい電流を信号線５０１および６０１に供給する。定電流電源６０９は、ＰチャンネルＭＯＳトランジスタ６０７のドレイン負荷である。この定電流電源６０９に流れる電流とＩｄとの差分が、信号線５０１および６０１に供給される電流になる。ＰチャンネルＭＯＳトランジスタ６０６および６０７ならびに定電流電源６０９は、参照電圧の補正を行う補正回路を構成する。
　定常時には、バイアス回路により設定されたドレイン電流ＩｄがＮチャンネルＭＯＳトランジスタ６０８に流れる。このＩｄと定電流電源６０９の電流値とを同じ値に設定する。これにより、定常時には、参照電圧補正部６００から信号線５０１および６０１に流れる電流は０Ａとなる。
　低接地電位Ｖｓｓが低下すると、この変化（ΔＶｓｓ）が増幅回路により増幅されてＩｄが減少する。このＩｄの減少に相当する電流が信号線５０１および６０１から定電流電源６０９に流れる。このため、図５において説明した抵抗５３０に流れる電流が減少し、参照電圧Ｖｒａｍｐも低下する。
　同図におけるｂは、参照電圧補正部６００の他の例である。この参照電圧補正部６００は、定電流電源６２２および６２９と、アンプ６２４と、ＰチャンネルＭＯＳトランジスタ６２６および６２７と、抵抗６２３乃至６２５と、キャパシタ６３１とを備える。
　この参照電圧補正部６００は、同図におけるａのＮチャンネルＭＯＳトランジスタ６０８および抵抗６０５からなる増幅部をアンプ６２４および抵抗６２５からなる電圧電流変換回路に置き換えた回路に相当するため、説明を省略する。
　［参照電圧補正処理］
　図１１は、本技術の第１の実施の形態における参照電圧補正処理の処理手順の一例を示す図である。まず、画素１１０が画像信号を水平転送部３００に対して出力する（ステップＳ９０１）。次に、参照電圧生成部５００が参照電圧を生成する（ステップＳ９０２）。次に、参照電圧補正部６００が参照電圧の補正を行う（ステップＳ９０３）。最後に、アナログデジタル変換部３２０が補正された参照電圧に基づいて画像信号のＡＤ変換を行う（ステップＳ９０４）。
　このように、本技術の第１の実施の形態では、画素に印加される低接地電位Ｖｓｓの変化に応じて参照電圧Ｖｒａｍｐを補正し、これを基準として画像信号のＡＤ変換を行う。このため、低接地電位Ｖｓｓの変化に起因して画像信号が変動した場合において、ＡＤ変換後の画像信号の変動を低減することができる。
　＜２．第２の実施の形態＞
　上述の実施の形態では、接地電位生成部４００が常時、低接地電位Ｖｓｓの生成を行っていた。これに対し、本技術の第２の実施の形態では、画像信号のＡＤ変換を行う期間に、接地電位生成部４００の動作を停止させる。これにより、接地電位生成部４００が発生するノイズの影響を低減する。
　［固体撮像装置の構成］
　図１２は、本技術の第２の実施の形態における固体撮像装置１０の構成例を示す図である。この固体撮像装置１０は、接地電位制御部７００を備える点で、図１において説明した固体撮像装置１０と異なる。
　接地電位制御部７００は、接地電位生成部４００を制御するものである。この接地電位制御部７００は、水平転送部３００のアナログデジタル変換部３２０がＡＤ変換を行っている期間に、接地電位生成部４００における低接地電位Ｖｓｓの生成を停止させる。
　接地電位生成部４００は、接地電位制御部７００による制御に基づいて低接地電位Ｖｓｓを生成する。
　前述のように接地電位生成部４００は、スイッチングレギュレータ等により構成される。このため、低接地電位Ｖｓｓの生成にともないノイズが発生する。このノイズがＡＤ変換後の画像信号に重畳し、画像品質が低下する。そこで、本技術の第２の実施の形態では、アナログデジタル変換部３２０がＡＤ変換を行っている期間に接地電位生成部４００を停止させることにより、ノイズを減少させ、画像品質の低下を防止する。しかし、接地電位生成部４００が停止した期間には、低接地電位Ｖｓｓが給電されないため、低接地電位Ｖｓｓが徐々に低下（０Ｖに近づく）する。この低接地電位Ｖｓｓの変化により画像信号が影響を受けるため、参照電圧補正部６００により参照電圧を補正する。
　これ以外の固体撮像装置１０の構成は、図１において説明した固体撮像装置１０の構成と同様であるため、説明を省略する。
　［参照電圧の補正］
　図１３は、本技術の第２の実施の形態における参照電圧の補正を示す図である。同図は、低接地電位Ｖｓｓ、出力信号Ｖｏ、補正前の参照電圧Ｖｒａｍｐおよび補正後の参照電圧Ｖｒａｍｐの関係を表したものである。接地電位制御部７００は、アナログデジタル変換部３２０がＡＤ変換を行う期間に、接地電位生成部４００を制御して低接地電位Ｖｓｓの生成を停止させる。アナログデジタル変換部３２０のＡＤ変換が終了した後、接地電位制御部７００は、接地電位生成部４００を制御して低接地電位Ｖｓｓの生成を再開させる。接地電位制御部７００は、この制御をライン毎に繰返し行い、接地電位生成部４００を間欠動作させる。このため、同図の低接地電位Ｖｓｓは、接地電位生成部４００が動作を停止した期間に変化する。この変化の影響を受け、出力信号ＶｏにΔＶｏの変化が生じる。そこで、参照電圧補正部６００により参照電圧の補正を行う。同図に表したように、ΔＶｏの変化に応じて参照電圧Ｖｒａｍｐを補正し、ＡＤ変換後の画像信号の変動を低減することができる。
　このように、本技術の第２の実施の形態では、ＡＤ変換を行う期間に、接地電位生成部４００の動作を停止させるとともに参照電圧を補正する。これにより、画像信号のノイズを低減することができ、画像品質の低下を防ぐことができる。
　＜３．第３の実施の形態＞
　上述の第１の実施の形態では、画素アレイ部とそれ以外の部分を同一の半導体チップに形成していた。これに対し、本技術の第３の実施の形態では、これらを異なる半導体チップに形成する。これにより、低接地電位Ｖｓｓおよび接地電位ＧＮＤの分離を容易にすることができる。
　［固体撮像装置の構成］
　図１４は、本技術の第３の実施の形態における固体撮像装置１０の構成例を示す図である。この固体撮像装置１０は、画素アレイチップ８１０と、周辺回路チップ８２０とを備える。
　画素アレイチップ８１０は、画素アレイ部１００が形成された半導体チップである。すなわち、この画素アレイチップ８１０は、低接地電位Ｖｓｓに基づいて動作する回路等が形成された半導体チップである。画素アレイ部１００は、画素アレイチップ８１０のウェル領域８１１に形成されており、このウェル領域８１１に第１の接地線４０１が接続されて、低接地電位Ｖｓｓに接地される。
　周辺回路チップ８２０は、垂直駆動部２００、水平転送部３００、参照電圧生成部５００、参照電圧補正部６００および接地電位生成部４００が形成されたチップである。この周辺回路チップは、接地電位ＧＮＤに基づいて動作する回路等が形成された半導体チップである。垂直駆動部２００等は、周辺回路チップ８２０のウェル領域８２１に形成されており、このウェル領域８２１に第２の接地線３０３が接続されて、接地電位ＧＮＤに接地される。
　このように、本技術の第３の実施の形態の固体撮像装置１０は、低接地電位Ｖｓｓおよび接地電位ＧＮＤに接地される回路等がそれぞれ異なる半導体チップに形成されている。このため、これらの電位に接地するための第１の接地線４０１および第２の接地線は、それぞれのウェル領域８１１およびウェル領域８２１に接続することができる。
　なお、画素アレイ部１００等の構成は、図１において説明した固体撮像装置１０と同様であるため、説明を省略する。
　このように、本技術の第３の実施の形態では、固体撮像装置１０を画素アレイチップ８１０および周辺回路チップ８２０により構成し、画素アレイチップ８１０のウェル領域に第１の接地線４０１を接続する。これにより、低接地電位Ｖｓｓおよび接地電位ＧＮＤの分離を容易にすることができる。
　上述のように、本技術の実施の形態では、周辺回路の接地電位より低い低接地電位Ｖｓｓが画素に印加される。この低接地電位Ｖｓｓが変化しても、参照電圧を補正して画像信号のＡＤ変換を行うことにより、変換後の画像信号の変動を低減することができる。これにより、画像品質の低下を防止することができる。
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
　また、上述の実施の形態において説明した処理手順は、これら一連の手順を有する方法として捉えてもよく、また、これら一連の手順をコンピュータに実行させるためのプログラム乃至そのプログラムを記憶する記録媒体として捉えてもよい。この記録媒体として、例えば、ＣＤ（Compact Disc）、ＭＤ（MiniDisc）、ＤＶＤ（Digital Versatile Disc）、メモリカード、ブルーレイディスク（Blu-ray（登録商標）Disc）等を用いることができる。
　なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）第１の接地線に印加される第１の接地電位に基づいて動作し、照射された光に応じたアナログの画像信号を出力する画素と、
　第２の接地線に印加される前記第１の接地電位より高い第２の接地電位に基づいて動作し、前記アナログの画像信号からデジタルの前記画像信号への変換を行う際の基準となる参照電圧に基づいて前記変換を行うアナログデジタル変換部と、
　前記第２の接地電位に基づいて動作し、前記参照電圧を生成する参照電圧生成部と、
　前記第１の接地電位の変化に応じて前記生成された前記参照電圧を補正して前記アナログデジタル変換部に供給する参照電圧補正部と
を具備する固体撮像装置。
（２）前記第１の接地電位を生成して前記第１の接地線に印加する接地電位生成部をさらに具備する前記（１）に記載の固体撮像装置。
（３）前記アナログデジタル変換部における前記変換の際に前記参照電圧生成部における前記第１の接地電位の生成動作を停止させる接地電位制御部をさらに具備する前記（２）に記載の固体撮像装置。
（４）前記アナログデジタル変換部は、
　前記アナログの画像信号および前記参照電圧を比較することにより前記アナログの画像信号および前記参照電圧の一致の検出を行う比較部と、
　前記比較部における前記比較の開始から前記検出までの期間にカウントを行い、カウント値を前記デジタルの画像信号として出力するカウント部と
を備える
前記（１）から（３）のいずれかに記載の固体撮像装置。
（５）前記画素および前記アナログデジタル変換部に同一の電源電圧が印加される前記（１）から（４）のいずれかに記載の固体撮像装置。
（６）行列形状に配置される複数の前記画素と、
　１行に配置された複数の前記画素から出力された前記アナログの画像信号に対してそれぞれ前記変換を行う複数の前記アナログデジタル変換部と、
を具備し、
　前記参照電圧補正部は、前記複数のアナログデジタル変換部のそれぞれに同一の前記補正された前記参照電圧を供給する
前記（１）から（５）のいずれかに記載の固体撮像装置。
（７）前記画素と前記アナログデジタル変換部および前記参照電圧生成部とは異なる半導体チップに形成されるとともに前記画素が形成された前記半導体チップのウェル領域に前記第１の接地電位が印加される前記（１）から（６）のいずれかに記載の固体撮像装置。
（８）第１の接地線に印加される第１の接地電位に基づいて動作し、照射された光に応じたアナログの画像信号を出力する画像信号出力手順と、
　第２の接地線に印加される前記第１の接地電位より高い第２の接地電位に基づいて動作し、前記アナログの画像信号からデジタルの前記画像信号への変換を行う際の基準となる参照電圧に基づいて前記変換を行うアナログデジタル変換手順と、
　前記第２の接地電位に基づいて動作し、前記参照電圧を生成する参照電圧生成手順と、
　前記第１の接地電位の変化に応じて前記生成された前記参照電圧を補正して前記アナログデジタル変換部に供給する参照電圧補正手順と
を具備する固体撮像装置の駆動方法。
　１０　固体撮像装置
　１００　画素アレイ部
　１１０　画素
　２００　垂直駆動部
　３００　水平転送部
　３０３　第２の接地線
　３１０　定電流電源
　３２０　アナログデジタル変換部
　３２６、５１０　カウント部
　３２９　比較部
　３３０　画像信号転送部
　４００　接地電位生成部
　４０１　第１の接地線
　５００　参照電圧生成部
　５２０　デジタルアナログ変換部
　５３０　抵抗
　６００　参照電圧補正部
　７００　接地電位制御部
　８１０　画素アレイチップ
　８１１、８２１　ウェル領域
　８２０　周辺回路チップ

Claims (8)

  1. 　第１の接地線に印加される第１の接地電位に基づいて動作し、照射された光に応じたアナログの画像信号を出力する画素と、
    　第２の接地線に印加される前記第１の接地電位より高い第２の接地電位に基づいて動作し、前記アナログの画像信号からデジタルの前記画像信号への変換を行う際の基準となる参照電圧に基づいて前記変換を行うアナログデジタル変換部と、
    　前記第２の接地電位に基づいて動作し、前記参照電圧を生成する参照電圧生成部と、
    　前記第１の接地電位の変化に応じて前記生成された前記参照電圧を補正して前記アナログデジタル変換部に供給する参照電圧補正部と
    を具備する固体撮像装置。
  2. 　前記第１の接地電位を生成して前記第１の接地線に印加する接地電位生成部をさらに具備する請求項１記載の固体撮像装置。
  3. 　前記アナログデジタル変換部における前記変換の際に前記接地電位生成部における前記第１の接地電位の生成動作を停止させる接地電位制御部をさらに具備する請求項２記載の固体撮像装置。
  4. 　前記アナログデジタル変換部は、
    　前記アナログの画像信号および前記参照電圧を比較することにより前記アナログの画像信号および前記参照電圧の一致の検出を行う比較部と、
    　前記比較部における前記比較の開始から前記検出までの期間にカウントを行い、カウント値を前記デジタルの画像信号として出力するカウント部と
    を備える
    請求項１記載の固体撮像装置。
  5. 　前記画素および前記アナログデジタル変換部に同一の電源電圧が印加される請求項１記載の固体撮像装置。
  6. 　行列形状に配置される複数の前記画素と、
    　１行に配置された複数の前記画素から出力された前記アナログの画像信号に対してそれぞれ前記変換を行う複数の前記アナログデジタル変換部と
    を具備し、
    　前記参照電圧補正部は、前記複数のアナログデジタル変換部のそれぞれに同一の前記補正された前記参照電圧を供給する
    請求項１記載の固体撮像装置。
  7. 　前記画素と前記アナログデジタル変換部および前記参照電圧生成部とは異なる半導体チップに形成されるとともに前記画素が形成された前記半導体チップのウェル領域に前記第１の接地電位が印加される請求項１記載の固体撮像装置。
  8. 　第１の接地線に印加される第１の接地電位に基づいて動作し、照射された光に応じたアナログの画像信号を出力する画像信号出力手順と、
    　第２の接地線に印加される前記第１の接地電位より高い第２の接地電位に基づいて動作し、前記アナログの画像信号からデジタルの前記画像信号への変換を行う際の基準となる参照電圧に基づいて前記変換を行うアナログデジタル変換手順と、
    　前記第２の接地電位に基づいて動作し、前記参照電圧を生成する参照電圧生成手順と、
    　前記第１の接地電位の変化に応じて前記生成された前記参照電圧を補正して前記アナログデジタル変換部に供給する参照電圧補正手順と
    を具備する固体撮像装置の駆動方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11711633B2 (en) 2018-03-07 2023-07-25 Sony Semiconductor Solutions Corporation Imaging device, imaging system, and imaging method

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6792361B2 (ja) * 2016-07-20 2020-11-25 キヤノン株式会社 撮像装置及びその制御方法
WO2018088120A1 (ja) * 2016-11-14 2018-05-17 富士フイルム株式会社 撮像装置、撮像方法、及び、撮像プログラム
WO2019165575A1 (zh) 2018-02-27 2019-09-06 深圳市汇顶科技股份有限公司 图像传感器和图像传感器的输出补偿电路

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006020172A (ja) * 2004-07-02 2006-01-19 Fujitsu Ltd ランプ波形発生回路、アナログ・デジタル変換回路、撮像装置、撮像装置の制御方法
JP2009290658A (ja) * 2008-05-30 2009-12-10 Sony Corp 固体撮像装置、撮像装置、画素駆動方法
JP2014165396A (ja) * 2013-02-26 2014-09-08 Sony Corp 固体撮像装置および電子機器
JP2015080132A (ja) * 2013-10-18 2015-04-23 ルネサスエレクトロニクス株式会社 固体撮像素子

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002290980A (ja) * 2001-03-27 2002-10-04 Minolta Co Ltd Ａ／ｄ変換器及びこのａ／ｄ変換器を備えた撮像装置
KR100879386B1 (ko) * 2006-11-13 2009-01-20 삼성전자주식회사 씨모스 이미지 센서 및 그것을 포함하는 디지털 카메라그리고 씨모스 이미지 센서의 영상 신호 검출 방법
JP5123655B2 (ja) * 2007-12-26 2013-01-23 パナソニック株式会社 固体撮像装置
US8310580B2 (en) * 2009-07-27 2012-11-13 Sony Corporation Solid-state imaging device and camera system for suppressing occurrence of quantization vertical streaks
WO2012143982A1 (ja) * 2011-04-21 2012-10-26 パナソニック株式会社 ランプ生成回路、並びにそれを備えたイメージセンサーおよび撮像装置
JP6021626B2 (ja) * 2012-12-14 2016-11-09 キヤノン株式会社 撮像装置の駆動方法、撮像装置、撮像システム
JP6478467B2 (ja) * 2013-03-28 2019-03-06 キヤノン株式会社 撮像装置、撮像装置の駆動方法、撮像システム
JP6539157B2 (ja) * 2015-09-01 2019-07-03 キヤノン株式会社 固体撮像装置および撮像システム

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006020172A (ja) * 2004-07-02 2006-01-19 Fujitsu Ltd ランプ波形発生回路、アナログ・デジタル変換回路、撮像装置、撮像装置の制御方法
JP2009290658A (ja) * 2008-05-30 2009-12-10 Sony Corp 固体撮像装置、撮像装置、画素駆動方法
JP2014165396A (ja) * 2013-02-26 2014-09-08 Sony Corp 固体撮像装置および電子機器
JP2015080132A (ja) * 2013-10-18 2015-04-23 ルネサスエレクトロニクス株式会社 固体撮像素子

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11711633B2 (en) 2018-03-07 2023-07-25 Sony Semiconductor Solutions Corporation Imaging device, imaging system, and imaging method

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