JP5181087B2

JP5181087B2 - 単一スロープ型アナログ‐デジタル・コンバータ

Info

Publication number: JP5181087B2
Application number: JP2009526221A
Authority: JP
Inventors: エフスヌーイ，マルテイン; イェーミーロプ，アドリアニュス; イェーペートゥーウィッセン，アルベルト; ハーハイシンフ，ヨハン
Original assignee: トリクセル
Priority date: 2006-08-31
Filing date: 2007-08-22
Publication date: 2013-04-10
Anticipated expiration: 2027-08-22
Also published as: US20090195431A1; EP2060005B1; EP2060005A2; JP2010503253A; CN101512905A; CN101512905B; US7924207B2; WO2008026129A3; WO2008026129A2

Description

本発明は、単一スロープ型アナログ‐デジタル・コンバータ（ADC）であって、特に、必ずしも排他的にではないがCMOSイメージャの読み出し回路における使用に好適なものに関する。

CMOSイメージャによって取り込まれた画像を読むためには、読み出し回路は一般にイメージ・センサー自身と同じチップ上に集積され、それによりカメラ・オン・チップを作り出す。そうしたカメラ・オン・チップは、携帯電話、携帯情報端末（PDA）などといった移動用途にきわめて好適である。CMOSイメージャの読み出し回路の重要な構成要素は、撮像アレイの出力をデジタル領域に変換するアナログ‐デジタル・コンバータ（ADC）である。そのような変換は、完全な撮像アレイの出力信号をデジタル領域に変換する単一のADCをもって実装されることができる。この単一チャネル解決策の利点は、撮像アレイ全体について一様なA/D変換を保証することと、単一のADCだけが使われるので使用するチップ面積が比較的少ないことである。しかしながら、そのようなADCは、用途によって指定されるスピードで動作する必要があり、よって高速用途のためにオンチップの低電力ADCを実装することは困難であることがある。さらに、より高いイメージャ解像度のために必要な帯域幅が上がるので、十分に高い信号対雑音比をもつ単一のADCを設計することはますます困難になる。

少なくともこれらの困難のいくつかは、マルチチャネルADCまたは並列のいくつかのADCを組み込むことによって克服されることができる。たとえば、CMOSイメージャの撮像アレイの各列に一つのADCチャネルが設けられる、いわゆる大規模並列ADCが用いられることができる。

当技術分野では多くの異なる型のADCが知られている。最も簡単な構成はデジタル・ランプADC（digital ramp ADC）と呼ばれる。このADCでは、自走する二進カウンタ（free running binary counter）の出力がデジタル‐アナログ変換器（DAC）の入力に接続されている。各クロック・パルスとともにカウンタが数え上がると、DACはやや高くなった電圧を出力する。この電圧は比較器によって入力電圧と比較される。入力電圧がDAC出力より大きい場合、カウンタは普通に計数し続けることになる。しかしながら、ゆくゆくはDAC出力が入力電圧を超え、その時点でADC回路出力はカウンタによる二進計数出力を使って更新され、カウンタはリセットされて次の入力電圧を受け入れられるようになる。つまり、どんなレベルであれアナログ入力信号のレベルまでDAC出力が傾斜上昇し（ramp up）、そのレベルに対応する二進数が出力されるのである。その後カウンタがリセットされて次のアナログ入力信号についてプロセスが再び始まる。しかしながら、サンプル時間の変動のため、この型のADCは用途によっては不適である。さらに、各アナログ入力信号についてカウンタは0から計数し続けなければならない。よって、アナログ信号のサンプリングは比較的遅い。

デジタル・ランプADCの上述した欠点に対処する一つの方法は、いわゆる逐次近似ADC（successive approximation ADC）を使うことである。図面の図１を参照すると、逐次近似ADCの主要な構成要素は、アナログ入力信号V_inおよびDAC１２の出力を受信する入力をもつ比較器１０と、デジタル・コントローラ１４である。この設計において、デジタル・ランプADCからの唯一の変更は、「逐次近似レジスタ」として知られる特殊なカウンタ回路である。二進シーケンスで数え上げる代わりに、このレジスタは、最上位ビットからはじめて最下位ビットで終わるよう、諸ビットのすべての値を試すことによって計数する。計数プロセスを通じて、レジスタは比較器の出力をモニタリングして二進計数値がアナログ信号入力より小さいまたは大きいかどうかを確認し、しかるべくビット値を調節する。この場合、DAC１２は、直前の比較器出力に基づいてできるだけ入力電圧を近似しようとするデジタル・ブロック１４によって制御される。このよく知られた構成は比較的電力効率がよく、DAC１２出力は、デジタル・ランプADCの通常のカウンタの0からフルまでの計数シーケンスを用いるよりもずっと大きなきざみ〔ステップ〕でアナログ入力信号に収束するので、アナログ信号のサンプリングは著しくより高速になる。しかしながら、DAC出力は入力信号に依存し、すべてのADCチャネルについて別個のDACが必要とされる。大規模並列システムでは、これは魅力的ではない。というのも、すべてのDACが一様なシステム応答を達成するよう整合〔マッチング〕される必要があり、これは比較的難しいからである。

DACの使用は、単一スロープ型ADC（single slope ADC）におけるようにアナログ・ランピング回路および精密なタイミングをもつデジタル・カウンタを代用することによって完全に回避できる。図２を参照すると、ここに示される既知の単一スロープ型大規模並列ADC構成は、撮像アレイの各列について、それぞれのアナログ入力信号V_inおよびオペアンプ回路またはランプ発生器１６の出力を受信する入力をもつ比較器１０ａ、ｂ、ｃを有する。各比較器１０の出力はそれぞれのラッチおよびデジタル制御モジュール１８ａ、ｂ、ｃに与えられ、それぞれのデジタル出力が生成される。デジタル・カウンタ２０の出力が各ラッチおよびデジタル制御モジュール１８に接続されている。

ランプ発生器１６は鋸波形を生成し、この鋸波形がそれぞれの比較器１０によってアナログ入力V_inと比較される。鋸波形が入力信号電圧を超えるのにかかる時間が（通例水晶発振器からの）精密周波数の方形波でクロックされるデジタル・カウンタ２０によって測定される。入力電圧V_inがランプ発生器出力より大きいときは、ランプ発生器１６はそのコンデンサを線形な仕方で充電することを許容される。その間、カウンタ２０は精密クロック周波数によって固定されたレートで数え上がる。コンデンサが最大入力電圧レベル（ブロック２０の最大カウンタ値に対応）に達すると、最終的な出力が生成され、コンデンサはもとの0まで放電され、それに応答してカウンタ２０はクリアされ、ランプ発生器１６は今一度電圧を傾斜上昇させることを許容される。

上記の構成は、多数の比較器１０およびデジタル・ラッチ１８に接続できる中央ランプ発生器１６およびデジタル・カウンタ２０を使うことによって、多数の並列チャネルの使用を可能にする。このアプローチの利点は、各ADC回路に要求される回路の量が比較的少なく、主として比較器１０およびラッチ１８だけであるということである。これはあらゆるADCチャネルがピクセル・ピッチ幅に収まらなければならないCMOSイメージャにおける用途にとっては本質的である。さらに、チャネル当たりの唯一のアナログ構成要素は比較器なので、すべてのADCチャネルについて一様な転換機能を保証することが比較的簡単である。理論上は、非一様性を引き起こすのは比較器オフセットのみであり、これは動的オフセット打ち消し技法を使って軽減できる。いわゆる列並列型ADC（column-parallel ADC）構成がたいていは単一スロープ型ADCを利用するのは、なかでもこうした理由による。しかしながら、単一スロープ型構成の主たる欠点は、比較的遅いということであり、このことは比較的高い電力消費につながる。各ADCチャネルについて、nビットのA/D変換は2ⁿ回の比較器判断を必要とする。比較器動作の詳細な解析により、プリアンプおよび再生ラッチ（preamp and regenerative latch）を用いて実装するのが最も効率的であることが立証されている。この実装では再生ラッチが最大の電力を消費する。ラッチでは、電力消費は単位時間当たりの比較器判断の数に比例する。より一般には、従来の大規模並列ADCは多数の比較器を含み、それがADCによって要求される電力の大半を消費する。よって、比較器の電力消費を低減することがADC電力消費を低減する鍵である。換言すれば、電力消費を最小化するためには、比較器判断の数を最小化することが有利である。

上記の逐次近似ADCはたったn回の比較器判断を使ってnビットのA/D変換を実行でき、それにより既知の単一スロープ型構成よりも電力効率をよくできるが、各ADCチャネルについてDACを必要とすることから、大規模並列システムでの使用にとっては魅力的でないものとなっている。というのも、上で説明したように、一様なシステム応答を達成するためにはDAC全部が整合される必要があり、これは難しいからである。

したがって、従来の単一スロープ型ADCより電力効率がよいが、従来の逐次近似ADCで要求されるような各ADCチャネルについて別個のDACを設けることを要求しないADCを提供することが本発明の目的である。

本発明によれば、ある入力範囲をもつアナログ‐デジタル変換器（ADC）であって、アナログ入力信号を受領する手段と、少なくとも部分的には重ならない前記入力範囲の複数のサブ範囲をカバーする複数のランプ信号を発生させるランプ発生手段と、前記ランプ信号のうち前記アナログ入力信号の値を含むサブ範囲に対応するランプ信号を選択する選択手段と、前記アナログ入力信号を前記選択されたランプ信号と比較する比較器と、前記比較器の制御のもとで動作する、前記アナログ入力信号のデジタル表現を出力する手段とを有するアナログ‐デジタル変換器が提供される。

このように、本発明に基づくADCは、アナログ入力信号が、従来の単一スロープ型ADCよりも迅速にランプ発生器出力に収束されることを可能にする。というのも、ランプ信号は必ずしも各比較プロセスについて0から始まる必要がないからである。したがって、各ADCチャネルについてDACを設ける必要なしに、より電力効率のよいADCが実装できる。

また、本発明によれば、アナログ入力信号に関するアナログ‐デジタル変換を実行する方法であって、アナログ入力信号を受領する段階と、少なくとも部分的には重ならない前記入力範囲の複数のサブ範囲をカバーする複数のランプ信号を発生させる段階と、前記ランプ信号のうち前記アナログ入力信号の値を含むサブ範囲に対応するランプ信号を選択する段階と、前記アナログ入力信号を前記選択されたランプ信号と比較する段階と、前記アナログ入力信号のデジタル表現を出力する段階とを有する方法が提供される。

好ましくは、本ADCは単一スロープ型ADCであり、前記ランプ信号の前記サブ範囲のそれぞれが実質的に重なりをもたない。各ランプ信号を発生させるために別個のランプ発生器が設けられることが好ましい。各ランプ発生器は、その出力電圧を段階的に傾斜上昇させるよう構成されたデジタル‐アナログ変換器を有していてもよい。この場合、それらのDACは、有利には、実質的に一様なシステム応答を達成するために整合される。ある代替的な実施形態では、単一の「粗い」抵抗器ラダーが使用されてもよい。この粗い抵抗器ラダーに複数の細かい抵抗器ラダーが接続されていて、それらがそれぞれのランプ信号を発生させる。そのような共有される抵抗器ラダーを使うことの利点は、DACの整合が自動的に保証されるということである。

ある好ましい実施形態では、前記ランプ発生手段の出力と前記選択されたランプ信号を受領する比較器入力との間にスイッチ手段が設けられ、該スイッチ手段は、前記ランプ発生手段の前記出力のうちから、前記選択されたランプ信号を、前記比較器入力に選択的に接続するよう構成される。前記アナログ入力信号のデジタル表現を出力する前記手段は、有利には、デジタル・ラッチおよびカウンタ手段を有し、前記スイッチは好ましくは前記デジタル・ラッチおよびカウンタ手段の出力の制御のもとにある。

ある好ましい実施形態では、前記アナログ入力信号の値を含むランプ信号は、各ランプ信号の最大ランプ電圧を前記アナログ入力信号と比較することによって決定される。

本発明は、行および列をもつマトリクスに配列された複数のピクセルと、前記ピクセルによって生成される電気信号を読み出す少なくとも一つの読み出し回路を有するCMOSイメージ・センサーに広がる。前記読み出し回路は少なくとも一つのアナログ‐デジタル変換器（ADC）を有する。該ADCは、ある入力範囲をもち、ピクセルから電気信号を受領する手段と、少なくとも部分的には重ならない前記入力範囲の複数のサブ範囲をカバーする複数のランプ信号を発生させるランプ発生手段と、前記ランプ信号のうち前記電気信号の値を含むサブ範囲に対応するランプ信号を選択する選択手段と、前記電気信号を前記選択されたランプ信号と比較する比較器と、前記比較器の制御のもとで動作する、前記電気信号のデジタル表現を出力する手段とを有する。

ある好ましい実施形態では、前記CMOSイメージ・センサーは複数の読み出し回路を有し、各読み出し回路が上で定義されたようなADCを有する。本発明のある例示的な実施形態では、前記マトリクスの各列は読み出し回路を共有してもよい。ここで、各読み出し回路は上で定義されたようなADCを有する。

本発明のこれらおよびその他の側面は本稿に記載される実施形態から明白となり、これを参照することで明快にされるであろう。

本発明についてこれから、あくまでも例として、付属の図面を参照して述べる。

従来技術に基づく逐次近似ADCの主要な構成要素を示すブロック概略図である。従来技術に基づく単一スロープ型大規模並列ADC構成の主要な構成要素を示すブロック概略図である。本発明のある例示的な実施形態に基づく、複数ランプ単一スロープ型ADC構成の原理を概略的に示すタイミング図である。本発明のある例示的な実施形態に基づく、複数ランプ単一スロープ型ADC構成の主要な構成要素を示すブロック概略図である。

上で説明したように、従来の単一スロープ型ADCにまつわる主たる問題の一つは、アナログ入力信号とランプ電圧との比較を実行するために比較的長い時間がかかるということである。したがって、この比較プロセスを高速化するために、本発明のある例示的な実施形態によれば、単一ランプ信号がいくつか（たとえば４つ）のより小さなランプ信号で置き換えられる。これらのより小さなランプ信号は完全な入力範囲のうちの重ならないサブ範囲をもつ。この原理は図面の図３に示されている。入力信号がランプ信号のどれに属するか、すなわちアナログ入力信号がランプ信号によって定義される複数の電圧範囲のうちのどれにはいるかが比較的迅速に決定できれば、入力信号をランプ信号と比較するのにかかる時間は、複数のランプ信号を同時に走らせ、各比較器に正しいランプ信号を接続し、いくつかのアナログ入力信号について同時に比較プロセスを実行することによって、n倍短縮できる（ここで、nはランプ信号の数）。

このアプローチは、図面の図４に示されるように、上記した大規模並列ADC構成における使用に非常に適している。図のように、本発明のある例示的な実施形態に基づく列読み出し回路４０は、アナログ入力信号V_inを受領する第一の入力および選択されたランプ信号V_ramp1,2,3,4を受領する第二の入力を有する比較器４１を有する。比較器の出力は、従来の大規模並列単一スロープ型ADCアーキテクチャにおけるように、デジタル・ラッチおよびカウンタ・モジュール４２に接続されている。

４つの対応するランプ信号を発生させるために、４つの整合されたDAC４４のバンクが設けられる。ランプ信号は、デジタル・ランプADCとの関連で上記したのと同様の仕方で発生される。これは、ランプ信号の対応するサブ範囲の最低電圧からはじめてそれぞれのサブ範囲の最高電圧に達するまで、各クロック・パルスとともに、それぞれのDACが少し高くなった電圧を出力していくということである。こうして、ランプ信号は中央で発生され、すべてのADCチャネル４６に分配される。

A/D変換の第一フェーズでは、すべてのチャネルが、アナログ入力信号の電圧がはいる電圧範囲（すなわち、入力範囲全体のうちのサブ範囲）を決定する必要がある。このことは、それぞれの定義されたサブ範囲の最大ランプ電圧を対応するランプ出力４６に載せ、これらの電圧を全チャネル（すなわち、この例示的な実施形態では撮像マトリクスの各列について一つのチャネル）において入力信号と比較することによってできる。このプロセスの結果に基づいて、各ADCチャネルの比較器はスイッチ４８を介して、対応するランプ出力に接続される。ある代替的な実施形態では、ランプ出力の一つを通じて各サブ・ランプの最大ランプ電圧を出力することがより好ましいことがありうる。これによりもう一つの「粗い」単一スロープ型A/D変換が作り出される。この「粗い」A/D変換の結果がデジタル・メモリに記憶されたのち、スイッチ４８は比較器を対応するサブ・ランプに接続する。こうして、比較器を誤ってトリガーしうる切り換え過渡信号が導入されることを防止する。

A/D変換プロセスの第二フェーズでは、すべてのランプ電圧を並列に走らせて、単一スロープ型A/D変換が実行される。A/D変換は、従来の単一スロープ型ADC構成（前述）において実行されるのと同じ方法で、だが入力範囲全体を定義するランプ信号よりも小さなサブ範囲のランプ信号をもって実行される。

提案されるアプローチは、列レベルでの比較器の電力消費を軽減でき、特に高解像度のイメージャでは、列数が多いためこれは魅力的である。

上述の実施形態は本発明を限定するというよりは例解するものであり、当業者は付属の請求項によって定義される本発明の範囲から外れることなく数多くの代替的な実施形態を考案できるであろうことを注意しておくべきであろう。請求項において、括弧に入れられた参照符号があったとしても、請求項を限定するものと解釈してはならない。「有する」「含む」などの語は、何らかの請求項または明細書全体において挙げられている以外の要素やステップの存在を排除しない。要素の単数形の言及はそのような要素の複数の言及を排除せず、また逆に、要素の複数形の言及はそのような要素の単数の言及を排除しない。本発明は、いくつかの相異なる要素を有するハードウェアによって、および好適にプログラムされたコンピュータによって実装されてもよい。いくつかの手段を列挙する装置請求項では、これらの手段のいくつかは同一のハードウェア項目によって具現されてもよい。ある種の施策が互いに異なる従属請求項において記載されているというだけの事実がそれらの施策の組み合わせが有利に使用できないことを示すものではない。

Claims

ある入力範囲をもつ単一スロープ型アナログ‐デジタル変換器（ADC）であって、アナログ入力信号を受領する手段と、少なくとも部分的には重ならない前記入力範囲の複数のサブ範囲をカバーする複数のランプ信号を発生させるランプ発生手段と、前記複数のランプ信号のうち前記アナログ入力信号の値を含むサブ範囲に対応するランプ信号を選択する選択手段と、前記アナログ入力信号を前記選択されたランプ信号と比較する比較器と、前記比較器の制御のもとで動作する、前記アナログ入力信号のデジタル表現を出力する手段とを有するアナログ‐デジタル変換器。
請求項１記載のADCであって、前記ランプ信号の前記サブ範囲のそれぞれが実質的に重なりをもたない、ADC。
各ランプ信号を発生させるために別個のランプ発生器が設けられる、請求項１記載のADC。
各ランプ発生器は、その出力電圧を段階的に傾斜上昇させるよう構成されたデジタル‐アナログ変換器を有する、請求項３記載のADC。
前記DACが整合されている、請求項４記載のADC。
前記ランプ発生手段の出力と前記選択されたランプ信号を受領する比較器入力との間にスイッチ手段が設けられ、該スイッチ手段は、前記ランプ発生手段の前記出力のうちから、前記選択されたランプ信号を、前記比較器入力に選択的に接続するよう構成される、請求項１記載のADC。
前記アナログ入力信号のデジタル表現を出力する前記手段は有利にはデジタル・ラッチおよびカウンタ手段を有し、前記スイッチは前記デジタル・ラッチおよびカウンタ手段の出力の制御のもとにある、請求項６記載のADC。
前記アナログ入力信号の値を含むランプ信号は、各ランプ信号の最大ランプ電圧を前記アナログ入力信号と比較することによって決定される、請求項１記載のADC。
アナログ入力信号に関するアナログ‐デジタル変換を実行する方法であって、アナログ入力信号を受領する段階と、少なくとも部分的には重ならない前記入力範囲の複数のサブ範囲をカバーする複数の単一スロープ型ランプ信号を発生させる段階と、前記複数のランプ信号のうち前記アナログ入力信号の値を含むサブ範囲に対応するランプ信号を選択する段階と、前記アナログ入力信号を前記選択されたランプ信号と比較する段階と、前記アナログ入力信号のデジタル表現を出力する段階とを有する方法。
行および列をもつマトリクスに配列された複数のピクセルと、前記ピクセルによって生成される電気信号を読み出す少なくとも一つの読み出し回路とを有するCMOSイメージ・センサーであって、前記読み出し回路は少なくとも一つのアナログ‐デジタル変換器（ADC）を有し、該ADCは、ある入力範囲をもち、ピクセルから電気信号を受領する手段と、少なくとも部分的には重ならない前記入力範囲の複数のサブ範囲をカバーする複数のランプ信号を発生させるランプ発生手段と、前記複数のランプ信号のうち前記電気信号の値を含むサブ範囲に対応するランプ信号を選択する選択手段と、前記電気信号を前記選択されたランプ信号と比較する比較器と、前記比較器の制御のもとで動作する、前記電気信号のデジタル表現を出力する手段とを有する、CMOSイメージ・センサー。
請求項１０記載のCMOSイメージ・センサーであって、複数の読み出し回路を有し、各読み出し回路が請求項１記載のADCを有する、CMOSイメージ・センサー。
請求項１０記載のCMOSイメージ・センサーであって、前記マトリクスの各列は読み出し回路を共有し、各読み出し回路が請求項１記載のADCを有する、CMOSイメージ・センサー。