JP2014030194A - イメージセンサ回路 - Google Patents

イメージセンサ回路 Download PDF

Info

Publication number
JP2014030194A
JP2014030194A JP2013140162A JP2013140162A JP2014030194A JP 2014030194 A JP2014030194 A JP 2014030194A JP 2013140162 A JP2013140162 A JP 2013140162A JP 2013140162 A JP2013140162 A JP 2013140162A JP 2014030194 A JP2014030194 A JP 2014030194A
Authority
JP
Japan
Prior art keywords
circuit
mos transistor
voltage
image sensor
switch
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2013140162A
Other languages
English (en)
Inventor
Jun Deguchi
口 淳 出
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2013140162A priority Critical patent/JP2014030194A/ja
Publication of JP2014030194A publication Critical patent/JP2014030194A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04NPICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70SSIS architectures; Circuits associated therewith
    • H04N25/71Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75Circuitry for providing, modifying or processing image signals from the pixel array

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

【課題】消費電力を低減しつつ、回路面積を削減することが可能なイメージセンサ回路を提供する。
【解決手段】イメージセンサ回路の制御回路は、ロウデコーダを制御してアドレス信号により受光セルをアドレス指定して第1のMOSトランジスタをオンするとともに、スイッチ制御信号により前記スイッチ回路をオンし、その後、ロウデコーダを制御して第1のMOSトランジスタをオフした後に、スイッチ制御信号により前記スイッチ回路をオフする。
【選択図】図2

Description

イメージセンサ回路に関する。
従来のイメージセンサ回路には、FD(Floating Diffusion)に入力された画素信号をソースフォロアにより読み出し、この読み出された信号をシングルスロープADCにてAD変換するものがある。
Seunghyun Lim, Jeonghwan Lee, Dongsoo Kim, and Gunhee Han, "A High-Speed CMOS Image Sensor With Column-Parallel Two-Step Single-Slope ADCs", IEEE TRANSACTIONS ON ELECTRON DEVICES, MARCH 2009, VOL. 56, NO. 3, p.393-398.
消費電力を低減しつつ、回路面積を削減することが可能なイメージセンサ回路を提供する。
実施形態に従ったイメージセンサ回路は、サンプルホールド端子に接続されたカラム線を備える。イメージセンサ回路は、電源と前記カラム線との間に接続され且つゲートにアドレス信号が供給される第1のMOSトランジスタと、前記電源と前記カラム線との間で前記第1のMOSトランジスタと直列に接続され且つ受光に応じた電圧がゲートに供給される第2のMOSトランジスタと、を含む受光セルを備える。イメージセンサ回路は、前記受光セルをアドレス指定する前記アドレス信号を生成するロウデコーダを備える。イメージセンサ回路は、前記カラム線と接地との間に接続され且つ定電流を出力する電流源と、前記カラム線と前記接地との間で前記電流源と直列に接続されたスイッチ回路と、を含むサンプルホールド回路を備える。イメージセンサ回路は、前記ロウデコーダおよび前記サンプルホールド回路のスイッチ回路を制御する制御回路を備える。
前記制御回路は、前記ロウデコーダを制御してアドレス信号により前記受光セルをアドレス指定して前記第1のMOSトランジスタをオンするとともに、スイッチ制御信号により前記スイッチ回路をオンし、その後、前記ロウデコーダを制御して前記第1のMOSトランジスタをオフした後に、スイッチ制御信号により前記スイッチ回路をオフする。
図1は、第1の実施形態に係るイメージセンサ回路100の構成の一例を示すブロック図である。 図2は、図1に示す受光セル、サンプルホールド回路、および検出回路に注目した構成の一例を示す回路図である。 図3は、図1に示すイメージセンサ回路100の動作波形の一例を示す波形図である。
以下、実施形態について図面に基づいて説明する。
第1の実施形態
図1は、第1の実施形態に係るイメージセンサ回路100の構成の一例を示すブロック図である。また、図2は、図1に示す受光セル、サンプルホールド回路、および検出回路に注目した構成の一例を示す回路図である。
図1に示すように、イメージセンサ回路100は、ピクセルアレイArと、複数のカラム線CLと、複数のサンプルホールド回路SHと、ロウデコーダRDと、ランプ電圧生成回路RGと、カウンタCoと、複数の検出回路DCと、出力回路MUXと、制御回路COMと、を備える。
ピクセルアレイArは、マトリクス状に配置された複数の受光セルCeを含む。
ロウデコーダRDは、受光セルCeをアドレス指定するアドレス信号Add[0]、Add[1]、・・・、Add[n]を生成するようになっている。
このロウデコーダRDは、複数の受光セルCeのうち1つをアドレス信号Add[0]、Add[1]、・・・、Add[n]によりアドレス指定する。そして、アドレス指定された受光セルCeは、受光に応じた信号をカラム線CLに出力する。
ここで、受光セルCeは、例えば、図2に示すように、受光回路PCと、第1のMOSトランジスタM1と、第2のMOSトランジスタM2と、を含む。なお、後述のように、第1、第2のMOSトランジスタM1、M2は、寄生容量を有する。すなわち、複数の受光セルCeを含むピクセルアレイArは、その受光セルCeの数が増加する。
受光回路PCは、光を受光し且つこの受光に応じた電圧(画素信号)Vpを第2のMOSトランジスタM2のゲートに出力するようになっている。
この受光回路PCは、例えば、図2に示すように、第1のリセットnMOSトランジスタMxと、第2のリセットnMOSトランジスタMyと、フォトダイオードPDと、を含む。
第1のリセットnMOSトランジスタMxは、電源VDDにドレインが接続され、第2のMOSトランジスタM2のゲートにソースが接続されている。この第1のリセットnMOSトランジスタMxのゲートには、所定の電圧が印加されている。
第2のリセットnMOSトランジスタMyは、第2のMOSトランジスタM2のゲートにドレインが接続されている。この第2のリセットnMOSトランジスタMyのゲートには、所定の電圧が印加されている。
フォトダイオードPDは、第2のリセットnMOSトランジスタMyのソースにカソードが接続され、接地にアノードが接続されている。
例えば、第1のリセットnMOSトランジスタMxがオンし、且つ、第2のリセットnMOSトランジスタMyがオフすることにより、電圧Vpの値がリセットされる(電圧Vpの値が電源電圧になる)。
一方、第1のリセットnMOSトランジスタMxがオフし、且つ、第2のリセットnMOSトランジスタMyがオンすることにより、電圧Vpの値が受光に応じた値になる。
また、第1のMOSトランジスタM1は、電源VDDとカラム線CLとの間に接続され且つゲートにアドレス信号(例えば、図2ではアドレス信号Add[0])が供給されるようになっている。この第1のMOSトランジスタM1は、アドレス信号Add[0]によりアドレス指定される(アドレス信号Add[0] が“High”レベルになる)とオンする。一方、第1のMOSトランジスタM1は、アドレス信号Add[0]によりアドレス指定されていない場合(アドレス信号Add[0] が“Low”レベルになる)、オフしている。
第2のMOSトランジスタM2は、電源VDDとカラム線CLとの間で第1のMOSトランジスタM1と直列に接続され且つ受光に応じた電圧Vpがゲートに供給されるようになっている。
なお、第1および第2のMOSトランジスタM1、M2は、例えば、図2に示すように、nMOSトランジスタである。
すなわち、受光セルCeは、ソースフォロア回路を有する。
また、図1、図2に示すように、カラム線CLは、サンプルホールド端子TSに接続されている。
また、図1に示すように、複数のサンプルホールド回路SHは、複数のカラム線CLに一対一に対応するように設けられている。
サンプルホールド回路SHは、例えば、図2に示すように、電流源Isと、スイッチ回路SWと、を含む。
電流源Isは、カラム線CLと接地との間に接続され且つ定電流Ibを出力するようになっている。
スイッチ回路SWは、カラム線CLと接地との間で電流源Isと直列に接続されている。
なお、スイッチ回路SWは、例えば、制御回路COMによりゲート電圧が制御されるMOSトランジスタである。
ここで、サンプルホールド端子TSと受光セルCeの第2のMOSトランジスタM2との間には寄生容量Cpが存在する。この容量Cpは、サンプルホールド端子TSの電圧Vinをサンプルホールドする機能を有する。
したがって、サンプルホールド回路SHは、上記容量Cpも構成要素として含み、この容量Cpにより、サンプルホールド端子TSの電圧Vinをサンプルホールドする機能を実現する。
なお、サンプルホールド回路SHは、この容量Cpに加えて、カラム線CLと接地との間に接続された追加の容量をさらに含むようにしてもよい。
また、図1、図2に示すように、検出回路DCは、サンプルホールド端子TSの電圧Vinを検出し、この検出結果に基づいた信号(デジタル信号)を出力するようになっている。
この検出回路DCは、例えば、図1に示すように、コンパレータCmと、ラッチ回路RCと、有する。
コンパレータCmは、サンプルホールド端子TSの電圧Vinと、ランプ電圧Vrampとを比較し、この比較結果に応じた比較結果信号を出力するようになっている。
ラッチ回路RCは、ランプ電圧Vrampが電圧Vinよりも高くなったときのカウンタCoのカウンタ値をラッチし出力するようになっている。
ランプ電圧生成回路RGは、制御回路COMにより制御され、ランプ電圧Vrampを生成し出力するようになっている。
カウンタCoは、制御回路COMにより制御され、ランプ電圧Vrampの上昇が開始されるとカウントを開始するようになっている。
出力回路MUXは、ラッチ回路RCが出力したカウンタ値(すなわち、検出回路DCが検出結果に基づいて出力した信号)を外部に出力するようになっている。この出力回路MUXは、例えば、マルチプレクサである。
また、制御回路COMは、ランプ電圧生成回路RG、カウンタCo、ロウデコーダRD、およびサンプルホールド回路SHのスイッチ回路SWを制御するようになっている。特に、制御回路COMは、スイッチ制御信号S1によりサンプルホールド回路SHのスイッチ回路SWのオン/オフを制御するようになっている(図2)。
次に、以上のような構成を有するイメージセンサ回路100の動作について説明する。ここで、図3は、図1に示すイメージセンサ回路100の動作波形の一例を示す波形図である。
図3に示すように、時間t0において、制御回路COMは、アドレス信号Add[0] を“Low”レベルから“High”レベルにする。これにより、図2に示す受光セルCeの第1のMOSトランジスタM1がオンする。さらに、制御回路COMは、スイッチ制御信号S1を“Low”レベルから“High”レベルにする。これにより、スイッチ回路SWがオンする。特に、制御回路COMは、図3に示すように、第1のMOSトランジスタM1とスイッチ回路SWとを同期してオンさせるようにしてもよい。
すなわち、制御回路COMは、ロウデコーダRDを制御してアドレス信号により受光セルCeをアドレス指定して第1のMOSトランジスタM1をオンするとともに、スイッチ制御信号S1によりスイッチ回路SWをオンする。
これにより、受光に応じた電圧Vpに応じて容量Cpが充放電され、サンプルホールド端子TSの電圧Vinが変化する。
その後、時間t1において、制御回路COMは、アドレス信号Add[0] を“High”レベルから“Low”レベルにする。これにより、第1のMOSトランジスタM1がオフする。これにより、容量Cpに充電された電圧がサンプルホールドされる。
すなわち、制御回路COMは、ロウデコーダRDを制御して第1のMOSトランジスタM1をオフした後に、スイッチ制御信号S1によりスイッチ回路SWをオフする。
その後、時間t2において、制御回路COMは、スイッチ制御信号S1を“High”レベルから“Low”レベルにする。これにより、スイッチ回路SWがオフする。
すなわち、制御回路COMは、第1のMOSトランジスタM1をオフしてから、予め規定された規定期間Xが経過した後、スイッチ回路SWをオフする。
ここで、時間t1から時間t2の間(規定期間Xの間)、容量Cpにサンプルホールドされた電荷が定電流Ibによりある一定量だけ抜けていく。
この容量Cpから一定量の電荷が抜けるということは、サンプルホールドした電圧Vinがある一定オフセット電圧だけ下がることに対応する。
すなわち、この一定量のオフセットは、後段の回路で取り除くことが可能であり問題にならない。
その後、時間t3において、制御回路COMは、ランプ電圧生成回路RGにランプ電圧Vrampの出力を開始させるとともに、カウンタCoにカウントを開始させる。ランプ電圧Vrampの上昇が開始されるとともにカウント値が増加する。
そして、コンパレータCmは、サンプルホールド端子TSの電圧Vinと、ランプ電圧Vrampとを比較し、この比較結果に応じた比較結果信号を出力する。
その後、時間t4において、サンプルホールド端子TSの電圧Vinよりもランプ電圧Vrampが高くなる。これにより、コンパレータCmは、サンプルホールド端子TSの電圧Vinよりもランプ電圧Vrampが高くなったことを示す比較結果信号を出力する。
この比較結果信号を受けて、ラッチ回路RCは、ランプ電圧Vrampが電圧Vinよりも高くなったときのカウンタCoのカウンタ値をラッチし出力する。
この出力されたカウンタ値が受光した光(アナログ信号)をA/D変換したデジタル値となる。
そして、出力回路MUXは、ラッチ回路RCが出力したカウンタ値(すなわち、検出回路DCが検出結果に基づいて出力した信号)をA/D変換値として外部に出力する。
以上のように、画素出力段ソースフォロアに定電流Ibを流すのは画素信号である電圧Viの読み出し時のみである。従来はAD変換期間(t2〜t4)でも画素出力段ソースフォロアに定電流Ibを流す必要があった。したがって、消費電力を削減することができる。
さらに、サンプルホールド用の容量として、寄生容量を含む容量Cpを使用することで面積増加することなくサンプルホールド用の容量を確保することができる。
つまり、従来存在していたカラムにおける消費電力/面積のトレードオフを取り除くことができる。
なお、既述のように、スイッチ回路SWが第1のMOSトランジスタM1よりも後にオフする(図3の時間t1〜時間t2)ことが重要である。
例えば、第1のMOSトランジスタM1よりも先にスイッチ回路SWをオフしても容量Cpに電圧Vinをサンプルホールドすることは可能である。
しかし、スイッチ回路SWをオフした後、第1のMOSトランジスタM1がオフするまでの間、画素信号である電圧Vpの大きさに依存した電荷が容量Cpにチャージされてしまう。
容量Cpに電荷がチャージされるということは、サンプルホールドした電圧Vinがあるオフセット電圧だけ上がることに対応する。
そして、容量Cpにチャージされる電荷は画素信号である電圧Vpの依存があるため、オフセット電圧も画素信号の大きさに依存して変化してしまう。
したがって、上述のように、スイッチ回路SWが第1のMOSトランジスタM1よりも後にオフする(図3の時間t1〜時間t2)ことが重要である。
また、イメージセンサ回路の画素(受光セル)数は増加していくと考えられる。画素(受光セル)数は増加に伴い、ピクセルアレイArの面積は大きくなり、容量Cpも大きくなっていく。つまり、画素数が増加すればするほど、サンプルホールド雑音も低下することとなる。
以上のように、本実施形態に係るイメージセンサ回路によれば、消費電力を低減しつつ、回路面積を削減することができる。
なお、実施形態は例示であり、発明の範囲はそれらに限定されない。
100 イメージセンサ回路
Ar ピクセルアレイ
CL カラム線
SH サンプルホールド回路
RD ロウデコーダ
RG ランプ電圧生成回路
Co カウンタ
DC 検出回路
MUX 出力回路
COM 制御回路

Claims (6)

  1. サンプルホールド端子に接続されたカラム線と、
    電源と前記カラム線との間に接続され且つゲートにアドレス信号が供給される第1のMOSトランジスタと、前記電源と前記カラム線との間で前記第1のMOSトランジスタと直列に接続され且つ受光に応じた電圧がゲートに供給される第2のMOSトランジスタと、を含む受光セルと、
    前記受光セルをアドレス指定する前記アドレス信号を生成するロウデコーダと、
    前記カラム線と接地との間に接続され且つ定電流を出力する電流源と、前記カラム線と前記接地との間で前記電流源と直列に接続されたスイッチ回路と、を含むサンプルホールド回路と、
    前記ロウデコーダおよび前記サンプルホールド回路のスイッチ回路を制御する制御回路と、を備え、
    前記制御回路は、
    前記ロウデコーダを制御してアドレス信号により前記受光セルをアドレス指定して前記第1のMOSトランジスタをオンするとともに、スイッチ制御信号により前記スイッチ回路をオンし、
    その後、前記ロウデコーダを制御して前記第1のMOSトランジスタをオフした後に、スイッチ制御信号により前記スイッチ回路をオフする
    ことを特徴とするイメージセンサ回路。
  2. 前記制御回路は、
    前記第1のMOSトランジスタをオフしてから、予め規定された規定期間が経過した後、前記スイッチ回路をオフする
    ことを特徴とする請求項1に記載のイメージセンサ回路。
  3. 前記制御回路は、
    前記第1のMOSトランジスタと前記スイッチ回路とを同期してオンさせることを特徴とする請求項1または2に記載のイメージセンサ回路。
  4. 前記サンプルホールド端子と前記接地との間には、前記受光セルの第1、第2のMOSトランジスタの寄生容量、および、カラム線の寄生容量を含む容量が存在する
    ことを特徴とする請求項1から3のいずれか一項に記載のイメージセンサ回路。
  5. 前記サンプルホールド端子の電圧を検出し、この検出結果に基づいた信号を出力する検出回路をさらに備えることを特徴とする請求項1に記載のイメージセンサ回路。
  6. 前記制御回路により制御され、ランプ電圧を生成し出力するランプ電圧生成回路と、
    前記制御回路により制御され、前記ランプ電圧の上昇が開始されるとカウントを開始するカウンタと、をさらに備え、
    前記検出回路は、
    前記サンプルホールド端子の電圧と、前記ランプ電圧とを比較し、この比較結果に応じた比較結果信号を出力するコンパレータと、
    前記ランプ電圧が前記電圧よりも高くなったときの前記カウンタのカウンタ値をラッチし出力するラッチ回路と、有する
    ことを特徴とする請求項5に記載のイメージセンサ回路。
JP2013140162A 2012-07-03 2013-07-03 イメージセンサ回路 Pending JP2014030194A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2013140162A JP2014030194A (ja) 2012-07-03 2013-07-03 イメージセンサ回路

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2012149699 2012-07-03
JP2012149699 2012-07-03
JP2013140162A JP2014030194A (ja) 2012-07-03 2013-07-03 イメージセンサ回路

Publications (1)

Publication Number Publication Date
JP2014030194A true JP2014030194A (ja) 2014-02-13

Family

ID=49877809

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013140162A Pending JP2014030194A (ja) 2012-07-03 2013-07-03 イメージセンサ回路

Country Status (2)

Country Link
US (1) US8946615B2 (ja)
JP (1) JP2014030194A (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3440833B8 (en) 2016-04-04 2019-09-25 Prophesee Sample and hold based temporal contrast vision sensor
CN108632546B (zh) * 2017-03-17 2021-06-04 豪威芯仑传感器(上海)有限公司 像素采集电路、光流传感器及图像采集系统

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010093698A (ja) * 2008-10-10 2010-04-22 Panasonic Corp 固体撮像装置及び撮像装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FI105382B (fi) * 1998-01-23 2000-07-31 Nokia Mobile Phones Ltd Menetelmä kuvainformaation siirtämiseksi
US7990452B2 (en) * 2007-01-31 2011-08-02 Aptina Imaging Corporation Apparatus, methods and systems for amplifier

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010093698A (ja) * 2008-10-10 2010-04-22 Panasonic Corp 固体撮像装置及び撮像装置

Also Published As

Publication number Publication date
US8946615B2 (en) 2015-02-03
US20140008518A1 (en) 2014-01-09

Similar Documents

Publication Publication Date Title
TWI771302B (zh) 影像感測器及影像處理方法
JP5181087B2 (ja) 単一スロープ型アナログ‐デジタル・コンバータ
US9509927B2 (en) Solid-state imaging device, method of driving the same, signal processing method for the same, and imaging apparatus
US8269872B2 (en) Analog-to-digital converter, analog-to-digital converting method, solid-state image pickup device, and camera system
US8749684B2 (en) Solid-state imaging device and camera system
US6885331B2 (en) Ramp generation with capacitors
KR101570770B1 (ko) 고체 촬상 소자, 비교기 및 카메라 시스템
JP5632660B2 (ja) Ad変換器及びそれを複数用いた固体撮像装置
US8797440B2 (en) Solid-state imaging device
US9548755B2 (en) Analog-to-digital converter with redundancy for image sensor readout
US20080259178A1 (en) Solid-state imaging device, signal processing method for the same, and imaging apparatus
US10411724B2 (en) Two-step single-slope comparator with high linearity and CMOS image sensor including the same
US20080303705A1 (en) A/D conversion circuit, control method thereof, solid-state imaging device, and imaging apparatus
JP2013058909A (ja) 固体撮像装置
US9124834B2 (en) Solid-state image sensing device having signal holding circuits for holding image digital signals converted by analog-digital converters
US8749680B2 (en) Image pickup device
US10681297B2 (en) Single-slope comparison device with low-noise, and analog-to-digital conversion device and CMOS image sensor including the same
US9848154B2 (en) Comparator with correlated double sampling scheme and operating method thereof
US10257451B2 (en) Comparison device and CMOS image sensor using the same
US10291250B2 (en) Two-step single-slope comparator with high-resolution and high-speed and CMOS image sensor including the same
US10498992B2 (en) Single-slope comparison device with low-noise, and analog-to-digital conversion device and CMOS image sensor including the same
KR20090083538A (ko) 기생 캐패시턴스의 영향을 줄일 수 있는 cds 회로 및이를 포함하는 이미지 센서
JP2014030194A (ja) イメージセンサ回路
US8476570B2 (en) Solid-state image pickup device
TWI702848B (zh) 數位雙重取樣電路

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150810

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160708

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160722

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20170127