JP2020072435A - 信号処理装置、イメージセンサ、撮像装置、並びに情報処理装置 - Google Patents

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Abstract

【課題】シングルスロープ型のＡＤ変換を行う信号処理装置を提供する。【解決手段】信号処理装置は、アナログ信号を増幅するアンプと、前記アナログ信号の上位ビットを判定する判定部と、前記判定部の判定結果に基づいて、前記アンプに入力される前記アナログ信号のレベルを調整する調整部と、前記レベル調整された出力信号を用いて前記アナログ信号の下位ビットをＡＤ変換するシングルスロープ型のＡＤ変換部を具備する。前記判定部は、インバータとキャパシタとスイッチ素子で構成され、前記アンプに入力される前の前記アナログ信号の上位ビットを判定する。【選択図】 図１０

Description

本明細書で開示する技術は、シングルスロープ型のＡＤ変換を行う信号処理装置、及びそれを用いたカラムＡＤＣとして用いたイメージセンサ、撮像装置、並びに情報処理装置に関する。
固体撮像装置として、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）などのＭＯＳ型イメージセンサに代表される増幅型固体撮像装置や、ＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）イメージセンサに代表される電荷転送型固体撮像装置が知られている。これらの固体撮像装置は、デジタルスチルカメラやデジタルビデオカメラ、さらにはスマートフォンやタブレットなどの各種情報端末などに広く用いられている。
最近では、電源電圧が低く、消費電力の観点などからＣＭＯＳイメージセンサが多く用いられている。ＣＭＯＳイメージセンサは、同一素子内にさまざまな機能回路を集積できるというメリットもある。特に、ＡＤ変換器を同一素子内に搭載してデジタル出力することによって、画素信号の処理中に混入するノイズの影響を低減することができる。
ＣＭＯＳイメージセンサは、光電変換を行うＰＤ（Ｐｈｏｔｏ Ｄｉｏｄｅ）などの光電変換素子を有する画素が出力するアナログの電気信号をＡＤ（Ａｎａｌｏｇ ｔｏ Ｄｉｇｉｔａｌ）変換するＡＤ変換器（ＡＤ Ｃｏｎｖｅｒｔｅｒ：ＡＤＣ）を有する。撮影後の待ち時間短縮のため、ＡＤ変換器を行方向に並列に搭載して、画素で光電変換したアナログ信号を行毎にＡＤ変換して読み出すカラムＡＤ変換方式が一般的である。また、ＡＤ変換器の回路構成が簡素であることが求められることから、シングルスロープ型ＡＤ変換器（ＳＳＡＤＣ）が採用されることが多い。
ＳＳＡＤＣでは、比較器において、ランプ（Ｒａｍｐ）信号と呼ばれる一定の傾きでレベルが変化する参照信号と画素が出力する電気信号とが比較され、カウンタにおいて、参照信号と電気信号とのレベルが一致するまでの、参照信号のレベルの変化に要する時間がカウントされることにより、画素が出力する電気信号がＡＤ変換される。そして、画素をリセットした直後の電気信号であるリセットレベルのＡＤ変換結果と、リセット後に、画素のＰＤに蓄積される電荷に対応する電気信号である信号レベルのＡＤ変換結果との差分を求めるＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ：相関二重サンプリング）が行われ、そのＣＤＳの結果により得られる差分が画素値として出力される（例えば、特許文献１を参照のこと）。
ところが、従来のＳＳＡＤＣでは、高精度化（若しくは、多ビット化）、高速化（若しくは、高フレームレート化）、及び低消費電力化といった要求をすべて満たすことが困難になってきている。例えば、多ビット化により高分解能になればなるほどカウント期間が増すために、ＡＤ変換時間が長くなり、画素からの信号読み出しが低速となり、結局、高速撮影ができなくなる。
ＳＳＡＤＣの分解能はランプを生成するクロック数で決まるが、既にクロック速度が上限に達していることを考慮すると、分解能が１ビット増える毎にＡＤ変換期間が２倍に増えることになり、高精度化と高速動作の両立には限界がある。現状の１２ビットを１４ビットに高精度化しようとすると、ＡＤ処理時間が４倍になることから、フレームレートが厳しくなり、またＡＤＣの消費電力増を招来する。高速化の解決策として、ＡＤ縦列化（若しくは、並列処理）があるが、さらなる消費電力増となり、実装上の問題がある。
特開２００７−５９９９１号公報 特開２０１２−１９４１０号公報
本明細書で開示する技術の目的は、高精度化、高速化、及び低消費電力化を実現するシングルスロープ型のＡＤ変換を行う信号処理装置、高精度且つ高速の変換が可能なカラムＡＤ変換器を備えたイメージセンサ、撮像装置、並びに情報処理装置を提供することにある。
本明細書で開示する技術は、上記課題を参酌してなされたものであり、
アナログ信号を増幅するアンプと、
前記アナログ信号の上位ビットを判定する判定部と、
前記判定部の判定結果に基づいて、前記アンプに入力される前記アナログ信号のレベルを調整する調整部と、
前記レベル調整された出力信号を用いて前記アナログ信号の下位ビットをＡＤ変換するシングルスロープ型のＡＤ変換部と、
を具備する信号処理装置である。
前記判定部は、インバータとキャパシタとスイッチ素子で構成され、前記アンプに入力される前の前記アナログ信号の上位ビットを判定する。
前記判定部は、前記アナログ信号のＡＤ変換におけるＤ相セトリング時に、前記アナログ信号の上位ビットの判定を行う。また、前記判定部により判定した上位ビットと、前記ＡＤ変換部から出力される下位ビットとを連結して、前記アナログ信号をＡＤ変換したデジタル信号を出力する。
本明細書で開示する技術によれば、高精度化、高速化、及び低消費電力化を実現するシングルスロープ型のＡＤ変換を行う信号処理装置、高精度且つ高速の変換が可能なカラムＡＤ変換器を備えたイメージセンサ、撮像装置、並びに情報処理装置を提供することができる。
なお、本明細書に記載された効果は、あくまでも例示であり、本発明の効果はこれに限定されるものではない。また、本発明が、上記の効果以外に、さらに付加的な効果を奏する場合もある。
本明細書で開示する技術のさらに他の目的、特徴や利点は、後述する実施形態や添付する図面に基づくより詳細な説明によって明らかになるであろう。
図１は、イメージセンサ１００の構成例を示した図である。 図２は、画素アレイ１０１の主な構成例を示した図である。 図３は、単位画素１４１の主な回路構成例を示した図である。 図４は、ＡＤ変換部１０３の構成例を模式的に示した図である。 図５は、シングルスロープ方式でＡＤ変換を行うカラムＡＤ変換部１６１の内部構成例を模式的に示した図である。 図６は、相関二重サンプリング方式によるＡＤ変換が行われる際のタイミングチャートを示した図である。 図７は、Ｄ相期間の短縮を行う場合のＡＤ変換の各処理フェーズを示した図である。 図８は、マルチランプ方式におけるＤ相比較処理を説明するための図である。 図９は、ＶＳＬシフト方式におけるＤ相比較処理を説明するための図である。 図１０は、ＶＳＬシフト方式によって画素信号ＶＳＬをＡＤ変換するための信号処理回路１０００の概略的な構成例を示した図である。 図１１は、調整部１００２並びにカラムアンプ１６０の具体的な回路構成例を示した図である。 図１２は、調整部１００２の動作例を示した図である。 図１３は、調整部１００２による画素信号ＶＳＬのレベルシフト動作例を示した図である。 図１４は、判定部１００１の回路構成例を示した図である。 図１５は、ＡＤ変換の各処理フェーズにおける判定部１００１の動作タイミングチャートを示した図である。 図１６は、判定部１００１の動作例を示した図である。 図１７は、判定部１００１の動作例を示した図である。 図１８は、インバータ１４０１の４ビットの判定結果と、判定部１００１から出力される上位２ビットの関係を示した図である。 図１９は、撮像装置１９００の構成例を示した図である。 図２０は、情報処理装置２０００の構成例を示した図である。
以下、図面を参照しながら本明細書で開示する技術の実施形態について詳細に説明する。
Ａ．イメージセンサの概略構成
図１には、本明細書で開示する技術を適用したイメージセンサ１００の構成例を示している。イメージセンサ１００は、被写体からの光を光電変換して画像データとして出力するデバイスであるが、ＣＭＯＳイメージセンサ、又はＣＣＤイメージセンサなどとして構成される。図示のイメージセンサ１００は、画素アレイ１０１と、参照電圧発生部１０２と、ＡＤ変換部１０３と、水平転送部１０４と、制御部１１１と、垂直走査部１１２を備えている。
画素アレイ１０１は、ＰＤなどの光電変換素子を有する単位画素が平面状又は曲面状に配置される画素領域である。各単位画素から読み出されたアナログ信号は、垂直信号線１２１−１乃至垂直信号線１２１−Ｎのいずれかを介してＡＤ変換部１０３に伝送される。以下では、垂直信号線１２１−１乃至垂直信号線１２１−Ｎを互いに区別して説明する必要がない場合には、垂直信号線１２１と総称する。
参照電圧発生部１０２は、ＡＤ変換部１０３のＡＤ変換の基準信号となる参照信号（参照電圧ともいう）を発生する。本実施形態では、ランプ波（のこぎり波）からなるランプ（Ｒａｍｐ）信号を参照信号として用いることにする。参照電圧発生部１０２は、例えばＤＡ（Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ）変換部を有し（図示しない）、そのＤＡ変換部によりランプ信号を生成する。このランプ信号は、参照信号線１２２を介してＡＤ変換部１０３に供給される。
ＡＤ変換部１０３は、その参照信号を用いて、画素アレイ１０１内の各単位画素から垂直信号線１２１を介して読み出されたアナログ信号をＡＤ変換して、列毎のデジタルデータを、信号線１２３−１乃至信号線１２３−Ｎのうち該当する信号線を介して水平転送部１０４に出力する。以下では、信号線１２３−１乃至信号線１２３−Ｎを互いに区別して説明する必要がない場合には、信号線１２３と総称する。
水平転送部１０４は、ＡＤ変換部１０３から信号線１２３を介して供給されるデジタルデータを、信号線１２４を介してイメージセンサ１００の外部などに転送する。
制御部１１１は、イメージセンサ１００の各部を制御することにより、イメージセンサ１００全体の動作を制御する。具体的には、制御部１１１は、制御線１３１を介して制御信号を供給することにより、参照電圧発生部１０２によるランプ信号の発生などの動作を制御する。また、制御部１１１は、制御線１３２を介して制御信号を供給することにより、ＡＤ変換部１０３による画素信号（ＶＳＬ）のＡＤ変換動作などを制御する。また、制御部１１１は、制御線１３３を介して制御信号を供給することにより、水平転送部１０４によるデジタルデータの転送動作などを制御する。また、制御部１１１は、制御線１３４を介して制御信号を供給することにより、垂直走査部１１２による画素アレイ１０１の垂直走査などを制御する。
垂直走査部１１２は、制御部１１１に制御されて、制御線１２５−１乃至制御線１２５−Ｍを介して制御信号を供給することにより、画素アレイ１０１の各単位画素のトランジスタの動作を制御する。なお、以下では、制御線１２５−１乃至制御線１２５−Ｍを互いに区別して説明する必要がない場合には、制御線１２５と総称する。
図２には、画素アレイ１０１の主な構成例を示している。画素アレイ１０１は、複数の単位画素が面状に配置されて構成される。図２に示す例では、Ｍ×Ｎ個の単位画素１４１（単位画素１４１−１１乃至単位画素１４１−ＭＮ）が、Ｍ行Ｎ列の行列状（アレイ状）に並べられて配置されている（但し、Ｍ及びＮは任意の自然数とする）。以下では、単位画素１４１−１１乃至単位画素１４１−ＭＮを互いに区別して説明する必要がない場合には、単位画素１４１と総称する。単位画素１４１の並べ方は任意であり、例えば、いわゆるハニカム構造などのように、行列状以外の並べ方であってもよい。
単位画素１４１のカラム（列）（以下において、単位画素列とも称する）毎に垂直信号線１２１（垂直信号線１２１−１乃至垂直信号線１２１−Ｎ）が形成されている。そして、各垂直信号線１２１は、自身に対応するカラム（単位画素列）の各単位画素に接続され、その各単位画素から読み出された信号をＡＤ変換部１０３（図２では図示しない）に伝送する。また、単位画素１４１の行（以下において、単位画素行とも称する）毎に制御線１２５（制御線１２５−１乃至制御線１２５−Ｍ）が形成されている。そして、各制御線１２５は、自身に対応する単位画素行の各単位画素１４１に接続され、垂直走査部１１２から供給される制御信号を、その各単位画素１４１に伝送する。
つまり、単位画素１４１は、自身が属するカラム（単位画素列）に割り当てられた垂直信号線１２１と、自身が属する単位画素行に割り当てられた制御線１２５とに接続されており、その制御線１２５を介して供給される制御信号に基づいて駆動し、自身において得られる電気信号を、その垂直信号線１２１を介してＡＤ変換部１０３に供給する。
Ｂ．画素の構成
図３には、単位画素１４１の主な回路構成例を示している。図示の単位画素１４１は、単位画素１４１は、フォトダイオード（ＰＤ）１５１と、転送トランジスタ１５２と、リセットトランジスタ１５３と、増幅トランジスタ１５４と、セレクトトランジスタ１５５を備えている。基本的には、各単位画素１４１−１１乃至単位画素１４１−ＭＮは同一の構成とする。
フォトダイオード１５１は、受光した光をその光量に応じた電荷量の光電荷に光電変換してその光電荷を蓄積する。その蓄積された光電荷は、所定のタイミングにおいて読み出される。フォトダイオード１５１のアノード電極は画素領域のグランド（画素グランド）に接続され、カソード電極は転送トランジスタ１５２を介してフローティングディフュージョン（ＦＤ）に接続される。もちろん、フォトダイオード１５１のカソード電極が画素領域の電源（画素電源）に接続され、アノード電極が転送トランジスタ１５２を介してＦＤに接続され、光電荷が光正孔として読み出される方式としてもよい。
転送トランジスタ１５２は、フォトダイオード１５１からの光電荷の読み出しを制御する。転送トランジスタ１５２は、ドレイン電極がＦＤに接続され、ソース電極がフォトダイオード１５１のカソード電極に接続される。また、転送トランジスタ１５２のゲート電極には、垂直走査部１１２から供給される転送制御信号を伝送する転送制御線（ＴＲＧ）が接続される。このＴＲＧは、図２中の制御線１２５に含まれる。
ＴＲＧの信号（すなわち、転送トランジスタ１５２のゲート電位）がオフ状態のとき、フォトダイオード１５１からの光電荷の転送が行われない（フォトダイオード１５１において光電荷が蓄積される）。これに対して、ＴＲＧの信号がオン状態のとき、フォトダイオード１５１に蓄積された光電荷がＦＤに転送される。
リセットトランジスタ１５３は、ＦＤの電位をリセットする。リセットトランジスタ１５３は、ドレイン電極が電源電位に接続され、ソース電極がＦＤに接続される。また、リセットトランジスタ１５３のゲート電極には、垂直走査部１１２から供給されるリセット制御信号を伝送するリセット制御線（ＲＳＴ）が接続される。このＲＳＴは、図２中の制御線１２５に含まれる。
ＲＳＴの信号（すなわち、リセットトランジスタ１５３のゲート電位）がオフ状態のとき、ＦＤは電源電位と切り離されている。一方、ＲＳＴの信号がオン状態のとき、ＦＤの電荷が電源電位に捨てられ、ＦＤがリセットされる。
増幅トランジスタ１５４は、ＦＤの電位変化を増幅し、電気信号（アナログ信号）として出力する。増幅トランジスタ１５４は、ゲート電極がＦＤに接続され、ドレイン電極がソースフォロワ電源電圧に接続され、ソース電極がセレクトトランジスタ１５５のドレイン電極に接続されている。
例えば、増幅トランジスタ１５４は、リセットトランジスタ１５３によってリセットされたＦＤの電位をリセット信号（リセットレベル）としてセレクトトランジスタ１５５に出力する。また、増幅トランジスタ１５４は、転送トランジスタ１５２によって光電荷が転送されたＦＤの電位を画素信号（光蓄積信号レベル）としてセレクトトランジスタ１５５に出力する。
セレクトトランジスタ１５５は、増幅トランジスタ１５４から供給される電気信号の垂直信号線（ＶＳＬ）１２１（すなわち、ＡＤ変換部１０３）への出力を制御する。セレクトトランジスタ１５５は、ドレイン電極が増幅トランジスタ１５４のソース電極に接続され、ソース電極が垂直信号線１２１に接続されている。また、セレクトトランジスタ１５５のゲート電極には、垂直走査部１１２から供給されるセレクト制御信号を伝送するセレクト制御線（ＳＥＬ）が接続される。このＳＥＬは、図１中の制御線１２５に含まれる。
ＳＥＬの信号（すなわち、セレクトトランジスタ１５５のゲート電位）がオフ状態のとき、増幅トランジスタ１５４と垂直信号線１２１は電気的に切り離されている。したがって、この状態のとき、当該単位画素１４１からリセット信号や画素信号が出力されない。一方、ＳＥＬがオン状態のとき、当該単位画素１４１が選択状態となる。つまり、増幅トランジスタ１５４と垂直信号線１２１が電気的に接続され、増幅トランジスタ１５４から出力される信号が、当該単位画素１４１の画素信号ＶＳＬとして、垂直信号線１２１に供給される。すなわち、当該単位画素１４１からリセット信号や画素信号ＶＳＬが読み出される。
Ｃ．シングルスロープ型ＡＤ変換部の構成
図４には、ＡＤ変換部１０３の構成例を模式的に示している。図示のＡＤ変換部１０３は、画素アレイ１０１の単位画素１４１の列数に相当するＮ個のカラムＡＤ変換部１６１−１乃至カラムＡＤ変換部１６１−Ｎを有する。以下では、カラムＡＤ変換部１６１−１乃至カラムＡＤ変換部１６１−Ｎを互いに区別して説明する必要が無い場合には、カラムＡＤ変換部１６１と総称する。カラムＡＤ変換部１６１は、画素アレイ１０１のカラム（単位画素列）毎に設けられている。
各カラムＡＤ変換部１６１（カラムＡＤ変換部１６１−１乃至カラムＡＤ変換部１６１−Ｎ）には、自身に対応するカラムの垂直信号線１２１（垂直信号線１２１−１乃至垂直信号線１２１−Ｎ）と、参照信号線１２２とが接続されている。また、各カラムの垂直信号線１２１−１乃至垂直信号線１２１−Ｎ上には、画素信号を増幅するカラムアンプ１６０−１乃至カラムアンプ１６０−Ｎが挿入されている。以下では、カラムアンプ１６０−１乃至カラムアンプ１６０−Ｎを互いに区別して説明する必要がない場合には、カラムアンプ１６０と総称する。カラムアンプ１６０では、垂直信号線１２１で転送される画素信号ＶＳＬをカラムＡＤ変換部１６１に入力する前に、ＶＳＬを低雑音増幅して、反転出力する。
カラムＡＤ変換部１６１は、シングルスロープ方式でＡＤ変換を行う。すなわち、各カラムＡＤ変換部１６１は、自身に対応するカラムの単位画素１４１から読み出され、そのカラムの垂直信号線１２１を介して供給される（カラムアンプ１６０で増幅した後の）信号を、参照信号線１２２を介して参照電圧発生部１０２から供給される参照信号を利用して、ＡＤ変換する。
各カラムＡＤ変換部１６１には、自身に対応するカラムの信号線１２３（信号線１２３−１乃至信号線１２３−Ｎ）が接続されている。各カラムＡＤ変換部１６１は、自身において得られたＡＤ変換結果を、自身に対応する信号線１２３を介して水平転送部１０４（図４では図示しない）に供給する。
また、各カラムＡＤ変換部１６１には、制御線１３２（制御線１３２−１乃至制御線１３２−Ｎ）が接続されている。各カラムＡＤ変換部１６１は、自身に対応する制御線１３２を介して制御部１１１（図４では図示しない）から供給される制御信号（すなわち、制御部１１１の制御）に基づいて駆動する。
図５には、シングルスロープ方式でＡＤ変換を行うカラムＡＤ変換部１６１の内部構成例を模式的に示している。図示のカラムＡＤ変換部１６１は、比較器１７１と、カウンタ１７２と、キャパシタ１７３及びキャパシタ１７４を備えている。
２入力１出力の比較器１７１の一方の入力端子には、キャパシタ１７４を介して自身に対応するカラムの垂直信号線１２１に接続されており、自身に対応するカラムの各単位画素から読み出された画素信号ＶＳＬが、対応するカラムアンプ１６０で低雑音増幅された後、キャパシタ１７４を介して入力される。また、比較器１７１の他方の入力端子には、キャパシタ１７３を介して参照信号線１２２に接続されており、参照電圧発生部１０２によって参照信号として生成したランプ信号が入力される。また、比較器１７１の出力端子ＶＣＯは、カウンタ１７２に接続されている。
キャパシタ１７３及びキャパシタ１７４は、容量が固定の（所定の容量を有する）キャパシタである。なお、比較器１７１と、キャパシタ１７３及びキャパシタ１７４をまとめて比較器１８１としてもよい（言い換えれば、キャパシタ１７３及びキャパシタ１７４を比較器１８１の構成に含めるようにしてもよい）。
比較器１７１は、垂直信号線１２１及びキャパシタ１７４を介して一方の入力端子に入力されるＶＳＬ信号（但し、カラムアンプ１６０により低雑音増幅した後）と、参照信号線１２２及びキャパシタ１７３を介して他方の入力端子に入力されるランプ信号の信号レベルの比較を行い、その比較結果をカウンタ１７２に出力する。すなわち、比較器１７１は、ＶＳＬ信号とランプ信号のいずれの信号レベルが大きいかを示す信号を出力端子ＶＣＯから出力して、カウンタ１７２に供給する。
比較器１７１が出力する信号は、例えば１ビットのデジタルデータである。ランプ信号の信号レベルがＶＳＬ信号の信号レベルより大きい場合、比較器１７１が出力する値が「０」となり、逆にＶＳＬ信号の信号レベルがランプ信号の信号レベルより大きい場合には、比較器１７１が出力する値が「１」となる。もちろん、この信号の値の取り方は逆でもよい。また、比較結果を示す信号のビット長は任意であり、複数ビットからなる情報であってもよい。
カウンタ１７２は、入力端子が比較器１７１の出力端子ＶＣＯに接続され、出力端子が、自身に対応するカラムの信号線１２３に接続されている。カウンタ１７２には、比較器１７１から比較結果が供給される。カウンタ１７２は、カウント開始から比較器１７１の比較結果が反転する（すなわち、出力端子ＶＣＯの信号レベルが変化する）までのクロック信号のクロック数をカウントすることにより、比較結果が反転するまでの時間を計測する。そして、カウンタ１７２は、比較結果が反転した時点でそれまでのカウント値を、比較器１７１の一方の入力端子に入力されるＶＳＬ信号のＡＤ変換結果（つまり、単位画素１４１から読み出された信号のデジタルデータ）として、信号線１２３を介して水平転送部１０４に出力する。
Ｄ．シングルスロープ型ＡＤ変換部の動作
図６には、カラムＡＤ変換部１６１において相関二重サンプリング方式によるＡＤ変換が行われる際のタイミングチャートを示している。図示のＡＤ変換期間は、相関二重サンプリング（比較器１７１）のオートゼロ（ＡＺ）期間（時刻ｔ０乃至時刻ｔ１）と、画素から読み出されたリセット信号とランプ信号との比較が行われるＰ（プリチャージ）相期間（時刻ｔ１乃至時刻ｔ２）と、画素から読み出されたＶＳＬ信号とランプ信号との比較が行われるＤ（データ）相期間（時刻ｔ２乃至時刻ｔ３）を含む。
垂直信号線１２１で読み出されたアナログの画像信号ＶＳＬは、カラム毎に配置されたカラムＡＤ変換部１０３内の比較器１７１で、参照信号であるランプ信号と信号レベル（電圧）が比較される。このとき、同じカラムＡＤ変換部１６１内のカウンタ１７２が動作する。ランプ信号とカウンタ１７２のカウント値とが一対一の対応を取りながら変化することで、垂直信号線１２１のアナログ画素信号ＶＳＬがデジタルの画素信号に変換される。参照電圧Ｖslopの変化は、電圧の変化を時間の変化に変換するものであり、その時間を所定のクロックでカウントすることで、アナログ値がデジタル値に変換される。そして、アナログの信号である垂直信号線１２１の電位ＶＳＬとランプ信号の参照電圧Ｖslopとが交わったとき、比較器１７１（若しくは、比較器１８１）の出力が反転する。これによりカウンタ１７２の入力クロックを停止し、ＡＤ変換が完了する。
Ｐ相期間において、垂直信号線１２１から入力される画素信号ＶＳＬの電位とランプ信号の参照電圧Ｖslopとが等しくなると、比較器１７１の出力はハイレベルからローレベルに反転する。そして、この比較器１７１の極性反転を受けて、カウンタ１７１はカウント動作を停止して、Ｐ相出力（ΔＶ）に対応するカウント値τPを一時保持する。
次に、Ｄ相期間において、アナログ信号である垂直信号線１２１から入力される画素信号ＶＳＬの電位とランプ信号の参照電圧ＶRampとが等しくなると、比較器１７１の出力はハイレベルからローレベルに反転する。そして、この比較器１７１の極性反転を受けて、カウンタ１７２はカウント動作を停止して、Ｄ相出力に対応するカウント値τDを一時保持する。
次に、相関二重サンプリング、すなわちＤ相期間のカウント値τDからＰ相期間のカウント値τPを差し引いて、Ｄ相出力とＰ相出力との差分である出力電圧Ｖoutを得ることができる。
Ｅ．シングルスロープ型ＡＤ変換部の高速化
イメージセンサが多ビット化すると、Ｄ相期間すなわちカウント値τDが増大する。例えば、現状の１２ビットを１４ビットに高精度化する際、ＡＤ変換する全範囲にわたりフルスケールで計測しようとすると、Ｄ相期間が４倍になることから、フレームレートが厳しくなり、またＡＤＣの消費電力増を招来する。
そこで、本明細書では、Ｄ相期間を短縮化することによってシングルスロープ型ＡＤ変換部の高速化を実現するための技術について、以下で提案する。付言すればＡＤ処理時間が短縮することに比例して、消費電力の削減効果もある。
シングルスロープ型ＡＤ変換部の高速化を実現する方法として、マルチランプ方式と、ＶＳＬシフト方式を挙げることができる。いずれの方式も、Ｄ相セトリング時に設けられた上位判定期間において、画素信号ＶＳＬの上位ビットを判定し、続いて、ＶＳＬの下位レベルに限定してＶＳＬとランプ信号のレベル比較を詳細に実施することで、Ｄ相期間の短縮化を図るものである（図７を参照のこと）。
前者のマルチランプ方式は、例えばＤ相におけるＶＳＬの上位ビットをＮ段階で判定するとともに、上位ビットに対応してレベルの異なるＮ個のランプ信号を生成する方法である（例えば、特許文献２を参照のこと）。具体的には、上位ビットの判定結果に基づいてＮ個の中から該当する１つのランプ信号を選択して、ＶＳＬとの比較を実施し、下位ビットについて計測する。
図８には、Ｄ相のフルスケール（ＦＳ）を４分割して、４つの電圧領域毎のランプ信号が生成される様子を示している。上位判定期間では、Ｄ相のＶＳＬレベルが４段階のいずれの電圧領域に該当するかを判定する。そして、続くＤ相期間では、上位ビットの判定結果に対応するランプ信号を選択して、画素信号ＶＳＬとの比較を実施する。フルスケールでＶＳＬとの比較を実施する場合と比較して、Ｄ相期間を４分の１に短縮することができる。
例えば、１２ビットから１４ビットに拡張された画素信号ＶＳＬを、図８に示すマルチランプ方式によってＡＤ変換する場合、マルチランプとして、１２ビット用の同じランプ状の波形信号を用いて、上位ビット（００、０１、１０、１１）に応じてレベルの異なる４種類のランプ信号を生成可能とする。まず、上位判定期間において、上位２ビットを判定する。続いて、上位ビットの判定結果が００、０１、１０、１１のいずれであったかに基づいて、該当するレベルのランプ信号を選択してＤ相の画素信号ＶＳＬと比較して、下位１２ビットの相関二重サンプリングを実施する。そして、得られた下位１２ビットの上位に、上位判定期間で取得した２ビットを連結して、１４ビットのデジタルデータに変換することができる。フルスケールでＶＳＬとの比較を実施する場合と比較して、Ｄ相期間を４分の１に短縮することができる。
要するにマルチランプは、読み出した画素レベルに応じてランプ信号を選択する方式であり、簡素な回路構成により実現することが可能である。しかしながら、マルチランプ方式は、画像の変化により各ランプ信号を選択するカラムＡＤ変換部１６１の数が変化することにより、各ランプ発生回路にかかる負荷容量が変動するので、遅延が発生し、その結果ＡＤ変換値がずれるという課題がある。また、遅延誤差を補正するためには、１Ｈ毎のキャリブレーションが必要で、且つ回路規模が増大する。
一方、後者のＶＳＬシフト方式は、Ｄ相期間におけるＶＳＬのレベルをシフトする方法である。具体的には、Ｄ相のＶＳＬのレベルをＮ段階で判定するとともに、その判定結果に基づいてＤ相におけるＶＳＬのレベルをシフトして、比較器１７１への入力信号がＤ相期間のＮ分の１の電圧範囲に入るようにして、Ｄ相期間をＮ分の１に短縮する。ＶＳＬシフト方式では、使用するランプ数は１個なので、マルチランプ方式の場合におけるような遅延の問題は生じない。
図９には、ＶＳＬシフト方式によりＤ相のフルスケール（ＦＳ）の４分の１の長さからなる単一のランプ信号でＤ相比較を行う様子を示している。上位判定期間では、Ｄ相のＶＳＬレベルが４段階のいずれの電圧領域に該当するかを判定し、続くＤ相期間では、上位ビットの判定結果に対応してＶＳＬのレベルをシフトして、比較器１７１への入力信号がＤ相期間の４分の１の電圧範囲に入るようにして、Ｄ相期間を４分の１に短縮することができる。
例えば、１２ビットから１４ビットに拡張された画素信号ＶＳＬを、図９に示すＶＳＬシフト方式によってＡＤ変換する場合、ランプ信号として、１２ビット用（若しくは、Ｐ相比較用）の１種類のランプ信号のみを使用する。まず、上位判定期間において、画素信号ＶＳＬの上位２ビットを判定する。続いて、上位ビットの判定結果が００、０１、１０、１１のいずれであったかに基づいて、Ｄ相の画素信号ＶＳＬを、Ｐ相若しくは上位２ビット“００”のレベルまでシフトして、上記のランプ信号と比較して、下位１２ビットの相関二重サンプリングを実施する。そして、得られた下位１２ビットの上位に、上位判定期間で取得した２ビットを連結して、１４ビットのデジタルデータに変換することができる。フルスケールでＶＳＬとの比較を実施する場合と比較して、Ｄ相期間を４分の１に短縮することができる。
本明細書では、マルチランプ方式が抱える、負荷変動や回路規模などの課題に鑑み、ＶＳＬシフト方式によって、シングルスロープ型ＡＤ変換部の高速化を実現する技術について提案する。
図１０には、ＶＳＬシフト方式によって画素信号ＶＳＬをＡＤ変換するための信号処理回路１０００の概略的な構成例を示している。図示の信号処理回路１０００は、図４〜図５に示したカラムＡＤ変換部１６１に対して、画素信号ＶＳＬの上位ビットを判定する判定部１００１、上位ビットの判定結果に基づいて画素信号ＶＳＬのシフト量を調整するための調整部１００２が追加された構成となっている。
判定部１００１は、Ｄ相のセトリング時において、単位画素１４１から垂直信号線１２１を介して転送される（アンプ２０２に入力される前の）画素信号ＶＳＬを入力して、その上位２ビットを判定する。判定部１００１の判定結果は、カウンタ１７２（前述）の上位２ビットとして書き込まれるとともに、調整部１００２に出力される。
判定部１００１は、例えばインバータとキャパシタとスイッチ素子を用いた簡単な回路により実現することができるが、その詳細な構成については後述に譲る。
調整部１００２は、カラムアンプ１６０に入力される画素信号ＶＳＬに対して、判定部１００１による判定結果に基づいたＤＣオフセット電圧を加えて、画素信号ＶＳＬのレベルをシフトする。
カラムアンプ１６０は、上位ビットに基づいてレベルシフトされた画素信号ＶＳＬを低雑音増幅及び反転して、後段のカラムＡＤ変換部１６１に出力する。
参照電圧発生部１０２からは、画素信号ＶＳＬの（上記の上位ビットを外した）下位ビット用の、Ｎ分の１としたランプ電圧範囲のランプ信号を生成して（但し、Ｎは正の整数とする）、カラムＡＤ変換部１６１に供給する。
カラムＡＤ変換部１６１内では、比較器１８１は、カラムアンプ１６０から入力される、レベルシフトされた画素信号ＶＳＬと、Ｎ分の１としたランプ電圧範囲のランプ信号の信号レベルを比較して、いずれの信号レベルが大きいかを示す信号を出力端子ＶＣＯから出力して、カウンタ１７２に供給する。
カウンタ１７２は、カウント開始から比較器１７１の比較結果が反転する（すなわち、出力端子ＶＣＯの信号レベルが変化する）までのクロック信号のクロック数をカウントして、比較結果が反転した時点でそれまでのカウント値を、画素信号ＶＳＬの下位ビットのＡＤ変換結果とする。そして、この下位ビットのＡＤ変換結果の上位に、判定部１００１で判定された上位ビットを連結して、信号線１２３を介して水平転送部１０４（図１０では図示しない）に出力する。
１２ビットから１４ビットに拡張された画素信号ＶＳＬをＡＤ変換する場合を例にとって、図１０に示す信号処理回路１０００の具体的動作について説明する。
判定部１００１は、Ｄ相セトリング時の上位判定期間において、画素信号ＶＳＬの上位２ビットを判定する。そして、調整部１００２は、上位２ビットの判定結果が００、０１、１０、１１のいずれであったかに基づいて、Ｄ相の画素信号ＶＳＬを、上位ビット“００”のレベルまでシフトするためのＤＣオフセット電圧を、カラムアンプ１６０に入力される画素信号ＶＳＬに加える。また、参照電圧発生部１０２は、例えば１４ビット用の、４分の１としたランプ電圧範囲のランプ信号を生成して、カラムＡＤ変換部１６１内の比較器１８１に供給する。
比較器１８１は、レベルシフトされた画素信号ＶＳＬと、４分の１としたンプ電圧範囲のランプ信号の信号レベルを比較して、いずれの信号レベルが大きいかを示す信号を出力端子ＶＣＯから出力して、カウンタ１７２に供給する。カウンタ１７２は、カウント開始から比較器１７１の比較結果が反転するまでのクロック信号のクロック数をカウントし、そのカウント値を画素信号ＶＳＬの下位１２ビットのＡＤ変換結果とする。そして、この下位１２ビットのＡＤ変換結果の上位に、判定部１００１で判定された上位２ビットを連結して、画素信号ＶＳＬの１４ビットのＡＤ変換結果を得ることができる。
図１０に示す信号処理回路１０００によれば、Ｄ相セトリング時に画素信号ＶＳＬの電圧値に基づいて上位ビットを判定してＶＳＬのレベルシフト量の設定を行い、Ｎ分の１のランプ電圧範囲に画素信号ＶＳＬを引き込むことにより、ＡＤ処理時間を短縮することができる。
なお、判定部１００１並びに調整部１００２のうち一方又は両方の機能を、カラムアンプ１６０内に実装することも可能である。
図１１には、図１０に示した信号処理回路１０００のうち、調整部１００２並びにカラムアンプ１６０の具体的な回路構成例を示している。
カラムアンプ１６０は、本来、垂直信号線１２１で転送される画素信号ＶＳＬをカラムＡＤ変換部１６１に入力する前に、ＶＳＬを増幅する低雑音アンプである。図示のカラムアンプ１６０は、スイッチトキャパシタアンプであり、カラムアンプ１６０は、ＣINとしてのキャパシタ１１０１と、アンプ１１０２と、ＣFBとしてのキャパシタ１１０３と、スイッチ１１０４とを備え、２つのキャパシタＣIN及びＣFBを以って、入力される画素信号ＶＳＬを増幅するゲインが決定される構成となっている。
垂直信号線１２１を介して転送される画素信号ＶＳＬは、キャパシタ１１０１の第１の端子に入力されて蓄積される。これにより、キャパシタ１１０１の第２の端子から、蓄積した電荷信号に応じた電圧の電圧信号が出力されて、アンプ１１０２の反転入力端子に入力される。また、アンプ１１０２の非反転入力端子はグランドに接地される。そして、アンプ１１０２は、入力された電圧信号の電圧を増幅し、増幅した電圧信号を、当該カラムアンプ１６０の出力として後段のカラムＡＤ変換部１６１に反転出力する。
また、アンプ１１０２が反転出力した電圧信号は、キャパシタ１１０３の第１の端子に入力されて蓄積される。これにより、キャパシタ１１０３の第２の端子から、蓄積した電圧信号に応じた電圧の信号が、フィードバック信号としてアンプ１１０２に出力される。そして、アンプ１１０２は、フィードバック信号の電圧に応じた一定の電圧の電圧信号を出力し続ける。つまり、アンプ１１０２は、当該カラムアンプ１６０に入力された電荷信号に応じた電圧の電圧信号を、後段のカラムＡＤ変換部１６１に出力し続ける。
アンプ１１０２が出力する電圧信号は、画素アレイ１０１の対応する単位画素１４１が発生する画素信号ＶＳＬを、キャパシタ１１０１の容量ＣINとキャパシタ１１０３の容量ＣFBの比率に応じて増減した大きさを表す電圧の反転信号である。例えば、キャパシタ１１０１の容量ＣINは２００ｆＦであり、キャパシタ１１０３の容量ＣFBは２００ｆＦ、１００ｆＦ、５０ｆＦ、２５ｆＦのうちで可変である。
また、アンプ１１０２の出力端子（キャパシタ１１０３の第１の端子でもある）は、スイッチ１１０４の第１の端子に接続し、アンプ１１０２の入力端子（キャパシタ１１０３の第２の端子でもある）は、スイッチ１１０４の第２の端子に接続している。そして、スイッチ１１０４は、キャパシタ１１０３の第１の端子と第２の端子とを短絡又は開放する。キャパシタ１１０３の両方の端子が短絡されると、キャパシタ１１０３の両方の端子の電圧が同じ電圧なってリセットされるとともに、アンプ１１０２による電圧信号の増幅動作もリセットされる。
上述したように、信号処理回路１０００は、垂直信号線１２１を介して入力される画素信号ＶＳＬから直接ＶＳＬの上位ビットを判定する判定部１００１と、この判定部１００１による判定結果に基づいてＶＳＬのレベルを調整（シフト）する調整部１００２をさらに備えている。図１１では、判定部１００１並びに調整部１００２をカラムアンプ１６０の外に配置しているが、判定部１００１並びに調整部１００２のうち一方又は両方の機能をカラムアンプ１６０内に実装することも可能である。
図１１では、Ｄ相のＶＳＬのフルスケールを４分割してＶＳＬのレベルをシフトする場合の調整部１００２の回路構成例を示している。４以外の２のべき乗でＤ相のＶＳＬのフルスケールを分割する場合には、図１１と同様に調整部１００２を構成することができる。また、２のべき乗以外の数値でＤ相のＶＳＬのフルスケールを分割するように調整部１００２を構成することも、当業者であれば可能である。
判定部１００１は、垂直信号線１２１を介して転送される（アンプ２０２に入力される前の）画素信号ＶＳＬの上位２ビットを判定する。判定部１００１の判定結果は、カウンタ１７２（前述）の上位２ビットとして書き込まれるとともに、調整部１００１に出力される。判定部１００１は、例えばインバータとキャパシタとスイッチ素子を用いた簡単な回路により実現することができるが、その詳細な構成については後述に譲る。
調整部１００２は、判定部１００１による画素信号ＶＳＬの上位２ビットの判定結果に基づいたＤＣオフセット電圧ΔＶSHをアンプ１１０２（若しくは、カラムアンプ１６０）の反転入力端子に入力して、上位２ビットの判定結果に応じたシフト量で画素信号ＶＳＬのレベルをシフトする。
図１１に示す例では、調整部１００２は、ＤＣオフセット電圧を生成するＤＡ変換回路で構成される。具体的には、調整部１００２は、一端が共通にアンプ１１０２の反転入力端子に接続され、他端にグランドと参照電圧信号ＶFSRとの間で切り換えられるスイッチ１１１１〜１１１３（ＳＷ１、ＳＷ２、ＳＷ３）がそれぞれ接続された、同一の容量ＣSHを有する３つの並列するキャパシタ１１１４〜１１１６で構成される。
参照電圧信号ＶFSRは、例えば１４ビットの、画素信号ＶＳＬのフルスケールに相当する電圧信号であり、ＤＡコンバータ１１１０から供給される。各キャパシタ１１１４〜１１１６の容量は、カラムアンプ１６０を構成するキャパシタ２０１の容量の４分の１（すなわち、ＣSH＝１／４・ＣIN＝５０ｆＦ）とする。但し、各キャパシタ１１１４〜１１１６の容量は、均一である必要はなく、例えば、Ｃ、２Ｃ、４Ｃのようにキャパシタ毎に重み付けして、調整部１００２をバイナリー型で構成することもできる。
参照番号１１１１〜１１１３で示す各スイッチＳＷ１、ＳＷ２、ＳＷ３は、判定部１００１による画素信号ＶＳＬの上位２ビットの判定結果に基づいてオンオフ動作し、オン状態のスイッチの個数に応じた画素信号ＶＳＬのレベルのシフト量ΔＶSHをアンプ１１０２（若しくは、カラムアンプ１６０）の反転入力端子に与えることができる。例えば、スイッチＳＷ１のみがオン状態であればシフト量ΔＶSHは１／４・ＶFSRであり、スイッチＳＷ１及びＳＷ２の２個がオン状態であればシフト量ΔＶSHは１／２・ＶFSRであり、全スイッチＳＷ１〜ＳＷ３がオン状態であればシフト量ΔＶSHは３／４・ＶFSRである。画素信号ＶＳＬの上位２ビットの判定結果と、各スイッチＳＷ１〜ＳＷ３のオンオフ状態、及び画素信号ＶＳＬのレベルのシフト量ΔＶSHの関係を、図１２に例示しておく。
図１３には、判定部１００１により判定された上位ビットが“１１”の場合に、調整部１００２によって画素信号ＶＳＬのレベルをシフトした例を示している。但し、画素信号ＶＳＬは、カラムアンプ１６０の入力前、すなわちカラムアンプ１６０で反転出力される前の状態とする。図１３に示すように、画素信号ＶＳＬのレベルが“１１”から“００”にシフトされる。また、図示を省略するが、画素信号ＶＳＬの上位レベルが“１０”又は“０１”のいずれの場合であっても、同様に、調整部１００２によってレベル“００”にシフトされる。
したがって、後段のカラムＡＤ変換部１６１では、１４ビットに拡張された画素信号ＶＳＬの下位１２ビットを１２ビット用（若しくは、Ｐ相比較用）の１種類のランプ信号と比較し、その比較結果により相関二重サンプリングを行って、デジタルデータを得ることができる。すなわち、４分の１のランプ電圧範囲に画素信号ＶＳＬを引き込むことにより、Ｄ相期間若しくはＡＤ処理時間を４分の１に短縮することができる。
図１４には、判定部１００１の回路構成例を示している。また、図１５には、ＡＤ変換の各処理フェーズにおける判定部１００１の動作タイミングチャートを示している。判定部１００１は、カラムアンプ１６０の入力前の画素信号ＶＳＬを用いて上位判定を行うことと、後述するように、インバータとキャパシタとスイッチ素子という簡単な素子で構成されることから、判定時間が短いという点に主な特徴がある。
図１４に示す判定部１００１は、インバータ１４０１と、第１のキャパシタ１４０２及び第２のキャパシタ１４０３と、スイッチ１４０４と、ラッチ１４０５を含んである。但し、第１のキャパシタ１４０２の容量Ｃ１と第２のキャパシタ１４０３の容量Ｃ２は等しく、Ｃ１＝Ｃ２＝Ｃとする。
垂直信号線１２１を介して転送される画素信号ＶＳＬは、第１のキャパシタ１４０２の第１の端子に入力されて蓄積される。これにより、第１のキャパシタ１４０２の第２の端子から、蓄積した電荷信号に応じた電圧の電圧信号が出力される。
ＤＡコンバータ１４０６は、Ｄ相のＶＳＬのフルスケールの直流電圧を参照電圧ＶFSRとして生成する。この参照電圧ＶFSRは、抵抗値が等しい４個の直列接続された抵抗素子からなる分圧回路によって分圧されて、電圧レベルが異なる４種類の参照電圧０／４・ＶFSR、１／４・ＶFSR、２／４・ＶFSR、３／４・ＶFSRを生成することができる。そして、スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４の順に各スイッチをオンすることによって、第２のキャパシタ１４０３の第１の端子には参照電圧０／４・ＶFSR、１／４・ＶFSR、２／４・ＶFSR、３／４・ＶFSRが順に入力される。これにより、第２のキャパシタ１４０３の第２の端子から、蓄積した電荷信号に応じた電圧の電圧信号が出力される。
第１のキャパシタ１４０２及び第２のキャパシタ１４０３の各々の第２の端子は、共通にインバータ１４０１に接続されている。インバータ１４０１の入力端子の電圧をＶａとする。また、インバータ１４０１の出力は、ラッチ１４０５に入力される。
インバータ１４０１を用いた判定処理を高精度で（若しくは、安定して）実施するためには、インバータ１４０１の入力と出力のオフセットを一旦除去する必要がある。そこで、画素信号ＶＳＬのレベルが一定となるオートゼロ期間及びＰ相期間を利用して、キャリブレーション（Ｔcal）を実施する。具体的には、スイッチ１４０４をオンにして、インバータ１４０１の出力をインバータ１４０１の入力に短絡させて、入出力のオフセットを除去する。これによって、Ｐ相期間終了時若しくはＤ相期間開始時における画素信号ＶＳＬのレベルＶSPと第２のキャパシタ１４０３の第２の端子から出力される基準電圧ＶrPとの絶対ずれを補正する。キャリブレーションの際、スイッチＳＷ１をオンにして、第２のキャパシタ１４０３の第１の端子には参照電圧０／４・ＶFSRを入力する。そして、キャリブレーションを実施した結果、インバータ１４０１の入力端子の電圧Ｖａは、インバータ１４０１の論理電圧閾値（ｌｏｇｉｃａｌ Ｖth（インバータ１４０１内で決まる閾値）：ＶＢ）と等しくなる（すなわち、Ｖａ＝ＶＢ）。その後の上位判定期間（ＴCM）では、インバータ１４０１の入力端子電圧ＶａがＶＢよりも高くなったり低くなったりする度に、インバータ１４０１の出力は反転する。
そして、Ｐ相期間が終了して、Ｄ相期間が開始すると、スイッチ１４０４をオフにして、画素信号ＶＳＬの上位ビットの判定処理を開始する。Ｄ相期間では、画素信号ＶＳＬのレベルが変動する。Ｄ相セトリング時の上位ビットの判定期間（ＴCM）では、スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４の順に各スイッチをオンすることによって、第２のキャパシタ１４０３の第１の端子には、参照電圧として０／４・ＶFSR、１／４・ＶFSR、２／４・ＶFSR、３／４・ＶFSRが順に入力される。これにより、第２のキャパシタ１４０３の第２の端子から出力される電圧信号が変化する。また、画素信号ＶＳＬも、Ｄ相期間に入ると降下して、第１のキャパシタ１４０２の第２の端子から出力される電圧信号も変化する。
ここで、Ｐ相期間終了時からの画素信号ＶＳＬの電圧レベルの変化量をΔＶSとする。また、第２のキャパシタ１４０３の第２の端子から出力される電圧レベルの、基準電圧ＶrPからの変化量の単位をΔＶrefとする。第１のキャパシタ１４０２及び第２のキャパシタ１４０３の各々の第１の端子に入力される電圧レベルの変化ΔＶS及びΔＶrefに伴って、インバータ１４０１の入力端子電圧Ｖａが変化する。上位ビットの判定期間（ＴCM）におけるＶａを以下の式（１）のように表すことができる。但し、同式（１）中のｎは、０乃至３の整数とする。また、第１のキャパシタ１４０２の容量Ｃ１と第２のキャパシタ１４０３の容量Ｃ２が等しいとする（すなわち、Ｃ１＝Ｃ２＝Ｃ）。
上記のキャリブレーションにより、画素信号ＶＳＬの電圧レベルの変化量ΔＶSと、参照電圧の変化量ΔＶrefの差分値がインバータ１４０１の論理的閾値（ｌｏｇｉｃａｌ Ｖth）：ＶＢ）を基準に判定される構成となっている。これにより、インバータ１４０１の素子毎の論理的閾値のずれを吸収することができ、精度よくＤ相画素信号ＶＳＬの上位ビットを判定することができる。
上位ビットの判定期間（ＴCM）において、スイッチＳＷ１、ＳＷ２、ＳＷ３のオンオフを順次切り替えていく。各スイッチＳＷ１、ＳＷ２、ＳＷ３のオンオフは、４ビットのスイッチ制御信号により制御される。スイッチ制御信号が“００００”のときはスイッチＳＷ１がオン、“０００１”はスイッチＳＷ２がオン、“００１１”はスイッチＳＷ３がオン、“０１１１”はスイッチＳＷ３がオンである。この４ビットのスイッチ制御信号はラッチ１４０５にも入力される。
また、上位ビットの判定期間（ＴCM）において、スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４のオンオフを順次切り替えていくと、画素信号ＶＳＬの電圧レベルの変化量ΔＶSと、基準電圧ＶrPからの変化量ΔＶref×ｎに応じて、インバータ１４０１の出力が変化する。
ラッチ１４０５は、インバータ１４０１の出力が反転した時点に入力された４ビットのスイッチ制御信号を、判定結果として一時的に保持する。図１６及び図１７には、判定部１００１の動作例として、インバータ１４０１の判定結果の例をそれぞれ示している。
図１６に示す例では、画素信号ＶＳＬの電圧レベルの変化量ΔＶSが小さく、第２のキャパシタ１４０３の第２の端子から出力される電圧レベルΔＶref×ｎのいかんに拘わらずインバータ１４０１の出力は反転しないので、判定部１００１による判定結果は、“００００”となる。
また、図１７に示す例では、画素信号ＶＳＬの電圧レベルの変化量ΔＶSがやや大きく、第２のキャパシタ１４０３の第２の端子から出力される電圧レベルΔＶref×３でインバータ１４０１の出力が反転するので、判定部１００１による判定結果は、“００１１”となる。
なお、図示を省略するが、第２のキャパシタ１４０３の第２の端子から出力される電圧レベルΔＶref×２でインバータ１４０１の出力が反転する場合には、判定部１００１による判定結果は、“００１０”となり、第２のキャパシタ１４０３の第２の端子から出力される電圧レベルΔＶref×４でインバータ１４０１の出力が反転する場合には、判定部１００１による判定結果は、“０１１１”となる。
インバータ１４０１による４ビットの判定結果は、スイッチＳＷ１、ＳＷ２、ＳＷ３のオンオフ制御に対応する。そして、インバータ１４０１による４ビットの判定結果の３ビットを使用して、判定部１００１による画素信号ＶＳＬの上位２ビットの判定結果を取得する。インバータ１４０１の４ビットの判定結果と、判定部１００１から出力される上位２ビットの関係を、図１８に示しておく。判定部１００１の判定結果は、カウンタ１７２（前述）の上位２ビットとして書き込まれるとともに、調整部１００２に出力される。
図１０に示した信号処理回路１０００についてまとめると、Ｄ相のＶＳＬのレベルをＮ段階で判定するとともに、その判定結果に基づいてＤ相におけるＶＳＬのレベルをシフトして、比較器１７１への入力信号がＤ相期間のＮ分の１の電圧範囲に入るようにすることで、ＡＤ変換処理におけるＤ相期間をＮ分の１に短縮することができる。Ｄ相期間を４分の１に短縮する場合、１４ビットのＡＤ変換処理時間を６０％短縮することができる。ＡＤ処理時間が短縮することに比例して、消費電力の削減効果もある。
信号処理回路１０００は、Ｄ相セトリング時に画素信号ＶＳＬの上位ビットを判定し、上位ビットの判定結果に基づいて、カラムアンプ１６０に入力される画素信号ＶＳＬのシフト量を調整するように構成される。画素信号ＶＳＬの上位ビットを判定する判定部１００１や、画素信号ＶＳＬのシフト量を調整する調整部１００２の回路を、低雑音増幅を目的とするカラムアンプ１６０の回路内に実装することもできる。
判定部１００１は、カラムアンプ１６０の入力前の画素信号ＶＳＬを用いて上位判定を行うことと（図１０及び図１１を参照のこと）、インバータとキャパシタとスイッチ素子という簡単な素子で構成されることから（図１４を参照のこと）、判定時間が短いという点に主な特徴がある。
信号処理回路１０００を用いてＶＳＬシフト方式を実施する場合、ＡＤ変換部１６１とランプ信号の関係は、従来の（ＶＳＬシフトを行わない）ＡＤ変換処理と同様である。したがって、マルチランプ方式で発生する負荷容量の変動や回路規模などの課題がなく、１Ｈ毎のキャリブレーションも不要である。
信号処理回路１０００によれば、画質に最も影響が出る、小信号時（遮光時若しくは黒レベル）における暗示特性は、従来の（ＶＳＬシフトを行わない）ＡＤ変換処理と同様であり、良好な特性を保ちつつ、ＡＤ変換処理時間の短縮を図ることができる。
Ｅ．撮像装置の構成例
図１９には、本明細書で開示する技術を適用して構成される撮像装置１９００の構成例を示している。撮像装置１９００は、例えばデジタルスチルカメラやデジタルビデオカメラに相当する。図示の撮像装置１９００は、光学系１９０１と、イメージセンサ１９０２と、信号処理部１９０３と、記録再生部１９０４と、記録部１９０５と、制御部１９０６を備えている。
光学系１９０１は、メカニカルシャッターやレンズ、絞り機構などを含み、シャッターが開いたタイミングで被写体からの反射光をレンズで集光して、絞り機構を介してイメージセンサ１９０２の画素領域に入射する。
イメージセンサ１９０２は、図１に示した構成を備えているが、ＡＤ変換部１０３内では、図１０に示した信号処理回路１０００を適用したカラムアンプ１６０及びカラムＡＤ変換部１６１で構成されるものとする。イメージセンサ１９０２は、光学系１９０１からの光に対応した画像信号を生成し、且つデジタル変換して、信号処理部１９０３に出力する。
信号処理部１９０３は、イメージセンサ１９０２から出力されるデジタル画像信号に対してデジタルゲイン処理やガンマ処理などのデジタル処理を施して、記録部１９０５に記録するのに適した信号を生成する。
記録再生部１９０４は、信号処理部１９０４から供給された信号を記録部１９０５に記録する。また、記録再生部１９０４は、記録部１９０５に記録された信号を再生して、当該撮像装置１９００が装備し又は外付け接続されている表示装置（図示しない）に表示する。記録部１９０５は、ハードディスクや半導体メモリなどの記録媒体で構成され、記録再生部１９０４によって信号の記録並びに再生が行われる。
制御部１９０６は、例えばマイクロプロセッサにより構成され、当該撮像装置１９００内の各部の動作を統括的にコントロールする。例えば、制御部１９０６は、撮像装置１９００が備えるユーザインターフェース（図示しない）などを介して入力されるユーザからの指示に応じて、当該撮像装置１９００内の各部の動作を統括的にコントロールする。また、制御部１９０６は、光学系１９０１内のメカニカルシャッター及び絞り機構を駆動制御して、自動露光処理などを実現する。
Ｆ．情報処理装置の構成例
図２０には、本明細書で開示する技術を適用して構成されるイメージセンサを搭載した情報処理装置２０００の構成例を示している。情報処理装置２０００は、例えばスマートフォンやタブレット、あるいはその他のタイプの情報端末に相当するが、制御部２０１０に対して、表示部２０２０や音声処理部２０３０、通信部２０４０、記憶部２０５０、撮像部２０６０、センサ部２０７０などが接続されることにより構成されている。
制御部２０１０は、ＣＰＵ２０１１、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）２０１２、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）２０６１３などにより構成される。ＲＯＭ２０１２内には、ＣＰＵ２０１１が実行するプログラム・コードや当該情報処理装置２０００に必須の情報などが格納されている。
ＣＰＵ２０１１は、ＲＯＭ２０１２や記憶部２０４０からＲＡＭ２０１３にプログラム・コードをロードして実行する。ＣＰＵ２０１１が実行するプログラムには、ＡｎｄｒｏｉｄやｉＯＳなどのオペレーティングシステム（ＯＳ）や、そのＯＳが提供する実行環境下で動作する各種アプリケーションプログラムを挙げることができる。
表示部２０２０は、液晶素子や有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子などからなる表示パネル２０２１と、この表示パネル２０２１の上面に貼設された透明なタッチパネル２０２３を備えている。表示パネル２０２１は、表示インターフェース２０２２を介して制御部２０１０に接続され、制御部６１０で生成された画像情報を表示出力する。また、タッチパネル２０２３は、タッチインターフェース２０２４を介して制御部２０１０に接続され、ユーザが表示パネル２０２１上を指先で操作した座標情報を制御部２０１０に出力する。制御部２０１０側では、入力された座標情報に基づいて、ユーザによるタッチ操作（タップや長押し、フリック、スワイプなど）を検出して、ユーザ操作に対応する処理を起動する。
音声処理部２０３０は、スピーカなどの音声出力部２０３１と、マイクロホンなどの音声入力部２０３２と、入出力される音声信号を符号化復号処理する音声コーデック（ＣＯＤＥＣ）２０３３を備えている。また、音声処理部２０３０は、音声信号をヘッドフォン（図示しない）に出力するための音声出力端子２０３４をさらに備えていてもよい。
通信部２０４０は、制御部２０１０で実行するアプリケーションと外部装置（図示しない）間での情報の通信処理を行なう。ここで言う外部装置として、他のユーザが扱う情報端末や、インターネット上に存在するサーバなどを挙げることができる。通信部２０４０は、使用する通信媒体に応じて、Ｗｉ−Ｆｉ（登録商標）、ＮＦＣ、Ｂｌｕｅｔｏｏｔｈ（登録商標）通信などの物理層モジュールを装備するとともに、物理層モジュールを介して送受信される通信信号の変復調処理や符号化復号処理を行なう。
記憶部２０５０は、例えばＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）やＨＤＤ（Ｈａｒｄ Ｄｉｓｃ Ｄｒｉｖｅ）などの大容量の記憶装置からなる。例えば、通信部２０４０を介してダウンロードしたアプリケーションプログラムやコンテンツ、撮像部２０６０で撮影した静止画や動画などの画像データなどは、記憶部２０５０に格納される。
撮像部２０６０は、図１９に示した撮像装置１９００に相当し、本明細書で開示する技術を適用している。撮像部２０６０は、生成した画像データを、カメラインターフェース（図示しない）を介して制御部６１０に出力する。
センサ部２０７０は、当該情報処理装置２０００の位置情報を取得するためのＧＰＳ（Ｇｌｏｂａｌ Ｐｏｓｏｔｉｏｎｉｎｇ Ｓｙｓｔｅｍ）センサや、当該情報処理装置２０００本体の姿勢や作用する力を検出するためのジャイロ・センサー、加速度センサなどを含んでいる。
以上、特定の実施形態を参照しながら、本明細書で開示する技術について詳細に説明してきた。しかしながら、本明細書で開示する技術の要旨を逸脱しない範囲で当業者が該実施形態の修正や代用を成し得ることは自明である。
本明細書で開示する技術は、主にＣＭＯＳやＣＣＤなどのイメージセンサのカラムＡＤ変換部に好適に適用することができる。もちろん、簡素に構成することが求められるＡＤ変換回路に対して、同様に本明細書で開示する技術を適用することができる。
また、本明細書で開示する技術を適用したイメージセンサは、デジタルスチルカメラやデジタルビデオカメラ、車載カメラ、さらにはスマートフォンやタブレットなどの各種情報端末などに広く用いることができる。
要するに、例示という形態により本明細書で開示する技術について説明してきたが、本明細書の記載内容を限定的に解釈するべきではない。本明細書で開示する技術の要旨を判断するためには、特許請求の範囲を参酌すべきである。
なお、本明細書の開示の技術は、以下のような構成をとることも可能である。
（１）アナログ信号を増幅するアンプと、
前記アナログ信号の上位ビットを判定する判定部と、
前記判定部の判定結果に基づいて、前記アンプに入力される前記アナログ信号のレベルを調整する調整部と、
前記レベル調整された出力信号を用いて前記アナログ信号の下位ビットをＡＤ変換するシングルスロープ型のＡＤ変換部と、
を具備する信号処理装置。
（２）前記判定部は、前記アンプに入力される前の前記アナログ信号の上位ビットを判定するように構成される、
上記（１）に記載の信号処理装置。
（３）前記判定部は、インバータとキャパシタとスイッチ素子で構成される、
上記（１）又は（２）のいずれかに記載の信号処理装置。
（４）前記判定部は、前記アナログ信号が第１の端子に入力される第１のキャパシタと、参照信号が第１の端子に入力される第２のキャパシタを備え、前記インバータには前記第１及び第２のキャパシタの第２の端子が入力され、前記スイッチング素子はオートゼロ期間に前記インバータの出力を入力に短絡する、
上記（３）に記載の信号処理装置。
（５）前記判定部は、前記アナログ信号のＡＤ変換におけるＤ相セトリング時に、前記アナログ信号の上位ビットの判定を行う、
上記（１）乃至（４）のいずれかに記載の信号処理装置。
（６）前記判定部により判定した上位ビットと、前記ＡＤ変換部から出力される下位ビットとを連結して、前記アナログ信号をＡＤ変換したデジタル信号を出力する、
上記（１）乃至（５）のいずれかに記載の信号処理装置。
（７）前記アンプはスイッチトキャパシタアンプで構成される、
上記（１）乃至（６）のいずれかに記載の信号処理装置。
（８）前記判定部及び前記調整部のうち少なくとも一方は、前記アンプの回路内に実装される、
上記（７）に記載の信号処理装置。
（９）前記アナログ信号は、画素から出力される画素信号である、
上記（１）乃至（８）のいずれかに記載の信号処理装置。
（１０）前記アンプをカラムアンプとし、前記ＡＤ変換部をカラムＡＤ変換部とし、上記（１）乃至（９）のいずれかに記載の信号処理装置を用いて構成される、
イメージセンサ。
（１１）上記（１０）に記載のイメージセンサを備えた、撮像装置。
（１２）上記（１１）に記載の撮像装置を搭載した、情報処理装置。
１００…イメージセンサ
１０１…画素アレイ、１０２…参照電圧発生部、１０３…ＡＤ変換部
１０４…水平転送部、１１１…制御部、１１２…垂直走査部
１２１…垂直信号線、１２２…参照信号線、１２３…信号線
１２５…制御線、１３１、１３２、１３３、１３４…制御線
１４１…単位画素
１５１…フォトダイオード、１５２…転送トランジスタ
１５３…リセットトランジスタ、１５４…増幅トランジスタ
１５５…セレクトトランジスタ
１６０…カラムアンプ、１６１…カラムＡＤ変換器
１７１…比較器、１７２…カウンタ
１７３…キャパシタ、１７４…キャパシタ、１８１…比較器
１０００…信号処理回路、１００１…判定部、１００２…調整部
１１０１…キャパシタ（ＣIN）、１１０２…アンプ
１１０３…キャパシタ（ＣFB）、１１０４…スイッチ
１１１０…ＤＡコンバータ、１１１１〜１１１３…スイッチ
１１１４〜１１１６…キャパシタ
１４０１…インバータ、１４０２…第１のキャパシタ（Ｃ１）
１４０３…第２のキャパシタ（Ｃ２）、１４０４…スイッチ
１４０５…ラッチ、１４０６…ＤＡコンバータ
１９００…撮像装置、１９０１…光学系、１９０２…イメージセンサ
１９０３…信号処理部、１９０４…記録再生部、１９０５…記録部
１９０６…制御部
２０００…情報処理装置、２０１０…制御部、２０２０…表示部
２０２１…表示パネル、２０２２…表示インターフェース
２０２３…タッチパネル、２０２４…タッチインターフェース
２０３０…音声処理部、２０３１…音声出力部
２０３２…音声入力部、２０３３…音声コーデック
２０３４…音声出力端子、２０４０…通信部、２０５０…記憶部
２０６０…撮像部、２０７０…センサ部

Claims (12)

  1. アナログ信号を増幅するアンプと、
    前記アナログ信号の上位ビットを判定する判定部と、
    前記判定部の判定結果に基づいて、前記アンプに入力される前記アナログ信号のレベルを調整する調整部と、
    前記レベル調整された出力信号を用いて前記アナログ信号の下位ビットをＡＤ変換するシングルスロープ型のＡＤ変換部と、
    を具備する信号処理装置。
  2. 前記判定部は、前記アンプに入力される前の前記アナログ信号の上位ビットを判定するように構成される、
    請求項１に記載の信号処理装置。
  3. 前記判定部は、インバータとキャパシタとスイッチ素子で構成される、
    請求項１に記載の信号処理装置。
  4. 前記判定部は、前記アナログ信号が第１の端子に入力される第１のキャパシタと、参照信号が第１の端子に入力される第２のキャパシタを備え、前記インバータには前記第１及び第２のキャパシタの第２の端子が入力され、前記スイッチング素子はオートゼロ期間に前記インバータの出力を入力に短絡する、
    請求項３に記載の信号処理装置。
  5. 前記判定部は、前記アナログ信号のＡＤ変換におけるＤ相セトリング時に、前記アナログ信号の上位ビットの判定を行う、
    請求項１に記載の信号処理装置。
  6. 前記判定部により判定した上位ビットと、前記ＡＤ変換部から出力される下位ビットとを連結して、前記アナログ信号をＡＤ変換したデジタル信号を出力する、
    請求項１に記載の信号処理装置。
  7. 前記アンプはスイッチトキャパシタアンプで構成される、
    請求項１に記載の信号処理装置。
  8. 前記判定部及び前記調整部のうち少なくとも一方は、前記アンプの回路内に実装される、
    請求項７に記載の信号処理装置。
  9. 前記アナログ信号は、画素から出力される画素信号である、
    請求項１に記載の信号処理装置。
  10. 前記アンプをカラムアンプとし、前記ＡＤ変換部をカラムＡＤ変換部とし、請求項１に記載の信号処理装置を用いて構成される、
    イメージセンサ。
  11. 請求項１０に記載のイメージセンサを備えた、撮像装置。
  12. 請求項１１に記載の撮像装置を搭載した、情報処理装置。
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