JP2018078350A - Ａｄ変換器、イメージセンサ、および撮像装置 - Google Patents

Abstract

【課題】ストリーキングの発生を抑制することが可能なＡＤ変換器を提供する。【解決手段】ＡＤ変換器２０Ａは、アナログ信号Ｖｉｎが入力される第１の増幅回路２１と、参照信号Ｖｒｅｆが入力される第２の増幅回路２２と、第１の増幅回路２１の出力信号が接続された第１のスイッチ２３１、第２の増幅回路２２の出力信号が接続された第２のスイッチ２３２、およびキャパシタ２３３を有するスイッチトキャパシタ回路２３と、第１のスイッチ２３１、第２のスイッチ２３２、およびキャパシタ２３３の相互接続点と基準電圧ＧＮＤとの間に接続されたプリチャージ回路２４と、キャパシタ２３３に接続されたＡＤ変換回路２５とを備える。【選択図】図８

Description

本開示は、ＡＤ変換器に関し、特にイメージセンサに搭載されるＡＤ変換器に関する。

近年、イメージセンサの分野において、様々な回路形式のアナログ−デジタル変換回路（以下、ＡＤ変換器またはＡＤＣと記載する）が提案されている。特に、非特許文献１には、ΔΣＡＤ変換器をイメージセンサに用いることで、高精度かつ低消費電力なイメージセンサが実現できることが開示されている。

ところで、イメージセンサの性能に依存して、イメージセンサを用いて撮影した画像にストリーキングと呼ばれる現象が生じることがある。ストリーキングは、例えば、暗闇の中で明るい点光源等を撮影した場合、撮影した画像上において点光源の左右に白い直線が浮き上がる現象である。また、ストリーキングは、例えば、日中、太陽等の強力な光源を撮影した場合、撮影した画像上において、太陽の左右に帯状の色味が変わった領域が生じたり、太陽の左右の領域が黒く沈み込むような現象である。

Ｙ． Ｃｈａｅ， ｅｔ ａｌ．， "Ａ ２．１Ｍ Ｐｉｘｅｌｓ， １２０Ｆｒａｍｅｓ／ｓ ＣＭＯＳ Ｉｍａｇｅ Ｓｅｎｓｏｒ Ｗｉｔｈ Ｃｏｌｕｍｎ−Ｐａｒａｌｌｅｌ ΔΣＡＤＣ Ａｒｃｈｉｔｅｃｔｕｒｅ，" ＩＥＥＥ Ｊ． Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ， ｖｏｌ．４６， ｎｏ．１， ｐｐ．２３６−２４７， Ｊａｎ． ２０１１． Ｊ． Ｍａｒｋｕｓ， ｅｔ ａｌ．， "Ｔｈｅｏｒｙ ａｎｄ Ａｐｐｌｉｃａｔｉｏｎｓ ｏｆ Ｉｎｃｒｅｍｅｎｔａｌ ΔΣ Ｃｏｎｖｅｒｔｏｒｓ，" ＩＥＥＥ ＴＣＡＳ−Ｉ， ｖｏｌ．５１， ｎｏ．４， ｐｐ．６７８−６９０， Ａｐｒ． ２００４．

本開示は、上記のようなストリーキングの発生を抑制することが可能なＡＤ変換器を提供する。

本開示におけるＡＤ変換器は、アナログ信号が入力される第１の増幅回路と、参照信号が入力される第２の増幅回路と、第１の増幅回路の出力信号が接続された第１のスイッチ、第２の増幅回路の出力信号が接続された第２のスイッチ、およびキャパシタを有するスイッチトキャパシタ回路と、第１のスイッチ、第２のスイッチ、およびキャパシタの相互接続点と基準電圧との間に接続されたプリチャージ回路と、キャパシタに接続されたＡＤ変換回路とを備える。

本開示におけるＡＤ変換器は、上記のようなストリーキングの発生を抑制するのに有効である。

イメージセンサの外観の一例を示す模式図 図１のイメージセンサの機能構成を表すブロック図 画素部とＡＤＣとの基準電圧を示す模式図 ＡＤＣにおける消費電流の入力電圧依存性を説明するための模式図 カラムＡＤＣの構成を示す模式図 ストリーキングが発生した画像を示す模式図 スイッチトキャパシタ型積分器の回路図 実施の形態１に係るＡＤ変換器の概略構成を示すブロック図 実施の形態１に係るＡＤ変換器における増幅回路の一例を示す回路図 実施の形態１に係るＡＤ変換器における増幅回路の別例を示す回路図 実施の形態１に係るＡＤ変換器の動作を説明するためのタイムチャート 実施の形態２に係るＡＤ変換器の概略構成を示すブロック図 実施の形態２に係るＡＤ変換器の動作を説明するためのタイムチャート 実施の形態３に係るデジタルカメラの外観図

（本発明の基礎となった知見）
上述のように、イメージセンサを用いて撮影した画像にストリーキングと呼ばれる現象が生じることがある。

まず、イメージセンサの構成と動作について具体例を挙げて説明する。

図１は、イメージセンサの外観の一例を示す模式図である。

図２は、図１のイメージセンサの機能構成を表すブロック図である。

図１および図２に示されるイメージセンサ１０１は、画素部（画素アレイ）１０２と、行セレクタ１０３と、カラムＡＤＣ１０４と、パラレル・シリアル変換部１０５とを備える。なお、図１では、周辺回路１０６内にパラレル・シリアル変換部１０５があるものとする。

以下、図１および図２に示されるイメージセンサの動作を簡略化して説明する。

まず、光が画素部１０２においてマトリクス状に配列された複数の光電変換素子（例えばフォトダイオード）に入力され、対応する電圧が行セレクタ１０３に出力される。

次に、行セレクタ１０３から、画素部１０２の画素１行分に相当する出力電圧がカラムＡＤＣ１０４に出力される。カラムＡＤＣ１０４は、複数のＡＤＣから構成され、上記出力電圧をアナログ−デジタル変換し、デジタルデータを出力する。出力されたデジタルデータは、パラレル・シリアル変換部１０５によって変換され、イメージセンサ１０１の外部に出力される。

図３は、画素部１０２とＡＤＣ１０７との基準電圧を示す模式図である。なお、図３では、行セレクタ１０３は、省略されている。

図３に示されるように、画素部１０２およびＡＤＣ１０７は、各々独立したインピーダンスＲ１およびＲ２を共通ＧＮＤまでの経路に有する。つまり、画素部１０２は、ＧＮＤ１を基準とした電圧を出力し、ＡＤＣ１０７は、ＧＮＤ２を基準とした電圧（入力電圧Ｖｉｎ）を受け取る。したがって、ＡＤＣ１０７の消費電流（図３のＲ２に流れる電流）に、入力電圧Ｖｉｎに対する依存性がある場合、入力電圧Ｖｉｎに応じてＡＤＣの出力に誤差が生じる。なお、本明細書中において、消費電流の入力電圧Ｖｉｎへの依存性とは、入力電圧の大きさと、消費電流の大きさとの間に何らかの相関関係があることを意味する。

図４は、ＡＤＣにおける消費電流の入力電圧依存性を説明するための模式図である。

図４の（ａ）は、共通ＧＮＤへ流れ込む消費電流の入力電圧Ｖｉｎに対する依存性を示している。このとき、インピーダンスＲ２によって、ＧＮＤ２の電位は、図４の（ｂ）に示されるような特性をもつ。つまり、図４の（ｃ）に示されるように、Ｖｉｎ（実際の特性）は、共通ＧＮＤを基準とした理想的なＶｉｎ（理想特性）よりも低下する。

ここで、一般的に、光電変換素子から出力される電圧は、当該光電変換素子に入力される光の明度と反比例の関係をもつ。このため、画素部１０２に入力される光と、ＡＤＣ１０７から出力されるデジタル値とは、図４の（ｃ）に示されるような特性となる。すなわち、画素部１０２に入力される光の明度が低い（暗い）ほど、実際の特性と理想特性との差は大きくなる。

次に、ストリーキングについて説明する。

図５は、カラムＡＤＣの構成を示す模式図である。

図６は、ストリーキングが発生した画像を示す模式図である。

図５に示されるように、カラムＡＤＣ１０４は、多数のＡＤＣ１０７が並列に接続された構成であり、カラムＡＤＣ１０４を構成する複数のＡＤＣ１０７は、共通のインピーダンスＲ２を共通ＧＮＤまでの経路に有する。

イメージセンサ１０１を用いて、全体的に明度が均一だが特定の領域だけが黒い対象物を撮影した場合、上記特定の領域に対応する画素のＡＤＣ１０７からＲ２に流れ込む消費電流は増える。このため、ＧＮＤ２の電位が上がる。その結果、並列に接続された他のＡＤＣ１０７の入力電圧Ｖｉｎは、ＧＮＤ２の電位が上がった分だけ減少し、これらの他のＡＤＣ１０７からは、実際よりも明るい方向にオフセットしたデジタル値が出力される。すなわち、一部の低輝度画素のために、同一行の他の画素のデジタル値が変化してしまう。

よって、図６の（ａ）に示されるような、白い帯状のストリーキングが発生した画像１１０が得られる。

あるいは、イメージセンサ１０１を用いて、全体的に明度が均一だが特定の領域だけが白い対象物を撮影した場合、上記特定の領域に対する画素のＡＤＣ１０７からＲ２に流れ込む消費電流は減少する。このため、ＧＮＤ２の電位が下がる。その結果、並列に接続された他のＡＤＣ１０７の入力電圧Ｖｉｎは、ＧＮＤ２の電位が上がった分だけ増加し、これらの他のＡＤＣ１０７からは、実際よりも暗い方向にオフセットしたデジタル値が出力される。すなわち、一部の高輝度画素のために、同一行の他の画素のデジタル値が変化してしまう。

よって、図６の（ｂ）に示されるような、黒い帯状のストリーキングが発生した画像１１１が得られる。

これらのようなストリーキングを低減するためには、ＡＤＣ１０７の消費電流の入力電圧Ｖｉｎへの依存性をいかに低減するか（または平準化するか）が課題となる。

ＡＤＣ１０７における消費電流の入力電圧Ｖｉｎへの依存性は、ＡＤＣ１０７において一般的に用いられるスイッチトキャパシタ技術に起因するものである。

ＡＤＣには、サイクリック型ＡＤＣ、ＳＡＲ型ＡＤＣ、ΔΣ変調型ＡＤＣなどの様々な種類があるが、その基本要素回路はスイッチトキャパシタ回路である。

図７は、スイッチトキャパシタ型回路の一例である、スイッチトキャパシタ型積分器の回路図である。

以下、図７に示される回路において、サンプリング容量１２１において充放電を行う場合について説明する。

サンプリング容量１２１は、一方の端子が演算増幅器１２３によって仮想接地されている。このため、サンプリング容量１２１における充放電量は、当該サンプリング容量１２１の他方の端子の電位、すなわち入力端子１２９に入力される電圧で決まる。

いま、サンプリング容量１２１の静電容量をＣｓ［Ｆ］とし、入力端子１２９にＶｉｎ［Ｖ］の電圧が印加されているとする。ここで、スイッチ１２４が短絡され、スイッチ１２５が開放されているとすると、サンプリング容量１２１の他方の端子は、Ｖｉｎ［Ｖ］の電圧にセットされる。このため、サンプリング容量１２１には、Ｃｓ・Ｖｉｎ［Ｃ］の電荷が充電される。

次に、スイッチ１２４が開放されるとともにスイッチ１２５が短絡されると、サンプリング容量１２１の他方の端子は、ＧＮＤにセットされる。このため、サンプリング容量１２１に充電されたＣｓ・Ｖｉｎ［Ｃ］の電荷がＧＮＤ経由で放電される。

以上のように、スイッチトキャパシタ回路を基本要素回路としているＡＤ変換器において、その消費電流が入力依存性をもつことは本質的な課題である。

以下、適宜図面を参照しながら、実施の形態を詳細に説明する。ただし、必要以上に詳細な説明は省略する場合がある。例えば、既によく知られた事項の詳細説明や実質的に同一の構成に対する重複説明を省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。

なお、添付図面および以下の説明は、当業者が本開示を十分に理解するために、提供されるのであって、これらにより特許請求の範囲に記載の主題を限定することは意図されていない。

（実施の形態１）
以下、図８〜図１１を用いて、実施の形態１を説明する。

［１−１．構成］
図８は、実施の形態１に係るＡＤ変換器の概略構成を示すブロック図である。図８に示すように、ＡＤ変換器２０Ａは、増幅回路２１、増幅回路２２、スイッチトキャパシタ回路２３、プリチャージ回路２４、およびＡＤ変換回路２５を備える。

増幅回路２１には入力電圧Ｖｉｎが入力される。Ｖｉｎは、ＡＤ変換器２０Ａによるアナログ−デジタル変換の対象となるアナログ信号である。Ｖｉｎは、例えば、図３に示したようにイメージセンサ１０１の画素部１０２から与えられる。

増幅回路２２には参照電圧Ｖｒｅｆが入力される。Ｖｒｅｆは、ＡＤ変換器２０Ａによるアナログ−デジタル変換の基準となる参照信号である。すなわち、ＡＤ変換器２０Ａは、ＶｉｎとＶｒｅｆの差分電圧をアナログ−デジタル変換する。Ｖｒｅｆは、Ｖｉｎよりも高くても低くてもいずれでもよい。ＶｒｅｆがＶｉｎよりも高い場合にはＡＤ変換器２０Ａの入力極性は反転し、ＶｒｅｆがＶｉｎよりも低い場合にはＡＤ変換器２０Ａの入力極性は反転せずそのままである。

図９は、増幅回路２１および２２の一例を示す回路図である。図９に示したように、増幅回路２１および２２は、定電流源２６、およびＮＭＯＳトランジスタからなるソースフォロワ２７を用いて構成することができる。定電流源２６は、増幅回路２１および２２の出力端と基準電圧（ここではＧＮＤ）との間に接続されている。増幅回路２１および２２において、ソースフォロワ２７（ＮＭＯＳトランジスタ）のゲートに接続された入力端ＩＮに信号が入力され、ソースに接続された出力端ＯＵＴから信号が出力される。

図９に示した増幅回路２１および２２の利得はほぼ１倍であり、増幅回路２１および２２の出力電圧は入力電圧からソースフォロワ２７のゲート−ソース間電圧だけ降下した電圧となる。また、ＧＮＤに流れ込む電流は入出力電圧にかかわらず一定値に保たれる。

図１０は、増幅回路２１および２２の別例を示す回路図である。図１０に示したように、増幅回路２１および２２は、定電流源２６、およびオペアンプからなるボルテージフォロワ２８を用いて構成することができる。ボルテージフォロワ２８（オペアンプ）の反転入力端ＩＮ−と出力端ＯＵＴとは互いに接続されている。定電流源２６は、ボルテージフォロワ２８のテール電流源として増幅回路２１および２２の出力端ＯＵＴと基準電圧（ここではＧＮＤ）との間に接続されている。増幅回路２１および２２において、ボルテージフォロワ２８（オペアンプ）の非反転入力端ＩＮ＋に信号が入力され、出力端ＯＵＴから信号が出力される。

図１０に示した増幅回路２１および２２の利得はほぼ１倍であり、増幅回路２１および２２の出力電圧は入力電圧とほぼ等しくなる。また、ＧＮＤに流れ込む電流は入出力電圧にかかわらず一定値に保たれる。

図８へ戻り、スイッチトキャパシタ回路２３は、スイッチ２３１、スイッチ２３２、およびキャパシタ２３３を有する。

スイッチ２３１の一端に増幅回路２１の出力信号が接続され、スイッチ２３１の他端はキャパシタ２３３の一端に接続されている。スイッチ２３１は、制御信号Φ１に従ってスイッチング動作し、増幅回路２１とキャパシタ２３３との短絡および開放を切り替える。制御信号Φ１は図略のコントローラから出力される。

スイッチ２３２の一端に増幅回路２２の出力信号が接続され、スイッチ２３２の他端はキャパシタ２３３の一端に接続されている。スイッチ２３２は、制御信号Φ２に従ってスイッチング動作し、増幅回路２２とキャパシタ２３３との短絡および開放を切り替える。制御信号Φ２は図略のコントローラから出力される。

キャパシタ２３３は、図７におけるサンプリング容量１２１に相当する。

プリチャージ回路２４は、スイッチトキャパシタ回路２３におけるスイッチ２３１、スイッチ２３２、およびキャパシタ２３３の相互接続点と基準電圧（ここではＧＮＤ）との間に接続されている。プリチャージ回路２４は、例えば、一端が上記相互接続点に接続され、他端がＧＮＤに接続されたスイッチ２４１で構成することができる。スイッチ２３２は、制御信号Φ３に従ってスイッチング動作し、キャパシタ２３３とＧＮＤとの短絡および開放を切り替える。制御信号Φ３は図略のコントローラから出力される。

ＡＤ変換回路２５は、キャパシタ２３３の他端に接続されている。ＡＤ変換回路２５は、キャパシタ２３３の充電電圧を積分し、当該積分した電圧をアナログ−デジタル変換してデジタル値Ｄｏｕｔを出力する。ＡＤ変換回路２５は、サイクリック型ＡＤＣ、ＳＡＲ型ＡＤＣ、ΔΣ変調型ＡＤＣ、およびこれらの複合型などである。

［１−２．動作］
以上のように構成されたＡＤ変換器２０Ａについて、その動作を以下説明する。なお、便宜上、ＶｒｅｆがＶｉｎよりも高いものとして説明する。また、スイッチ２３１、２３２、および２４１は、それぞれ、Φ１、Φ２、およびΦ３がＨレベルのときにオン状態（短絡）となり、Φ１、Φ２、およびΦ３がＬレベルのときにオフ状態（開放）になるものとする。また、キャパシタ２３３の他端はＡＤ変換回路２５内で仮想接地されているものとする。また、増幅回路２１からはＶｉｎが出力され、増幅回路２２からはＶｒｅｆが出力されるものとする。

図１１は、本実施の形態に係るＡＤ変換器２０Ａの動作を説明するためのタイムチャートである。Φ１およびΦ２は同時にＨレベルになることはなく、いずれか一方がＨレベルのとき他方はＬレベルである。また、Φ３は、Φ１およびΦ２がいずれもＬレベルのときにＨレベルとなる。

まず、Φ２がＨレベルになると、スイッチ２３１、２３２、および２４１のうちスイッチ２３２のみがオン状態となり、キャパシタ２３３に増幅回路２２の出力信号（参照電圧Ｖｒｅｆ）が接続される。これにより、キャパシタ２３３の充電電圧はＧＮＤからＶｒｅｆに上昇する。このとき、キャパシタ２３３の静電容量に対して増幅回路２２の駆動能力が十分に大きいため、キャパシタ２３３の充電電圧はすぐさまＶｒｅｆに上昇する。また、スイッチ２３２がオン状態となっている間、ＧＮＤに流れ込む電流は、増幅回路２２における定電流源２６によって一定値に保たれる。

その後、Φ２がＬレベルになるとスイッチ２３１、２３２、および２４１のすべてがオフ状態となり、キャパシタ２３３の充電電圧はＶｒｅｆに維持される。そして、Φ２がＬレベルになったすぐ後にΦ３がＨレベルになると、スイッチ２３１、２３２、および２４１のうちスイッチ２４１のみがオン状態となり、キャパシタ２３３がＧＮＤに接続される。これにより、キャパシタ２３３はすぐさま放電して充電電圧はＧＮＤレベルとなる。すなわち、キャパシタ２３３がＧＮＤレベルにプリチャージされる。

その後、Φ３がＬレベルになるとスイッチ２３１、２３２、および２４１のすべてがオフ状態となり、キャパシタ２３３の充電電圧はＧＮＤレベルに維持される。そして、Φ３がＬレベルになったすぐ後に今度はΦ１がＨレベルになると、スイッチ２３１、２３２、および２４１のうちスイッチ２３１のみがオン状態となり、キャパシタ２３３に増幅回路２１の出力信号（入力電圧Ｖｉｎ）が接続される。これにより、キャパシタ２３３の充電電圧はＧＮＤからＶｉｎに上昇する。このとき、キャパシタ２３３の静電容量に対して増幅回路２１の駆動能力が十分に大きいため、キャパシタ２３３の充電電圧はすぐさまＶｉｎに上昇する。また、スイッチ２３１がオン状態となっている間、ＧＮＤに流れ込む電流は、増幅回路２１における定電流源２６によって一定値に保たれる。

ＡＤ変換回路２５は、キャパシタ２３３に充電された入力電圧Ｖｉｎを積分し、当該積分した電圧をアナログ−デジタル変換してデジタル値Ｄｏｕｔを出力する。

［１−３．効果等］
以上のように、本実施の形態において、ＡＤ変換器２０Ａは、増幅回路２１、増幅回路２２、スイッチトキャパシタ回路２３、プリチャージ回路２４、およびＡＤ変換回路２５を備える。増幅回路２１にはアナログ信号（入力電圧Ｖｉｎ）が入力され、増幅回路２２には参照信号（参照電圧Ｖｒｅｆ）が入力され、増幅回路２１および２２においてＧＮＤに流れ込む電流は一定である。スイッチトキャパシタ回路２３は、ＡＤ変換器２０Ａにおけるサンプリング容量としてのキャパシタ２３３を有しており、スイッチ２３１および２３２は増幅回路２１および２２の各出力信号に接続され、キャパシタ２３３はＡＤ変換回路２５に接続される。プリチャージ回路２４は、スイッチ２３１および２３２がいずれもオフ状態のときにキャパシタ２３３をプリチャージする。

これにより、サンプリング容量としてのキャパシタ２３３に増幅回路２１の出力信号が接続されたときにＧＮＤに流れ込む電流は、入力電圧Ｖｉｎの大小にかかわらず常に一定となり、ＡＤ変換器２０Ａにおいて消費電流の入力依存性がなくなる。

また、キャパシタ２３３が増幅回路２１または２２の出力信号に接続される直前にキャパシタ２３３は毎回ＧＮＤレベルにプリチャージされる。そして、キャパシタ２３３が増幅回路２１または２２の出力信号に接続されたとき、キャパシタ２３３は、ソースフォロワ２７またはボルテージフォロワ２８の高速なプルアップ動作により、ＧＮＤからＶｉｎまたはＶｒｅｆに上昇する方向へ充電される。これにより、キャパシタ２３３の充電速度が高速化され、入力アナログ信号の高速なサンプリングが可能となる。

（実施の形態２）
以下、図１２および図１３を用いて、実施の形態２を説明する。

［２−１．構成］
図１２は、実施の形態２に係るＡＤ変換器の概略構成を示すブロック図である。図８に示すように、ＡＤ変換器２０Ｂは、増幅回路２１、増幅回路２２、スイッチトキャパシタ回路２３、プリチャージ回路２４、およびＡＤ変換回路２５を備える。なお、増幅回路２１および２２、スイッチトキャパシタ回路２３、およびＡＤ変換回路２５は、実施の形態１と同様であるため説明を省略する。

プリチャージ回路２４は、スイッチトキャパシタ回路２３におけるスイッチ２３１、スイッチ２３２、およびキャパシタ２３３の相互接続点と基準電圧（ここではＧＮＤ）との間に接続されている。プリチャージ回路２４は、スイッチ２４１、スイッチ２４２、およびキャパシタ２４３を有するスイッチトキャパシタ回路として構成されている。

スイッチ２４１の一端は上記相互接続点に接続され、スイッチ２４１の他端はキャパシタ２４３の一端に接続されている。キャパシタ２４３の一端は基準電圧（ここではＧＮＤ）に接続されている。スイッチ２４１は、制御信号Φ３に従ってスイッチング動作し、キャパシタ２３３とキャパシタ２４３との短絡および開放を切り替える。制御信号Φ３は図略のコントローラから出力される。

スイッチ２４２の一端は基準電圧（ここではＧＮＤ）に接続され、スイッチ２４２の他端はキャパシタ２４３の一端に接続されている。すなわち、スイッチ２４２はキャパシタ２４３の両端に接続されている。スイッチ２４２は、制御信号Φ４に従ってスイッチング動作し、キャパシタ２４３の両端の短絡および開放を切り替える。制御信号Φ４は図略のコントローラから出力される。

［２−２．動作］
以上のように構成されたＡＤ変換器２０Ｂについて、その動作を以下説明する。なお、便宜上、ＶｒｅｆがＶｉｎよりも高いものとして説明する。また、キャパシタ２３３とキャパシタ２４３の静電容量は等しいものとする。また、スイッチ２３１、２３２、２４１、および２４２は、それぞれ、Φ１、Φ２、Φ３、およびΦ４がＨレベルのときにオン状態（短絡）となり、Φ１、Φ２、Φ３、およびΦ４がＬレベルのときにオフ状態（開放）になるものとする。また、キャパシタ２３３の他端はＡＤ変換回路２５内でＧＮＤに仮想接地されているものとする。また、増幅回路２１からはＶｉｎが出力され、増幅回路２２からはＶｒｅｆが出力されるものとする。

図１３は、本実施の形態に係るＡＤ変換器２０Ｂの動作を説明するためのタイムチャートである。Φ１およびΦ２は同時にＨレベルになることはなく、いずれか一方がＨレベルのとき他方はＬレベルである。また、Φ３およびΦ４は同時にＨレベルになることはなく、いずれか一方がＨレベルのとき他方はＬレベルである。さらに、Φ３およびΦ４は、Φ１およびΦ２がいずれもＬレベルのときに論理遷移する。すなわち、スイッチ２４１および２４２は、スイッチ２３１および２３２がいずれもオフ状態のときにスイッチング動作する。

まず、Φ２がＨレベルになると、スイッチ２３１、２３２、２４１、および２４２のうちスイッチ２３２および２４２がオン状態となり、キャパシタ２３３に増幅回路２２の出力信号（参照電圧Ｖｒｅｆ）が接続される。これにより、キャパシタ２３３の充電電圧はＶｒｅｆ／２からＶｒｅｆに上昇する。このとき、キャパシタ２３３の静電容量に対して増幅回路２２の駆動能力が十分に大きいため、キャパシタ２３３の充電電圧はすぐさまＶｒｅｆに上昇する。また、スイッチ２３２がオン状態となっている間、ＧＮＤに流れ込む電流は、増幅回路２２における定電流源２６によって一定値に保たれる。また、キャパシタ２４３は両端が基準電圧（ここではＧＮＤ）に接続されて放電状態にある。

その後、Φ２がＬレベルになり、それとほぼ同時にΦ４がＬレベルになると、スイッチ２３１、２３２、２４１、および２４２のすべてがオフ状態となり、キャパシタ２３３の充電電圧はＶｒｅｆに維持され、キャパシタ２４３の充電電圧はゼロ（放電状態）に維持される。そして、Φ２およびΦ４がＬレベルになったすぐ後にΦ３がＨレベルになると、スイッチ２３１、２３２、２４１、および２４２のうちスイッチ２４２のみがオン状態となり、キャパシタ２３３とキャパシタ２４３が直列接続される。これにより、キャパシタ２３３とキャパシタ２４３との間で電荷再分配（エコライズ）が起き、キャパシタ２３３および２４３の静電容量が等しいことからキャパシタ２３３の充電電圧は元の半分、つまり、Ｖｒｅｆ／２に急速に収束する。すなわち、キャパシタ２３３が電圧Ｖｒｅｆ／２にプリチャージされる。

その後、Φ３がＬレベルになるとスイッチ２３１、２３２、２４１、２４２、および２４２のすべてがオフ状態となり、キャパシタ２３３の充電電圧はＶｒｅｆ／２に維持される。そして、Φ３がＬレベルになったすぐ後に今度はΦ１がＨレベルになり、それとほぼ同時にΦ４もＨレベルになり、スイッチ２３１、２３２、２４１、および２４２のうちスイッチ２３１および２４２がオン状態となり、キャパシタ２３３に増幅回路２１の出力信号（入力電圧Ｖｉｎ）が接続される。これにより、キャパシタ２３３の充電電圧はＶｒｅｆ／２からＶｉｎに上昇する。このとき、キャパシタ２３３の静電容量に対して増幅回路２１の駆動能力が十分に大きいため、キャパシタ２３３の充電電圧はすぐさまＶｉｎに上昇する。また、スイッチ２３１がオン状態となっている間、ＧＮＤに流れ込む電流は、増幅回路２１における定電流源２６によって一定値に保たれる。また、キャパシタ２４３は両端が基準電圧（ここではＧＮＤ）に接続されて放電される。

ＡＤ変換回路２５は、キャパシタ２３３に充電された入力電圧Ｖｉｎを積分し、当該積分した電圧をアナログ−デジタル変換してデジタル値Ｄｏｕｔを出力する。

［２−３．効果等］
以上のように、本実施の形態において、ＡＤ変換器２０Ｂは、増幅回路２１、増幅回路２２、スイッチトキャパシタ回路２３、プリチャージ回路２４、およびＡＤ変換回路２５を備える。増幅回路２１にはアナログ信号（入力電圧Ｖｉｎ）が入力され、増幅回路２２には参照信号（参照電圧Ｖｒｅｆ）が入力され、増幅回路２１および２２においてＧＮＤに流れ込む電流は一定である。スイッチトキャパシタ回路２３は、ＡＤ変換器２０Ｂにおけるサンプリング容量としてのキャパシタ２３３を有しており、のスイッチ２３１および２３２は増幅回路２１および２２の各出力信号に接続され、キャパシタ２３３はＡＤ変換回路２５に接続される。プリチャージ回路２４は、スイッチ２４１、スイッチ２４２、およびキャパシタ２４３を有するスイッチトキャパシタ回路として構成されており、スイッチ２３１および２３２のいずれかがオン状態のときにはキャパシタ２４３を放電し、スイッチ２３１および２３２がいずれもオフ状態のときにスイッチ２４１および２４２がスイッチング動作してキャパシタ２３３とキャパシタ２４３との間で電荷再分配が起きてキャパシタ２３３をＧＮＤよりも高い所定電圧にプリチャージする。

これにより、サンプリング容量としてのキャパシタ２３３に増幅回路２１の出力信号が接続されたときにＧＮＤに流れ込む電流は、入力電圧Ｖｉｎの大小にかかわらず常に一定となり、ＡＤ変換器２０Ｂにおいて消費電流の入力依存性がなくなる。

また、キャパシタ２３３が増幅回路２１または２２の出力信号に接続される直前にキャパシタ２３３は毎回ＧＮＤレベルよりも高い所定電圧にプリチャージされる。ここで、増幅回路２１および２２における定電流源２６が定電流を出力するためには当該定電流源２６を構成する図略のトランジスタを飽和領域で動作させる必要があり、それには当該トランジスタのドレイン−ソース間に、ゲート−ソース間電圧から閾値電圧を引いた電圧以上の電圧を印加しなければならない。実施の形態１ではキャパシタ２３３が増幅回路２１または２２の出力信号に接続される直前にキャパシタ２３３がＧＮＤレベルにプリチャージされるため、定電流源２６を構成する図略のトランジスタのソース電圧が瞬間的にＧＮＤレベルになって当該トランジスタが非飽和領域で動作して定電流性が崩れるおそれがある。これに対して、本実施の形態では、キャパシタ２３３はＧＮＤレベルよりも高い所定電圧にプリチャージされるため、定電流源２６を構成する図略のトランジスタが非飽和領域で動作することはなく、定電流源２６の定電流性を維持することができる。

そして、キャパシタ２３３が増幅回路２１または２２の出力信号に接続されたとき、キャパシタ２３３は、ソースフォロワ２７またはボルテージフォロワ２８の高速なプルアップ動作により、当該所定電圧からＶｉｎまたはＶｒｅｆに上昇する方向へ充電される。これにより、キャパシタ２３３の充電速度が高速化され、入力アナログ信号の高速なサンプリングが可能となる。

なお、定電流源２６が非飽和領域動作に陥らない限り、キャパシタ２３３とキャパシタ２４３の静電容量は必ずしも等しくなくてもよい。

（実施の形態３）
以下、図１４を用いて、実施の形態３を説明する。

図１４は、実施の形態４に係るデジタルカメラ３０の外観図である。図１４に示すように、デジタルカメラ３０は、交換レンズ（撮像光学系）３１と、交換レンズ３１を装着可能なカメラボディ３２とからなる。交換レンズ３１は、図略のフォーカスレンズとズームレンズとを含んで構成される。カメラボディ３２は、レリーズ釦３３を備える。また、カメラボディ３２には、実施の形態１に係るＡＤ変換器２０Ａや実施の形態２に係るＡＤ変換器２０Ｂを備えたイメージセンサ１０１（図１を参照）が内蔵されている。

以下、図１４に示されるデジタルカメラ３０の動作を簡略化して説明する。

カメラボディ３２は、レリーズ釦３３のユーザによる半押し操作を受け付けると、交換レンズ３１に対して、オートフォーカス動作するよう制御信号を送信する。また、カメラボディ３２は、レリーズ釦３３のユーザによる操作を受け付けると、交換レンズ３１を介して形成される被写体像の撮影動作を実行する。

交換レンズ３１は、被写体からの光を集光してイメージセンサ１０１に結像する。イメージセンサ１０１は、結像された被写体像を受像し、当該被写体像を光電変換して画像データを生成する。画像データは、カメラボディ３２内の図略のプロセッサで処理される。

以上のように、本実施の形態によると、デジタルカメラ３０に、実施の形態１に係るＡＤ変換器２０Ａや実施の形態２に係るＡＤ変換器２０Ｂを備えたイメージセンサ１０１を搭載したことにより、ストリーキングが抑制された高画質な撮影画像を得ることができる。

（他の実施の形態）
以上のように、本出願において開示する技術の例示として、実施の形態１ないし３を説明した。しかしながら、本開示における技術は、これに限定されず、適宜、変更、置き換え、付加、省略などを行った実施の形態にも適用可能である。また、上記実施の形態１ないし３で説明した各構成要素を組み合わせて、新たな実施の形態とすることも可能である。

そこで、以下、他の実施の形態を例示する。

図１に示したイメージセンサ１０１では、画素部１０２の両側にカラムＡＤ変換器１０４を設けているが、片側のみにカラムＡＤ変換器１０４を設けるようにしてもよい。

実施の形態２に係るＡＤ変換器２０Ｂにおいてキャパシタ２３３とキャパシタ２４３の静電容量を等しいとしたが、キャパシタ２４３の静電容量は、増幅回路２１および２２における定電流源２６を構成する図略のトランジスタの特性を考慮して、キャパシタ２３３のプリチャージ電圧をどの程度にするのかに応じて適宜決めればよい。

実施の形態３では、イメージセンサ１０１を搭載する撮像装置の一例としてデジタルカメラ３０を挙げたが、イメージセンサ１０１の応用範囲はデジタルカメラ３０に限定されない。イメージセンサ１０１は、スタジオ用カメラ、業務用カメラ、デジタルビデオカメラ、監視カメラ、車載カメラ、スマートフォン、タブレットＰＣなどの各種装置に搭載可能である。

以上のように、本開示における技術の例示として、実施の形態を説明した。そのために、添付図面および詳細な説明を提供した。

したがって、添付図面および詳細な説明に記載された構成要素の中には、課題解決のために必須な構成要素だけでなく、上記技術を例示するために、課題解決のためには必須でない構成要素も含まれ得る。そのため、それらの必須ではない構成要素が添付図面や詳細な説明に記載されていることをもって、直ちに、それらの必須ではない構成要素が必須であるとの認定をするべきではない。

また、上述の実施の形態は、本開示における技術を例示するためのものであるから、特許請求の範囲またはその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。

本開示は、イメージセンサに適用可能である。具体的には、スタジオ用カメラ、業務用カメラ、デジタルスチルカメラ、ムービー、カメラ機能付き携帯電話機、スマートフォンなどに搭載されるイメージセンサに、本開示は適用可能である。

２０Ａ ＡＤ変換器
２０Ｂ ＡＤ変換器
２１ 増幅回路（第１の増幅回路）
２２ 増幅回路（第２の増幅回路）
２３ スイッチトキャパシタ回路
２３１ スイッチ（第１のスイッチ）
２３２ スイッチ（第２のスイッチ）
２３３ キャパシタ
２４ プリチャージ回路
２４１ スイッチ（第３のスイッチ）
２４２ スイッチ（第４のスイッチ）
２４３ キャパシタ
２５ ＡＤ変換回路
２６ 定電流源
２７ ソースフォロワ
２８ ボルテージフォロワ
１０１ イメージセンサ
１０２ 画素部（画素アレイ）
１０４ カラムＡＤＣ
３０ デジタルカメラ（撮像装置）
３１ 交換レンズ（撮影光学系）

Claims (8)

1. アナログ信号が入力される第１の増幅回路と、
   参照信号が入力される第２の増幅回路と、
   前記第１の増幅回路の出力信号が接続された第１のスイッチ、前記第２の増幅回路の出力信号が接続された第２のスイッチ、およびキャパシタを有するスイッチトキャパシタ回路と、
   前記第１のスイッチ、前記第２のスイッチ、および前記キャパシタの相互接続点と基準電圧との間に接続されたプリチャージ回路と、
   前記キャパシタに接続されたＡＤ変換回路と、
   を備えるＡＤ変換器。
2. 前記第１および第２の増幅回路は、出力端と前記基準電圧との間に接続された定電流源を有する、
   請求項１に記載のＡＤ変換器。
3. 前記プリチャージ回路は、前記相互接続点に接続された第３のスイッチ、前記基準電圧が接続された第４のスイッチ、および前記基準電圧が接続されたキャパシタを有するスイッチトキャパシタ回路を有する、
   請求項２に記載のＡＤ変換器。
4. 前記第３および第４のスイッチは、前記第１および第２のスイッチがいずれもオフ状態のときにスイッチング動作する、
   請求項３に記載のＡＤ変換器。
5. 前記第１および第２の増幅回路は、ソースフォロワを有する、
   請求項１ないし請求項４のいずれかに記載のＡＤ変換器。
6. 前記第１および第２の増幅回路は、ボルテージフォロワを有する、
   請求項１ないし請求項４のいずれかに記載のＡＤ変換器。
7. 複数の光電変換素子がマトリクス状に配列された画素アレイと、
   請求項１ないし請求項６のいずれかに記載のＡＤ変換器を複数個有し、前記画素アレイの画素１行分に相当する出力電圧が入力されるカラムＡＤ変換器と、
   を備えるイメージセンサ。
8. 撮影光学系と、
   前記撮影光学系によって結像された被写体像を受像する請求項７に記載のイメージセンサと、
   を備える撮像装置。

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