JP6893325B2 - 反転増幅器、積分器、サンプルホールド回路、ａｄ変換器、イメージセンサ、および撮像装置 - Google Patents

反転増幅器、積分器、サンプルホールド回路、ａｄ変換器、イメージセンサ、および撮像装置 Download PDF

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Description

本開示は、反転増幅器、積分器、サンプルホールド回路、ＡＤ変換器、イメージセンサ、および撮像装置に関する。
高速かつコンパクトな反転増幅器としてインバータ回路がしばしば用いられる。例えば、イメージセンサの分野においてΔΣＡＤ変換器に適用される積分器のアンプとしてインバータ回路が用いられている（例えば、非特許文献１を参照）。
Ｙ． Ｃｈａｅ， ｅｔ ａｌ．， "Ａ ２．１Ｍ Ｐｉｘｅｌｓ， １２０Ｆｒａｍｅｓ／ｓ ＣＭＯＳ Ｉｍａｇｅ Ｓｅｎｓｏｒ Ｗｉｔｈ Ｃｏｌｕｍｎ−Ｐａｒａｌｌｅｌ ΔΣＡＤＣ Ａｒｃｈｉｔｅｃｔｕｒｅ，" ＩＥＥＥ Ｊ． Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ， ｖｏｌ．４６， ｎｏ．１， ｐｐ．２３６−２４７， Ｊａｎ． ２０１１．
本開示は、高速動作可能な反転増幅器を提供する。
本開示における反転増幅器は、第１入力端子と、第１出力端子と、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、クランプ回路とを備える。第１入力端子は、入力信号が入力される入力端子である。第１出力端子は、出力信号が出力される出力端子である。第１のトランジスタおよび第２のトランジスタとは、第１の電圧端子と第１出力端子との間に直列接続された第１の極性のトランジスタである。第３のトランジスタおよび第４のトランジスタとは、第２の電圧端子と第１出力端子との間に直列接続された第２の極性のトランジスタである。クランプ回路は、第２のトランジスタのゲート端子および第４のトランジスタのゲート端子に接続されている。第２のトランジスタおよび第４のトランジスタは、第１出力端子に接続されている。クランプ回路は、第１のスイッチと、第１の容量素子と、第２のスイッチと、第２の容量素子とを有する。
第１のスイッチは、第３の電圧端子と第２のトランジスタのゲート端子との間に接続されている。第１の容量素子は、第１入力端子と第２のトランジスタのゲート端子との間に接続されている。第２のスイッチは、第４の電圧端子と第４のトランジスタのゲート端子との間に接続されている。第２の容量素子は、第１入力端子と第４のトランジスタのゲート端子との間に接続されている。第１のトランジスタのゲート端子と第３のトランジスタのゲート端子とのうち少なくとも一方のゲート端子と、第１入力端子とは、入力信号を通すように接続されている。
本開示における反転増幅器は、入力信号を高速に反転増幅するのに有効である。
実施の形態１に係る反転増幅器を含み、サンプリングフェーズにおける積分器の一例を示す回路図 積分フェーズにおける図１Ａの積分器を示す回路図 従来の積分器および実施の形態１に係る積分器における入力信号の立ち下がり前後の出力波形の一例を示すグラフ 従来の積分器および実施の形態１に係る積分器における入力信号の立ち上がり前後の各出力波形の一例を示すグラフ 実施の形態２に係る反転増幅器を含み、サンプリングフェーズにおける積分器の一例を示す回路図 積分フェーズにおける図４Ａの積分器を示す回路図 実施の形態３に係る反転増幅器を含み、サンプリングフェーズにおける積分器の一例を示す回路図 積分フェーズにおける図５Ａの積分器を示す回路図 実施の形態４に係るＡＤ変換器のブロック構成図 実施の形態５に係るイメージセンサのブロック構成図 実施の形態６に係るデジタルカメラの外観図 クランプ回路を備えていない反転増幅器を含む積分器の一例を示す回路図 実施の形態１に係る積分器の動作を示す波形図
以下、適宜図面を参照しながら、実施の形態を詳細に説明する。ただし、必要以上に詳細な説明は省略する場合がある。例えば、既によく知られた事項の詳細説明や実質的に同一の構成に対する重複説明を省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。
なお、添付図面および以下の説明は、当業者が本開示を十分に理解するために、提供されるのであって、これらにより特許請求の範囲に記載の主題を限定することは意図されていない。
（実施の形態１）
以下、図１Ａ、図１Ｂ、図２、図３および図９を用いて、実施の形態１を説明する。
［１−１．構成］
図９は、後述のクランプ回路１７を備えていない反転増幅器１０Ｄを含む積分器２０Ｄの回路図を示している。インバータ回路を用いた反転増幅器のゲインは、一般的に３０ｄＢ程度である。反転増幅器１０Ｄは、カスコードトランジスタ（ＰＭＯＳトランジスタ１４およびＮＭＯＳトランジスタ１６）を有していることにより、インバータ回路を用いた反転増幅器と比較して２０〜３０ｄＢ程度高いゲインを得ることができる。一方で、反転増幅器１０Ｄは、カスコードトランジスタによって、電源電圧ＶＤＤから反転増幅器１０Ｄの出力端子１２に流れる電流、および、出力端子１２からグランド電圧ＧＮＤへ流れる電流、が制約される。すなわち、カスコードトランジスタを有する反転増幅器１０Ｄは、出力端子１２に接続された負荷を駆動する駆動力が低下している。これにより、積分器２０Ｄの大信号特性が劣化する。例えば、積分器２０Ｄの出力が安定するまでのセトリング時間が大きくなるという問題が生じる。
図１Ａおよび図１Ｂは、実施の形態１に係る反転増幅器を含む積分器の一例を示している。積分器は、動作状態として、サンプリングフェーズと積分フェーズとを有する。図１Ａは、サンプリングフェーズにおける積分器を示す回路図である。図１Ｂは、積分フェーズにおける積分器を示す回路図である。
図１Ａおよび図１Ｂに示すように、反転増幅器１０Ａは、入力端子１１と、出力端子１２と、２つのＰＭＯＳトランジスタ１３，１４と、２つのＮＭＯＳトランジスタ１５，１６と、クランプ回路１７とを備える。２つのＰＭＯＳトランジスタ１３，１４は、電源電圧ＶＤＤと出力端子１２との間に直列接続されている。より詳細には、ＰＭＯＳトランジスタ１３のソース端子は電源電圧ＶＤＤに接続されている。ＰＭＯＳトランジスタ１４のドレイン端子は出力端子１２に接続されている。ＰＭＯＳトランジスタ１３のドレイン端子は、ＰＭＯＳトランジスタ１４のソース端子に接続されている。２つのＮＭＯＳトランジスタ１５，１６は、グランド電圧ＧＮＤと出力端子１２との間に直列接続されている。より詳細には、ＮＭＯＳトランジスタ１５のソース端子はグランド電圧ＧＮＤに接続されている。ＮＭＯＳトランジスタ１６のドレイン端子は出力端子１２に接続されている。ＮＭＯＳトランジスタ１５のドレイン端子は、ＮＭＯＳトランジスタ１６のソース端子に接続されている。
入力端子１１とＰＭＯＳトランジスタ１３のゲート端子とが接続されている。入力端子１１とＮＭＯＳトランジスタ１５のゲート端子とが接続されている。ＰＭＯＳトランジスタ１３およびＮＭＯＳトランジスタ１５はソース接地トランジスタに相当する。
クランプ回路１７は、ＰＭＯＳトランジスタ１４のゲート端子およびＮＭＯＳトランジスタ１６のゲート端子に接続されている。ＰＭＯＳトランジスタ１４のドレイン端子およびＮＭＯＳトランジスタ１６のドレイン端子は、出力端子１２に接続されている。クランプ回路１７は、２つのスイッチ１７１，１７３と、２つの容量素子１７２，１７４とを備える。スイッチ１７１は、バイアス電圧Ｖｂ１とＰＭＯＳトランジスタ１４のゲート端子との間に接続されている。容量素子１７２は、入力端子１１とＰＭＯＳトランジスタ１４のゲート端子との間に接続されている。スイッチ１７３は、バイアス電圧Ｖｂ２とＮＭＯＳトランジスタ１６のゲート端子との間に接続されている。容量素子１７４は、入力端子１１とＮＭＯＳトランジスタ１６のゲート端子との間に接続されている。ＰＭＯＳトランジスタ１４およびＮＭＯＳトランジスタ１６はカスコードトランジスタに相当する。
積分器２０Ａは、反転増幅器１０Ａと、入力端子２１と、出力端子２２と、２つの容量素子２３，２５と、２つのスイッチ２４，２６とを備える。容量素子２３は、入力端子２１と反転増幅器１０Ａの入力端子１１との間に接続されている。スイッチ２４は、反転増幅器１０Ａの入力端子１１と反転増幅器１０Ａの出力端子１２との間に接続されている。容量素子２５およびスイッチ２６は、反転増幅器１０Ａの入力端子１１と反転増幅器１０Ａの出力端子１２との間に直列接続されている。反転増幅器１０Ａの出力端子１２は、積分器２０Ａの出力端子２２に接続されている。
［１−２．動作］
以上のように構成された積分器２０Ａについて、その動作を以下説明する。積分器２０Ａは、サンプリングフェーズおよび積分フェーズを交互に繰り返して動作する。
サンプリングフェーズでは、図１Ａに示したようにスイッチ２４，１７１，１７３が閉じ、スイッチ２６が開く。スイッチ２４が閉じることで反転増幅器１０Ａの入力端子１１と出力端子１２とが短絡される。これにより、反転増幅器１０Ａの入力端子１１および出力端子１２の電圧は、ともに電源電圧ＶＤＤとグランド電圧ＧＮＤの中間付近の電圧（中間電圧Ｖｘとする）となる。このとき、積分器２０Ａの入力端子２１の電圧をＶｏとする。容量素子２３には、サンプリングフェーズにおいて、Ｖｏ−Ｖｘに相当する電荷が蓄積される。すなわち、容量素子２３は、サンプリング容量として機能する。
スイッチ２６が開くことで容量素子２５が反転増幅器１０Ａの入力端子１１から切断される。このため、反転増幅器１０Ａの入力端子１１の電圧、または、出力端子１２の電圧が変化しても、容量素子２５に蓄積された電荷の量は保持される。
スイッチ１７１が閉じることで、ＰＭＯＳトランジスタ１４のゲート端子にはバイアス電圧Ｖｂ１が印加される。これにより、容量素子１７２にＶｂ１−Ｖｘに相当する電荷が蓄積される。スイッチ１７３が閉じることでＮＭＯＳトランジスタ１６のゲート端子にバイアス電圧Ｖｂ２が印加される。これにより、容量素子１７４にＶｂ２−Ｖｘに相当する電荷が蓄積される。
積分フェーズでは、スイッチ２４，２６，１７１，１７３の開閉状態はサンプリングフェーズのときとは逆になる。すなわち、図１Ｂに示したようにスイッチ２４，１７１，１７３が開き、スイッチ２６が閉じる。スイッチ２４が開くことで反転増幅器１０Ａの入力端子１１と出力端子１２との短絡が解除される。反転増幅器１０Ａは、入力端子１１に入力された信号を反転増幅して出力端子１２から信号を出力する。スイッチ２６が閉じることで容量素子２５が反転増幅器１０Ａの入力端子１１と出力端子１２との間に接続される。
ここで、積分フェーズにおいて、入力端子２１に入力信号が入力され、入力端子２１の電圧がＶｏからＶｉｎにステップ状に変化したとする。反転増幅器１０Ａの増幅率は十分に大きいため、入力端子２１の電圧の変化量、すなわち、Ｖｉｎ−Ｖｏに相当する電荷が容量素子２５に蓄積される。すなわち、容量素子２５は、入力信号を積分するための積分容量として機能する。
ここで、積分フェーズにおける入力端子２１に入力される電圧の変化量をΔＶｉｎ（＝Ｖｉｎ−Ｖｏ）とする。出力端子２２から出力される電圧Ｖｏｕｔの変化量をΔＶｏｕｔとする。容量素子２３の容量値をＣｓとする。容量素子２５の容量値をＣｉとする。このとき、次式が成り立つ。
ΔＶｏｕｔ＝−Ｃｓ／Ｃｉ×ΔＶｉｎ
したがって、サンプリングフェーズと積分フェーズを交互に繰り返すことで、積分器２０Ａの出力電圧ＶｏｕｔはΔＶｏｕｔずつ変動し、積分器２０Ａは積分動作を実現することができる。
ここで、積分器２０Ａにおいてスイッチ２６を常時オンとした場合について説明する。サンプリングフェーズにおいて、スイッチ２６がオンであることにより、容量素子２５に蓄積された電荷はスイッチ２４およびスイッチ２６を通して放電される。これにより、容量素子２５の両端間の電圧は、サンプリングフェーズにおいてリセットされる。すなわち、サンプリングフェーズから積分フェーズへ切り替わるタイミングにおいて、容量素子２５の両端間の電圧はリセットされた状態である。これにより、積分フェーズにおける積分動作は、実質的に入力信号を保持するサンプルホールドとして機能する。以上のように、スイッチ２６を常時オンにすることで、積分器２０Ａを、入力信号を保持するサンプルホールド回路として機能させることができる。このとき、積分フェーズにおける定常状態において、容量素子２５の両端間の電圧は、ΔＶｏｕｔに保持される。すなわち、積分器２０Ａの出力端子２２の電圧であるＶｏｕｔは、Ｖｘ−ΔＶｏｕｔとなる。
なお、積分器２０Ａがサンプルホールド回路である場合、スイッチ２６を省略し、容量素子２５を反転増幅器１０Ａの入力端子１１と反転増幅器１０Ａの出力端子１２との間に接続するようにしてもよい。
次に、サンプリングフェーズから積分フェーズに切り替わるタイミングについて説明する。このタイミングにおいて、入力端子２１に入力される電圧は、ＶｏからＶｉｎにステップ状に変化する。入力端子２１の電圧の変化は、容量素子２３を通じて、ＰＭＯＳトランジスタ１３のゲート端子およびＮＭＯＳトランジスタ１５のゲート端子に伝わる。
図１Ａに示すように、サンプリングフェーズにおいては、スイッチ１７１，１７３が閉じており、ＰＭＯＳトランジスタ１４のゲート端子の電圧は、バイアス電圧Ｖｂ１に固定されている。同様に、ＮＭＯＳトランジスタ１６のゲート端子の電圧は、バイアス電圧Ｖｂ２に固定されている。
一方、積分フェーズにおいては、スイッチ１７１，１７３は開いており、ＰＭＯＳトランジスタ１４のゲート端子およびＮＭＯＳトランジスタ１６のゲート端子の電圧は固定されていない。ＰＭＯＳトランジスタ１４のゲート端子は、容量素子１７２を介して反転増幅器１０Ａの入力端子１１に接続されている。ＮＭＯＳトランジスタ１６のゲート端子は、容量素子１７４を介して入力端子１１に接続されている。
ここで、サンプリングフェーズにおける容量素子１７２の両端間の電圧をＶｃ１（＝Ｖｂ１−Ｖｘ）とする。サンプリングフェーズにおける容量素子１７４の両端間の電圧をＶｃ２（＝Ｖｂ２−Ｖｘ）とする。このとき、積分フェーズに切り替わったタイミングにおけるＰＭＯＳトランジスタ１４のゲート端子の電圧は、Ｖｉｎ＋Ｖｃ１である。同様に、ＮＭＯＳトランジスタ１６のゲート端子の電圧は、Ｖｉｎ＋Ｖｃ２である。これにより、ＰＭＯＳトランジスタ１４のゲート端子およびＮＭＯＳトランジスタ１６のゲート端子の電圧は、反転増幅器１０Ａの入力端子１１の電圧に応じて上下する。すなわち、ＰＭＯＳトランジスタ１４のゲート端子およびＮＭＯＳトランジスタ１６のゲート端子に印加される電圧は、クランプ回路１７によってクランプされる。
例えばＶｉｎ＞Ｖｏであるとき、クランプ回路１７は、ＰＭＯＳトランジスタ１３，１４のソース−ドレイン間電流を減少させるとともに、ＮＭＯＳトランジスタ１５，１６のソース−ドレイン間電流を増加させる。これにより、反転増幅器１０Ａは出力端子１２からより多くの電流を引き込むことができる。すなわち、反転増幅器１０Ａの駆動力が増大する。
一方、Ｖｉｎ＜Ｖｏであるとき、クランプ回路１７は、ＰＭＯＳトランジスタ１３，１４のソース−ドレイン間電流を増加させるとともに、ＮＭＯＳトランジスタ１５，１６のソース−ドレイン間電流を減少させる。これにより、反転増幅器１０Ａは出力端子１２へより多くの電流を吐き出すことができる。すなわち、反転増幅器１０Ａの駆動力が増大する。
本開示の反転増幅器１０Ａを用いた積分器２０Ａにおいては、積分フェーズにおいて入力信号が入力されたときの反転増幅器１０Ａの駆動力が増大する。これにより、出力端子２２の電圧Ｖｏｕｔの変化が速くなり、出力端子２２の電圧が定常状態に達するまでの時間が短くなる。すなわち、積分器２０Ａの大信号特性が改善される。
図１０は、反転増幅器１０Ａを用いた積分器２０Ａの動作の一例を模式的に示した波形図である。（ａ）Ｖ２１は、入力端子２１における電圧波形を示している。（ｂ）Ｖ１１は、反転増幅器１０Ａの入力端子１１における電圧波形を示している。（ｃ）Ｖ１２は、出力端子２２における電圧波形を示している。（ｄ）ＳＷ２４は、スイッチ２４の開閉のタイミングを示している。（ｅ）ＳＷ２６は、スイッチ２６の開閉のタイミングを示している。
［１−３．効果等］
以上のように、実施の形態１において、反転増幅器１０Ａは、入力端子１１と、出力端子１２と、ＰＭＯＳトランジスタ１３と、ＰＭＯＳトランジスタ１４と、ＮＭＯＳトランジスタ１５と、ＮＭＯＳトランジスタ１６と、クランプ回路１７とを備える。入力端子１１は、入力信号が入力される入力端子である。出力端子１２は、出力信号が出力される出力端子である。ＰＭＯＳトランジスタ１３とＰＭＯＳトランジスタ１４とは、電源電圧ＶＤＤと出力端子１２との間に直列接続されている。ＮＭＯＳトランジスタ１５とＮＭＯＳトランジスタ１６とは、グランド電圧ＧＮＤと出力端子１２との間に直列接続されている。ＰＭＯＳトランジスタ１４およびＮＭＯＳトランジスタ１６は、出力端子１２に接続されている。クランプ回路１７は、ＰＭＯＳトランジスタ１４のゲート端子およびＮＭＯＳトランジスタ１６のゲート端子に接続されている。クランプ回路１７は、スイッチ１７１と、容量素子１７２と、スイッチ１７３と、容量素子１７４とを有する。スイッチ１７１は、バイアス電圧Ｖｂ１とＰＭＯＳトランジスタ１４のゲート端子との間に接続されている。容量素子１７２は、入力端子１１と、ＰＭＯＳトランジスタ１４のゲート端子と、の間に接続されている。スイッチ１７３は、バイアス電圧Ｖｂ２と、ＮＭＯＳトランジスタ１６のゲート端子と、の間に接続されている。容量素子１７４は、入力端子１１と、ＮＭＯＳトランジスタ１６のゲート端子と、の間に接続されている。ＰＭＯＳトランジスタ１３のゲート端子およびＮＭＯＳトランジスタ１５のゲート端子と、入力端子１１とは、入力信号を通すように接続されている。
また、実施の形態１において、積分器２０Ａは、上記の反転増幅器１０Ａと、入力端子２１と、容量素子２３と、スイッチ２４と、容量素子２５と、スイッチ２６とを備える。入力端子２１は、入力信号が入力される入力端子である。容量素子２３は、入力端子２１と、反転増幅器１０Ａの入力端子１１と、の間に接続されている。スイッチ２４は、反転増幅器１０Ａの入力端子１１と、反転増幅器１０Ａの出力端子１２と、の間に接続されている。容量素子２５およびスイッチ２６は、反転増幅器１０Ａの入力端子１１と反転増幅器１０Ａの出力端子１２との間に直列接続されている。
実施の形態１に係る反転増幅器１０Ａは、カスコードトランジスタであるＰＭＯＳトランジスタ１４およびＮＭＯＳトランジスタ１６を備える。これにより、反転増幅器１０Ａの増幅率を向上させることができる。実施の形態１に係る反転増幅器１０Ａによれば、ＰＭＯＳトランジスタ１４のゲート端子およびＮＭＯＳトランジスタ１６のゲート端子の電圧を、入力端子１１に入力される入力信号の電圧に応じて上下させることができる。これにより、ＮＭＯＳトランジスタ１５が電流を多く流そうとするときはＮＭＯＳトランジスタ１６も電流を多く流すように動作する。また、ＰＭＯＳトランジスタ１３が電流を多く流そうとするときはＰＭＯＳトランジスタ１４も電流を多く流すように動作する。これにより、ＮＭＯＳトランジスタ１６およびＰＭＯＳトランジスタ１４による反転増幅器１０Ａの駆動力の低下が改善される。以上のように、入力信号を高速に反転増幅する小型で低消費電力の反転増幅器を構成することができる。
また、積分器２０Ａはそのような反転増幅器１０Ａを備えることにより、低消費電力で高速かつ高精度な積分動作をすることができる。
回路シミュレーションの結果を示して実施の形態１による効果を説明する。図２および図３は、従来の積分器と実施の形態１に係る積分器２０Ａについて、ステップ状に変化する入力信号の波形（Ｖ２１として示す）と、この入力信号に対する出力信号の波形（Ｖ１２として示す）を示している。図２は、入力信号の立ち下がり（入力端子２１に入力される電圧がＶｏ（７００ｍＶ）からＶｉｎ（４００ｍＶ）へ、−３００ｍＶだけステップ状に変化）前後の出力波形の一例を示すグラフである。図３は、入力信号の立ち上がり（入力端子２１に入力される電圧がＶｏ（４００ｍＶ）からＶｉｎ（７００ｍＶ）まで、＋３００ｍＶだけステップ状に変化）前後の出力波形の一例を示すグラフである。図２において、出力信号の波形（Ｖ１２）は、＋３００ｍＶが理想値であるのに対して、＋２９８．１ｍＶに収束している。図３において、出力信号の波形（Ｖ１２）は、−３００ｍＶが理想値であるのに対して、−２９８．５ｍＶに収束している。このように、実施の形態１に係る反転増幅器１０Ａのゲインが高いことにより、出力信号を精度良く収束させることができる。なお、ここでいう従来の積分器とは、積分器２０Ａにおける反転増幅器１０Ａを従来の反転増幅器に置換したものである。ここでいう従来の反転増幅器とは、反転増幅器１０Ａからクランプ回路１７を省略してカスコードトランジスタ（ＰＭＯＳトランジスタ１４およびＮＭＯＳトランジスタ１６）に固定のバイアス電圧を印加した反転増幅器のことをいう。
図２および図３からわかるように、実施の形態１に係る反転増幅器１０Ａは、従来の反転増幅器と同等の約５０ｄＢのゲインが得られる。さらに、実施の形態１に係る反転増幅器１０Ａは、従来の反転増幅器と比較して出力信号の立ち上がり波形および立ち下がり波形が急峻になっている。これにより、積分機２０Ａのセトリング時間が約２／３に短縮されている。このように、実施の形態１に係る反転増幅器１０Ａを用いることにより、ゲインを維持しつつセトリング速度を約１．５倍に高速化することができる。
（実施の形態２）
以下、図４Ａおよび図４Ｂを用いて、実施の形態２を説明する。
［２−１．構成］
図４Ａは、実施の形態２に係る反転増幅器を含み、サンプリングフェーズにおける積分器の一例を示す回路図である。図４Ｂは、積分フェーズにおける図４Ａの積分器を示す回路図である。
図４Ａおよび図４Ｂに示すように、反転増幅器１０Ｂは、入力端子１１と、出力端子１２と、２つのＰＭＯＳトランジスタ１３，１４と、２つのＮＭＯＳトランジスタ１５，１６と、クランプ回路１７と、容量素子１８と、スイッチ１９とを備える。２つのＰＭＯＳトランジスタ１３，１４は、電源電圧ＶＤＤと出力端子１２との間に直列接続されている。より詳細には、ＰＭＯＳトランジスタ１３のソース端子は電源電圧ＶＤＤに接続されている。ＰＭＯＳトランジスタ１４のドレイン端子は、出力端子１２に接続されている。ＰＭＯＳトランジスタ１３のドレイン端子は、ＰＭＯＳトランジスタ１４のソース端子に接続されている。２つのＮＭＯＳトランジスタ１５，１６は、グランド電圧ＧＮＤと出力端子１２との間に直列接続されている。より詳細には、ＮＭＯＳトランジスタ１５のソース端子は、グランド電圧ＧＮＤに接続されている。ＮＭＯＳトランジスタ１６のドレイン端子は、出力端子１２に接続されている。ＮＭＯＳトランジスタ１５のドレイン端子は、ＮＭＯＳトランジスタ１６のソース端子に接続されている。
ＰＭＯＳトランジスタ１３のゲート端子は、入力端子１１に接続されている。容量素子１８は、入力端子１１とＮＭＯＳトランジスタ１５のゲート端子との間に接続されている。すなわち、入力端子１１とＮＭＯＳトランジスタ１５のゲート端子は容量素子１８を介して接続されている。スイッチ１９は、バイアス電圧Ｖｂ３とＮＭＯＳトランジスタ１５のゲート端子との間に接続されている。ＰＭＯＳトランジスタ１３およびＮＭＯＳトランジスタ１５はソース接地トランジスタに相当する。
クランプ回路１７は、ＰＭＯＳトランジスタ１４のゲート端子とＮＭＯＳトランジスタ１６のゲート端子とに接続されている。ＰＭＯＳトランジスタ１４およびＮＭＯＳトランジスタ１６は、出力端子１２に接続されている。クランプ回路１７は、２つのスイッチ１７１，１７３と、２つの容量素子１７２，１７４とを備える。スイッチ１７１は、バイアス電圧Ｖｂ１とＰＭＯＳトランジスタ１４のゲート端子との間に接続されている。容量素子１７２は、入力端子１１とＰＭＯＳトランジスタ１４のゲート端子との間に接続されている。スイッチ１７３は、バイアス電圧Ｖｂ２とＮＭＯＳトランジスタ１６のゲート端子との間に接続されている。容量素子１７４は、入力端子１１とＮＭＯＳトランジスタ１６のゲート端子との間に接続されている。ＰＭＯＳトランジスタ１４およびＮＭＯＳトランジスタ１６はカスコードトランジスタに相当する。
積分器２０Ｂは、反転増幅器１０Ｂと、入力端子２１と、出力端子２２と、２つの容量素子２３，２５と、２つのスイッチ２４，２６とを備える。容量素子２３は、入力端子２１と反転増幅器１０Ｂの入力端子１１との間に接続されている。スイッチ２４は、反転増幅器１０Ｂの入力端子１１と反転増幅器１０Ｂの出力端子１２との間に接続されている。容量素子２５およびスイッチ２６は、反転増幅器１０Ｂの入力端子１１と反転増幅器１０Ｂの出力端子１２との間に直列接続されている。反転増幅器１０Ｂの出力端子１２は、積分器２０Ｂの出力端子２２に接続されている。
［２−２．動作］
以上のように構成された積分器２０Ｂについて、その動作を以下説明する。なお、実施の形態１と同様の構成及び機能については説明を省略する。
サンプリングフェーズでは、図４Ａに示したようにスイッチ１９，２４，１７１，１７３が閉じ、スイッチ２６が開く。
スイッチ１９が閉じることで、ＮＭＯＳトランジスタ１５のゲート端子にバイアス電圧Ｖｂ３が印加される。このため、ＮＭＯＳトランジスタ１５は、ＮＭＯＳトランジスタ１５のソース−ドレイン間電流を一定に保つための定電流源として動作する。これにより、ＶＤＤからＰＭＯＳトランジスタ１３，１４およびＮＭＯＳトランジスタ１６，１５を経由してＧＮＤに流れる電流を定電流にすることができる。サンプリングフェーズにおいて、容量素子１８には、Ｖｘ−Ｖｂ３に相当する電荷が蓄積される。
なお、バイアス電圧Ｖｂ３は、プロセス、電源電圧、温度などに応じて設定することができる。これにより、プロセス、電源電圧、温度などが変動しても、ＮＭＯＳトランジスタ１５のソース−ドレイン間電流が一定の電流となるように制御できる。
ＰＭＯＳトランジスタ１３のゲート端子は、実施の形態１と同様に、反転増幅器１０Ｂの入力端子１１に接続されている。これにより、スイッチ２４が閉じているサンプリングフェーズにおいては、反転増幅器１０Ｂの入力端子１１および出力端子１２の電圧は、電源電圧ＶＤＤとグランド電圧ＧＮＤの中間の電圧Ｖｘとなる。
積分フェーズでは、スイッチ１９，２４，２６，１７１，１７３の開閉状態はサンプリングフェーズのときとは逆になる。すなわち、図４Ｂに示したようにスイッチ１９，２４，１７１，１７３が開き、スイッチ２６が閉じる。
スイッチ１９が開くことにより、容量素子１８に蓄積された電荷は、積分フェーズにおいても維持される。これにより、サンプリングフェーズおよび積分フェーズの両方の定常状態において、ＮＭＯＳトランジスタ１５のソース−ドレイン間電流を一定に保つことができる。
［２−３．効果等］
実施の形態２に係る反転増幅器１０Ｂによれば、入力信号を高速に反転増幅する小型で低消費電力の反転増幅器を構成することができる。また、積分器２０Ｂはそのような反転増幅器１０Ｂを備えることにより、低消費電力で高速かつ高精度な積分動作をすることができる。
実施の形態２に係る反転増幅器１０Ｂによれば、ＮＭＯＳトランジスタ１５の定電流特性が改善される。これにより、プロセス、電源電圧、温度などの変動によらず一定の直流電流を維持することができ、歩留まり向上に寄与する。
（実施の形態３）
以下、図５Ａおよび図５Ｂを用いて、実施の形態３を説明する。
［３−１．構成］
図５Ａは、実施の形態３に係る反転増幅器を含み、サンプリングフェーズにおける積分器の一例を示す回路図である。図５Ｂは、積分フェーズにおける図５Ａの積分器を示す回路図である。
図５Ａおよび図５Ｂに示すように、反転増幅器１０Ｃは、入力端子１１と、出力端子１２と、２つのＰＭＯＳトランジスタ１３，１４と、２つのＮＭＯＳトランジスタ１５，１６と、クランプ回路１７とを備える。２つのＰＭＯＳトランジスタ１３，１４は、電源電圧ＶＤＤと出力端子１２との間に直列接続されている。より詳細には、ＰＭＯＳトランジスタ１３のソース端子は、電源電圧ＶＤＤに接続されている。ＰＭＯＳトランジスタ１４のドレイン端子は、出力端子１２に接続されている。ＰＭＯＳトランジスタ１３のドレイン端子は、ＰＭＯＳトランジスタ１４のソース端子に接続されている。２つのＮＭＯＳトランジスタ１５，１６は、グランド電圧ＧＮＤと出力端子１２との間に直列接続されている。より詳細には、ＮＭＯＳトランジスタ１５のソース端子は、グランド電圧ＧＮＤに接続されている。ＮＭＯＳトランジスタ１６のドレイン端子は、出力端子１２に接続されている。ＮＭＯＳトランジスタ１５のドレイン端子は、ＮＭＯＳトランジスタ１６のソース端子に接続されている。
ＰＭＯＳトランジスタ１３のゲート端子にバイアス電圧Ｖｂ４が接続されている。ＮＭＯＳトランジスタ１５のゲート端子は、入力端子１１に接続されている。ＮＭＯＳトランジスタ１５はソース接地トランジスタに相当する。
クランプ回路１７は、ＰＭＯＳトランジスタ１４のゲート端子およびＮＭＯＳトランジスタ１６のゲート端子に接続されている。ＰＭＯＳトランジスタ１４およびＮＭＯＳトランジスタ１６は、出力端子１２に接続されている。クランプ回路１７は、２つのスイッチ１７１，１７３と、２つの容量素子１７２，１７４とを備える。スイッチ１７１は、バイアス電圧Ｖｂ１とＰＭＯＳトランジスタ１４のゲート端子との間に接続されている。容量素子１７２は、入力端子１１とＰＭＯＳトランジスタ１４のゲート端子との間に接続されている。スイッチ１７３は、バイアス電圧Ｖｂ２とＮＭＯＳトランジスタ１６のゲート端子との間に接続されている。容量素子１７４は、入力端子１１とＮＭＯＳトランジスタ１６のゲート端子との間に接続されている。ＰＭＯＳトランジスタ１４およびＮＭＯＳトランジスタ１６はカスコードトランジスタに相当する。
積分器２０Ｃは、反転増幅器１０Ｃと、入力端子２１と、出力端子２２と、２つの容量素子２３，２５と、２つのスイッチ２４，２６とを備える。容量素子２３は、入力端子２１と反転増幅器１０Ｃの入力端子１１との間に接続されている。スイッチ２４は、反転増幅器１０Ｃの入力端子１１と反転増幅器１０Ｃの出力端子１２との間に接続されている。容量素子２５およびスイッチ２６は、反転増幅器１０Ｃの入力端子１１と反転増幅器１０Ｃの出力端子１２との間に直列接続されている。反転増幅器１０Ｃの出力端子１２は、積分器２０Ｃの出力端子２２に接続されている。
［３−２．動作］
以上のように構成された積分器２０Ｃについて、その動作を以下説明する。積分器２０Ｃは、サンプリングフェーズおよび積分フェーズを交互に繰り返して動作する。なお、実施の形態１または実施の形態２と同様の構成及び機能については説明を省略する。
サンプリングフェーズでは、図５Ａに示したようにスイッチ２４，１７１，１７３が閉じ、スイッチ２６が開く。スイッチ２４が閉じることで反転増幅器１０Ｃの入力端子１１と出力端子１２とが短絡される。これにより、反転増幅器１０Ｃの入力端子１１および出力端子１２の電圧は、電源電圧ＶＤＤとグランド電圧ＧＮＤの中間電圧Ｖｘとなる。
サンプリングフェーズから積分フェーズに切り替わるタイミングにおいて、入力端子２１に入力される電圧はＶｏからＶｉｎにステップ状に変化する。このとき、入力端子２１に入力される電圧の変化は容量素子２３を通じてＮＭＯＳトランジスタ１５のゲート端子に伝わる。一方で、ＰＭＯＳトランジスタ１３のゲート端子の電圧は、バイアス電圧Ｖｂ４で一定である。
なお、バイアス電圧Ｖｂ４は、プロセス、電源電圧、温度などに応じて設定することができる。これにより、プロセス、電源電圧、温度などが変動しても、ＰＭＯＳトランジスタ１３のソース−ドレイン間電流が一定の電流となるように制御できる。
ＰＭＯＳトランジスタ１３のゲート端子には、サンプリングフェーズおよび積分フェーズの両方において、バイアス電圧Ｖｂ４が印加される。これにより、ＰＭＯＳトランジスタ１３は、サンプリングフェーズおよび積分フェーズの両方において定電流源として動作する。すなわち、サンプリングフェーズおよび積分フェーズの両方の定常状態において、ＶＤＤからＰＭＯＳトランジスタ１３，１４およびＮＭＯＳトランジスタ１６，１５を経由してＧＮＤに流れる電流を一定に保つことができる。
［３−３．効果等］
実施の形態３に係る反転増幅器１０Ｃによれば、入力信号を高速に反転増幅する小型で低消費電力の反転増幅器を構成することができる。また、積分器２０Ｃはそのような反転増幅器１０Ｃを備えることにより、低消費電力で高速かつ高精度な積分動作をすることができる。
特に、実施の形態３ではＰＭＯＳトランジスタ１３のゲート端子にバイアス電圧Ｖｂ４が常時印加されている。これにより、サンプリングフェーズおよび積分フェーズの両方において、ＶＤＤからＰＭＯＳトランジスタ１３，１４およびＮＭＯＳトランジスタ１６，１５を経由してＧＮＤに流れる電流が一定に保たれる。これにより、プロセス、電源電圧、温度などの変動によらず一定の直流電流を維持することができ、歩留まり向上に寄与する。
（実施の形態４）
以下、図６を用いて、実施の形態４を説明する。
図６は、実施の形態４に係るＡＤ変換器のブロック構成図である。
図６に示すように、ＡＤ変換器１００は、加算器１０１と、積分器２０と、量子化部１０２と、ＤＡ変換部１０３とを備える。ＡＤ変換器１００は、アナログ信号Ａｉｎをデジタル信号ＤｏｕｔにＡＤ変換するΔΣＡＤ変換器である。加算器１０１は、アナログ信号ＡｉｎとＤＡ変換部１０３の出力信号との差分信号を生成する。積分器２０は、加算器１０１の出力信号を積分するものである。積分器２０は、実施の形態１から３に係る積分器２０Ａ，２０Ｂ，２０Ｃのいずれかを用いて実現される。量子化部１０２は、積分器２０の出力信号を量子化してデジタル信号Ｄｏｕｔを出力する。ＤＡ変換部１０３は、デジタル信号ＤｏｕｔをＤＡ変換して、その変換後のアナログ信号を出力する。
実施の形態４に係るＡＤ変換器１００は、積分器２０として実施の形態１から３に係る積分器２０Ａ，２０Ｂ，２０Ｃのいずれかを用いる。これにより、低消費電力で高速かつ高精度なＡＤ変換動作が可能となる。
（実施の形態５）
以下、図７を用いて、実施の形態５を説明する。
図７は、実施の形態５に係るイメージセンサのブロック構成図である。
図７に示すように、イメージセンサ２００は、画素部２０１と、行セレクタ２０２と、サンプルホールド（Ｓ／Ｈ）回路アレイ２０３と、ＡＤ変換器アレイ２０４と、パラレル−シリアル変換部２０５とを備える。画素部２０１は、複数の光電変換素子（例えばフォトダイオード）がマトリクス状に配列されたものである。行セレクタ２０２は、画素部２０１における任意の１行分の光電変換素子を選択するものである。
サンプルホールド回路アレイ２０３およびＡＤ変換器アレイ２０４は、画素部２０１の両側に配置される。サンプルホールド回路アレイ２０３は、数千個のサンプルホールド回路から構成される。各々のサンプルホールド回路は、行セレクタ２０２によって選択された１行分の光電変換素子のうち、対応する光電変換素子の出力電力を保持する。サンプルホールド回路アレイ２０３のサンプルホールド回路としては、実施の形態１から３に係る積分器２０Ａ，２０Ｂ，２０Ｃのいずれかを変形（スイッチ２６を省略または常時オン）したサンプルホールド回路を用いることができる。
ＡＤ変換器アレイ２０４は、数千個のＡＤ変換器から構成される。各々のＡＤ変換器は、サンプルホールド回路アレイ２０３に含まれるサンプルホールド回路のうち、対応するサンプルホールド回路の出力電圧をＡＤ変換する。ＡＤ変換器アレイ２０４のＡＤ変換器としては、実施の形態４に係るＡＤ変換器１００を用いることができる。
パラレル−シリアル変換部２０５は、ＡＤ変換器アレイ２０４から出力されるデジタル信号（パラレル信号）をシリアル信号に変換する。イメージセンサ２００は、変換されたシリアル信号を出力する。
一般にＣＭＯＳイメージセンサに搭載される撮像素子の画素数は、画素部２０１に用いられる光電変換素子により制限される。さらに、ＣＭＯＳイメージセンサに搭載される撮像素子の画素数は、ＡＤ変換器の消費電力によっても制限される。
実施の形態５に係るイメージセンサ２００は、サンプルホールド回路アレイ２０３のサンプルホールド回路として、実施の形態１から３に係る積分器２０Ａ，２０Ｂ，２０Ｃのいずれかを用いている。これにより、イメージセンサ２００は、精度を維持しつつより高速な動作が可能となり、画素数の拡大や高フレームレート化を実現することができる。
実施の形態５に係るイメージセンサ２００は、ＡＤ変換器アレイ２０４のＡＤ変換器として、実施の形態４に係るＡＤ変換器１００を用いている。これにより、イメージセンサ２００は、精度を維持しつつより高速な動作が可能となり、画素数の拡大や高フレームレート化を実現することができる。
（実施の形態６）
以下、図８を用いて、実施の形態６を説明する。
図８は、実施の形態６に係るデジタルカメラの外観図である。
図８に示すように、デジタルカメラ３００は、交換レンズ（撮像光学系）３０１と、交換レンズ３０１を装着可能なカメラボディ３０２とからなる。交換レンズ３０１は、図略のフォーカスレンズとズームレンズとを含む。カメラボディ３０２は、レリーズ釦３０３を備える。カメラボディ３０２は、実施の形態５に係るイメージセンサ２００を内蔵している。
以下、図８に示されるデジタルカメラ３００の動作を簡略化して説明する。
カメラボディ３０２は、レリーズ釦３０３のユーザによる半押し操作を受け付けると、交換レンズ３０１に対して、オートフォーカス動作するよう制御信号を送信する。また、カメラボディ３０２は、レリーズ釦３０３のユーザによる全押し操作を受け付けると、交換レンズ３０１を介して形成される被写体像の撮影動作を実行する。
交換レンズ３０１は、被写体からの光を集光してイメージセンサ２００に結像する。イメージセンサ２００は、結像された被写体像を受像し、当該被写体像を光電変換して画像データを生成する。画像データは、カメラボディ３０２内の図略のプロセッサで処理される。
実施の形態６のように、デジタルカメラ３００に、実施の形態５に係るイメージセンサ２００を搭載することにより、低消費電力で高画質な撮影画像を得ることができる。
（他の実施の形態）
以上のように、本出願において開示する技術の例示として、実施の形態１から６を説明した。しかしながら、本開示における技術は、これに限定されず、適宜、変更、置き換え、付加、省略などを行った実施の形態にも適用可能である。また、上記実施の形態１から６で説明した各構成要素を組み合わせて、新たな実施の形態とすることも可能である。
そこで、以下、他の実施の形態を例示する。
実施の形態１から３に係る積分器２０Ａ，２０Ｂ，２０Ｃでは、入力端子１１にスイッチ２６が接続され、出力端子１２に容量素子２５が接続されているが、これを逆にしてもよい。すなわち、入力端子１１に容量素子２５を接続し、出力端子１２にスイッチ２６を接続してもよい。
実施の形態２に係る積分器２０Ｂでは、ＮＭＯＳトランジスタ１５のゲート端子に容量素子１８およびスイッチ１９が接続されているが、これに限られない。例えば、容量素子１８およびスイッチ１９をＰＭＯＳトランジスタ１３のゲート端子に接続し、入力端子１１をＮＭＯＳトランジスタ１５のゲート端子に接続してもよい。
実施の形態３に係る積分器２０Ｃでは、ＰＭＯＳトランジスタ１３のゲート端子にバイアス電圧Ｖｂ４を接続しているがこれに限られない。例えば、バイアス電圧Ｖｂ４をＮＭＯＳトランジスタ１５のゲート端子に接続し、入力端子１１をＰＭＯＳトランジスタ１３のゲート端子に接続してもよい。
実施の形態４では、実施の形態１から３に係る積分器２０Ａ，２０Ｂ，２０Ｃのいずれかを備えたＡＤ変換器としてΔΣＡＤ変換器を例示したが、これに限られない。実施の形態４に係るＡＤ変換器は、逐次比較型ＡＤ変換器やパイプライン型ＡＤ変換器などであってもよい。
実施の形態５に係るイメージセンサ２００では、画素部２０１の両側にサンプルホールド回路アレイ２０３およびＡＤ変換器アレイ２０４を設けているが、片側のみにサンプルホールド回路アレイ２０３およびＡＤ変換器アレイ２０４を設けるようにしてもよい。
実施の形態６では、イメージセンサ２００を搭載する撮像装置の一例としてデジタルカメラ３００を挙げたが、これに限られない。イメージセンサ２００は、スタジオ用カメラ、業務用カメラ、デジタルビデオカメラ、監視カメラ、車載カメラ、スマートフォン、タブレットＰＣなどの各種装置に用いることができる。
反転増幅器の入力端子１１は、第１入力端子に相当する。反転増幅器の出力端子１２は、第１出力端子に相当する。積分器の入力端子２１は、第２入力端子に相当する。積分器の出力端子２２は、第２出力端子に相当する。反転増幅器の入力信号は、第１入力端子から反転増幅器に入力される信号である。反転増幅器の出力信号は、第１出力端子から出力される信号である。
ＰＭＯＳトランジスタ１３は、第１のトランジスタに相当する。ＰＭＯＳトランジスタ１４は、第２のトランジスタに相当する。ＮＭＯＳトランジスタ１５は、第３のトランジスタに相当する。ＮＭＯＳトランジスタ１６は、第４のトランジスタに相当する。第１のトランジスタのゲート端子と第３のトランジスタのゲート端子とのうち少なくとも一方のゲート端子と、第１入力端子とは、入力信号を通すように接続されている。ここで、入力信号を通すような接続とは、例えば、直接に接続された接続であってもよいし、容量素子を介した接続であってもよい。
スイッチ１７１は、第１のスイッチに相当する。容量素子１７２は、第１の容量素子に相当する。スイッチ１７３は、第２のスイッチに相当する。容量素子１７４は、第２の容量素子に相当する。スイッチ１９は、第３のスイッチに相当する。容量素子１８は、第３の容量素子に相当する。スイッチ２４は、第４のスイッチに相当する。容量素子２３は、第４の容量素子に相当する。スイッチ２６は、第５のスイッチに相当する。容量素子２５は、第５の容量素子に相当する。
第１の電圧端子は、電源電圧ＶＤＤを供給するための端子である。第２の電圧端子は、グランド電圧ＧＮＤを供給するための端子である。第１の極性のトランジスタは、ＰＭＯＳトランジスタである。第２の極性のトランジスタは、ＮＭＯＳトランジスタである。なお、これらの関係性は逆であってもよい。すなわち、第１の電圧端子がグランド電圧ＧＮＤを供給し、第２の電圧端子が電源電圧ＶＤＤを供給してもよい。このとき、第１の極性のトランジスタはＮＭＯＳトランジスタであり、第２の極性のトランジスタはＰＭＯＳトランジスタである。
第３の電圧端子は、バイアス電圧Ｖｂ１を供給するための端子である。第４の電圧端子は、バイアス電圧Ｖｂ２を供給するための端子である。第５の電圧端子は、バイアス電圧Ｖｂ３を供給するための端子である。第６の電圧端子は、バイアス電圧Ｖｂ４を供給するための端子である。
以上のように、本開示における技術の例示として、実施の形態を説明した。そのために、添付図面および詳細な説明を提供した。
したがって、添付図面および詳細な説明に記載された構成要素の中には、課題解決のために必須な構成要素だけでなく、上記技術を例示するために、課題解決のためには必須でない構成要素も含まれ得る。そのため、それらの必須ではない構成要素が添付図面や詳細な説明に記載されていることをもって、直ちに、それらの必須ではない構成要素が必須であるとの認定をするべきではない。
また、上述の実施の形態は、本開示における技術を例示するためのものであるから、特許請求の範囲またはその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。
本開示は、入力信号を高速に反転増幅することが求められる反転増幅器に適用可能である。具体的には、反転増幅器、積分器、ＡＤ変換器、サンプルホールド回路、イメージセンサ、撮像装置に、本開示は適用可能である。
１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ 反転増幅器
１１ 入力端子（第１入力端子）
１２ 出力端子（第１出力端子）
１３ ＰＭＯＳトランジスタ（第１のトランジスタ）
１４ ＰＭＯＳトランジスタ（第２のトランジスタ）
１５ ＮＭＯＳトランジスタ（第３のトランジスタ）
１６ ＮＭＯＳトランジスタ（第４のトランジスタ）
１７ クランプ回路
１７１ スイッチ（第１のスイッチ）
１７２ 容量素子（第１の容量素子）
１７３ スイッチ（第２のスイッチ）
１７４ 容量素子（第２の容量素子）
１８ 容量素子（第３の容量素子）
１９ スイッチ（第３のスイッチ）
２０，２０Ａ，２０Ｂ，２０Ｃ，２０Ｄ 積分器
２１ 入力端子（第２入力端子）
２２ 出力端子（第２出力端子）
２３ 容量素子（第４の容量素子）
２４ スイッチ（第４のスイッチ）
２５ 容量素子（第５の容量素子）
２６ スイッチ（第５のスイッチ）
１００ ＡＤ変換器
２００ イメージセンサ
２０１ 画素部
２０３ サンプルホールド回路アレイ
２０４ ＡＤ変換器アレイ
３００ デジタルカメラ（撮像装置）
３０１ 交換レンズ（撮影光学系）

Claims (13)

  1. 入力信号が入力される第１入力端子と、
    出力信号が出力される第１出力端子と、
    第１の電圧端子と前記第１出力端子との間に直列接続された第１の極性の第１のトランジスタおよび第２のトランジスタと、
    第２の電圧端子と前記第１出力端子との間に直列接続された第２の極性の第３のトランジスタおよび第４のトランジスタと、
    前記第１出力端子に接続された前記第２のトランジスタおよび前記第４のトランジスタの各ゲート端子に接続されたクランプ回路とを備え、
    前記クランプ回路は、
    第３の電圧端子と前記第２のトランジスタのゲート端子との間に接続された第１のスイッチと、
    前記第１入力端子と前記第２のトランジスタのゲート端子との間に接続された第１の容量素子と、
    第４の電圧端子と前記第４のトランジスタのゲート端子との間に接続された第２のスイッチと、
    前記第１入力端子と前記第４のトランジスタのゲート端子との間に接続された第２の容量素子とを有するものであり、
    前記第１入力端子は、直接または容量素子を介して、前記第１のトランジスタのゲート端子および前記第３のトランジスタのゲート端子の少なくとも一方に接続されている反転増幅器。
  2. 前記第１入力端子と前記第１のトランジスタのゲート端子とが接続されており、
    前記第１入力端子と前記第３のトランジスタのゲート端子とが接続されている請求項１に記載の反転増幅器。
  3. さらに、
    前記第１入力端子と前記第３のトランジスタのゲート端子との間に接続された第３の容量素子と、
    第５の電圧端子と前記第３のトランジスタのゲート端子との間に接続された第３のスイッチとを備え、
    前記第１入力端子と前記第１のトランジスタのゲート端子とが接続されている、
    請求項１に記載の反転増幅器。
  4. 前記第１のトランジスタのゲート端子は、第６の電圧端子と接続されており、
    前記第３のトランジスタのゲート端子は、前記第１入力端子と接続されている請求項１に記載の反転増幅器。
  5. 請求項１に記載の反転増幅器と、
    信号が入力される第２入力端子と、
    前記第２入力端子と前記反転増幅器の前記第１入力端子との間に接続された第４の容量素子と、
    前記反転増幅器の前記第１入力端子と前記反転増幅器の前記第１出力端子との間に接続された第４のスイッチと、
    前記反転増幅器の前記第１入力端子と前記反転増幅器の前記第１出力端子との間に直列接続された第５の容量素子および第５のスイッチとを備えた積分器。
  6. 請求項１に記載の反転増幅器と、
    信号が入力される第２入力端子と、
    前記反転増幅器の前記第１出力端子と接続され、信号が出力される第２出力端子と、
    前記第２入力端子と前記反転増幅器の前記第１入力端子との間に接続された第４の容量素子と、
    前記反転増幅器の前記第１入力端子と前記反転増幅器の前記第１出力端子との間に接続された第４のスイッチと、
    前記反転増幅器の前記第１入力端子と前記反転増幅器の前記第１出力端子との間に接続された第５の容量素子とを備え、
    前記第４のスイッチを閉じることによりサンプル動作を行い、前記第４のスイッチを開くことによりホールド動作を行う
    サンプルホールド回路。
  7. 請求項５に記載の積分器を備えたＡＤ変換器。
  8. 複数の光電変換素子がマトリクス状に配列された画素部と、
    サンプルホールド回路を複数個有し、前記画素部の画素１行分に相当する出力電圧を保持するサンプルホールド回路アレイと、
    請求項７に記載のＡＤ変換器を複数個有し、前記サンプルホールド回路アレイに保持された電圧が入力されるＡＤ変換器アレイとを備えたイメージセンサ。
  9. 複数の光電変換素子がマトリクス状に配列された画素部と、
    請求項６に記載のサンプルホールド回路を複数個有し、前記画素部の画素１行分に相当する出力電圧を保持するサンプルホールド回路アレイと、
    ＡＤ変換器を複数個有し、前記サンプルホールド回路アレイに保持された電圧が入力されるＡＤ変換器アレイとを備えたイメージセンサ。
  10. 撮影光学系と、
    前記撮影光学系によって結像された被写体像を受像する請求項８に記載のイメージセンサとを備えた撮像装置。
  11. 撮影光学系と、
    前記撮影光学系によって結像された被写体像を受像する請求項９に記載のイメージセンサとを備えた撮像装置。
  12. 前記サンプル動作時に、前記第１のスイッチおよび前記第２のスイッチは閉じられ、
    前記ホールド動作時に、前記第１のスイッチおよび前記第２のスイッチは開かれる請求項６に記載のサンプルホールド回路。
  13. 入力信号が入力される第１入力端子と、
    出力信号が出力される第１出力端子と、
    第１の電圧端子と前記第１出力端子との間に直列接続された第１の極性の第１のトランジスタおよび第２のトランジスタと、
    第２の電圧端子と前記第１出力端子との間に直列接続された第２の極性の第３のトランジスタおよび第４のトランジスタと、
    前記第１出力端子に接続された前記第２のトランジスタおよび前記第４のトランジスタの各ゲート端子に接続されたクランプ回路とを備え、
    前記クランプ回路は、
    第３の電圧端子と前記第２のトランジスタのゲート端子との間に接続された第１のスイッチと、
    前記第１入力端子と前記第２のトランジスタのゲート端子との間に接続された第１の容量素子と、
    第４の電圧端子と前記第４のトランジスタのゲート端子との間に接続された第２のスイッチと、
    前記第１入力端子と前記第４のトランジスタのゲート端子との間に接続された第２の容量素子とを有するものであり、
    前記第１入力端子は、前記入力信号を通すように、前記第１のトランジスタのゲート端子および前記第３のトランジスタのゲート端子の少なくとも一方に接続されている反転増幅器。
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