JP5330520B2 - アナログ・デジタル変換器、イメージセンサシステム、カメラ装置 - Google Patents

アナログ・デジタル変換器、イメージセンサシステム、カメラ装置 Download PDF

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Description

この発明は、アナログ・デジタル変換器およびそれを備えるイメージセンサシステムに関し、さらに詳しくは、アナログ・デジタル変換器の集積化技術に関する。
ＣＭＯＳ（Complementary Metal-Oxide Semiconductor）イメージセンサシステムでは、イメージセンサの複数の画素列にそれぞれ対応する複数のＡＤＣ部を備えたアナログ・デジタル変換器（例えば、カラムＡＤＣ）が利用されている。ＡＤＣ部は、そのＡＤＣ部に対応する画素列からの画素電圧をデジタル値に変換するものであり、例えば、比較器，カウンタ，デジタルメモリなどによって構成されている。
このようなイメージセンサシステムでは、画素列に対応して数百から数千個のＡＤＣ部が一定のセルピッチで配列されている。そのため、ＡＤＣ部は、このセルピッチ内に構成されなければならない。しかし、近年のイメージセンサの小型化および高画素化への要求の高まりにより、セルピッチは数μｍ以下と極端に狭くなっており、ＡＤＣ部で用いられるトランジスタのサイズの最大値がセルピッチで制限されてしまうという課題が生じてきた。
また、高速かつ高精度が求められるデジタル一眼レフカメラや、夜間でも高感度画像が必要とされる監視・車載カメラなどの普及に伴い、イメージセンサシステムに対して高感度や低ノイズの実現が求められている。これらの実現のために、アナログ・デジタル変換器の性能向上（例えば、電源電圧変動に対する耐性の強化，素子ばらつきの抑制，低ノイズ化など）を行わねばならず、その対策として、イメージセンサシステム（特に、ＡＤＣ部）で用いられるトランジスタのチャネル長を拡張することが重要となってきている。
以上のように、アナログ・デジタル変換器には、高集積化と性能向上の両立が求められている。なお、このようなアナログ変換器は、イメージセンサシステムに限らず、他の技術分野（例えば、液晶ドライバやＰＤＰドライバなどのパネルドライバ）にも利用可能である。
上記の要求を解決する手法として、特許文献１が知られている。特許文献１の光電変換装置では、定電流回路を含む複数の増幅回路が所定の繰り返し方向に配列され、定電流回路は、電界効果トランジスタを含む。そして、電界効果トランジスタのチャネル長方向は、増幅回路の繰り返し方向に対して垂直な方向に一致している。このように構成することにより、セルピッチによる制限を受けることなく電界効果トランジスタのチャネル長を拡張している。
特開２００５−２１７１５８号公報
近年、アナログ・デジタル変換器の性能を向上させるために、トランジスタのチャネル長の拡張だけでなく、トランジスタのチャネル幅を拡張させることも求められつつある。例えば、アナログ・デジタル変換器に含まれる比較器の比較精度の向上および比較器の高速化のために、比較器に含まれる差動トランジスタのチャネル長およびチャネル幅の両方を増加させ、差動トランジスタの相互コンダクタンス（ｇｍ）を増加させることが求められている。
しかしながら、特許文献１の技術では、トランジスタのチャネル長方向を増幅回路の繰り返し方向に垂直な方向に一致させているため、セルピッチによってトランジスタのチャネル幅が制限されてしまうので、トランジスタのチャネル長およびチャネル幅の両方を任意に設定することが困難であった。そのため、トランジスタのチャネル長およびチャネル幅の両方を拡張できないので、アナログ・デジタル変換器の性能を向上させることができなかった。
そこで、この発明は、高集積化および性能向上を両立できるアナログ・デジタル変換器およびイメージセンサシステムを提供することを目的とする。
この発明の１つの局面に従うと、アナログ・デジタル変換器は、時間経過に伴い電圧値が増加または減少する参照信号を生成する参照信号生成回路と、所定のセルピッチで第１の方向に配列され、ｎ個（ｎは、２以上の整数）の入力電圧にそれぞれ対応し、それぞれが上記参照信号の電圧値と自己に対応する入力電圧とを比較するｎ個の比較器と、上記ｎ個の比較器にそれぞれ対応し、それぞれが所定クロックに同期してカウント動作を実行し、自己に対応する比較器の出力が反転したときのカウント値を出力するｎ個のカウンタと、上記ｎ個のカウンタにそれぞれ対応し、それぞれが自己に対応するカウンタから出力されたカウント値を保持するｎ個のデジタルメモリとを備え、上記ｎ個の比較器の各々は、上記参照信号およびその比較器に対応する入力電圧がそれぞれ与えられる第１および第２の差動トランジスタを含み、上記第１の差動トランジスタは、上記参照信号がそれぞれのゲートに与えられる直列接続されたｐ個（ｐは、２以上の整数）の第１の単位トランジスタによって構成され、上記第２の差動トランジスタは、上記入力電圧がそれぞれのゲートに与えられる直列接続されたｐ個の第２の単位トランジスタによって構成される。上記アナログ・デジタル変換器では、第１および第２の差動トランジスタをそれぞれｐ個の第１の単位トランジスタおよびｐ個の第２の単位トランジスタに分割することにより、比較器のセルピッチ内に第１および第２の差動トランジスタを構成できる。また、第１および第２の差動トランジスタの各々のチャネル長およびチャネル幅の両方を任意に設定できるので、比較器の比較精度を向上させることができる。
なお、上記ｎ個の比較器の各々において、上記ｐ個の第１の単位トランジスタおよび上記ｐ個の第２の単位トランジスタは、それぞれのチャネル長方向が上記第１の方向に一致するように、上記第１の方向に直交する第２の方向に配列され、上記ｐ個の第１の単位トランジスタおよび上記ｐ個の第２の単位トランジスタの各々のチャネル長は、上記第１の方向における上記セルピッチの長さに相当するセルピッチ幅よりも短いことが好ましい。
また、上記ｎ個の比較器の各々において、上記ｐ個の第２の単位トランジスタは、その比較器のセルピッチ内に存在する基準点を通過するように上記第２の方向に延びる直線を基準線として上記ｐ個の第１の単位トランジスタと線対称に配列されていても良い。このように構成することにより、ｎ個の比較器の各々において第１および第２の差動トランジスタの差動特性が確保されるので、比較器の比較精度を向上させることができる。
また、上記ｎ個の比較器の各々に含まれる第ｋ番目（１≦ｋ≦ｐ）の第１の単位トランジスタおよび第ｋ番目の第２の単位トランジスタは、上記第１の方向において同一線上に並ぶように配列され、上記ｐ個の第１の単位トランジスタおよび上記ｐ個の第２の単位トランジスタの各々のチャネル長は、上記セルピッチ幅の１／２よりも短くても良い。このように構成することにより、トランジスタの配置位置に起因する比較器間の特性ばらつきを抑制できる。また、比較器の回路面積の増大を抑制できる。
または、上記ｎ個の比較器の各々に含まれるｐ個の第１の単位トランジスタおよびｐ個の第２の単位トランジスタは、その比較器に隣接する他の比較器に含まれるｐ個の第１の単位トランジスタおよびｐ個の第２の単位トランジスタと上記第１の方向において隣接しないように配列されていても良い。このように構成することにより、第１および第２の単位トランジスタのチャネル長を拡張できる。これにより、第１および第２の差動トランジスタのチャネル長を拡張でき、比較器の性能をさらに向上させることができる。
または、上記ｎ個の比較器の各々において、上記ｐ個の第２の単位トランジスタは、その比較器のセルピッチ内に存在する基準点を中心として上記ｐ個の第１の単位トランジスタと点対称に配列されていても良い。このように構成することにより、ｎ個の比較器の各々において第１および第２の差動トランジスタの差動特性が確保されるので、比較器の比較精度を向上させることができる。
なお、上記ｐ個の第１の単位トランジスタは、互いに同一のチャネル長を有し、上記ｐ個の第２の単位トランジスタは、互いに同一のチャネル長を有していても良い。このように構成することにより、半導体基板（アナログ・デジタル変換器を形成するための半導体基板）上において無駄な領域（素子を形成できない領域）が発生することを防止できる。
または、上記ｐ個の第１の単位トランジスタは、互いに異なるチャネル長を有し、上記ｐ個の第２の単位トランジスタは、互いに異なるチャネル長を有していても良い。このように構成することにより、単位トランジスタの各々が互いに同一のチャネル長を有している場合よりも、第１および第２差動トランジスタをそれぞれ構成する単位トランジスタの個数を削減できる。
また、上記ｎ個の比較器の各々は、上記第１および第２の差動トランジスタに基準電流を供給するための電流源トランジスタをさらに含み、上記電流源トランジスタは、上記基準電流を供給するためのバイアス電圧がそれぞれのゲートに与えられる直列接続された複数の単位トランジスタによって構成されていても良い。このように、比較器の電流源トランジスタを複数の単位トランジスタに分割することより、比較器のセルピッチ内に比較器の電流源トランジスタを構成できる。また、ｎ個の比較器の各々に含まれる電流源トランジスタのチャネル長およびチャネル幅を任意に設定できるので、ｎ個の比較器の各々における電源電圧の変動に対する耐性を高めることができる。
また、上記アナログ・デジタル変換器は、所定のセルピッチで上記第１の方向に配列され、上記ｎ個の入力電圧にそれぞれ対応し、それぞれが自己に対応する入力電圧を増幅して自己に対応する比較器に供給するｎ個のアンプをさらに備え、上記ｎ個のアンプの各々は、所定電流を供給するための電流源トランジスタを含み、上記ｎ個のアンプの各々に含まれる電流源トランジスタは、上記所定電流を供給するためのバイアス電圧がそれぞれのゲートに与えられる直列接続された複数の単位トランジスタによって構成されていても良い。このように、アンプの電流源トランジスタを複数の単位トランジスタに分割することより、アンプのセルピッチ内にアンプの電流源トランジスタを構成できる。また、ｎ個のアンプの各々に含まれる電流源トランジスタのチャネル長およびチャネル幅を任意に設定でき、ｎ個のアンプの各々における電源電圧の変動に対する耐性を高めることができる。
この発明の別の局面に従うと、イメージセンサシステムは、それぞれが入射光量に応じた電荷を生成するｎ列ｍ行の二次元マトリクス状に配列されたｎ×ｍ個の画素部と、上記ｎ×ｍ個の画素部を行単位で選択する垂直走査回路と、上記ｎ×ｍ個の画素部のｎ個の画素列にそれぞれ対応し、それぞれが上記垂直走査回路によって選択されたｎ個の画素部のうち自己に対応する画素部によって生成された電荷に応じた画素電圧を生成するｎ個の読み出し回路と、上記ｎ個の読み出し回路によって生成されたｎ個の画素電圧をｎ個のデジタル値に変換する上記アナログ・デジタル変換器と、上記アナログ・デジタル変換器によって得られたｎ個のデジタル値を撮像データとして順次転送する水平走査回路とを備える。上記イメージセンサシステムでは、アナログ・デジタル変換器の高集積化および性能向上を両立できるので、イメージセンサを高画素化することが可能であり、高精細な撮像データを正確に供給することができる。
なお、上記ｎ個の読み出し回路の各々は、その読み出し回路に対応する画素部とともにソースフォロア回路を構成する電流源トランジスタを含み、上記ｎ個の読み出し回路の各々に含まれる電流源トランジスタは、読み出し電流を供給するための基準電圧がそれぞれのゲートに与えられる直列接続された複数の単位トランジスタによって構成されていても良い。このように、読み出し回路の電流源トランジスタを複数の単位トランジスタに分割することにより、読み出し回路のセルピッチ内に読み出し回路の電流源トランジスタを構成できる。また、ｎ個の読み出し回路の各々に含まれる電流源トランジスタのチャネル長およびチャネル幅を任意に設定でき、ｎ個の読み出し回路の各々における電源電圧の変動に対する耐性を高めることができる。
この発明の別の局面に従うと、アナログ・デジタル変換器は、時間経過に伴い電圧値が増加または減少する参照信号を生成する参照信号生成回路と、所定のセルピッチで第１の方向に配列され、ｎ個の入力電圧にそれぞれ対応し、それぞれが上記参照信号の電圧値と自己に対応する入力電圧とを比較するｎ個の比較器と、上記ｎ個の比較器にそれぞれ対応し、それぞれが所定クロックに同期してカウント動作を実行し、自己に対応する比較器の出力が反転したときのカウント値を出力するｎ個のカウンタと、上記ｎ個のカウンタにそれぞれ対応し、それぞれが自己に対応するカウンタから出力されたカウント値を保持するｎ個のデジタルメモリとを備え、上記ｎ個の比較器の各々は、基準電流を供給するための電流源トランジスタを含み、上記電流源トランジスタは、上記基準電流を供給するためのバイアス電圧がそれぞれのゲートに与えられる直列接続された複数の単位トランジスタによって構成される。上記アナログ・デジタル変換器では、比較器の電流源トランジスタを複数の単位トランジスタに分割することにより、比較器のセルピッチ内に比較器の電流源トランジスタを構成できる。また、ｎ個の比較器の各々に含まれる電流源トランジスタのチャネル長およびチャネル幅の両方を任意に設定できるので、ｎ個の比較器の各々における電源電圧の変動に対する耐性を高めることができる。
この発明の別の局面に従うと、アナログ・デジタル変換器は、時間経過に伴い電圧値が増加または減少する参照信号を生成する参照信号生成回路と、所定のセルピッチで第１の方向に配列され、ｎ個の入力電圧にそれぞれ対応し、それぞれが自己に対応する入力電圧を増幅するｎ個のアンプと、上記ｎ個のアンプにそれぞれ対応し、それぞれが上記参照信号の電圧値と自己に対応するアンプによって増幅された入力電圧とを比較するｎ個の比較器と、上記ｎ個の比較器にそれぞれ対応し、それぞれが所定クロックに同期してカウント動作を実行し、自己に対応する比較器の出力が反転したときのカウント値を出力するｎ個のカウンタと、上記ｎ個のカウンタにそれぞれ対応し、それぞれが自己に対応するカウンタから出力されたカウント値を保持するｎ個のデジタルメモリとを備え、上記ｎ個のアンプの各々は、所定電流を供給するための電流源トランジスタを含み、上記電流源トランジスタは、上記所定電流を供給するためのバイアス電圧がそれぞれのゲートに与えられる直列接続された複数の単位トランジスタによって構成される。上記アナログ・デジタル変換器では、アンプの電流源トランジスタを複数の単位トランジスタに分割することより、アンプのセルピッチ内にアンプの電流源トランジスタを構成できる。また、ｎ個のアンプの各々に含まれる電流源トランジスタのチャネル長およびチャネル幅を任意に設定でき、ｎ個のアンプの各々における電源電圧の変動に対する耐性を高めることができる。
この発明の別の局面に従うと、イメージセンサシステムは、それぞれが入射光量に応じた電荷を生成するｎ列ｍ行の二次元マトリクス状に配列されたｎ×ｍ個の画素部と、上記ｎ×ｍ個の画素部を行単位で選択する垂直走査回路と、上記ｎ×ｍ個の画素部のｎ個の画素列にそれぞれ対応し、それぞれが上記垂直走査回路によって選択されたｎ個の画素部のうち自己に対応する画素部によって生成された電荷に応じた画素電圧を生成するｎ個の読み出し回路と、上記ｎ個の読み出し回路によって生成されたｎ個の画素電圧をｎ個のデジタル値に変換するアナログ・デジタル変換器と、上記アナログ・デジタル変換器によって得られたｎ個のデジタル値を撮像データとして順次転送する水平走査回路とを備え、上記ｎ個の読み出し回路の各々は、その読み出し回路に対応する画素部とともにソースフォロア回路を構成する電流源トランジスタを含み、上記電流源トランジスタは、読み出し電流を供給するための基準電圧がそれぞれのゲートに与えられる直列接続された複数の単位トランジスタによって構成される。上記イメージセンサシステムでは、読み出し回路の電流源トランジスタを複数の単位トランジスタに分割することにより、読み出し回路のセルピッチ内に読み出し回路の電流源トランジスタを構成できる。また、ｎ個の読み出し回路の各々に含まれる電流源トランジスタのチャネル長およびチャネル幅を任意に設定でき、ｎ個の読み出し回路の各々における電源電圧の変動に対する耐性を高めることができる。
この発明の別の局面に従うと、半導体集積回路は、半導体基板上に形成された複数の単位トランジスタを備え、上記複数の単位トランジスタのうち２以上の単位トランジスタを直列接続および／または並列接続することにより、所望のチャネル長および所望のチャネル幅を有するトランジスタを構成する。上記半導体集積回路では、複数の単位トランジスタを用意することにより、２以上の単位トランジスタによって構成されるトランジスタのチャネル長およびチャネル幅を自由に設定することができ、設計自由度を向上させることができる。
以上のように、アナログ・デジタル変換器の高集積化および性能向上を両立できる。
実施形態１によるイメージセンサシステムの構成例を示す図。 図１に示した画素部，読み出し回路，およびバイアス回路の構成例について説明するための図。 図１に示したイメージセンサシステムの概略レイアウトを示す図。 図１に示した比較器の構成例を示す図。 トランジスタ特性について説明するための図。 図１に示した比較器のレイアウト例１について説明するための図。 図１に示した比較器のレイアウト例２について説明するための図。 図１に示した比較器のレイアウト例３について説明するための図。 図１に示した比較器のレイアウト例４について説明するための図。 アナログ・デジタル変換器の変形例について説明するための図。 図１０に示したアンプの構成例を示す図。 図１０に示したアンプの変形例を示す図。 図１に示した読み出し回路およびバイアス回路の変形例を示す図。 実施形態２によるイメージセンサシステムの構成例を示す図。 図１４に示した比較器の構成例を示す図。 図１４に示した比較器のレイアウト例１について説明するための図。 図１４に示した比較器のレイアウト例２について説明するための図。 図１または図１４に示したイメージセンサシステムを備えるカメラ装置について説明するための図。
以下、実施形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。
（実施形態１）
図１は、実施形態１によるイメージセンサシステムの構成例を示す。イメージセンサシステム１は、イメージセンサ１０と、垂直走査回路１１と、アナログ・デジタル変換器１２と、水平走査回路１３と、タイミング制御回路１４とを備える。
イメージセンサ１０は、ｎ列ｍ行（ｎ，ｍは、２以上の整数）の二次元マトリクス状に配列されたｎ×ｍ個の画素部１００，１００，…，１００と、所定のセルピッチ（例えば、画素ピッチ）で所定の繰り返し方向（例えば、イメージセンサ１０の行方向）に配列されたｎ個の読み出し回路１１０，１１０，…，１１０と、バイアス回路１１１とを含む。ｎ×ｍ個の画素部１００，１００，…，１００の各々は、入射光量に応じた電荷を生成する。垂直走査回路１１は、制御信号Ｃ１に応答して、ｍ本の行選択信号Ｓ１，Ｓ２，…，Ｓｍを１本ずつ順番に出力することにより、画素部１００，１００，…，１００を行単位で選択する。読み出し回路１１０，１１０，…，１１０は、それぞれ、ｎ×ｍ個の画素部のｎ個の画素列（すなわち、ｎ本の列信号線Ｌ１，Ｌ２，…，Ｌｎ）に対応し、垂直走査回路１１によって選択されたｎ個の画素部１００，１００，…，１００のうちその読み出し回路１１０に対応する画素部１００によって生成された電荷に応じた画素電圧ＶＰ１，ＶＰ２，…，ＶＰｎを生成する。
〔画素部，読み出し回路，バイアス回路の構成例〕
例えば、図２のように、画素部１００，１００，…，１００の各々は、フォトダイオードＰＤと、転送トランジスタＭＴと、リセットトランジスタＭＲと、増幅トランジスタＭＡと、スイッチトランジスタＭＳとを含み、読み出し回路１１０，１１０，…，１１０の各々は、電流源トランジスタＭ１０６を含み、バイアス回路１１１は、電流源Ｉ１と、カレントミラートランジスタＭ１０７とを含む。電流源トランジスタＭ１０６は、バイアス回路１１１からの基準電圧ＶＲがゲートに供給され、基準電圧ＶＲに応じた読み出し電流を列信号線（図２では、列信号線Ｌ１）に供給する。カレントミラートランジスタＭ１０７は、読み出し回路１１０，１１０，…，１１０の各々に含まれる電流源トランジスタＭ１０６とともにカレントミラー回路を構成しており、電流源Ｉ１からの電流に応じた基準電圧ＶＲを出力する。
〔画素電圧の読み出し動作〕
ここで、図２を参照して、画素電圧ＶＰ１，ＶＰ２，…，ＶＰｎの読み出し動作について説明する。まず、垂直走査回路１１は、行選択信号Ｓ１を出力してスイッチトランジスタＭＳをオン状態に設定する。これにより、行選択信号Ｓ１が供給されたｎ個の画素部１００，１００，…，１００の各々において、増幅トランジスタＭＡのドレインがその画素部に対応する読み出し回路に含まれる電流源トランジスタＭ１０６のソースに接続される。すなわち、垂直走査回路１１によって選択されたｎ個の画素部１００，１００，…，１００の各々に含まれる増幅トランジスタＭＡと、その画素部に対応する読み出し回路に含まれる電流源トランジスタＭ１０６とによって、ソースフォロア回路が構成される。この状態で、垂直走査回路１１は、リセット信号ＲＳＴを出力してリセットトランジスタＭＲをオン状態に設定する。これにより、フローティングディフュージョン部ＦＤ（増幅トランジスタＭＡのゲートノード）の電圧が初期化される。次に、フォトダイオードＰＤに光が入射されると、フォトダイオードＰＤは、入射光量に応じた電荷を生成する。垂直走査回路１１は、転送信号ＴＲを出力して転送トランジスタＭＴをオン状態に設定する。これにより、フォトダイオードＰＤで生成された電荷がフローティングディフュージョン部ＦＤに転送される。これにより、列信号線Ｌ１において、フローティングディフュージョン部ＦＤに転送された電荷と電流源トランジスタＭ１０６の読み出し電流とに応じた画素電圧ＶＰ１が生成される。これと同様に、列信号線Ｌ２，Ｌ３，…，Ｌｎにおいて、フローティングディフュージョン部ＦＤの電荷と電流源トランジスタＭ１０６の読み出し電流とに応じた画素電圧ＶＰ２，ＶＰ３，…，ＶＰｎがそれぞれ生成される。
なお、画素部１００，１００，…，１００の各々において、転送トランジスタＭＴを設けずに、フォトダイオードＰＤで生成された電荷を、直接フローティングディフュージョン部ＦＤに与えても良い。また、画素部１００，１００，…，１００の各々は、スイッチトランジスタＭＳを含んでいなくても良い。この場合、垂直走査回路１１は、ｎ×ｍ個の画素部１００，１００，…，１００が行単位で選択されるように（すなわち、ｎ個の画素部１００，１００，…，１００の電荷が列信号線Ｌ１，Ｌ２，…，Ｌｎにそれぞれ転送されるように）、ｎ×ｍ個の画素部１００，１００，…，１００のｍ個の画素行毎に転送信号ＴＲおよびリセット信号ＲＳＴを制御しても良い。
〔アナログ・デジタル変換器〕
図１に戻って、アナログ・デジタル変換器１２は、列信号線Ｌ１，Ｌ２，…，Ｌｎを介して供給された画素電圧（入力電圧）ＶＰ１，ＶＰ２，…，ＶＰｎをデジタル値Ｄ１，Ｄ２，…，Ｄｎにそれぞれ変換するものであり、参照信号生成回路１０１と、ｎ個の比較器１０２，１０２，…，１０２と、ｎ個のカウンタ１０３，１０３，…，１０３と、ｎ個のデジタルメモリ１０４，１０４，…，１０４とを含む。参照信号生成回路１０１は、時間経過に伴って電圧値が増加（または、減少）する参照信号ＲＥＦ（例えば、ランプ波など）を生成する。例えば、参照信号生成回路１０１は、制御信号Ｃ２に応答して参照信号ＲＥＦの出力を開始し、クロックＣＬＫ１に同期して参照信号ＲＥＦの電圧値を徐々に増加させる（または、減少させる）。ｎ個の比較器１０２，１０２，…，１０２は、所定のセルピッチで所定の繰り返し方向（例えば、イメージセンサ１０の行方向）に配列される。また、ｎ個の比較器１０２，１０２，…，１０２は、ｎ個の画素電圧ＶＰ１，ＶＰ２，…，ＶＰｎにそれぞれ対応し、参照信号ＲＥＦの電圧値とその比較器１０２に対応する画素電圧ＶＰ１，ＶＰ２，…，ＶＰｎとを比較する。ｎ個のカウンタ１０３，１０３，…，１０３は、ｎ個の比較器１０２，１０２，…，１０２にそれぞれ対応し、ｎ個の比較器の出力電圧ＶＣ１，ＶＣ２，…，ＶＣｎがそれぞれ与えられる。また、カウンタ１０３，１０３，…，１０３は、制御信号Ｃ３に応答してクロックＣＬＫ２に同期したカウント動作（カウントアップ、または、カウントダウン）を開始し、そのカウンタに対応する比較器１０２の出力電圧が反転したときのカウント値をデジタル値Ｄ１，Ｄ２，…，Ｄｎとして出力する。デジタルメモリ１０４，１０４，…，１０４は、それぞれ、ｎ個のカウンタ１０３，１０３，…，１０３に対応し、制御信号Ｃ４に応答してｎ個のカウンタ１０３，１０３，…，１０３からのデジタル値Ｄ１，Ｄ２，…，Ｄｎを保持する。
〔水平走査回路〕
水平走査回路１３は、制御信号Ｃ５に応答して、デジタルメモリ１０４，１０４，…，１０４を１つずつ順番に選択することにより、デジタルメモリ１０４，１０４，…，１０４にそれぞれ保持されたデジタル値Ｄ１，Ｄ２，…，Ｄｎを撮像データＤＤＤとして転送する。
〔タイミング制御回路〕
タイミング制御回路１４は、制御信号Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５によって垂直走査回路１１，参照信号生成回路１０１，カウンタ１０３，１０３，…，１０３，デジタルメモリ１０４，１０４，…，１０４，および水平走査回路１３を制御する。例えば、タイミング制御回路１４は、垂直走査回路１１が転送信号ＴＲ，リセット信号ＲＳＴ，および行選択信号Ｓ１，Ｓ２，…，Ｓｎを適切なタイミングで出力するように、制御信号Ｃ１によって垂直走査回路１１の動作を制御する。また、タイミング制御回路１４は、クロックＣＬＫ１，ＣＬＫ２を出力する。
〔概略レイアウト〕
図３は、図１に示したイメージセンサシステムの概略レイアウトの例を示す。図３のように、比較器１０２，１０２，…，１０２は、イメージセンサ１０の行方向に繰り返し配列される。セルピッチ幅ＣＰ（繰り返し方向における比較器１０２のセルピッチの長さ）は、イメージセンサ１０の画素ピッチで定められる。例えば、比較器１０２のセルピッチ幅ＣＰは、全セル長さＬＬＬをイメージセンサ１０の列数（すなわち、比較器の個数）で除算して得られる長さに相当する。また、ｑ個（ｑは、２以上の整数）の画素列に渡って１個の比較器１０２を配置する場合、全セル長さＬＬＬを“イメージセンサ１０の列数／ｑ（すなわち、比較器の個数／ｑ）”で除算して得られる長さを、比較器１０２のセルピッチとしても良い。なお、イメージセンサ１０の両端（すなわち、列信号線Ｌ１，Ｌ２，…，Ｌｎの両端）にアナログ・デジタル変換器１２を設けても良い。
〔比較器〕
図４は、図１に示した比較器１０２の構成例を示す。比較器１０２は、電流源トランジスタＭ１０１と、差動トランジスタＭ１０２，Ｍ１０３と、負荷トランジスタＭ１０４，Ｍ１０５とを含む。
電流源トランジスタＭ１０１は、差動トランジスタＭ１０２，Ｍ１０３に基準電流を供給する。電流源トランジスタＭ１０１のソースは、接地電圧ＧＮＤが与えられる接地ノードに接続され、電流源トランジスタＭ１０１のゲートには、基準電流を供給するためのバイアス電圧ＶＢ１が与えられる。
差動トランジスタＭ１０２，Ｍ１０３は、参照信号ＲＥＦおよびこの比較器１０２に対応する入力電圧（ここでは、入力電圧ＶＰ１）がそれぞれ与えられる。また、差動トランジスタＭ１０２は、ｐ個（ｐは、２以上の整数）の単位トランジスタＭ１２１，Ｍ１２２，…，Ｍ１２ｐによって構成される。単位トランジスタＭ１２１，Ｍ１２２，…，Ｍ１２ｐは、電流源トランジスタＭ１０１のドレインと負荷トランジスタＭ１０４のドレインとの間に直列に接続され、それぞれのゲートには参照信号ＲＥＦが与えられる。これと同様に、差動トランジスタＭ１０３は、入力電圧ＶＰ１がそれぞれのゲートに与えられる直列接続されたｐ個の単位トランジスタＭ１３１，Ｍ１３２，…，Ｍ１３ｐによって構成される。差動トランジスタＭ１０２，Ｍ１０３のソース（ここでは、単位トランジスタＭ１２１，Ｍ１３１のソース）は、電流源トランジスタＭ１０１のドレインに接続される。なお、差動トランジスタＭ１０２のゲート（単位トランジスタＭ１２１，Ｍ１２２，…，Ｍ１２ｐのゲート）に入力電圧ＶＰ１が与えられ、差動トランジスタＭ１０３のゲート（単位トランジスタＭ１３１，Ｍ１３２，…，Ｍ１３ｐのゲート）に参照信号ＲＥＦが与えられていても良い。
負荷トランジスタＭ１０４，Ｍ１０５のソースは、電源電圧ＶＤＤが与えられる電源ノードに接続され、負荷トランジスタＭ１０４，Ｍ１０５のドレインは、差動トランジスタＭ１０２，Ｍ１０３のドレイン（ここでは、単位トランジスタＭ１２ｐ，Ｍ１３ｐのドレイン）にそれぞれ接続される。また、負荷トランジスタＭ１０４のゲートは、負荷トランジスタＭ１０５のゲートおよび負荷トランジスタＭ１０４のドレインに接続される。すなわち、負荷トランジスタＭ１０４，Ｍ１０５は、カレントミラー回路を構成している。なお、負荷トランジスタＭ１０４のゲートを負荷トランジスタＭ１０４のドレインに接続せずに、負荷トランジスタＭ１０４，Ｍ１０５のゲートにバイアス電圧が与えられていても良い。または、比較器１０２は、負荷トランジスタＭ１０４，Ｍ１０５に代えて、電源ノードと差動トランジスタＭ１０２のドレインとの間に接続された抵抗素子および電源ノードと差動トランジスタＭ１０３のドレインとの間に接続された抵抗素子を含んでいても良い。このように、比較器１０２は、完全差動型の構成を有していても良い。
〔トランジスタ特性〕
ここで、図５Ａ，図５Ｂを参照して、図４に示した単位トランジスタＭ１２１，Ｍ１２２，…，Ｍ１２ｐおよび単位トランジスタＭ１３１，Ｍ１３２，…，Ｍ１３ｐのトランジスタ特性について説明する。
《ｎＭＯＳトランジスタＭ１０》
まず、図５Ａに示されたｎＭＯＳトランジスタＭ１０のトランジスタ特性を説明する。図５Ａでは、Ｖｇｓ，Ｖｄｓ，Ｉｄｓは、それぞれ、ｎＭＯＳトランジスタＭ１０のゲート−ソース間電圧，ドレイン−ソース間電圧，ドレイン−ソース間電流を示す。
（１）飽和領域
ｎＭＯＳトランジスタＭ１０が飽和領域で動作する場合（Ｖｇｓ＜Ｖｄｓ＋Ｖｔ）、ドレイン−ソース間電流Ｉｄｓは、次の（式Ａ）のように表される。
Ids=1/2・μ・Cox・W/L・(Vgs-Vt)２ … （式Ａ）
（２）非飽和領域
一方、ｎＭＯＳトランジスタＭ１０が非飽和領域で動作する場合（Ｖｇｓ≧Ｖｄｓ＋Ｖｔ）、ドレイン−ソース間電流Ｉｄｓは、次の（式Ｂ）のように表される。
Ids=μ・Cox・W/L・{(Vgs-Vt)・Vds-1/2・Vds２} … （式Ｂ）
なお、“Ｖｔ”はｎＭＯＳトランジスタＭ１０の閾値電圧、“W/L”はｎＭＯＳトランジスタＭ１０のチャネル幅／チャネル長、“μ”はキャリア移動度、“Cox”はゲート酸化膜を示す。ただし、ここでは、説明の簡略化のため、チャネル長変調係数λ、基板バイアス効果係数γは無視するものとする。
《ｎＭＯＳトランジスタＭ１，Ｍ２ その１》
次に、図５Ｂを参照して、直列接続されたｎＭＯＳトランジスタＭ１，Ｍ２のトランジスタ特性を説明する。図５Ｂでは、Ｖｇｓ，Ｖｄｓ１，Ｉｄｓ１は、それぞれ、ｎＭＯＳトランジスタＭ１のゲート−ソース間電圧，ドレイン−ソース間電圧，ドレイン−ソース間電流を、Ｉｄｓ２は、ｎＭＯＳトランジスタＭ２のドレイン−ソース間電流を、Ｖｄｓは、ｎＭＯＳトランジスタＭ１のソースとｎＭＯＳトランジスタＭ２のドレインとの間の電圧を示す。なお、ここでは、ｎＭＯＳトランジスタＭ１，Ｍ２の各々のチャネル幅／チャネル長は、Ｗ／（Ｌ／２）であるものとする。すなわち、ｎＭＯＳトランジスタＭ１，Ｍ２のチャネル長は、ｎＭＯＳトランジスタＭ１０のチャネル長の１／２であるものとする。この場合、ｎＭＯＳトランジスタＭ１は、常に、非飽和領域（Ｖｇｓ≧Ｖｄｓ１＋Ｖｔ）で動作する。
（１）飽和領域
ｎＭＯＳトランジスタＭ２が飽和領域で動作する場合（（Ｖｇｓ−Ｖｄｓ１）＜｛（Ｖｄｓ−Ｖｄｓ１）＋Ｖｔ｝）、ドレイン−ソース間電流Ｉｄｓ１，Ｉｄｓ２は、次の（式１）（式２）のように表される。
Ids1=μ・Cox・W/(L/2)・{(Vgs-Vt)・Vds1 - 1/2・Vds1２} … （式１）
Ids2=1/2・μ・Cox・W/(L/2)・(Vgs-Vds1-Vt)２ … （式２）
ここで、Ids1=Ids2であるので、（式１）（式２）より、次の（式３）が求められる。
(Vgs-Vt)・Vds1 - 1/2・Vds1２=1/4・(Vgs-Vt)２ … （式３）
（式３）を（式１）に代入すると、次の（式４）が求められる。
Ids1=1/2・μ・Cox・W/L・(Vgs-Vt)２ … （式４）
このように、ｎＭＯＳトランジスタＭ２が飽和領域で動作する場合のトランジスタ特性式（式４）は、ＭＯＳトランジスタＭ１０が飽和領域で動作する場合のトランジスタ特性式（式Ａ）に等しい。
（２）非飽和領域
一方、ｎＭＯＳトランジスタＭ２が非飽和領域で動作する場合（（Ｖｇｓ−Ｖｄｓ１）≧｛（Ｖｄｓ−Ｖｄｓ１）＋Ｖｔ｝）、ドレイン−ソース間電流Ｉｄｓ１，Ｉｄｓ２は、次の（式５）（式６）のように表される。
Ids1=μ・Cox・W/(L/2)・{(Vgs-Vt)・Vds1-1/2・Vds1２} … （式５）
Ids2=μ・Cox・W/(L/2)・{(Vgs-Vds1-Vt)・(Vds-Vds1)-1/2・(Vds-Vds1)２}
… （式６）
ここで、Ids1=Ids2であるので、（式５）（式６）より、次の（式７）が求められる。
(Vgs-Vt)・Vds1-1/2・Vds1２=1/2・{(Vgs-Vt)・Vds-1/2・Vds２} … （式７）
（式７）を（式５）に代入すると、次の（式８）が求められる。
Ids1=μ・Cox・W/L・{(Vgs-Vt)・Vds-1/2・Vds２} … （式８）
このように、ｎＭＯＳトランジスタＭ２が非飽和領域で動作する場合のトランジスタ特性式（式８）は、ｎＭＯＳトランジスタＭ１０が非飽和領域で動作する場合のトランジスタ特性式（式Ｂ）に等しい。
《ｎＭＯＳトランジスタＭ１，Ｍ２ その２》
なお、ｎＭＯＳトランジスタＭ１，Ｍ２は、互いに異なるＷ／Ｌを有していても良い。ここで、図５ＢにおいてｎＭＯＳトランジスタＭ１，Ｍ２のチャネル幅／チャネル長が、それぞれ、Ｗ／（Ｌ／３），Ｗ／（２Ｌ／３）である例（すなわち、ｎＭＯＳトランジスタＭ１，Ｍ２のチャネル長が、それぞれ、ｎＭＯＳトランジスタＭ１０のチャネル長の１／３，２／３である例）について説明する。
（１）飽和領域
ｎＭＯＳトランジスタＭ２が飽和領域で動作する場合、ドレイン−ソース間電流Ｉｄｓ１，Ｉｄｓ２は、次の（式１１）（式１２）のように表される。
Ids1=μ・Cox・W/(2L/3)・{(Vgs-Vt)・Vds1 - 1/2・Vds1２} … （式１１）
Ids2=1/2・μ・Cox・W/(L/3)・(Vgs-Vds1-Vt)２ … （式１２）
ここで、Ids1=Ids2であるので、（式１１）（式１２）より、次の（式１３）が求められる。
(Vgs-Vt)・Vds1 - 1/2・Vds1２=1/3・(Vgs-Vt)２ … （式１３）
（式１３）を（式１１）に代入すると、次の（式１４）が求められる。
Ids1=1/2・μ・Cox・W/L・(Vgs-Vt)２ … （式１４）
このように、ｎＭＯＳトランジスタＭ２が飽和領域で動作する場合のトランジスタ特性式（式１４）は、ｎＭＯＳトランジスタＭ１０が飽和領域で動作する場合のトランジスタ特性式（式Ａ）に等しい。
（２）非飽和領域
一方、ｎＭＯＳトランジスタＭ２が非飽和領域で動作する場合、ドレイン−ソース間電流Ｉｄｓ１，Ｉｄｓ２は、次の（式１５）（式１６）のように表される。
Ids2=μ・Cox・W/(2L/3)・{(Vgs-Vt)・Vds1-1/2・Vds1２} … （式１５）
Ids1=μ・Cox・W/(L/3)・{(Vgs-Vds1-Vt)・(Vds-Vds1)-1/2・(Vds-Vds1)２} … （式１６）
ここで、Ids1=Ids2であるので、（式１５）（式１６）より、次の（式１７）が求められる。
(Vgs-Vt)・Vds1-1/2・Vds1２=2/3・{(Vgs-Vt)・Vds-1/2・Vds２} … （式１７）
（式１７）を（式１５）に代入すると、次の（式１８）が求められる。
Ids1=μ・Cox・W/L・{(Vgs-Vt)・Vds-1/2・Vds２} … （式１８）
このように、ｎＭＯＳトランジスタＭ２が非飽和領域で動作する場合のトランジスタ特性式（式１８）は、ｎＭＯＳトランジスタＭ１０が非飽和領域で動作する場合のトランジスタ特性式（式Ｂ）に等しい。
なお、ここでは説明を省略するが、ｎＭＯＳトランジスタＭ１，Ｍ２のチャネル長を、それぞれ、ｎＭＯＳトランジスタＭ１０のチャネル長の２／３，１／３とした場合（ｎＭＯＳトランジスタＭ１，Ｍ２を互いに入れ替えた場合）も、ｎＭＯＳトランジスタＭ１０と同様のトランジスタ特性を示す。また、それぞれのチャネル長の合計値がｎＭＯＳトランジスタＭ１０のチャネル長と等しい３個以上のｎＭＯＳトランジスタを直列に接続し、それぞれのゲートに同一電圧を与えた場合も、ｎＭＯＳトランジスタＭ１０と同様のトランジスタ特性を示す。このように、複数の単位トランジスタを直列に接続し、それぞれのゲートに同一電圧（または、同一信号）を与えることによって、複数の単位トランジスタの各々のチャネル長の合計値に等しいチャネル長を有するトランジスタを構成できる。すなわち、図４に示した比較器１０２では、単位トランジスタＭ１２１，Ｍ１２２，…，Ｍ１２ｐによって、単位トランジスタＭ１２１，Ｍ１２２，…，Ｍ１２ｐのチャネル長の合計値に等しいチャネル長を有する差動トランジスタＭ１０２を構成できる。単位トランジスタＭ１３１，Ｍ１３２，…，Ｍ１３ｐについても同様である。
以上のように、差動トランジスタＭ１０２をｐ個の単位トランジスタＭ１２１，Ｍ１２２，…，Ｍ１２ｐに分割することにより、比較器１０２のセルピッチ内に差動トランジスタＭ１０２を構成できる。また、差動トランジスタＭ１０２のチャネル長を任意に設定できる。例えば、差動トランジスタＭ１０２のチャネル長を比較器１０２のセルピッチ幅（ＣＰ）よりも長くすることができる。さらに、単位トランジスタＭ１２１，Ｍ１２２，…，Ｍ１２ｐのチャネル幅方向を比較器１０２の繰り返し方向に一致させなくても良いので、差動トランジスタＭ１０２のチャネル幅を任意に設定できる。なお、差動トランジスタＭ１０３についても同様である。このように、差動トランジスタＭ１０２，Ｍ１０３のチャネル長およびチャネル幅の両方を任意に設定できるので、差動トランジスタＭ１０２，Ｍ１０３の相互コンダクタンス（ｇｍ）を確保でき、比較器１０２の比較精度の向上や比較器１０２の高速化を実現できる。
また、アナログ・デジタル変換器１２の高集積化および性能向上を両立できるので、イメージセンサ１０を高画素化することが可能であり、高精細な撮像データＤＤＤを正確に供給することができる。
〔レイアウト例１〕
次に、図６を参照して、図１に示した比較器１０２，１０２，…，１０２のレイアウト例１について説明する。ここでは、ｎ＝４，ｐ＝２の場合を例示している（以下の図７，図８，図９，図１６，図１７についても同様である）。
比較器１０２，１０２，…，１０２の各々において、単位トランジスタＭ１２１，Ｍ１２２および単位トランジスタＭ１３１，Ｍ１３２は、それぞれのチャネル長方向がＸ軸方向（繰り返し方向）に一致するように、Ｙ軸方向（Ｘ軸方向に直交する方向）に配列される。また、単位トランジスタＭ１２１，Ｍ１２２，Ｍ１３１，Ｍ１３２の各々のチャネル長（Ｌ）は、比較器１０２のセルピッチ幅（ＣＰ）よりも短い。したがって、単位トランジスタＭ１２１，Ｍ１２２，Ｍ１３１，Ｍ１３２を比較器１０２のセルピッチ内に配置できるので、比較器１０２の集積度を高めることができる。
また、比較器１０２，１０２，…，１０２の各々では、単位トランジスタＭ１３１，Ｍ１３２は、その比較器１０２のセルピッチ内の基準点（例えば、単位トランジスタＭ１２１，Ｍ１３１のソースと電流源トランジスタＭ１０１のドレインとの接続ノードＮＮ）を通過するようにＹ軸方向に延びる直線を基準線として、単位トランジスタＭ１２１，Ｍ１２２と線対称に配列される。このように構成することにより、差動トランジスタＭ１０２，Ｍ１０３の差動特性を確保でき、比較器１０２の比較精度を向上させることができる。
さらに、比較器１０２，１０２，…，１０２の各々に含まれる単位トランジスタＭ１２１は、Ｘ軸方向（繰り返し方向）においてそれぞれ同一直線上に並ぶように配列される。単位トランジスタＭ１２１，Ｍ１３１，Ｍ１３２についても同様である。すなわち、比較器１０２，１０２，…，１０２の各々に含まれる第ｋ番目の単位トランジスタＭ１２ｋ（１≦ｋ≦ｐ）および第ｋ番目の単位トランジスタＭ１３ｋは、Ｘ軸方向においてそれぞれ同一直線上に並ぶように配列される。なお、単位トランジスタＭ１２１，Ｍ１２２，Ｍ１３１，Ｍ１３２の各々のチャネル長（Ｌ）は、比較器１０２のセルピッチ幅（ＣＰ）の１／２よりも短い。このように構成することにより、トランジスタの配置に起因する比較器の特性ばらつきを抑制できる。例えば、比較器１０２，１０２，…，１０２の間における固定パターンノイズを抑制できる。また、比較器１０２，１０２，…，１０２の回路面積の増大を抑制できる。
〔レイアウト例２〕
次に、図７を参照して、図１に示した比較器１０２，１０２，…，１０２のレイアウト例２について説明する。
図７に示したレイアウト例では、図６と同様に、単位トランジスタＭ１２１，Ｍ１２２および単位トランジスタＭ１３１，Ｍ１３２は、比較器１０２のセルピッチ内の基準点（例えば、接続ノードＮＮ）を通過するようにＹ軸方向に延びる直線を基準線として線対称に配列される。ただし、図７では、比較器１０２，１０２，…，１０２の各々に含まれる単位トランジスタＭ１２１，Ｍ１２２，Ｍ１３１，Ｍ１３２は、その比較器に隣接する他の比較器に含まれる単位トランジスタＭ１２１，Ｍ１２２，Ｍ１３１，Ｍ１３２のいずれともＸ軸方向において隣接しないように配列される。このように構成することにより、比較器１０２，１０２，…，１０２のセルピッチをＸ軸方向（繰り返し方向）に部分的に拡張できる。すなわち、単位トランジスタＭ１２１，Ｍ１２２，…，Ｍ１２ｐおよび単位トランジスタＭ１３１，Ｍ１３２，…，Ｍ１３ｐの形成領域をＸ軸方向に拡張できる。そのため、単位トランジスタＭ１２１，Ｍ１２２，…，Ｍ１２ｐおよび単位トランジスタＭ１３１，Ｍ１３２，…，Ｍ１３ｐのチャネル長（Ｌ）を拡張でき、その結果、差動トランジスタＭ１０２，Ｍ１０３のチャネル長を拡張できる。これにより、比較器１０２の性能をさらに向上させることができる。
〔レイアウト例３〕
次に、図８を参照して、図１に示した比較器１０２，１０２，…，１０２のレイアウト例３について説明する。
比較器１０２，１０２，…，１０２の各々において、単位トランジスタＭ１２１，Ｍ１２２および単位トランジスタＭ１３１，Ｍ１３２は、それぞれのチャネル長方向がＸ軸方向に一致するように、Ｙ軸方向（Ｘ軸方向に直交する方向）に配列される。
また、比較器１０２，１０２，…，１０２の各々では、単位トランジスタＭ１３１，Ｍ１３２は、その比較器１０２のセルピッチ内の基準点（例えば、単位トランジスタＭ１２１，Ｍ１３１のソースと電流源トランジスタＭ１０１のドレインとの接続ノードＮＮ）を中心として、単位トランジスタＭ１２１，Ｍ１２２と点対称に配列される。このように構成することにより、差動トランジスタＭ１０２，Ｍ１０３の差動特性を確保でき、比較器１０２の比較精度を向上させることができる。
さらに、比較器１０２，１０２，…，１０２の各々に含まれる第ｋ番目の単位トランジスタＭ１２ｋ（１≦ｋ≦ｐ）は、Ｘ軸方向においてそれぞれ同一直線上に並ぶように配列される。これと同様に、比較器１０２，１０２，…，１０２の各々に含まれる第ｋ番目の単位トランジスタＭ１３ｋは、Ｘ軸方向においてそれぞれ同一直線上に並ぶように配列される。なお、この場合、単位トランジスタＭ１２１，Ｍ１２２，Ｍ１３１，Ｍ１３２の各々のチャネル長（Ｌ）は、比較器１０２のセルピッチ幅（ＣＰ）よりも短い。このように構成することにより、図６のレイアウト例よりも、単位トランジスタＭ１２１，Ｍ１２２，…，Ｍ１２ｐおよび単位トランジスタＭ１３１，Ｍ１３２，…，Ｍ１３ｐのチャネル長を拡張でき、その結果、差動トランジスタＭ１０２，Ｍ１０３のチャネル長を拡張できる。これにより、比較器１０２の性能をさらに向上させることができる。
〔レイアウト例４〕
次に、図９を参照して、図１に示した比較器１０２，１０２，…，１０２のレイアウト例４について説明する。
図９に示したレイアウト例では、図８と同様に、単位トランジスタＭ１２１，Ｍ１２２および単位トランジスタＭ１３１，Ｍ１３２は、比較器１０２のセルピッチ内の基準点（例えば、接続ノードＮＮ）を中心として点対称に配列される。ただし、図９では、比較器１０２，１０２，…，１０２の各々に含まれる単位トランジスタＭ１２１，Ｍ１２２，Ｍ１３１，Ｍ１３２は、その比較器に隣接する他の比較器に含まれる単位トランジスタＭ１２１，Ｍ１２２，Ｍ１３１，Ｍ１３２のいずれともＸ軸方向において隣接しないように配列される。このように構成することにより、比較器１０２，１０２，…，１０２のセルピッチをＸ軸方向（繰り返し方向）に部分的に拡張できるので、単位トランジスタＭ１２１，Ｍ１２２，…，Ｍ１２ｐおよび単位トランジスタＭ１３１，Ｍ１３２，…，Ｍ１３ｐのチャネル長（Ｌ）を拡張できる。これにより、差動トランジスタＭ１０２，Ｍ１０３のチャネル長を拡張でき、比較器１０２の性能をさらに向上させることができる。
（実施形態１の変形例）
〔単位トランジスタのチャネル長〕
なお、比較器１０２，１０２，…，１０２の各々において、単位トランジスタＭ１２１，Ｍ１２２，…，Ｍ１２ｐの各々は、互いに同一のチャネル長を有していても良い。このように構成することにより、半導体基板（アナログ・デジタル変換器を形成するための半導体基板）上において無駄な領域（素子を形成できない領域）が発生することを防止できる。または、単位トランジスタＭ１２１，Ｍ１２２，…，Ｍ１２ｐの各々は、互いに異なるチャネル長を有していても良い。このように構成することにより、単位トランジスタＭ１２１，Ｍ１２２，…，Ｍ１２ｐの各々が互いに同一のチャネル長を有している場合よりも、差動トランジスタＭ１０２を構成する単位トランジスタの個数を削減できる。なお、単位トランジスタＭ１３１，Ｍ１３２，…，Ｍ１３ｐについても同様である。
〔負荷トランジスタ〕
また、比較器１０２，１０２，…，１０２の各々において、負荷トランジスタＭ１０４，Ｍ１０５も、差動トランジスタＭ１０２，Ｍ１０３と同様に、複数の単位トランジスタによって構成されていても良い。例えば、負荷トランジスタＭ１０４は、電源ノードと差動トランジスタＭ１０２のドレインとの間に直列に接続された複数の単位トランジスタによって構成されていても良い。また、負荷トランジスタＭ１０４，Ｍ１０５を構成する複数の単位トランジスタは、図６，図７のように線対称に配列されていても良いし、図８，図９のように点対称に配列されていても良い。
〔アンプ〕
図１０のように、アナログ・デジタル変換器１２は、ｎ個のアンプ１０５，１０５，…，１０５をさらに備えていても良い。アンプ１０５，１０５，…，１０５は、所定のセルピッチで所定の繰り返し方向（例えば、イメージセンサ１０の行方向）に配列される。また、アンプ１０５，１０５，…，１０５は、ｎ個の画素電圧ＶＰ１，ＶＰ２，…，Ｖｎにそれぞれ対応し、そのアンプに対応する画素電圧を増幅し増幅された画素電圧ＶＰ１’，ＶＰ２’，…，ＶＰｎ’をそのアンプに対応する比較器に出力する。
例えば、図１１のように、アンプ１０５，１０５，…，１０５の各々は、電流源トランジスタＭ１０８と、駆動トランジスタＭ１０９を含む。電流源トランジスタＭ１０８のゲートには、所定電流を供給するためのバイアス電圧ＶＢ２が与えられ、電流源トランジスタＭ１０８のソースは、接地ノードに接続される。駆動トランジスタＭ１０９のゲートには、このアンプ１０５に対応する画素電圧（ここでは、画素電圧ＶＰ１）が与えられ、駆動トランジスタＭ１０９のソースは、電源ノードに接続され、駆動トランジスタＭ１０９のドレインは、電流源トランジスタＭ１０８のドレインに接続される。
なお、図１２のように、アンプ１０５，１０５，…，１０５の各々は、図１１に示した電流源トランジスタＭ１０８に代えて、ｐ個の単位トランジスタＭ１８１，Ｍ１８２，…，Ｍ１８ｐによって構成された電流源トランジスタＭ１０８ａを含んでいても良い。単位トランジスタＭ１８１，Ｍ１８２，…，Ｍ１８ｐは、接地ノードと駆動トランジスタＭ１０９のドレインとの間に直列に接続され、それぞれのゲートにはバイアス電圧ＶＢ２が与えられる。このように、電流源トランジスタＭ１０８ａを単位トランジスタＭ１８１，Ｍ１８２，…，Ｍ１８ｐに分割することにより、アンプ１０５のセルピッチ内に電流源トランジスタＭ１０８ａを構成できる。また、アンプ１０５，１０５，…，１０５の各々に含まれる電流源トランジスタＭ１０８ａのチャネル長およびチャネル幅を任意に設定でき、アンプ１０５，１０５，…，１０５の各々における電源電圧の変動に対する耐性を高めることができる。これにより、アナログ・デジタル変換器１２の性能を向上させることができる。
なお、アナログ・デジタル変換器１２は、ｎ個の比較器１０２，１０２，…，１０２とｎ個のカウンタ１０３，１０３，…，１０３との間にｎ個のアンプをさらに備えていても良い。これらのｎ個のアンプは、それぞれ、出力電圧ＶＰ１，ＶＰ２，…，ＶＰｎのうちそのアンプに対応する出力電圧を増幅してそのアンプに対応するカウンタに出力する。また、これらのｎ個のアンプは、図１１のような構成を有していても良いし、図１２のような構成（ｐ個の単位トランジスタによって構成された電流源トランジスタを含む構成）を有していても良い。また、アンプの構成は、ここで示した構成に限らず、電圧を増幅できる構成であればどのような構成でも良い。
〔読み出し回路，バイアス回路〕
また、図１３のように、読み出し回路１１０，１１０，…，１１０の各々は、図２に示した電流源トランジスタＭ１０６に代えて、ｐ個の単位トランジスタＭ１６１，Ｍ１６２，…，Ｍ１６ｐによって構成された電流源トランジスタＭ１０６ａを含んでいても良い。単位トランジスタＭ１６１，Ｍ１６２，…，Ｍ１６ｐは、接地ノードと読み出し回路１１０に対応する列信号線（ここでは、列信号線Ｌ１）との間に直列に接続され、それぞれのゲートには基準電圧ＶＲが与えられる。このように、電流源トランジスタＭ１０６ａを単位トランジスタＭ１６１，Ｍ１６２，…，Ｍ１６ｐに分割することにより、読み出し回路１１０のセルピッチ内に電流源トランジスタＭ１０６ａを構成できる。また、読み出し回路１１０，１１０，…，１１０の各々に含まれる電流源トランジスタＭ１０６ａのチャネル長およびチャネル幅を任意に設定でき、読み出し回路１１０，１１０，…，１１０の各々における電源電圧の変動に対する耐性を高めることができる。これにより、イメージセンサシステム１の性能を向上させることができる。
また、図１３のように、バイアス回路１１１は、図２に示したカレントミラートランジスタＭ１０７に代えて、ｐ個の単位トランジスタＭ１７１，Ｍ１７２，…，Ｍ１７ｐによって構成されたカレントミラートランジスタＭ１０７ａを含んでいても良い。特に、読み出し回路１１０，１１０，…，１１０の各々に含まれる電流源トランジスタがｐ個の単位トランジスタによって構成されている場合、バイアス回路１１１に含まれるカレントミラートランジスタをｐ個の単位トランジスタによって構成することが好ましい。このように構成することにより、電流精度を向上させることができる。
なお、読み出し回路１１０，１１０，…，１１０の電流源トランジスタおよびバイアス回路１１１のカレントミラートランジスタのいずれか一方のみをｐ個の単位トランジスタによって構成しても良い。このように構成することにより、読み出し回路１１０，１１０，…，１１０の電流源トランジスタとバイアス回路１１１のカレントミラートランジスタとの電流比を調整できる。
〔相関二重サンプリング〕
なお、図１に示したイメージセンサシステム１は、相関二重サンプリング（ＣＤＳ：Correlated Double Sampling）機能を有していても良い。例えば、タイミング制御回路１４は、イメージセンサシステム１の各部が次のように動作するようにイメージセンサシステム１の各部を制御する。
まず、垂直走査回路１１は、行選択信号Ｓ１，Ｓ２，…，Ｓｎのいずれか１本を出力してｎ個の画素部１００，１００，…，１００を選択する。次に、垂直走査回路１１は、ｎ×ｍ個の画素部１００，１００，…，１００にリセット信号ＲＳＴを出力してｎ×ｍ個の画素部１００，１００，…，１００の電荷を初期化し、その後に、参照信号生成回路１０１は、参照信号ＲＥＦの出力を開始し、カウンタ１０３，１０３，…，１０３は、カウント動作を開始し、デジタルメモリ１０４，１０４，…，１０４は、カウンタ１０３，１０３，…，１０３からのデジタル値Ｄ１，Ｄ２，…，Ｄｎを保持する。これにより、画素電圧ＶＰ１，ＶＰ２，…，ＶＰｎのオフセット量に相当するデジタル値Ｄ１，Ｄ２，…，Ｄｎが得られる。次に、垂直走査回路１１は、ｎ×ｍ個の画素部１００，１００，…，１００に転送信号ＴＲを出力してｎ×ｍ個の画素部１００，１００，…，１００の各々において電荷転送（フォトダイオードＰＤからフローティングディフュージョン部ＦＤへの電荷転送）を実行させ、その後に、参照信号生成回路１０１は、参照信号ＲＥＦの出力を開始し、カウンタ１０３，１０３，…，１０３は、カウント動作を開始する。これにより、選択されたｎ個の画素部１００，１００，…，１００の画素電圧ＶＰ１，ＶＰ２，…，ＶＰｎに相当するデジタル値Ｄ１，Ｄ２，…，Ｄｎが得られる。なお、これらの画素電圧ＶＰ１，ＶＰ２，…，ＶＰｎには、オフセットが含まれている。ここで、デジタルメモリ１０４，１０４，…，１０４は、カウンタ１０３．１０３，…，１０３によって得られたデジタル値Ｄ１，Ｄ２，…，Ｄｎからオフセットデジタル値（オフセット量に相当するデジタル値）を減算し、その減算により得られたデジタル値を保持する。
このように制御することにより、デジタル値Ｄ１，Ｄ２，…，Ｄｎに付加されたオフセットを除去できる。特に、比較器１０２，１０２，…，１０２が図８または図９のような点対称レイアウトを有する場合、比較器１０２，１０２，…，１０２の各々においてトランジスタ配置は点対称であるが信号配線は点対称ではないので差動特性の劣化やオフセット電圧の付加が懸念されるため、相関二重サンプリングを施すことが有効である。
（実施形態２）
図１４は、実施形態２によるイメージセンサシステム２の構成例を示す。イメージセンサシステム２は、図１に示したアナログ・デジタル変換器１２に代えて、アナログ・デジタル変換器２２を備える。アナログ・デジタル変換器２２は、図１に示したｎ個の比較器１０２，１０２，…，１０２に代えて、ｎ個の比較器２０２，２０２，…，２０２を含む。その他の構成は、図１と同様である。
図１５は、図１４に示した比較器２０２の構成例を示す。比較器２０２は、図４に示した電流源トランジスタＭ１０１および差動トランジスタＭ１０２，Ｍ１０３に代えて、電流源トランジスタＭ１０１ａおよび差動トランジスタＭ１０２ａ，Ｍ１０３ａを含む。電流源トランジスタＭ１０１ａは、ｐ個の単位トランジスタＭ１１１，Ｍ１１２，…，Ｍ１１ｐによって構成される。単位トランジスタＭ１１１，Ｍ１１２，…，Ｍ１１ｐは、接地ノードと差動トランジスタＭ１０２（Ｍ１０３）のドレインとの間に直列に接続され、それぞれのゲートにはバイアス電圧ＶＢ１が与えられる。差動トランジスタＭ１０２ａ，Ｍ１０３ａのソースは、電流源トランジスタＭ１０１ａのドレイン（ここでは、単位トランジスタＭ１１ｐのドレイン）に接続される。
以上のように、電流源トランジスタＭ１０１をｐ個の単位トランジスタＭ１１１，Ｍ１１２，…，Ｍ１１ｐに分割することにより、比較器２０２のセルピッチ内に電流源トランジスタＭ１０１ａを構成できる。また、電流源トランジスタＭ１０１ａのチャネル長を任意に設定できる。例えば、電流源トランジスタＭ１０１ａのチャネル長を比較器２０２のセルピッチ幅（ＣＰ）よりも長くすることができる。さらに、単位トランジスタＭ１１１，Ｍ１１２，…，Ｍ１１ｐのチャネル幅方向を比較器２０２の繰り返し方向に一致させなくても良いので、電流源トランジスタＭ１０１ａのチャネル幅を任意に設定できる。このように、電流源トランジスタＭ１０１ａのチャネル長およびチャネル幅の両方を任意に設定できるので、比較器２０２，２０２，…，２０２の各々における電源電圧の変動に対する耐性を高めることができる。これにより、アナログ・デジタル変換器２２の性能を向上させることができる。
〔レイアウト例１〕
次に、図１６を参照して、図１４に示した比較器２０２，２０２，…，２０２のレイアウト例１について説明する。
比較器２０２，２０２，…，２０２の各々において、単位トランジスタＭ１１１，Ｍ１１２は、それぞれのチャネル長方向がＸ軸方向に一致するように、Ｙ軸方向に配列される。また、単位トランジスタＭ１１１，Ｍ１１２の各々のチャネル長（Ｌ）は、比較器２０２のセルピッチ幅（ＣＰ）よりも短い。
さらに、比較器２０２，２０２，…，２０２の各々に含まれる単位トランジスタＭ１１１は、Ｘ軸方向においてそれぞれ同一直線上に並ぶように配列される。単位トランジスタＭ１１２についても同様である。すなわち、比較器２０２，２０２，…，２０２の各々に含まれる第ｋ番目の単位トランジスタＭ１１ｋ（１≦ｋ≦ｐ）は、Ｘ軸方向においてそれぞれ同一直線上に並ぶように配列される。なお、単位トランジスタＭ１１１，Ｍ１１２の各々のチャネル長（Ｌ）は、比較器２０２のセルピッチ幅（ＣＰ）よりも短い。このように構成することにより、単位トランジスタＭ１１１，Ｍ１１２を比較器２０２のセルピッチ内に配置できるとともに、比較器２０２，２０２，…，２０２の各々における電源電圧の変動に対する耐性を高めることができる。特に、このような構成は、一眼レフカメラシステムなど、列方向の画素数が多い場合に有効である。
〔レイアウト例２〕
次に、図１７を参照して、図１４に示した比較器２０２，２０２，…，２０２のレイアウト例２について説明する。
図１７に示したレイアウト例は、図１６と同様に、単位トランジスタＭ１１１，Ｍ１１２は、それぞれのチャネル長方向がＸ軸方向に一致するように、Ｙ軸方向に配列される。ただし、図１７では、比較器２０２，２０２，…，２０２の各々に含まれる単位トランジスタＭ１１１，Ｍ１１２は、その比較器に隣接する他の比較器に含まれる単位トランジスタＭ１１１，Ｍ１１２のいずれともＸ軸方向において隣接しないように配列される。このように構成することにより、比較器２０２，２０２，…，２０２のセルピッチをＸ軸方向（繰り返し方向）に部分的に拡張できるので、単位トランジスタＭ１１１，Ｍ１１２，…，Ｍ１１ｐのチャネル長（Ｌ）を拡張できる。これにより、電流源トランジスタＭ１１１ａのチャネル長を拡張でき、比較器２０２の性能向上（例えば、電源電圧の変動に対する耐性の強化）を実現できる。
（実施形態２の変形例）
なお、比較器２０２，２０２，…，２０２の各々は、差動トランジスタＭ１０２ａ，Ｍ１０３ａに代えて、図４に示した差動トランジスタＭ１０２，Ｍ１０３を含んでいても良い。さらに、読み出し回路１１０，１１０，…，１１０の各々は、図１３に示した電流源トランジスタＭ１０６ａ（単位トランジスタＭ１６１，Ｍ１６２，…，Ｍ１６ｐ）を含んでいても良いし、バイアス回路１１１は、図１３に示したカレントミラートランジスタＭ１０７ａ（単位トランジスタＭ１７１，Ｍ１７２，…，Ｍ１７ｐ）を含んでいても良い。すなわち、比較器２０２，２０２，…，２０２の電流源トランジスタだけでなく、比較器２０２，２０２，…，２０２の差動トランジスタや負荷トランジスタ，読み出し回路１１０，１１０，…，１１０の電流源トランジスタ，バイアス回路１１１のカレントミラートランジスタも、複数の単位トランジスタによって構成されていても良い。なお、電流源トランジスタＭ１０６ａを構成する単位トランジスタＭ１６１，Ｍ１６２，…，Ｍ１６ｐ、カレントミラートランジスタＭ１０７ａを構成する単位トランジスタＭ１７１，Ｍ１７２，…，Ｍ１７ｐは、図１６のように配列されていても良いし、図１７のように配列されていても良い。
また、アナログ・デジタル変換器２２は、図１０に示したｎ個のアンプ１０５，１０５，…，１０５をさらに備えていても良いし、ｎ個の比較器２０２，２０２，…，２０２とｎ個のカウンタ１０３，１０３，…，１０３との間にｎ個のアンプを備えていても良い。これらのアンプは、図１１のように構成されていても良いし、図１２のように構成されていても良い。なお、各アンプを構成する複数の単位トランジスタは、図１６のように配列されていても良いし、図１７のように配列されていても良い。
さらに、比較器２０２，２０２，…，２０２の各々において、単位トランジスタＭ１１１，Ｍ１１２，…，Ｍ１１ｐの各々は、互いに同一のチャネル長を有していても良いし、互いに異なるチャネル長を有していても良い。これと同様に、比較器２０２の負荷トランジスタ，読み出し回路１１０の電流源トランジスタ、バイアス回路１１１のカレントミラートランジスタ，アンプの電流源トランジスタの各々についても、そのトランジスタを構成する単位トランジスタは、互いに同一のチャネル長を有していても良いし、互いに異なるチャネル長を有していても良い。
（カメラ装置）
図１８のように、イメージセンサシステム１，２は、カメラ装置（例えば、デジタルビデオカメラ，デジタルスチルカメラ，車載カメラ，監視カメラなど）に適用可能である。図１８に示したカメラ装置は、イメージセンサシステム１の他に、レンズ３１，データ処理回路（データ補正回路３２，データ表示回路３３，コーデック処理回路３４，データ記録回路３５など），コントローラ３６，マスタークロック生成回路３７，操作部３８を備える。なお、カメラ装置は、静止画を撮像するもの、動画を撮像するもの、または、その両方を撮像するもののいずれであっても良い。
イメージセンサシステム１は、レンズ３１を介して入射された被写体の映像を撮像データＤＤＤに変換し、コントローラ３６からの制御信号に応答して撮像データＤＤＤをデータ補正回路３２に供給する。データ補正回路３２は、イメージセンサシステム１からの撮像データＤＤＤに対して、データ補正処理（ガンマ補正処理，ホワイトバランス処理，色分離処理など）を施して、処理済みの撮像データをデータ表示回路３３およびコーデック処理回路３４に供給する。なお、データ補正回路３２は、同一の補正処理が施された撮像データをデータ表示回路３３およびコーデック処理回路３４に供給しても良いし、データ表示回路３３に応じた補正処理が施された撮像データをデータ表示回路３３に供給するとともにコーデック処理回路３４に応じた補正処理が施された撮像データをコーデック処理回路３４に供給しても良い。データ表示回路３３は、データ補正回路３２からの撮像データに基づいて映像をディスプレイに表示する。コーデック処理回路３４は、データ補正回路３２からの撮像データを所定の圧縮方式により圧縮してデータ記録回路３５に供給する。データ記録回路３５は、コントローラ３６の制御に応答して、コーデック処理回路３４によって圧縮された撮像データを記録媒体（例えば、半導体メモリ，磁気ディスク，光ディスク，メモリカードなど）に記録する。この記録媒体は、カメラ装置に内蔵されていても良いし、カメラ装置に着脱可能に外付けされていても良い。コントローラ３６は、操作部３８に与えられたユーザーの操作に応答して、イメージセンサシステム１，データ補正回路３２，データ表示回路３３，コーデック処理回路３４，データ記録回路３５，およびマスタークロック生成回路３７を制御する。また、コントローラ３６は、制御データＤａｔａをイメージセンサシステム１（例えば、タイミング制御回路１４）に供給する。マスタークロック生成回路３７は、イメージセンサシステム１を動作させるためのマスタークロックＭＣＬＫを生成し、マスタークロックＭＣＬＫをイメージセンサシステム１（例えば、タイミング制御回路１４）に供給する。操作部３８は、操作ボタン（例えば、静止画撮影のシャッターボタン，動画撮影のスタートボタン，ストップボタンなど），操作レバー，ジョグダイヤル、タッチパネルなどによって構成され、ユーザーの操作に応じた操作信号をコントローラ３６に供給する。
以上のように、イメージセンサシステム１（または、イメージセンサシステム２）をカメラ装置に搭載することにより、カメラ装置の小型化および高画素化を実現できるとともに、高精細な撮像データを正確に提供できる。
（その他の実施形態）
以上の説明において、電流源トランジスタＭ１０１，Ｍ１０１ａ，差動トランジスタＭ１０２，Ｍ１０２ａ，Ｍ１０３，Ｍ１０３ａを“ｎＭＯＳトランジスタ”で構成し、負荷トランジスタＭ１０４，Ｍ１０５を“ｐＭＯＳトランジスタ”で構成する例について説明したが、電流源トランジスタＭ１０１，Ｍ１０１ａ，差動トランジスタＭ１０２，Ｍ１０２ａ，Ｍ１０３，Ｍ１０３ａを“ｐＭＯＳトランジスタ”で構成し、負荷トランジスタＭ１０４，Ｍ１０５を“ｎＭＯＳトランジスタ”する場合（信号極性を逆転させて使用する場合）であっても、アナログ・デジタル変換器の高集積化および性能向上を両立できる。なお、その他の構成（例えば、アンプ１０５）についても、信号極性を逆転させて使用しても良い。
また、比較器の電流源トランジスタ，差動トランジスタ，負荷トランジスタ，読み出し回路の電流源トランジスタ，バイアス回路のカレントミラートランジスタ，およびアンプ（比較器の前段に設けられたアンプ，比較器の後段に設けられたアンプ）の電流源トランジスタのうち少なくとも１つを複数の単位トランジスタによって構成しても良い。例えば、ｎ個の比較器の各々に含まれる負荷トランジスタのみを、複数の単位トランジスタによって構成しても良い。また、ｎ個の読み出し回路の各々に含まれる電流源トランジスタのみを、複数の単位トランジスタによって構成しても良い。このように、ｎ個の読み出し回路の各々に含まれる電流源トランジスタを複数の単位トランジスタに分割することにより、読み出し回路のセルピッチ内に読み出し回路の電流源トランジスタを構成できる。また、ｎ個の読み出し回路の各々に含まれる電流源トランジスタのチャネル長およびチャネル幅を任意に設定でき、ｎ個の読み出し回路の各々における電源電圧の変動に対する耐性を高めることができる。また、バイアス回路のカレントミラートランジスタのみを、複数の単位トランジスタによって構成しても良いし、ｎ個のアンプ（ｎ個の比較器の前段に設けられたｎ個のアンプ、または、ｎ個の比較器の後段に設けられたｎ個のアンプ）の各々に含まれる電流源トランジスタのみを、複数の単位トランジスタによって構成しても良い。このように、ｎ個のアンプの各々に含まれる電流源トランジスタを複数の単位トランジスタに分割することにより、アンプのセルピッチ内にアンプの電流源トランジスタを構成できる。また、ｎ個のアンプの各々に含まれる電流源トランジスタのチャネル長およびチャネル幅を任意に設定でき、ｎ個のアンプの各々における電源電圧の変動に対する耐性を高めることができる。
また、アナログ・デジタル変換器１２（２２）の比較器１０２（２０２）を構成するための複数の単位トランジスタを半導体基板（アナログ・デジタル変換器を形成するための半導体基板）上に予め用意しておいても良い。すなわち、アナログ・デジタル変換器は、ｎ個の比較器を構成するための複数の単位トランジスタを備えていても良い。この場合、２以上の単位トランジスタを直列に接続し、直列接続された単位トランジスタの各々のゲートに同一電圧（または、同一信号）を与えることによって、直列接続された単位トランジスタの各々のチャネル長の合計値と等しいチャネル長を有するトランジスタを構成できる。また、２以上の単位トランジスタを並列に接続し、並列接続された単位トランジスタの各々のゲートに同一電圧（または、同一信号）を与えることによって、並列接続された単位トランジスタの各々のチャネル幅の合計値と等しいチャネル幅を有するトランジスタを構成できる。このように、半導体基板上に複数の単位トランジスタを予め用意することにより、２以上の単位トランジスタによって構成されるトランジスタのチャネル長およびチャネル幅を自由に設定することができ、設計自由度を向上させることができる。例えば、メタル層やビア層を変更するだけで、トランジスタ性能を変更できる。
なお、ｎ個の比較器を構成するための複数の単位トランジスタ（半導体基板上に予め用意された単位トランジスタ）は、それぞれのチャネル長方向が繰り返し方向（Ｘ軸方向）に一致するように、繰り返し方向に直交する方向（Ｙ軸方向）に配列されていることが好ましい。また、半導体基板上に予め用意される複数の単位トランジスタの各々は、互いに同一のチャネル長（または、チャネル幅）を有していても良いし、互いに異なるチャネル長（または、チャネル幅）を有していても良い。例えば、同一のチャネル長を有する複数の単位トランジスタを用意する場合、半導体基板上に無駄な領域（素子を形成できない領域）が発生することを防止できる。一方、異なるチャネル長を有する複数の単位トランジスタを用意する場合、設計時の選択の幅を広げることができる。
なお、上述の技術（複数の単位トランジスタを半導体基板上に予め形成しておき、複数の単位トランジスタのうち２以上の単位トランジスタを直列接続および／または並列接続することにより、所望のチャネル長および所望のチャネル幅を有するトランジスタを構成するという技術）は、アナログ・デジタル変換器やイメージセンサシステムだけでなく、その他の半導体集積回路にも適用可能である。
以上説明したように、上述のアナログ・デジタル変換器およびイメージセンサシステムは、高集積化と性能向上を両立できるので、イメージセンサシステムを備えるカメラ装置や、表示パネルを駆動するパネルドライバ（例えば、液晶ドライバやＰＤＰドライバ）などに有用である。
１，２ イメージセンサシステム
１０ 撮像回路
１１ 垂直走査回路
１２，２２ アナログ・デジタル変換器
１３ 水平走査回路
１４ タイミング制御回路
１００ 画素部
１０１ 参照信号生成回路
１０２，２０２ 比較器
１０３ カウンタ
１０４ デジタルメモリ
１０５ アンプ
１１０ 読み出し回路
１１１ バイアス回路
ＰＤ フォトダイオード
ＭＴ 転送トランジスタ
ＭＲ リセットトランジスタ
ＭＡ 増幅トランジスタ
ＭＳ 選択トランジスタ
Ｍ１０１，Ｍ１０１ａ 電流源トランジスタ
Ｍ１０２，Ｍ１０３，Ｍ１０２ａ，Ｍ１０３ａ 差動トランジスタ
Ｍ１０４，Ｍ１０５ 負荷トランジスタ
Ｍ１０６，Ｍ１０６ａ 電流源トランジスタ
Ｍ１０７，Ｍ１０７ａ カレントミラートランジスタ
Ｉ１ 電流源
Ｍ１０８ 電流源トランジスタ
Ｍ１０９ 駆動トランジスタ
Ｍ１２１，Ｍ１２２，…，Ｍ１２ｐ 単位トランジスタ
Ｍ１３１，Ｍ１３２，…，Ｍ１３ｐ 単位トランジスタ
Ｍ１６１，Ｍ１６２，…，Ｍ１６ｐ 単位トランジスタ
Ｍ１７１，Ｍ１７２，…，Ｍ１７ｐ 単位トランジスタ
Ｍ１８１，Ｍ１８２，…，Ｍ１８ｐ 単位トランジスタ
３１ レンズ
３２ データ補正回路
３３ データ表示回路
３４ コーデック処理回路
３５ データ記録回路
３６ コントローラ
３７ マスタークロック生成回路
３８ 操作部

Claims (10)

  1. 時間経過に伴い電圧値が増加または減少する参照信号を生成する参照信号生成回路と、
    所定のセルピッチで第１の方向に配列され、ｎ個（ｎは、２以上の整数）の入力電圧にそれぞれ対応し、それぞれが前記参照信号の電圧値と自己に対応する入力電圧とを比較するｎ個の比較器と、
    前記ｎ個の比較器にそれぞれ対応し、それぞれが所定クロックに同期してカウント動作を実行し、自己に対応する比較器の出力が反転したときのカウント値を出力するｎ個のカウンタと、
    前記ｎ個のカウンタにそれぞれ対応し、それぞれが自己に対応するカウンタから出力されたカウント値を保持するｎ個のデジタルメモリとを備え、
    前記ｎ個の比較器の各々は、前記参照信号および当該比較器に対応する入力電圧がそれぞれ与えられる第１および第２の差動トランジスタを含み、
    前記第１の差動トランジスタは、前記参照信号がそれぞれのゲートに与えられる直列接続されたｐ個（ｐは、２以上の整数）の第１の単位トランジスタによって構成され、
    前記第２の差動トランジスタは、前記入力電圧がそれぞれのゲートに与えられる直列接続されたｐ個の第２の単位トランジスタによって構成され、
    前記ｎ個の比較器の各々において、前記ｐ個の第１の単位トランジスタおよび前記ｐ個の第２の単位トランジスタは、それぞれのチャネル長方向が前記第１の方向に一致するように、前記第１の方向に直交する第２の方向に配列され、
    前記ｐ個の第１の単位トランジスタおよび前記ｐ個の第２の単位トランジスタの各々のチャネル長は、前記第１の方向における前記セルピッチの長さに相当するセルピッチ幅よりも短く、
    前記ｎ個の比較器の各々において、前記ｐ個の第２の単位トランジスタは、当該比較器のセルピッチ内に存在する基準点を中心として前記ｐ個の第１の単位トランジスタと点対称に配列される
    ことを特徴とするアナログ・デジタル変換器。
  2. 請求項１において、
    前記ｎ個の比較器の各々に含まれる第ｋ番目（１≦ｋ≦ｐ）の第１の単位トランジスタおよび第ｋ番目の第２の単位トランジスタは、前記第１の方向においてそれぞれ同一線上に並ぶように配列され、
    前記ｐ個の第１の単位トランジスタおよび前記ｐ個の第２の単位トランジスタの各々のチャネル長は、前記セルピッチ幅よりも短い
    ことを特徴とするアナログ・デジタル変換器。
  3. 請求項１において、
    前記ｎ個の比較器の各々に含まれるｐ個の第１の単位トランジスタおよびｐ個の第２の単位トランジスタは、当該比較器に隣接する他の比較器に含まれるｐ個の第１の単位トランジスタおよびｐ個の第２の単位トランジスタと前記第１の方向において隣接しないように配列される
    ことを特徴とするアナログ・デジタル変換器。
  4. 請求項１〜３のいずれか１項において、
    前記ｐ個の第１の単位トランジスタは、互いに同一のチャネル長を有し、
    前記ｐ個の第２の単位トランジスタは、互いに同一のチャネル長を有する
    ことを特徴とするアナログ・デジタル変換器。
  5. 請求項１〜３のいずれか１項において、
    前記ｐ個の第１の単位トランジスタは、互いに異なるチャネル長を有し、
    前記ｐ個の第２の単位トランジスタは、互いに異なるチャネル長を有する
    ことを特徴とするアナログ・デジタル変換器。
  6. 請求項１〜５のいずれか１項において、
    前記ｎ個の比較器の各々は、前記第１および第２の差動トランジスタに基準電流を供給するための電流源トランジスタをさらに含み、
    前記電流源トランジスタは、前記基準電流を供給するためのバイアス電圧がそれぞれのゲートに与えられる直列接続された複数の単位トランジスタによって構成される
    ことを特徴とするアナログ・デジタル変換器。
  7. 請求項１〜６のいずれか１項において、
    所定のセルピッチで前記第１の方向に配列され、前記ｎ個の入力電圧にそれぞれ対応し、それぞれが自己に対応する入力電圧を増幅して自己に対応する比較器に供給するｎ個のアンプをさらに備え、
    前記ｎ個のアンプの各々は、所定電流を供給するための電流源トランジスタを含み、
    前記ｎ個のアンプの各々に含まれる電流源トランジスタは、前記所定電流を供給するためのバイアス電圧がそれぞれのゲートに与えられる直列接続された複数の単位トランジスタによって構成される
    ことを特徴とするアナログ・デジタル変換器。
  8. それぞれが入射光量に応じた電荷を生成するｎ列ｍ行の二次元マトリクス状に配列されたｎ×ｍ個の画素部と、
    前記ｎ×ｍ個の画素部を行単位で選択する垂直走査回路と、
    前記ｎ×ｍ個の画素部のｎ個の画素列にそれぞれ対応し、それぞれが前記垂直走査回路によって選択されたｎ個の画素部のうち自己に対応する画素部によって生成された電荷に応じた画素電圧を生成するｎ個の読み出し回路と、
    前記ｎ個の読み出し回路によって生成されたｎ個の画素電圧をｎ個のデジタル値に変換する請求項１〜７のいずれか１項に記載のアナログ・デジタル変換器と、
    前記アナログ・デジタル変換器によって得られたｎ個のデジタル値を撮像データとして順次転送する水平走査回路とを備える
    ことを特徴とするイメージセンサシステム。
  9. 請求項８において、
    前記ｎ個の読み出し回路の各々は、当該読み出し回路に対応する画素部とともにソースフォロア回路を構成する電流源トランジスタを含み、
    前記ｎ個の読み出し回路の各々に含まれる電流源トランジスタは、読み出し電流を供給するための基準電圧がそれぞれのゲートに与えられる直列接続された複数の単位トランジスタによって構成される
    ことを特徴とするイメージセンサシステム。
  10. 請求項８または９に記載のイメージセンサシステムと、
    前記イメージセンサシステムから転送された撮像データを処理するデータ処理回路とを備える
    ことを特徴とするカメラ装置。
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