WO2006123446A1 - Ｄ／ａコンバータ及びこれを備えた半導体集積回路 - Google Patents

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WO2006123446A1
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transistor
current
circuit
current source
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PCT/JP2005/020003
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Heiji Ikoma
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Matsushita Electric Industrial Co., Ltd.
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    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
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    • H03M1/68—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits
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    • H03M1/742—Simultaneous conversion using current sources as quantisation value generators
    • H03M1/747—Simultaneous conversion using current sources as quantisation value generators with equal currents which are switched by unary decoded digital signals

Definitions

  • the present invention relates to a DZA converter that converts a digital signal into an analog signal.
  • the present invention relates to a technology that can reduce current variation and reduce the area of the current source matrix of the DZA converter.
  • an AZD converter that converts an analog signal into a digital signal and a DZA converter that converts a digital signal into an analog signal are used in an interface unit with the outside of the LSI.
  • FIG. 13 shows a circuit configuration of a conventional current-driven DZA converter 100.
  • an example of converting an 8-bit digital signal into an analog signal is illustrated.
  • the voltage generated by the bias circuit 104 is applied to the first bias voltage application terminal VB1 and the second bias voltage application terminal VB2 of the current sources IS1 to IS2, IS3-1 to IS3-63. Yes.
  • the current output from the current sources IS1 to IS2, IS3—1 to IS3—63 is output from the analog output terminal OUT or by the differential switches SW1 to SW2 and SW3—1 to SW3—63 controlled by the input digital signal. Ground power flows into VSS.
  • An analog current output corresponding to the digital input signal can be obtained from the analog output terminal OUT.
  • the analog output current is converted into a voltage by the output load resistor 101.
  • the current source IS1 is an LLSB (Least Significant Bit) current source
  • IS2 is a 2LSB current source
  • the bias circuit 104 includes two bias voltages VB1 according to the voltage input from the reference voltage generation circuit 103 to the reference voltage input terminal VREF and the external resistance 102 connected to the reference resistance connection terminal IREF. This circuit generates VB2.
  • the decoder circuit 105 decodes 8-bit digital signals input to the digital input terminals IN0 to IN7, and outputs differential switch control signals D1 to D2, D3-1 to D3-63. Can do.
  • the current source of such a conventional current-driven DZA converter has the following circuit configuration.
  • FIG. 14 is a first circuit configuration example of a conventional current source.
  • the drain terminal is connected to the current output terminal loutl 11 and can output a current value of 1LSB.
  • the drain terminal is A circuit connected to the output terminal loutl 12, it is possible to output a current value of 2LSB.
  • the source terminal is connected to the power supply VDD
  • the gate terminal is connected to the first bias voltage application terminal VB1
  • the gate terminal of the transistor Trl24 is connected to the second bias voltage application terminal VB2, and the drain terminal is connected to the current output terminal Ioutl13.
  • the current source 113 configured as described above can output a current value of 4LSB.
  • FIG. 15 is a layout diagram of the current sources 111 to 113 in FIG.
  • FIG. 16 shows a basic circuit block layout diagram of a DZA converter having the current source of FIG.
  • the circuit block 114 is a transistor matrix section including one 1LSB current source 111, one 2LSB current source 112, and 63 four LSB current sources 113.
  • the current sources are arranged neatly so as to form a complete matrix, including gaps and including dummy current sources.
  • the circuit block 115 is a switch block, and switches SW1, S in FIG. W2, SW3-l to SW3-63 are arranged.
  • circuit block 116 is a logic circuit that has the same power as a decoder.
  • FIG. 17 shows a second circuit configuration example of the conventional current source.
  • the drain terminal is connected to the current output terminal loutl 18 and can output a current half the current source 119, that is, a current value of 2LSB.
  • FIG. 18 is a layout diagram of current sources 117 to 119 in FIG.
  • FIG. 19 shows a third circuit configuration example of a conventional current source, which is a technique disclosed in Patent Document 1.
  • the gate terminal of the transistor Tr 138 is the second bias voltage application terminal
  • This circuit is connected to VB2 and has a drain terminal connected to the current output terminal Ioutl22 and can output a 4LSB current value.
  • 4LSB current flows through transistor Trl34. Of that, 2LSB current flows to ground power supply VSS via transistors Trl
  • the channel type transistor Trl33 is connected to the source terminal, the gate terminals of the transistors Trl32 and Trl33 are connected to the second noise voltage application terminal VB2, the drain terminal of the transistor Trl32 is connected to the current output terminal Ioutl20, and the transistor Tr 133 drain terminals are connected to the source terminal of the load P-channel transistor Trl 39, and the gate terminal and drain terminal of the transistor Trl 39 are connected to the ground power supply VSS.
  • Patent Document 1 US Patent No. 6281825
  • the current source matrix unit is composed of 8 transistors per 4LSB, which is as large as 63, and is composed of 8 transistors.
  • the current characteristics of the transistors constituting the current source are not uniform, and the difference in current characteristics between the transistors gradually increases. As the in-plane tilt becomes stronger (systematic error), the uniformity between the current sources decreases, and the linearity of the conversion characteristics of the DZA converter deteriorates.
  • the 11 ⁇ current source 117, the 21 ⁇ current source 118, and the 41 ⁇ current source 119 As shown in FIG. Therefore, the transistor matrix of the 1LSB current source 117 and the 2LSB current source 118 must be formed separately from the 63 4LSB current sources 119. For this reason, the circuit area of the current source increases. Also, there is a difference in processing accuracy between the 4LSB current source 119 and the 1LSB current source 117 and 2LSB current source 118, a difference in voltage drop in the power supply wiring, and an in-plane slope of the transistor current characteristics. As a result, the current value of each current source deviates from the expected value, and there is a problem that the linearity of the conversion characteristics of the DZA converter deteriorates.
  • the three types of current sources 120, 121, and 122 are used between these three types of current sources. Due to differences in internal configuration and transistor size (length L), it is necessary to form the transistor matrix of 1LSB current source 120 and 2LSB current source 121 separately from the 63 4LSB current sources 122. The area increases.
  • the 4LSB current source (transistor matrix) 122 and the 1LSB current source 120 and the 2LSB current source 121 are different in processing accuracy, voltage drop in the power supply wiring, and transistor current. Depending on the in-plane inclination of characteristics, etc. There is a problem that the current value of the current source deviates from the expected value and the linearity of the conversion characteristics of the DZA converter deteriorates.
  • An object of the present invention is to achieve uniform current characteristics of the entire transistor in the transistor matrix plane while effectively reducing the circuit area of the entire current source provided in the current-driven DZA converter. It is possible to further improve the linearity of DZA conversion characteristics.
  • thermometer code current source in which the output current value is weighted by 1Z2, the transistors constituting the thermometer code current source are connected in cascode in series, and the gate terminals are shared.
  • all current sources can be configured by a combination of transistors having the same configuration, so that all current source transistors can be formed in the transistor matrix.
  • the DZA converter of the present invention is a DZA converter that converts a digital signal into an analog signal and has a plurality of current sources.
  • the plurality of current sources include a first circuit and a second circuit.
  • a first current field effect transistor of m ⁇ @ (m is an integer greater than or equal to 2) is cascode-connected, and the first circuit includes a current source connected in cascade with the circuit.
  • the first bias voltage is commonly applied to the gate terminals of the m field effect transistors, and the second circuit is configured by m second size field effect transistor forces S-cascode connection.
  • the second bias voltage is commonly applied to the gate terminals of the m field effect transistors.
  • the present invention is characterized in that, in the DZA converter, the first size field effect transistor and the second size field effect transistor are composed of MOS transistors.
  • the MOS transistor is a P-channel MOS transistor.
  • the MOS transistor is an N-channel MOS transistor.
  • the present invention provides the DZA converter in which the first circuit and the second circuit are connected in cascade.
  • One or more current sources are provided, and the current source is a binary code current source whose output current value is weighted by 1Z2.
  • the present invention provides the DZA converter, wherein the field effect transistor of the first size is formed inside a first transistor matrix, and the field effect transistor of the second size is a second transistor. It is formed inside a matrix.
  • each of the first transistor matrix and the second transistor matrix has a dummy transistor disposed on an outer periphery thereof.
  • the present invention provides a gate terminal of a predetermined transistor formed inside the first transistor matrix and a drain of the predetermined transistor formed inside the second transistor matrix. The terminal is connected, and the voltage generated at this connection point is the first bias voltage.
  • the first or second transistor matrix status includes a pattern in which source terminals of two predetermined P-channel transistors share a diffusion layer, and one P It is characterized in that the drain terminal of the channel type transistor and the source terminal of one other P channel type transistor include a pattern sharing a diffusion layer.
  • the DZA converter of the present invention is a DZA converter that converts a digital signal into an analog signal and has a plurality of current sources.
  • a first circuit and a second circuit are connected in cascade.
  • the first circuit is configured by cascode-connecting m (m is an integer of 1 or more) first size field effect transistors, and the m number of field effect transistors
  • a first bias voltage is commonly applied to the gate terminals of the first and second circuits
  • the second circuit is configured by force-scoding n (n ⁇ m) second-size field effect transistors.
  • the second bias voltage is commonly applied to the gate terminals of the individual field effect transistors.
  • the present invention provides the DZA converter, wherein the first size field effect transistor is formed inside a first transistor matrix, and the second size field effect transistor is a second transistor. It is formed inside a matrix. [0043]
  • the present invention provides a DZA converter that converts a digital signal into an analog signal and has a plurality of current sources, wherein a first circuit and a second circuit are cascaded to the plurality of current sources.
  • the first circuit is configured such that m (m is an integer of 2 or more) first-size field effect transistors are connected in parallel so as to share a drain terminal;
  • the first bias voltage is commonly applied to the gate terminals of the m field effect transistors, and the second circuit is composed of one second size field effect transistor or n (n ⁇ 2)
  • the field effect transistors of the second size are cascoded, and the second bias voltage is commonly applied to the gate terminals of the one or n field effect transistors. It is characterized by.
  • the present invention provides the DZA converter, wherein the first size field-effect transistor is formed inside a first transistor matrix, and the second size field-effect transistor is a second transistor. It is formed inside a matrix.
  • the DZA converter of the present invention is a DZA converter that converts a digital signal into an analog signal and has a plurality of current sources.
  • the plurality of current sources include m (m is an integer of 2 or more).
  • the field effect transistor force of the same size S includes a cascode-connected current source, and one bias voltage is commonly applied to the gate terminals of the m field effect transistors. To do.
  • a semiconductor integrated circuit according to the present invention includes the DZA converter.
  • the transistors of all current sources are configured as transistors. Can be formed into a matrix. Therefore, as in the conventional case where a transistor having a predetermined current source needs to be formed outside the transistor matrix, the current source between the current source that forms the transistor matrix and the current source located outside the matrix is used. Since there is no difference in machining accuracy or voltage drop in the power supply wiring, the linearity of the conversion characteristics of the DZA converter is improved because the current value of each current source is less likely to be missed.
  • the upper current source uses, for example, one current value determining transistor, and the lower current In the source, a plurality of current source determination transistors of the same size are cascode-connected in series and a common gate voltage is used, so that a plurality of binary code current sources weighted by 1Z2 can be configured. Therefore, the entire plurality of upper current sources designed with the thermometer code can be formed with a small number of transistors, and as a result, the area of the transistor matrix can be effectively reduced, so that the transistor matrix surface can be reduced. In this way, manufacturing variations such as the slope of the current characteristics of the entire transistor are effectively suppressed, and the linearity of the conversion characteristics of the D / A converter is further improved.
  • the current characteristics of the entire transistor in the transistor matrix plane can be made uniform while effectively reducing the circuit area of the entire current source provided therein. It is possible to obtain a DZA converter that can further improve the linearity of DZA conversion characteristics and a semiconductor integrated circuit including the DZA converter.
  • FIG. 1 is a circuit diagram showing a current source built in the DZA converter according to the first embodiment of the present invention.
  • FIG. 2 is a diagram showing a layout configuration of the same current source.
  • FIG. 3 is a diagram showing a block arrangement of the DZA converter.
  • FIG. 4 is a diagram showing a block arrangement of a DZA converter according to Embodiment 2 of the present invention.
  • FIG. 5 is a circuit diagram showing a current source built in the DZA converter according to the third embodiment of the present invention.
  • FIG. 6 is a circuit diagram showing a main part of a DZA converter according to Embodiment 4 of the present invention.
  • FIG. 7 is a diagram showing a layout configuration of a current source built in the DZA converter according to the fifth embodiment of the present invention.
  • FIG. 8 is a circuit diagram showing a current source built in the DZA converter according to the sixth embodiment of the present invention.
  • FIG. 9 is a view showing a modification of the current source.
  • FIG. 10 is a circuit diagram showing a current source incorporated in the DZA converter according to the seventh embodiment of the present invention.
  • FIG. 11 is a view showing a modification of the current source.
  • FIG. 12 is a circuit diagram showing a current source incorporated in the DZA converter according to the eighth embodiment of the present invention.
  • FIG. 13 is a diagram showing an overall configuration of a conventional DZA converter.
  • FIG. 14 is a circuit diagram showing a current source incorporated in the DZA converter of Prior Art 1.
  • FIG. 15 is a diagram showing a layout configuration of the current source.
  • FIG. 16 is a diagram showing a block arrangement of the DZA converter.
  • FIG. 17 is a circuit diagram showing a current source incorporated in the DZA converter of Prior Art 2.
  • FIG. 18 is a diagram showing a layout configuration of the same current source.
  • FIG. 19 is a circuit diagram showing a current source built in the DZA converter of Prior Art 3
  • FIG. 1 shows a circuit configuration of a current source provided in the DZA converter according to Embodiment 1 of the present invention.
  • the overall circuit configuration of the DZA converter is shown in FIG. 13 and the detailed description thereof has already been described, and is omitted here.
  • the current source 1 is a 1 LSB current source
  • the current source 2 is a 2 LSB current source
  • the current source 3 is a 4 LSB current source.
  • the current value supplied by the current source 2 of 2LSB is weighted to 1Z2 of the current supplied by the current source 3 of 4LSB
  • the current value supplied by the current source 1 of 1LSB is the current value supplied by the current source 2 of 2LSB.
  • These current sources 1 and 2 are weighted to 1Z2, and are binary code current sources whose current values are weighted to 1Z2.
  • the gate terminal of the MOS transistor Trl4 is connected to the second bias voltage application terminal VB2, and the drain terminal is connected to the current output terminal Iout3.
  • a 4LSB current is output from the current output terminal Iout3.
  • the gate terminal of the MOS transistor Trl2 is connected to the second bias voltage application terminal VB2, and the drain terminal is connected to the current output terminal Iout2.
  • Current output terminal Iout2 outputs half the current value of current source 3, that is, 2LSB current is output.
  • the gate terminal of the MOS transistor Tr8 is connected to the second bias voltage application terminal VB2, and the drain terminal is connected to the current output terminal Ioutl.
  • the current output terminal Ioutl outputs the current value of 1Z4 of the current source 3, that is, the current of 1LSB.
  • FIG. 2 is a layout diagram of the current source of FIG. Each of the current sources 1 to 3 shown in Fig. 1 is realized.
  • FIG. 3 is a layout diagram of basic circuit blocks of the DZA converter in the present embodiment.
  • This is the first MOS transistor matrix.
  • the first circuits Al, A2 and A4 composed of the MOS transistors formed in the first MOS transistor matrix 4 determine the current values that the current sources 1, 2 and 3 flow, respectively.
  • the second circuits B1, B2 and B4 composed of MOS transistors formed in the second MOS transistor matrix 5 respectively set the output impedances of their own current sources 1, 2 and 3 high. It is arranged for the purpose of improving the constant current characteristics.
  • circuit block 6 is a switch block, and switches SW 1, SW 2, SW 3-1 to SW 3-63 in FIG. 13 are arranged.
  • circuit block 7 is a logic circuit such as a decoder.
  • P-channel MOS transistors are arranged in the circuit block 5 part.
  • circuit blocks 4 and 5 are arranged neatly in a complete matrix form, including dummy MOS transistors so as not to create a gap! Therefore, depending on processing accuracy in manufacturing If the size variation is reduced and a MOS transistor having uniform characteristics can be formed, there are advantages.
  • the transistor matrices 4 and 5 have a small area as described above, the in-plane slope of the current characteristics of the entire MOS transistor in the matrix can be reduced. Therefore, the uniformity between the current sources is improved, and the linearity of the conversion characteristics of the DZA converter can be obtained.
  • FIG. 4 is a block layout diagram of the DZA converter according to the second embodiment of the present invention.
  • FIG. 4 shows a further reduction in variation of the DZA converter in the first embodiment.
  • circuit blocks (current source matrices) 4 and 5 they are manufactured at the outer periphery. As shown in Fig. 4, by arranging dummy MOS transistors on the outer periphery as shown in Fig. 4, it is possible to reduce the manufacturing variations of normal MOS transistors at the outer periphery of the current source matrices 4 and 5, and The uniformity can be further improved.
  • a current driven DZA converter having a more uniform transistor matrix can be realized.
  • FIG. 5 shows a circuit configuration of a current source built in the DZA converter according to Embodiment 3 of the present invention.
  • the current source of FIG. 1 shown in the first embodiment is configured by an N-channel MOS transistor.
  • the current source 12 is a 1 LSB current source
  • the current source 13 is a 2 LSB current source
  • the current source 14 is a 4 LSB current source.
  • the second circuit B4 is composed of cascade connection.
  • the gate terminal is connected to the first bias voltage application terminal VB1
  • the gate terminal of the MOS transistor Tr27 is connected to the second bias voltage application terminal VB2, and the drain terminal is connected to the current output terminal Ioutl4.
  • the current output terminal Ioutl 4 force draws 4LSB current.
  • the gate terminal is connected to the first bias voltage application terminal VB1
  • the gate terminal of the MOS transistor Tr23 is connected to the second bias voltage application terminal VB2, and the drain terminal is connected to the current output terminal Ioutl3.
  • a current value that is half that of the current source 14, that is, a current of 2LSB, is drawn from the current output terminal Ioutl3.
  • the transistor Tr 15 has a gate terminal connected to the second noise voltage application terminal VB2, and a drain terminal connected to the current output terminal Ioutl 2. From the current output terminal Ioutl2, the current value of 1Z4 of the current source 14, that is, the current of 1LSB is drawn.
  • the current sources are arranged neatly in a complete matrix, so that the size variation due to processing accuracy during manufacturing is reduced, and a MOS transistor with uniform characteristics can be formed! ⁇ ⁇ Has advantages.
  • FIG. 6 shows a circuit configuration of a main part of the DZA converter according to Embodiment 4 of the present invention.
  • the internal configuration of the noise circuit 104 shown in FIG. 13 is shown in addition to the three types of current sources 1 to 3 shown in FIG.
  • reference numeral 15 denotes a part of the bias circuit 104 shown in FIG.
  • the gate terminal of the P-channel MOS transistor Tr30 is connected to the second bias voltage application terminal VB2, and its drain terminal is a P-channel formed in the first transistor matrix 16.
  • the bias voltage VB1 is generated by connecting the current output terminal Ioutl5 to the current source.
  • the bias voltage VB1 generated by the bias circuit 15 is supplied to each current source in the transistor matrix, and the current value of each current source is set to a predetermined value.
  • the bias circuit is arranged in the transistor matrix, there is an advantage that variation in the output current of the DZ A converter can be suppressed and high accuracy can be realized.
  • FIG. 7 is a diagram showing a layout configuration of a current source incorporated in the DZA converter according to Embodiment 5 of the present invention.
  • the diffusion layer is shared by two MOS transistors to reduce the area of the current source matrix.
  • the drain terminal of the MOS transistor Tr2 and the source terminal of the MOS transistor Tr3 share a diffusion layer.
  • the source terminal of the MOS transistor Trl and the drain terminal of the MOS transistor Tr4 share a diffusion layer with the dummy P-channel MOS transistors Tr96 and Tr97, respectively.
  • the source terminal of the MOS transistor Tr9 and the drain terminal of the MOS transistor TrlO share a diffusion layer with the dummy P-channel MOS transistors Tr98 and Tr99, respectively. Yes.
  • 18 is a 4LSB current source, and has a layout configuration in which two 4LSB current sources are combined.
  • the gate terminal of the MOS transistor Tr47 is connected to the second bias voltage application terminal VB2, the drain terminal is connected to the current output terminal Ioutl8, and a current of 4LSB is output from the current output terminal Ioutl8.
  • the gate terminal of the MOS transistor Tr48 is connected to the second bias voltage application terminal VB2, the drain terminal is connected to the current output terminal Ioutl9, and a current of 4LSB is output from the current output terminal Ioutl9.
  • the MOS transistor Tr45 source terminal and the MOS transistor Tr46 source terminal share a diffusion layer.
  • the MOS transistors constituting the current source matrix have an advantage that a smaller current source matrix can be realized by sharing the diffusion layers as the source terminal and the drain terminal.
  • the sharing of the diffusion layers of the source and drain terminals of the MOS transistors constituting the first MOS transistor matrix has been described.
  • the present invention is not particularly limited to the first MOS transistor matrix.
  • a current drive type DZA converter having a current source matrix with a smaller area can be realized.
  • FIG. 8 shows a circuit configuration diagram of a current source incorporated in the DZA converter according to Embodiment 6 of the present invention.
  • FIG. 1 showing the first embodiment, for each of the three current sources 1 to 3, the first circuit Al, A2, A4 and the corresponding second circuit Bl, B2, B4
  • the number of transistors constituting the same number is the same, but in this embodiment, the number is different.
  • a current source 20 is a 1 LSB current source
  • a current source 21 is a 2 LSB current source
  • a current source 22 is a 4 LSB current source.
  • the gate terminal of the MOS transistor Tr59 is connected to the second noise voltage application terminal VB2, and the drain terminal is connected to the current output terminal Iout22.
  • the current output terminal Iout22 outputs 4LSB current.
  • the second circuit D2 is connected in cascade.
  • the gate terminal is connected to the first bias voltage application terminal VB1
  • the gate terminal of the MOS transistor Tr57 is connected to the second bias voltage application terminal VB2, and the drain terminal is connected to the current output terminal Iout21.
  • the current output terminal Iout21 outputs a current value half that of the current source 22, that is, a current of 2LSB.
  • a second circuit D1 composed of transistors Tr51 to Tr54 is connected in cascade.
  • the gate terminal of this MOS transistor Tr54 Connected to the second bias voltage application terminal VB2, and the drain terminal is connected to the current output terminal Iout20. From the current output terminal Iout20, the current value of 1Z4 of the current source 22, that is, the current of 1LSB is output.
  • FIG. 9 shows a modification of the sixth embodiment of the present invention.
  • the output impedance of the force current source in which the first circuit C2 of the current source 21 of 2LSB is configured by one MOS transistor Tr55 is set high.
  • This circuit is composed of one MOS transistor.
  • FIG. 10 shows a circuit configuration of a current source built in the DZA converter according to Embodiment 7 of the present invention.
  • the first circuit C2 of the 2LSB current source 21 is configured by one MOS transistor Tr55.
  • the first circuit of the 1LSB current source 23 is the first.
  • This circuit C1 is composed of one MOS transistor Tr61.
  • the current source 23 is a 1 LSB current source
  • the current source 24 is a 2 LSB current source
  • the current source 25 is a 4 LSB current source.
  • the gate terminal of the MOS transistor Tr71 is connected to the second bias voltage application terminal VB2, and the drain terminal is connected to the current output terminal Iout25.
  • a current of 4LS B is output from the current output terminal Iout25.
  • the transistor Tr68 has a gate terminal connected to the second bias voltage application terminal VB2, and a drain terminal connected to the current output terminal Iout24.
  • the current output terminal Iout24 outputs a current value half that of the current source 25, that is, a current of 2LSB.
  • the second circuit D1 is connected in cascade.
  • the gate terminal of the transistor Tr65 is connected to the second bias voltage application terminal VB2, and the drain terminal is connected to the current output terminal Iout23. . From the current output terminal Iout23, the current value of 1Z4 of the current source 25, that is, the current of 1LSB is output.
  • the current sources are neatly arranged in a complete matrix, so that the size variation due to manufacturing accuracy in manufacturing is reduced, and a MOS transistor with uniform characteristics can be formed! ⁇ ⁇ Has advantages.
  • FIG. 11 shows a modification of the seventh embodiment of the present invention.
  • the first circuit C1 of the current source 23 of 1LSB is composed of one MOS transistor Tr61.
  • the second circuit D1 is It consists of a single MOS transistor.
  • the second circuit D2 is configured.
  • the circuit D 1 is configured!
  • FIG. 12 is a circuit configuration diagram of the current source of the DZA converter in the eighth embodiment of the present invention.
  • the present embodiment employs a configuration in which a second circuit included in each current source, that is, a circuit for setting a high output impedance of the constant current source is not provided.
  • the current source 29 is a 1 LSB current source
  • the current source 30 is a 2 LSB current source
  • the current source 31 is a 4 LSB current source.
  • a current of 4LSB is output from the current output terminal Iout31.
  • the gate terminal of the MOS transistor Tr92 is connected to the first bias voltage application terminal VB1, and the drain terminal is connected to the current output terminal Iout29. From the current output terminal Iout29, the current value of 1Z4 of the current source 31, that is, the current of 1LSB is output.
  • the number of power bits described using the 8-bit DZA converter is not particularly limited.
  • the upper part is described using a current source designed with a thermometer code and the lower part is a binary code.
  • the upper part is a thermometer code and the middle part is a thermometer code. It can also be applied when the lower order is a binary code, and the current source configuration is not particularly limited.
  • the power described only for the DZA converter is not limited to this DZA converter, and it is of course applicable to a semiconductor integrated circuit including this DZA converter as well.
  • the present invention makes it possible to equalize the current characteristics of the entire MOS transistor in the current source matrix plane while effectively reducing the circuit area of the entire current source provided therein, and to achieve the DZA conversion characteristics. Therefore, it is useful as a DZA converter and a semiconductor integrated circuit equipped with the same.

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Abstract

　電流駆動型Ｄ／Ａコンバータにおいて、１ＬＳＢの電流源１、２ＬＳＢの電流源２は、１／２ずつに重み付けされたバイナリーコードの電流源であり、４ＬＳＢの電流源３は温度計コード設計された同一構成の多数個の電流源のうちの１個である。各電流源１～３の定電流値を決定する第１の回路Ａ１、Ａ２、Ａ４は、Ｌ＝Ｌ３、Ｗ＝Ｗ３である複数個のＭＯＳトランジスタがカスコード接続されて、且つゲート端子が共通化されて構成される。各電流源１～３の出力インピーダンスを高く設定する第２の回路Ｂ１、Ｂ２、Ｂ４は、第１の回路Ａ１、Ａ２、Ａ４と縦続接続されると共に、その内部は、Ｌ＝Ｌ４、Ｗ＝Ｗ４である複数個のＭＯＳトランジスタがカスコード接続されて、且つゲート端子が共通化されて構成される。従って、より小面積に構成しながら、電流源の電流特性をより一層に均一にできて、Ｄ／Ａ変換特性の直線性が向上する。

Description

明 細 書
DZAコンバータ及びこれを備えた半導体集積回路
技術分野
[0001] 本発明は、デジタル信号をアナログ信号に変換する DZAコンバータに関するもの である。特に、 DZAコンバータの電流源マトリックス部の電流バラツキ低減と小面積 化を可能にする技術に関するものである。
背景技術
[0002] 近年、 CMOSの安価というメリットを活かすため、デジタル回路とアナログ回路と 1チ ップに混載したシステム LSIが盛んに製造されている。
[0003] このような LSIにおいては、 LSI外部とのインタフェース部に、アナログ信号をデジタ ル信号に変換する AZDコンバータと、デジタル信号をアナログ信号に変換する DZ Aコンバータが使用されている。
[0004] そして、映像用途や通信用途等の LSIにおいては、高速動作が可能である電流駆 動型の DZAコンバータ（Current Steering D/A Converter)が必要不可欠となってい る。
[0005] 図 13は、従来の電流駆動型 DZAコンバータ 100の回路構成を示す。同図では、 8ビットのデジタル信号をアナログ信号に変換する場合を例示している。
[0006] 電流源 IS1〜IS2、 IS3— 1〜IS3— 63の第 1のバイアス電圧印加端子 VB1と、第 2 のバイアス電圧印加端子 VB2とには、バイアス回路 104で発生した電圧が印加され ている。電流源 IS1〜IS2、 IS3— 1〜IS3— 63から出力される電流は、入力デジタ ル信号に制御された差動スィッチ SW1〜SW2、 SW3— 1〜SW3— 63により、アナ ログ出力端子 OUT又はグランド電源 VSSに流れ込む。アナログ出力端子 OUTから は、デジタル入力信号に応じたアナログの電流出力を得ることができる。そのアナ口 グ出力電流は、出力負荷抵抗 101により、電圧に変換される。
[0007] 電流源 IS1は lLSB (Least Significant Bit)の電流源であり、 IS2は 2LSBの電流源 である。更に、 IS3— 1〜IS3— 63は、 4LSBの電流源であり、全体で 63個存在する 。これらの電流源からの電流の組み合わせにより、 2の 8乗 = 256階調のアナログ出 力を得ることができる。
[0008] バイアス回路 104は、リファレンス電圧発生回路 103から、リファレンス電圧入力端 子 VREFに入力された電圧と、リファレンス抵抗接続端子 IREFに接続された外部抵 抗 102に応じた 2つのバイアス電圧 VB1、VB2を発生する回路である。
[0009] また、デコーダー回路 105は、デジタル入力端子 IN0〜IN7に入力された 8ビットの デジタル信号をデコードして、差動スィッチ制御信号 D1〜D2、 D3— 1〜D3— 63を 出力することができる。
[0010] このような従来の電流駆動型 DZAコンバータの電流源は、以下のような回路構成 である。
[0011] 図 14は、従来の電流源の第 1の回路構成例である。同図において、電流源 111は 、 L (チャネル長） =L1、 W (チャネル幅） =W1である Pチャンネル型トランジスタ Trl 11のソース端子が電源 VDDに、ゲート端子が第 1のバイアス電圧印加端子 VB1に 接続され、ドレイン端子は、 L=L2、 W=W1である Pチャンネル型トランジスタ Trl 12 のソース端子に接続されると共に、トランジスタ Trl 12のゲート端子が第 2のバイアス 電圧印加端子 VB2に接続され、ドレイン端子が電流出力端子 loutl 11に接続され た回路であり、 1LSBの電流値を出力することができる。
[0012] また、電流源 112は、 L=L1、 W=W1である Pチャンネル型トランジスタ Trl 13の ソース端子が電源 VDDに、ゲート端子が第 1のバイアス電圧印加端子 VB1に接続さ れ、ドレイン端子は、 L=L2、 W=W1である Pチャンネル型トランジスタ Trl 14のソー ス端子に接続されると共に、トランジスタ Trl 14のゲート端子が第 2のバイアス電圧印 加端子 VB2に接続され、ドレイン端子が電流出力端子 loutl 12に接続されると共に 、 L=L1、 W=W1である Pチャンネル型トランジスタ Trl 15のソース端子が電源 VD Dに、ゲート端子が第 1のバイアス電圧印加端子 VB1に接続され、ドレイン端子は、 L =L2、W=W1である Pチャンネル型トランジスタ Trl 16のソース端子に接続されると 共に、トランジスタ Trl 16のゲート端子が第 2のバイアス電圧印加端子 VB2に接続さ れ、ドレイン端子が電流出力端子 loutl 12に接続された回路であり、 2LSBの電流 値を出力することができる。
[0013] 更に、電流源 113は、 L=L1、 W=W1である Pチャンネル型トランジスタ Trl 17の ソース端子が電源 VDDに、ゲート端子が第 1のバイアス電圧印加端子 VB1に接続さ れ、ドレイン端子は、 L=L2、 W=W1である Pチャンネル型トランジスタ Trl 18のソー ス端子に接続される。トランジスタ Trl 18のゲート端子が第 2のバイアス電圧印加端 子 VB2に接続され、ドレイン端子が電流出力端子 Ioutl 13に接続されると共に、 L = Ll、 W=W1である Pチャンネル型トランジスタ Trl l9のソース端子が電源 VDDに、 ゲート端子が第 1のノィァス電圧印加端子 VB1に接続され、ドレイン端子は、 L = L2 、 W=W1である Pチャンネル型トランジスタ Trl20のソース端子に接続される。トラン ジスタ Trl 20のゲート端子が第 2のバイアス電圧印加端子 VB2に接続され、ドレイン 端子が電流出力端子 Ioutl l3に接続されると共に、 L = L1、 W=W1である Pチャン ネル型トランジスタ Tr 121のソース端子が電源 VDDに、ゲート端子が第 1のバイアス 電圧印加端子 VB1に接続され、ドレイン端子は、 L = L2、 W=W1である Pチャンネ ル型トランジスタ Trl22のソース端子に接続される。トランジスタ Tr 122のゲート端子 が第 2のバイアス電圧印加端子 VB2に接続され、ドレイン端子が電流出力端子 lout 113に接続されると共に、 L=L1、 W=W1である Pチャンネル型トランジスタ Tr 123 のソース端子が電源 VDDに、ゲート端子が第 1のノィァス電圧印加端子 VB1に接 続され、ドレイン端子は、 L=L2、 W=W1である Pチャンネル型トランジスタ Tr 124の ソース端子に接続される。トランジスタ Trl24のゲート端子が第 2のバイアス電圧印加 端子 VB2に接続され、ドレイン端子が電流出力端子 Ioutl 13に接続される。この構 成の電流源 113は、 4LSBの電流値を出力することができる。
[0014] 図 15は、図 14の電流源 111〜113のレイアウト図である。一般に、 L=L1、 W=W 1であるトランジスタのドレイン端子の拡散層と、 L=L2、 W=W1であるトランジスタの ソース端子の拡散層が共有する形で、実現される。
[0015] 図 16は、図 14の電流源を有する DZAコンバータの基本回路ブロック配置図を示 す。回路ブロック 114は、 1LSB電流源 111が 1個、 2LSB電流源 112が 1個、及び 4 LSB電流源 113が 63個で構成されるトランジスタマトリックス部である。一般に、製造 上のバラツキを低減するために、電流源が完全なマトリックス状になるように、隙間を つくらな 、ようにダミー電流源も含んだ形で、整然と配置される。
[0016] また、回路ブロック 115は、スィッチブロックであり、図 13におけるスィッチ SW1、 S W2、 SW3— l〜SW3— 63が配置される。
[0017] 更に、回路ブロック 116は、デコーダ一等力もなるロジック回路である。
[0018] 図 17は、従来の電流源の第 2の回路構成例を示す。
[0019] 先ず、電流源 119は、 L=L3、 W=W3である Pチャンネル型トランジスタ Tr 129の ソース端子が電源 VDDに、ゲート端子が第 1のバイアス電圧印加端子 VB1に接続さ れ、ドレイン端子は、 L=L4、 W=W3である Pチャンネル型トランジスタ Tr 130のソー ス端子に接続されると共に、トランジスタ Trl 30のゲート端子が第 2のバイアス電圧印 加端子 VB2に接続され、ドレイン端子が電流出力端子 Ioutl l9に接続された回路で あり、 4LSBの電流値を出力することができる。
[0020] 次に、電流源 118は、 L=L3 X 2、 W=W3である Pチャンネル型トランジスタ Trl 2 7のソース端子が電源 VDDに、ゲート端子が第 1のノィァス電圧印加端子 VB1に接 続され、ドレイン端子は、 L=L4 X 2、 W=W3である Pチャンネル型トランジスタ Trl 2 8のソース端子に接続されると共に、トランジスタ Trl 28のゲート端子が第 2のバイァ ス電圧印加端子 VB2に接続され、ドレイン端子が電流出力端子 loutl 18に接続され た回路であり、電流源 119の半分の電流、即ち、 2LSBの電流値を出力することがで きる。
[0021] 更に、電流源 117は、 L=L3 X 4、 W=W3である Pチャンネル型トランジスタ Trl 2 5のソース端子が電源 VDDに、ゲート端子が第 1のノィァス電圧印加端子 VB1に接 続され、ドレイン端子は、 L=L4 X 4、 W=W3である Pチャンネル型トランジスタ Trl 2 6のソース端子に接続されると共に、トランジスタ Trl 26のゲート端子が第 2のバイァ ス電圧印加端子 VB2に接続され、ドレイン端子が電流出力端子 loutl 17に接続され た回路であり、電流源 119の 1Z4の電流、即ち、 1LSBの電流値を出力することがで きる。
[0022] 図 18は、図 17の電流源 117〜119のレイアウト図である。
[0023] 図 19は、従来の電流源の第 3の回路構成例を示し、特許文献 1に開示されている 技術である。
[0024] 先ず、電流源 122は、 L=L3、 W=W3、 M= 1である Pチャンネル型トランジスタ T rl37のソース端子が電源 VDDに、ゲート端子が第 1のバイアス電圧印加端子 VB1 に接続され、ドレイン端子は、 L = L4、 W=W4、 M= lである Pチャンネル型トランジ スタ Trl38のソース端子に接続されると共に、トランジスタ Tr 138のゲート端子が第 2 のバイアス電圧印加端子 VB2に接続され、ドレイン端子が電流出力端子 Ioutl22に 接続された回路であり、 4LSBの電流値を出力することができる。
[0025] 次に、電流源 121は、 L=L3、 W=W3、 M= 1である Pチャンネル型トランジスタ Tr 134のソース端子が電源 VDDに、ゲート端子が第 1のバイアス電圧印加端子 VB1に 接続され、ドレイン端子は、 L = L4 X 2、 W=W4、 M= lである Pチャンネル型トラン ジスタ Trl 35のソース端子、及び L=L4 X 2、 W=W4、 M= 1である Pチャンネル型 トランジスタ Trl36のソース端子に接続されると共に、トランジスタ Trl35、 Trl36の ゲート端子が第 2のノィァス電圧印加端子 VB2に接続され、トランジスタ Trl35のド レイン端子が電流出力端子 Ioutl21に接続され、トランジスタ Tr 136のドレイン端子 力 負荷の Pチャンネル型トランジスタ Trl40のソース端子に接続され、トランジスタ T r 140のゲート端子とドレイン端子がグランド電源 VSSに接続されたものである。トラン ジスタ Trl34には 4LSBの電流が流れる力 そのうちの 2LSBの電流はトランジスタ T rl36、 Trl40を介して、グランド電源 VSSに流れ込み、残りの 2LSBの電流が電流 出力端子 Ioutl21から出力される。
[0026] 更に、電流源 120は、 L=L3、 W=W3、 M= 1である Pチャンネル型トランジスタ Tr 131のソース端子が電源 VDDに、ゲート端子が第 1のバイアス電圧印加端子 VB 1に 接続され、ドレイン端子は、 L = L4 X 4、 W=W4、 M= lである Pチャンネル型トラン ジスタ Trl 32のソース端子、及び L=L4 X 4、 W=W4、 M = 3である Pチャンネル型 トランジスタ Trl33のソース端子に接続されると共に、トランジスタ Trl32、 Trl33の ゲート端子が第 2のノィァス電圧印加端子 VB2に接続され、トランジスタ Trl32のド レイン端子が電流出力端子 Ioutl20に接続され、トランジスタ Tr 133のドレイン端子 力 負荷の Pチャンネル型トランジスタ Trl 39のソース端子に接続され、トランジスタ T rl39のゲート端子とドレイン端子がグランド電源 VSSに接続されたものである。トラン ジスタ Trl31には 4LSBの電流が流れる力 そのうちの 3LSBの電流はトランジスタ T rl33、 Trl39を介して、グランド電源 VSSに流れ込み、残りの 1LSBの電流が電流 出力端子 lout 120から出力される。 特許文献 1 :米国特許第 6281825号明細書
発明の開示
発明が解決しょうとする課題
[0027] し力しながら、前記第 1の従来技術（図 14)では、個数が 63個と多い 4LSBの電流 源 113が 1個当り 8個のトランジスタで構成されるために、電流源マトリックス部 114の 総トランジスタ数は、少なくとも [(1 + 2 X 1 +4 X 63) X 2]個 = 510個となって、電流 源の総トランジスタ数が多ぐこのため、電流源の回路面積が大きくなると共に、コスト アップになる欠点がある。し力も、それ等の多くのトランジスタが配置される大面積の マトリックス面内では、その電流源を構成する各トランジスタの電流特性が均一になら ず、それ等トランジスタ間の電流特性の差が次第に大きくなる面内傾斜が強くなる (シ ステマチックエラー）ため、各電流源相互間の均一性が低下して、 DZAコンバータ の変換特性の直線性が劣化すると ヽぅ課題がある。
[0028] また、前記第 2の従来技術（図 17)では、 11^ 電流源117、 21^ 電流源118及 び41^ 電流源119では、図 18に示したように、トランジスタのサイズ (長さ L)が前記 3種の電流源相互間で異なるため、 1LSB電流源 117及び 2LSB電流源 118のトラ ンジスタマトリックスを、前記 63個の 4LSB電流源 119とは別に形成しなければならな い。このため、電流源の回路面積が増大する。し力も、 4LSB電流源 119と、 1LSB 電流源 117及び 2LSB電流源 118との相互間では、加工精度の相違や、電源配線 での電圧降下の相違、更にはトランジスタの電流特性の面内傾斜等により、各電流 源の電流値に期待値からのずれが生じ、 DZAコンバータの変換特性の直線性が劣 化するという課題がある。
[0029] 更に、前記第 3の従来技術（図 19)でも、前記第 2の従来技術と同様に、 3種の電流 源 120、 121及び 122では、これ等の 3種の電流源相互間で内部構成やトランジスタ のサイズ（長さ L)が異なるために、 1LSB電流源 120及び 2LSB電流源 121のトラン ジスタマトリックスを、前記 63個の 4LSB電流源 122とは別に形成する必要が生じ、 電流源面積が増大する。し力も、 4LSB電流源（トランジスタマトリックス） 122と、 1LS B電流源 120及び 2LSB電流源 121との相互間では、加工精度の相違や、電源配 線での電圧降下の相違、更にはトランジスタの電流特性の面内傾斜等により、各電 流源の電流値に期待値からのずれが生じ、 DZAコンバータの変換特性の直線性が 劣化するという課題がある。
[0030] 本発明の目的は、電流駆動型 DZAコンバータにおいて、その内部に備える電流 源全体の回路面積を有効に縮小しながら、トランジスタマトリックス面内でのトランジス タ全体の電流特性の均一化を図り、 DZA変換特性の直線性を一層向上すること〖こ ある。
課題を解決するための手段
[0031] 前記目的を達成するため、本発明では、出力電流値が 1Z2ずつに重み付けされ るバイナリーコード電流源では、温度計コード電流源を構成するトランジスタを直列に カスコード接続し、ゲート端子を共通化する構成を採用し、これにより、全ての電流源 を同一構成のトランジスタの組合せで構成できるようにして、全ての電流源のトランジ スタをトランジスタマトリックスに形成できるようにする。
[0032] 具体的に、本発明の DZAコンバータは、デジタル信号をアナログ信号に変換し且 つ複数の電流源を有する DZAコンバータにおいて、前記複数の電流源には、第 1 の回路と第 2の回路とが縦続接続された電流源が含まれ、前記第 1の回路は、 m{@ ( mは 2以上の整数)の第 1のサイズの電界効果トランジスタがカスコード接続されて構 成され、前記 m個の電界効果トランジスタの各ゲート端子に共通に第 1のバイアス電 圧が印加されており、前記第 2の回路は、 m個の第 2のサイズの電界効果トランジスタ 力 Sカスコード接続されて構成され、この m個の電界効果トランジスタの各ゲート端子に 共通に第 2のバイアス電圧が印加されていることを特徴とする。
[0033] 本発明は、前記 DZAコンバータにおいて、前記第 1のサイズの電界効果トランジス タ及び前記第 2のサイズの電界効果トランジスタは、 MOSトランジスタで構成されるこ とを特徴とする。
[0034] 本発明は、前記 DZAコンバータにおいて、前記 MOSトランジスタは、 Pチャンネル 型 MOSトランジスタであることを特徴とする。
[0035] 本発明は、前記 DZAコンバータにおいて、前記 MOSトランジスタは、 Nチャンネ ル型 MOSトランジスタであることを特徴とする。
[0036] 本発明は、前記 DZAコンバータにおいて、第 1の回路と第 2の回路が縦続接続さ れた電流源は 1個以上備えられ、前記電流源は、出力電流値が 1Z2ずつに重み付 けされたバイナリーコード電流源であることを特徴とする。
[0037] 本発明は、前記 DZAコンバータにおいて、前記第 1のサイズの電界効果トランジス タは、第 1のトランジスタマトリックスの内部に形成され、前記第 2のサイズの電界効果 トランジスタは、第 2のトランジスタマトリックスの内部に形成されることを特徴とする。
[0038] 本発明は、前記 DZAコンバータにおいて、前記第 1のトランジスタマトリックス及び 前記第 2のトランジスタマトリックスは、各々、その外周に配置されたダミートランジスタ を有することを特徴とする。
[0039] 本発明は、前記 DZAコンバータにおいて、前記第 1のトランジスタマトリックスの内 部に形成された所定のトランジスタのゲート端子と、前記第 2のトランジスタマトリックス の内部に形成された所定のトランジスタのドレイン端子とが接続され、この接続点に 生成される電圧が前記第 1のバイアス電圧となることを特徴とする。
[0040] 本発明は、前記 DZAコンバータにおいて、前記第 1又は第 2のトランジスタマトリツ タスには、所定の 2つの Pチャンネル型トランジスタのソース端子同士が拡散層を共有 したパターンと、 1つの Pチャンネル型トランジスタのドレイン端子と他の 1つの Pチャン ネル型トランジスタのソース端子とが拡散層を共有したパターンとが含まれることを特 徴とする。
[0041] 本発明の DZAコンバータは、デジタル信号をアナログ信号に変換し且つ複数の 電流源を有する DZAコンバータにおいて、前記複数の電流源には、第 1の回路と第 2の回路とが縦続接続された電流源が含まれ、前記第 1の回路は、 m個 (mは 1以上 の整数)の第 1のサイズの電界効果トランジスタがカスコード接続されて構成され、前 記 m個の電界効果トランジスタのゲート端子に共通に第 1のバイアス電圧が印加され ており、前記第 2の回路は、 n(n≠m)個の第 2のサイズの電界効果トランジスタが力 スコードされて構成され、この n個の電界効果トランジスタの各ゲート端子に共通に第 2のバイアス電圧が印加されて 、ることを特徴とする。
[0042] 本発明は、前記 DZAコンバータにおいて、前記第 1のサイズの電界効果トランジス タは、第 1のトランジスタマトリックスの内部に形成され、前記第 2のサイズの電界効果 トランジスタは、第 2のトランジスタマトリックスの内部に形成されることを特徴とする。 [0043] 本発明は、デジタル信号をアナログ信号に変換し且つ複数の電流源を有する DZ Aコンバータにおいて、前記複数の電流源には、第 1の回路と第 2の回路とが縦続接 続された電流源が含まれ、前記第 1の回路は、 m個 (mは 2以上の整数)の第 1のサイ ズの電界効果トランジスタがドレイン端子を共有するように並列接続されて構成され、 前記 m個の電界効果トランジスタのゲート端子に共通に第 1のバイアス電圧が印加さ れており、前記第 2の回路は、 1個の第 2のサイズの電界効果トランジスタで構成、又 は n (n≥ 2)個の第 2のサイズの電界効果トランジスタがカスコードされて構成され、こ の 1個又は n個の電界効果トランジスタの各ゲート端子に共通に第 2のバイアス電圧 が印加されて 、ることを特徴とする。
[0044] 本発明は、前記 DZAコンバータにおいて、前記第 1のサイズの電界効果トランジス タは、第 1のトランジスタマトリックスの内部に形成され、前記第 2のサイズの電界効果 トランジスタは、第 2のトランジスタマトリックスの内部に形成されることを特徴とする。
[0045] 本発明の DZAコンバータは、デジタル信号をアナログ信号に変換し且つ複数の 電流源を有する DZ Aコンバータにおいて、前記複数の電流源には、 m個（mは 2以 上の整数)の同一サイズの電界効果トランジスタ力 Sカスコード接続されて構成される 電流源が含まれ、前記 m個の電界効果トランジスタのゲート端子には、共通に、 1つ のバイアス電圧が印加されることを特徴とする。
[0046] 本発明の半導体集積回路は、前記 DZAコンバータが備えられることを特徴とする
[0047] 以上により、本発明では、下位側の電流源や上位側の電流源に拘わらず、全ての 電流源が同一サイズのトランジスタを組合せて構成できるので、全ての電流源のトラ ンジスタをトランジスタマトリックスに形成できる。従って、トランジスタマトリックスの外 部に所定の電流源の構成トランジスタを形成する必要のある従来の場合のように、ト ランジスタマトリックスを構成した電流源とそのマトリックス外部に位置する電流源との 間での加工精度の相違や電源配線での電圧降下の相違等がな!、ので、各電流源 の電流値が期待値カゝらずれることが少なぐ DZAコンバータの変換特性の直線性が 良好になる。
[0048] しかも、上位の電流源では電流値決定トランジスタを例えば 1個用い、下位の電流 源では同一サイズの電流値決定トランジスタを複数個直列にカスコード接続して、且 つゲート電圧を共通にすることにより、 1Z2ずつ重み付けされたバイナリーコードの 複数の電流源を構成できる。従って、温度計コードで設計される複数個の上位の電 流源の全体を総数の少ないトランジスタで形成することができ、その結果、トランジス タマトリックスの面積を有効に縮小できるので、そのトランジスタマトリックス面内でのト ランジスタ全体の電流特性の傾斜等の製造バラツキが効果的に抑制されて、 D/A コンバータの変換特性の直線性が一層に向上する。
発明の効果
[0049] 以上説明したように、本発明によれば、その内部に備える電流源全体の回路面積 を有効に縮小しながら、トランジスタマトリックス面内でのトランジスタ全体の電流特性 の均一化が図れて、 DZA変換特性の直線性が一層向上できる DZAコンバータ及 びこれを備えた半導体集積回路を得ることができる。
図面の簡単な説明
[0050] [図 1]図 1は本発明の実施形態 1の DZAコンバータに内蔵する電流源を示す回路図 である。
[図 2]図 2は同電流源のレイアウト構成を示す図である。
[図 3]図 3は同 DZAコンバータのブロック配置を示す図である。
[図 4]図 4は本発明の実施形態 2の DZAコンバータのブロック配置を示す図である。
[図 5]図 5は本発明の実施形態 3の DZAコンバータに内蔵する電流源を示す回路図 である。
[図 6]図 6は本発明の実施形態 4の DZAコンバータの要部を示す回路図である。
[図 7]図 7は本発明の実施形態 5の DZAコンバータに内蔵する電流源のレイアウト構 成を示す図である。
[図 8]図 8は本発明の実施形態 6の DZAコンバータに内蔵する電流源を示す回路図 である。
[図 9]図 9は同電流源の変形例を示す図である。
[図 10]図 10は本発明の実施形態 7の DZAコンバータに内蔵する電流源を示す回 路図である。 [図 11]図 11は同電流源の変形例を示す図である。
圆 12]図 12は本発明の実施形態 8の DZAコンバータに内蔵する電流源を示す回 路図である。
[図 13]図 13は従来の DZAコンバータの全体構成を示す図である。
[図 14]図 14は従来技術 1の DZAコンバータに内蔵する電流源を示す回路図である
[図 15]図 15は同電流源のレイアウト構成を示す図である。
[図 16]図 16は同 DZAコンバータのブロック配置を示す図である。
[図 17]図 17は従来技術 2の DZAコンバータに内蔵する電流源を示す回路図である
[図 18]図 18は同電流源のレイアウト構成を示す図である。
[図 19]図 19は従来技術 3の DZAコンバータに内蔵する電流源を示す回路図である 符号の説明
100 DZAコンバータ
101 出力負荷抵抗
102 外部抵抗
103 リファレンス電圧発生回路
104 ノ ィァス回路
105 デコーダー回路
VB1 第 1のバイアス電圧印加端子
VB2 第 2のバイアス電圧印加端子
IS1、 IS2、
IS3— 1〜IS3— 63
IN0〜IN7 デジタル入力端子
SW1、 SW2、 SW3- 1 ^63 差動スィッチ
Dl、 D2、 D3— 1〜63 差動スィッチ制御信号
OUT アナログ出力端子 VSS グランド電源
1、 12、 20、 20'、 23
23'、 29、 111、
117、 120 1LSBの電流源
2、 13、 21、 21 '、 24
24'、 30、 112、
118、 121 2LSBの電流源
3、 14、 18、 22、 22'
25、 25'、 31、
113、 119、 122 4LSBの電流源
Al、 A2、 A4
Cl、 C2、 C4 第 1の回路
Bl、 B2、 B4
Dl、 D2、 D4 第 2の回路
4、 16 第 1の MOSトランジスタマトリックス
5、 17 第 2の MOSトランジスタマトリックス
6、 115 スィッチ回路
7、 116 ロジック回路
114 トランジスタマトリックス
8、 9 ダミー MOSトランジスタ
15 バイアス回路
Ioutl〜Iout3、
Ioutl2〜Ioutl4、
lout 15, lout 18,
lout 19, Iout20〜Iout22、
Iout23〜Iout25、
Iout29〜31、 Ioutl l l〜Ioutl l3
Ioutl l7〜Ioutl l9、 Ioutl20〜Ioutl22 電流出力端子
発明を実施するための最良の形態
[0052] 以下、本発明の実施形態の DZAコンバータについて、図面を参照しながら説明 する。
[0053] (実施形態 1)
図 1は、本発明の実施形態 1における DZAコンバータに備える電流源の回路構成 を示す。尚、 DZAコンバータ全体の回路構成は、図 13に示され、その詳細な説明 は既述したので、ここでは省略する。
[0054] 電流源 1は、 1LSBの電流源であり、電流源 2は 2LSBの電流源であり、電流源 3は 4LSBの電流源である。前記 2LSBの電流源 2が流す電流値は、前記 4LSBの電流 源 3が流す電流の 1Z2に重み付けされ、前記 1LSBの電流源 1が流す電流値は、前 記 2LSBの電流源 2が流す電流の 1Z2に重み付けされていて、これ等電流源 1と電 流源 2とは、電流値が 1Z2に重み付けされたバイナリーコード電流源である。
[0055] 前記 4LSBの電流源 3は、 1個（m= 1)の Pチャンネル型 MOSトランジスタ Trl3か らなる第 1の回路 A4と、他の 1個（m= 1)の Pチャンネル型 MOSトランジスタ（電界効 果トランジスタ) Tr 14力もなる第 2の回路 B4とが縦続接続されて構成される。この電 流源 3において、 L=L3、 W=W3 (第 1のサイズ）である Pチャンネル型 MOSトランジ スタ Trl3のソース端子が電源 VDDに、ゲート端子には第 1のバイアス電圧印加端子 第 1のバイアス電圧印加端子 VB1が与えられ、ドレイン端子は、 L = L4、 W=W4 (第 2のサイズ）である Pチャンネル型 MOSトランジスタ Trl4のソース端子に接続される。 MOSトランジスタ Trl4のゲート端子は、第 2のバイアス電圧印加端子 VB2に接続さ れ、ドレイン端子は電流出力端子 Iout3に接続される。電流出力端子 Iout3からは、 4LSBの電流が出力される。
[0056] 2LSBの電流源 2は、カスコード接続された 2個（m= 2)の Pチャンネル型 MOSトラ ンジスタ Tr9、 TrlOからなる第 1の回路 A2と、カスコード接続された他の 2個（m= 2) の Pチャンネル型 MOSトランジスタ Trl l、Trl2からなる第 2の回路 B2とが縦続接続 されて構成される。この電流源 2において、 L = L3、 W=W3である Pチャンネル型 M OSトランジスタ Tr9のソース端子が電源 VDDに、ゲート端子が第 1のノィァス電圧 印加端子 VB1に接続され、ドレイン端子は、 L = L3、 W=W3である Pチャンネル型 MOSトランジスタ TrlOのソース端子に接続される。 MOSトランジスタ TrlOのゲート 端子は第 1のバイアス電圧印加端子 VB1に接続され、ドレイン端子は、 L = L4、 W= W4である Pチャンネル型 MOSトランジスタ Trl lのソース端子に接続されると共に、 MOSトランジスタ Trl lのゲート端子は第 2のバイアス電圧印加端子 VB2に接続され 、ドレイン端子は、 L=L4、 W=W4である Pチャンネル型 MOSトランジスタ Trl2のソ ース端子に接続される。 MOSトランジスタ Trl2のゲート端子は第 2のバイアス電圧 印加端子 VB2に接続され、ドレイン端子は電流出力端子 Iout2に接続される。電流 出力端子 Iout2からは、電流源 3の半分の電流値、即ち、 2LSBの電流が出力される 1LSBの電流源 1は、カスコード接続された 4個（m=4)の Pチャンネル型 MOSトラ ンジスタ Trl〜Tr4からなる第 1の回路 A1と、カスコード接続された他の 4個（m=4) の Pチャンネル型 MOSトランジスタ Tr5〜Tr8からなる第 2の回路 B1とが縦続接続さ れて構成される。この電流源 1において、 L = L3、 W=W3である Pチャンネル型 MO Sトランジスタ Trlのソース端子が電源 VDDに、ゲート端子が第 1のバイアス電圧印 加端子 VB1に接続され、ドレイン端子は、 L = L3、 W=W3である Pチャンネル型 M OSトランジスタ Tr2のソース端子に接続される。 MOSトランジスタ Tr2のゲート端子 は第 1のバイアス電圧印加端子 VB1に接続され、ドレイン端子は、 L = L3、 W=W3 である Pチャンネル型 MOSトランジスタ Tr3のソース端子に接続されると共に、 MOS トランジスタ Tr3のゲート端子は第 1のバイアス電圧印加端子 VB1に接続され、ドレイ ン端子は、 L=L3、 W=W3である Pチャンネル型 MOSトランジスタ Tr4のソース端 子に接続される。 MOSトランジスタ Tr4のゲート端子は第 1のバイアス電圧印加端子 VB1に接続され、ドレイン端子は、 L = L4、 W=W4である Pチャンネル型 MOSトラ ンジスタ Tr5のソース端子に接続されると共に、 MOSトランジスタ Tr5のゲート端子は 第 2のバイアス電圧印加端子 VB2に接続され、ドレイン端子は、 L = L4、 W=W4で ある Pチャンネル型 MOSトランジスタ Tr6のソース端子に接続される。 MOSトランジ スタ Tr6のゲート端子は、第 2のバイアス電圧印加端子 VB2に接続され、ドレイン端 子は、 L=L4、 W=W4である Pチャンネル型 MOSトランジスタ Tr7のソース端子に 接続され、 MOSトランジスタ Tr7のゲート端子は第 2のバイアス電圧印加端子 VB2に 接続され、ドレイン端子は、 L = L4、 W=W4である Pチャンネル型 MOSトランジスタ Tr8のソース端子に接続される。 MOSトランジスタ Tr8のゲート端子は、第 2のバイァ ス電圧印加端子 VB2に接続され、ドレイン端子は電流出力端子 Ioutlに接続される 。電流出力端子 Ioutlからは、電流源 3の 1Z4の電流値、即ち、 1LSBの電流が出 力される。
[0058] 図 2は、図 1の電流源のレイアウト図である。図 1に示した電流源 1〜3を各々実現し たものである。
[0059] 更に、図 3は、本実施形態における DZAコンバータの基本回路ブロックの配置図 である。図 3において、回路ブロック 4は、図 1における第 1の回路 Al、 A2及び A4を 構成する MOSトランジスタ、即ち、 L = L3、 W=W3のサイズの多数の Pチャンネル 型 MOSトランジスタが形成された第 1の MOSトランジスタマトリックスである。この第 1 の MOSトランジスタマトリックス 4に形成される MOSトランジスタで構成される前記第 1の回路 Al、 A2及び A4は、各々、自己の電流源 1、 2及び 3が流す電流値を決定 する。一方、回路ブロック 5は、図 1における第 2の回路 Bl、 B2及び B4を構成する M OSトランジスタ、即ち、 L = L4、 W=W4のサイズの多数の Pチャンネル型 MOSトラ ンジスタからなる第 2の MOSトランジスタマトリックスである。この第 2の MOSトランジ スタマトリックス 5に形成される MOSトランジスタで構成される前記第 2の回路 B1、B2 及び B4は、各々、自己の電流源 1、 2及び 3の出力インピーダンスを高く設定して、 定電流特性を良好にする目的で配置される。
[0060] 更に、図 3において、回路ブロック 6はスィッチブロックであり、図 13におけるスイツ チ SW1、 SW2、 SW3— 1〜SW3— 63が配置される。更に、回路ブロック 7は、デコ ーダ一等のロジック回路である。
[0061] 図 1の電流源 1〜3において、 L=L3、 W=W3のサイズの Pチャンネル型 MOSトラ ンジスタは、回路ブロック 4の部分に配置され、 L=L4、 W=W4のサイズの Pチャン ネル型 MOSトランジスタは、回路ブロック 5の部分に配置される。
[0062] 回路ブロック 4、 5は、各々、隙間を作らな!/、ようにダミー MOSトランジスタを含んだ 形で、完全なマトリックス状に整然と配置される。そのため、製造上の加工精度による サイズバラツキが低減され、均一な特性の MOSトランジスタが形成できると 、う利点 を有する。
[0063] また、本実施形態では、電流源として、 L=L3、 W=W3のサイズの Pチャンネル型 MOSトランジスタ、及び L = L4、 W=W4のサイズの Pチャンネル型 MOSトランジス タ以外の MOSトランジスタを必要としない。し力も、 63個備えられる 4LSBの電流源 3 は 2個の MOSトランジスタ Trl3、 Trl4でのみ構成されるので、 DZAコンバータ内 に備えられる 65個の電流源を構成するトランジスタの総数は、 [ (4 X 1 + 2 X 1 + 1 X 63) X 2]個 = 138個となって、図 14に示した従来技術 1での電流源の総トランジスタ 数（ = 510)と比較して、 1Z3以下に少なくできる。従って、電流源全体の回路面積 を有効に縮小できると共に、コストダウンが可能である。
[0064] し力も、トランジスタマトリックス 4、 5は、前記の通り小面積であるので、そのマトリック ス内での MOSトランジスタ全体の電流特性の面内傾斜を小さくできる。よって、各電 流源相互間の均一性が向上して、 DZAコンバータの変換特性の良好な直線性が 得られる。
[0065] 更に、電流源からの出力電流値は、主に、 L = L3、 W=W3のサイズの Pチャンネ ル型 MOSトランジスタにより決定される力 本ブロック配置では、より小さな面積に L =L3、 W=W3のサイズの MOSトランジスタが配置されるため、 MOSトランジスタの 電流特性の面内分布による電流源の不均一性が低減でき、 DZAコンバータのリニ ァリティ特性の向上が実現できるという利点もある。
[0066] 以上のように、本実施形態では、製造バラツキが小さぐより均一で、面積の小さなト ランジスタマトリックスを有する電流駆動型 DZAコンバータを実現することができる。
[0067] (実施形態 2)
図 4は、本発明の実施形態 2における DZ Aコンバータのブロック配置図である。
[0068] 図 4は、実施形態 1における DZAコンバータの更なるバラツキの低減を図ったもの であり、図 3における回路ブロック 4の外周に、 L=L3、 W=W3のサイズのダミー MO Sトランジスタ 8を多数個配置し、同様に、図 3における回路ブロック 5の外周に L=L4 、 W=W4のサイズのダミー MOSトランジスタ 9を多数個配置したものである。
[0069] 回路ブロック (電流源マトリックス) 4、 5の製造時には、その外周部分において製造 ノ ラツキは大きくなる力 図 4のように、外周にダミー MOSトランジスタを配置すること により、電流源マトリックス 4、 5の外周部分での通常 MOSトランジスタの製造バラツキ を低減することができ、電流源の均一性の更なる向上を図ることができる。
[0070] 以上のように、本実施形態では、更に均一なトランジスタマトリックスを有する電流駆 動型 DZAコンバータを実現することができる。
[0071] (実施形態 3)
図 5は、本発明の実施形態 3における DZAコンバータに内蔵する電流源の回路構 成を示す。本実施形態では、前記実施形態 1で示した図 1の電流源を、 Nチャンネル 型 MOSトランジスタで構成したものである。
[0072] 図 5において、電流源 12は、 1LSBの電流源であり、電流源 13は 2LSBの電流源 であり、電流源 14は 4LSBの電流源である。
[0073] 4LSBの電流源 14は、 1個（m= 1)の Nチャンネル型 MOSトランジスタ Tr28からな る第 1の回路 A4と、他の 1個（m= l)の Nチャンネル型 MOSトランジスタ Tr27からな る第 2の回路 B4とが縦続接続されて構成される。この電流源 14において、 L=L3、 W=W3である Nチャンネル型 MOSトランジスタ Tr28のソース端子がグランド電源 V SSに、ゲート端子が第 1のバイアス電圧印加端子 VB1に接続され、ドレイン端子は、 L = L4、 W = W4である Nチャンネル型 MOSトランジスタ Tr 27のソース端子に接続 される。 MOSトランジスタ Tr27のゲート端子は第 2のバイアス電圧印加端子 VB2に 接続され、ドレイン端子は電流出力端子 Ioutl4に接続される。電流出力端子 Ioutl 4力らは、 4LSBの電流が引き込まれる。
[0074] 2LSBの電流源 13は、カスコード接続された 2個（m= 2)の Nチャンネル型 MOSト ランジスタ Tr26、 Tr25からなる第 1の回路 A2と、カスコード接続された他の 2個（m = 2)の Nチャンネル型 MOSトランジスタ Tr24、 Tr23からなる第 2の回路 B2とが縦 続接続されて構成される。この電流源 13において、 L = L3、 W=W3である Nチャン ネル型 MOSトランジスタ Tr26のソース端子がグランド電源 VSSに、ゲート端子が第 1のバイアス電圧印加端子 VB1に接続され、ドレイン端子は、 L = L3、 W=W3であ る Nチャンネル型 MOSトランジスタ Tr25のソース端子に接続される。 MOSトランジス タ Tr25のゲート端子は、第 1のバイアス電圧印加端子 VB1に接続され、ドレイン端子 は、 L=L4、 W=W4である Nチャンネル型 MOSトランジスタ Tr24のソース端子に接 続されると共に、 MOSトランジスタ Tr24のゲート端子は第 2のバイアス電圧印加端子 VB2に接続され、ドレイン端子は、 L = L4、 W=W4である Nチャンネル型 MOSトラ ンジスタ Tr23のソース端子に接続される。 MOSトランジスタ Tr23のゲート端子は第 2のバイアス電圧印加端子 VB2に接続され、ドレイン端子は電流出力端子 Ioutl3に 接続される。電流出力端子 Ioutl3からは、電流源 14の半分の電流値、即ち、 2LSB の電流が引き込まれる。
1LSBの電流源 12は、カスコード接続された 4個（m=4)の Nチャンネル型 MOSト ランジスタ Tr22〜Trl9からなる第 1の回路 A1と、カスコード接続された他の 4個（m =4)の Nチャンネル型 MOSトランジスタ Trl8〜Trl5力もなる第 2の回路 B1とが縦 続接続されて構成される。この電流源 12において、 L = L3、 W=W3である Nチャン ネル型 MOSトランジスタ Tr22のソース端子がグランド電源 VSSに、ゲート端子が第 1のバイアス電圧印加端子 VB1に接続され、ドレイン端子は、 L = L3、 W=W3であ る Nチャンネル型 MOSトランジスタ Tr 21のソース端子に接続される。 MOSトランジス タ Tr21のゲート端子は第 1のバイアス電圧印加端子 VB1に接続され、ドレイン端子 は、 L=L3、 W=W3である Nチャンネル型 MOSトランジスタ Tr20のソース端子に接 続されると共に、 MOSトランジスタ Tr20のゲート端子は第 1のバイアス電圧印加端子 VB1に接続され、ドレイン端子は、 L = L3、 W=W3である Nチャンネル型 MOSトラ ンジスタ Trl9のソース端子に接続される。 MOSトランジスタ Trl9のゲート端子は、 第 1のバイアス電圧印加端子 VB1に接続され、ドレイン端子は、 L = L4、 W=W4で ある Nチャンネル型 MOSトランジスタ Trl8のソース端子に接続されると共に、 MOS トランジスタ Trl8のゲート端子は第 2のバイアス電圧印加端子 VB2に接続され、ドレ イン端子は、 L=L4、 W=W4である Nチャンネル型 MOSトランジスタ Trl7のソース 端子に接続される。 MOSトランジスタ Trl7のゲート端子は、第 2のノィァス電圧印加 端子 VB2に接続され、ドレイン端子は、 L = L4、 W=W4である Nチャンネル型 MOS トランジスタ Trl6のソース端子に接続され、 MOSトランジスタ Trl6のゲート端子は 第 2のバイアス電圧印加端子 VB2に接続され、ドレイン端子は、 L = L4、 W=W4で ある Nチャンネル型 MOSトランジスタ Trl5のソース端子に接続される。この MOSトラ ンジスタ Tr 15のゲート端子は、第 2のノ ィァス電圧印加端子 VB2に接続され、ドレイ ン端子は電流出力端子 Ioutl 2に接続される。電流出力端子 Ioutl2からは、電流源 14の 1Z4の電流値、即ち、 1LSBの電流が引き込まれる。
[0076] 本実施形態では、電流源が、完全なマトリックス状に整然と配置されるため、製造上 の加工精度によるサイズバラツキが低減され、均一な特性の MOSトランジスタが形 成できると！ヽぅ利点を有する。
[0077] また、電流源として、 L = L3、 W=W3、及び L = L4、 W=W4のサイズの Nチャン ネル型 MOSトランジスタ以外の MOSトランジスタを必要としないので、トランジスタマ トリックスのサイズを小さく抑えられるという利点も有する。
[0078] 更に、電流源電流は、主に、 L = L3、 W=W3のサイズの Nチャンネル型 MOSトラ ンジスタにより決定されるが、本ブロック配置では、より小さな面積に L = L3、 W=W3 のサイズの MOSトランジスタが配置されるため、 MOSトランジスタの電流特性の面内 分布による電流源の不均一性が低減でき、 DZAコンバータのリニアリティ特性の向 上が実現できると 、う利点もある。
[0079] 以上のように、本実施形態では、製造バラツキが小さぐより均一で、面積の小さなト ランジスタマトリックスを有する電流駆動型 DZAコンバータを実現することができる。
[0080] (実施形態 4)
図 6は、本発明の実施形態 4における DZAコンバータの要部の回路構成を示す。 本実施形態は、前記実施形態 1の図 1に示した 3種の電流源 1〜3にカ卩えて、図 13に 示したノ ィァス回路 104の内部構成を示している。
[0081] 図 6において、 15は前記図 13に示したバイアス回路 104の一部を示している。この バイアス回路 15は、第 1のバイアス電圧を発生する回路であって、第 1のトランジスタ マトリックス 16内に形成された L=L3、 W=W3である Pチャンネル型 MOSトランジス タ (所定のトランジスタ) Tr29のソース端子が電源端子電源 VDDに、ドレイン端子は 、第 2のトランジスタマトリックス 17内に形成された L=L4、 W=W4である Pチャンネ ル型 MOSトランジスタ Tr30のソース端子に接続される。この Pチャンネル型 MOSト ランジスタ Tr30のゲート端子は、第 2のバイアス電圧印加端子 VB2に接続され、そ のドレイン端子は、前記第 1のトランジスタマトリックス 16内に形成された Pチャンネル 型 MOSトランジスタ Tr29のゲート端子に接続され、、電流出力端子 lout 15に接続 されたものである。その上で、電流出力端子 Ioutl5を電流源に接続することにより、 バイアス電圧 VB1が発生する。バイアス回路 15で発生したバイアス電圧 VB1は、トラ ンジスタマトリックス内の各電流源に供給され、各電流源の電流値が所定の値に設定 される。
[0082] 本実施形態では、バイアス回路がトランジスタマトリックス内に配置されるので、 DZ Aコンバータの出力電流のバラツキを抑え、高精度に実現できるという利点を有する
[0083] 以上のように、本実施形態では、出力電流精度が高ぐ製造バラツキと面積の小さ な電流駆動型 DZAコンバータを実現することができる。
[0084] (実施形態 5)
図 7は、本発明の実施形態 5における DZAコンバータに内蔵する電流源のレイァ ゥト構成を示す図である。本実施形態では、拡散層を 2個の MOSトランジスタで共用 して、電流源マトリックスの少面積ィ匕を図るものである。
[0085] 図 7において、 1LSBの電流源 1では、 MOSトランジスタ Tr2のドレイン端子と MOS トランジスタ Tr3のソース端子とは、拡散層を共有している。また、 MOSトランジスタ T rlのソース端子及び MOSトランジスタ Tr4のドレイン端子は、各々、ダミーの Pチャン ネル型 MOSトランジスタ Tr96、 Tr97と、拡散層を共有している。
[0086] また、 2LSBの電流源 2においては、 MOSトランジスタ Tr9のソース端子、及び MO Sトランジスタ TrlOのドレイン端子は、各々、ダミーの Pチャンネル型 MOSトランジス タ Tr98、 Tr99と拡散層を共有している。
[0087] 更に、 18は 4LSBの電流源であり、 4LSBの電流源が 2つ組み合わさったレイアウト 構成を有する。 L=L3、 W=W3である Pチャンネル型 MOSトランジスタ Tr45のソー ス端子は電源 VDDに、ゲート端子が第 1のバイアス電圧印加端子 VB1に接続され、 ドレイン端子は、 L=L4、 W=W4である Pチャンネル型 MOSトランジスタ Tr47のソ ース端子に接続される。この MOSトランジスタ Tr47のゲート端子は、第 2のバイアス 電圧印加端子 VB2に接続され、ドレイン端子は、電流出力端子 Ioutl8に接続され て、電流出力端子 Ioutl8からは 4LSBの電流が出力される。同時に、 L = L3、 W= W3である Pチャンネル型 MOSトランジスタ Tr46のソース端子は電源 VDDに、ゲー ト端子が第 1のバイアス電圧印加端子 VB1に接続され、ドレイン端子は、 L = L4、 W =W4である Pチャンネル型 MOSトランジスタ Tr48のソース端子に接続される。この MOSトランジスタ Tr48のゲート端子は第 2のバイアス電圧印加端子 VB2に接続され 、ドレイン端子は、電流出力端子 Ioutl9に接続されて、電流出力端子 Ioutl9からは 4LSBの電流が出力される。
[0088] 電流源 18においては、 MOSトランジスタ Tr45ソース端子と MOSトランジスタ Tr46 のソース端子とが、拡散層を共有している。
[0089] 本実施形態では、電流源マトリックスを構成する MOSトランジスタが、ソース端子及 びドレイン端子である拡散層を共有することにより、より小さな電流源マトリックスを実 現できるという利点を有する。本実施形態では、第 1の MOSトランジスタマトリックスを 構成する MOSトランジスタのソース及びドレイン端子の拡散層の共有ィ匕について説 明したが、特に、第 1の MOSトランジスタマトリックスに限定されるものではない。
[0090] 以上のように、本実施形態では、より面積の小さな電流源マトリックスを有する電流 駆動型 DZAコンバータを実現することができる。
[0091] (実施形態 6)
図 8は、本発明の実施形態 6における DZAコンバータに内蔵する電流源の回路構 成図を示す。前記実施形態 1を示す図 1では、 3個の電流源 1〜3の各々について、 第 1の回路 Al、 A2、 A4と、これに対応する第 2の回路 Bl、 B2、 B4とでは、その構 成するトランジスタの個数を同一個数としたが、本実施形態では、異なる個数としたも のである。
[0092] 図 8において、電流源 20は、 1LSBの電流源であり、電流源 21は 2LSBの電流源 であり、電流源 22は 4LSBの電流源である。
[0093] 4LSBの電流源 22は、ドレイン端子を共有するように並列接続された 2個（m= 2) の Pチャンネル型 MOSトランジスタ Tr58、 Tr60からなる第 1の回路 C4と、 1個（n≠ m)の Pチャンネル型 MOSトランジスタ Tr59からなる第 2の回路 D4とが縦続接続され て構成される。この電流源 22において、ソース端子が電源 VDDに接続され、ゲート 端子が共に第 1のバイアス電圧印加端子 VB1に接続された L = L3、 W=W3である 2つの Pチャンネル型 MOSトランジスタ Tr58、 Tr60力 ドレイン端子を共有化した上 で、 L=L4、 W=W4である Pチャンネル型 MOSトランジスタ Tr59のソース端子に接 続される。また、 MOSトランジスタ Tr59のゲート端子は第 2のノ ィァス電圧印加端子 VB2に接続され、ドレイン端子は電流出力端子 Iout22に接続される。電流出力端子 Iout22からは、 4LSBの電流が出力される。
[0094] 2LSBの電流源 21は、 1個の Pチャンネル型 MOSトランジスタ Tr55からなる第 1の 回路 C2と、カスコード接続された 2個（n= 2)の Pチャンネル型 MOSトランジスタ Tr5 6、 Tr57からなる第 2の回路 D2とが縦続接続されて構成される。この電流源 21にお いて、 L=L3、 W=W3である Pチャンネル型 MOSトランジスタ Tr55のソース端子が 電源 VDDに、ゲート端子が第 1のバイアス電圧印加端子 VB1に接続され、ドレイン 端子は、 L=L4、 W=W4である Pチャンネル型 MOSトランジスタ Tr56のソース端子 に接続される。 MOSトランジスタ Tr56のゲート端子は、第 2のノ ィァス電圧印加端子 VB2に接続され、ドレイン端子は、 L = L4、 W=W4である Pチャンネル型 MOSトラ ンジスタ Tr57のソース端子に接続されると共に、 MOSトランジスタ Tr57のゲート端 子は第 2のバイアス電圧印加端子 VB2に接続され、ドレイン端子は、電流出力端子 I out21に接続される。電流出力端子 Iout21からは、電流源 22の半分の電流値、す なわち、 2LSBの電流が出力される。
[0095] 1LSBの電流源 20は、カスコード接続された 2個の Pチャンネル型 MOSトランジス タ Tr49、 Tr50からなる第 1の回路 C1と、 4個（n≠m= 2)の Pチャンネル型 MOSトラ ンジスタ Tr51〜Tr54からなる第 2の回路 D1とが縦続接続されて構成される。この電 流源 20において、 L=L3、 W=W3である Pチャンネル型 MOSトランジスタ Tr49の ソース端子が電源 VDDに、ゲート端子が第 1のバイアス電圧印加端子 VB1に接続さ れ、ドレイン端子は、 L=L3、 W=W3である Pチャンネル型 MOSトランジスタ Tr50 のソース端子に接続される。 MOSトランジスタ Tr 50のゲート端子は第 1のバイアス電 圧印加端子 VB1に接続され、ドレイン端子は、 L = L4、 W=W4である Pチャンネル 型 MOSトランジスタ Tr51のソース端子に接続されると共に、 MOSトランジスタ Tr51 のゲート端子は、第 2のバイアス電圧印加端子 VB2に接続され、ドレイン端子は、 L =L4、 W=W4である Pチャンネル型 MOSトランジスタ Tr52のソース端子に接続さ れる。この MOSトランジスタ Tr52のゲート端子は第 2のバイアス電圧印加端子 VB2 に接続され、ドレイン端子は、 L = L4、 W=W4である Pチャンネル型 MOSトランジス タ Tr53のソース端子に接続されると共に、この MOSトランジスタ Tr53のゲート端子 は第 2のバイアス電圧印加端子 VB2に接続され、ドレイン端子は、 L = L4、 W=W4 である Pチャンネル型 MOSトランジスタ Tr54のソース端子に接続される。この MOSト ランジスタ Tr54のゲート端子は。第 2のバイアス電圧印加端子 VB2に接続され、ドレ イン端子は、電流出力端子 Iout20に接続される。電流出力端子 Iout20からは、電 流源 22の 1Z4の電流値、即ち、 1LSBの電流が出力される。
[0096] その上で、 L=L3、 W=W3サイズの MOSトランジスタは、第 1の MOSトランジスタ マトリックスを形成し、 L=L4、 W=W4サイズの MOSトランジスタは、第 2の MOSトラ ンジスタマトリックスを形成する。
[0097] 本実施形態では、電流源が、完全なマトリックス状に整然と配置されるので、製造上 の加工精度によるサイズバラツキが低減され、均一な特性の MOSトランジスタが形 成できると！ヽぅ利点を有する。
[0098] 更に、電流源電流は、主に、 L=L3、 W=W3のサイズの Pチャンネル型 MOSトラ ンジスタにより決定されるが、本ブロック配置では、より小さな面積に L = L3、 W=W3 のサイズの MOSトランジスタが配置されるので、 MOSトランジスタの電流特性の面内 分布による電流源の不均一性が低減でき、 DZAコンバータのリニアリティ特性の向 上が実現できると 、う利点もある。
[0099] 以上のように、本実施形態では、製造バラツキが小さぐより均一で、面積の小さなト ランジスタマトリックスを有する電流駆動型 DZAコンバータを実現することができる。
[0100] (実施形態 6の変形例）
図 9は本発明の実施形態 6の変形例を示す。
[0101] 前記実施形態 6では、図 8に示すように、 2LSBの電流源 21の第 1の回路 C2を 1個 の MOSトランジスタ Tr55で構成した力 電流源の出力インピーダンスを高く設定す る第 2の回路を 1個の MOSトランジスタで構成するようにしたものである。
[0102] 即ち、図 9では、 4LSBの電流源 22，は、 L=L3、 W=W3のサイズの 1個の Pチヤ ンネル型 MOSトランジスタ Tr58により第 1の回路 C4が構成されると共に、 L=L4、 W=W4のサイズの 2個の Pチャンネル型 MOSトランジスタ Tr59、Tr60がソース端 子及びドレイン端子を共有するように並列接続されて第 2の回路 D4が構成されてい る。また、 2LSBの電流源 21，は、 L=L3、 W=W3のサイズの 2個の Pチャンネル型 MOSトランジスタ Tr55、Tr56がカスコード接続されて第 1の回路 C2が構成されると 共に、 L=L4、 W=W4のサイズの 1個の Pチャンネル型 MOSトランジスタ Tr57によ り第 2の回路 D2が構成されている。更に、 1LSBの電流源 20'は、 L=L3、 W=W3 のサイズの 4個の Pチャンネル型 MOSトランジスタ Tr49〜Tr52がカスコード接続さ れて第 1の回路 C1が構成されると共に、 L=L4、 W=W4のサイズの 2個の Pチャン ネル型 MOSトランジスタ Tr53、Tr54がカスコード接続されて第 2の回路 D1が構成 されている。
[0103] 従って、本変形例においても、実施形態 6と同様の作用効果が得られる。
[0104] (実施形態 7)
図 10は、本発明の実施形態 7における DZAコンバータに内蔵する電流源の回路 構成を示す。前記実施形態 6では、図 8に示したように、 2LSBの電流源 21の第 1の 回路 C2を 1個の MOSトランジスタ Tr55で構成した力 本実施形態では、 1LSBの電 流源 23の第 1の回路 C1を 1個の MOSトランジスタ Tr61で構成したものである。
[0105] 即ち、図 10において、電流源 23は、 1LSBの電流源であり、電流源 24は 2LSBの 電流源であり、電流源 25は 4LSBの電流源である。
[0106] 前記 4LSBの電流源 25は、 4個（m=4)の Pチャンネル型 MOSトランジスタ Tr70、 1^72〜1^74からなる第1の回路じ4と、 1個（n= 1)の Pチャンネル型 MOSトランジス タ Tr71からなる第 2の回路 D4とが縦続接続されて構成される。この電流源 25におい て、ソース端子が電源 VDDに接続され、ゲート端子が共に第 1のバイアス電圧印加 端子 VB1に接続された L = L3、 W=W3である 4つの Pチャンネル型 MOSトランジス タ Tr70、 Tr72、 Tr73、 Tr74が、ドレイン端子を共有化した上で、 L=L4、 W=W4 である Pチャンネル型 MOSトランジスタ Tr71のソース端子に接続される。この MOSト ランジスタ Tr71のゲート端子は、第 2のバイアス電圧印加端子 VB2に接続され、ドレ イン端子は電流出力端子 Iout25に接続される。電流出力端子 Iout25からは、 4LS Bの電流が出力される。 [0107] 2LSBの電流源 24は、ドレイン端子を共有するように並列接続された 2個（m= 2) の Pチャンネル型 MOSトランジスタ Tr66、 Tr69からなる第 1の回路 C2と、カスコード 接続された 2個（n= 2)の Pチャンネル型 MOSトランジスタ Tr67、 Tr68力らなる第 2 の回路 D2とが縦続接続されて構成される。この電流源 24において、ソース端子が電 源 VDDに接続され、ゲート端子が共に第 1のバイアス電圧印加端子 VB1に接続さ れた L=L3、 W=W3である 2つの Pチャンネル型 MOSトランジスタ Tr66、 Tr69が、 ドレイン端子を共有化した上で、 L = L4、 W=W4である Pチャンネル型 MOSトラン ジスタ Tr67のソース端子に接続される。この MOSトランジスタ Tr67のゲート端子は 、第 2のバイアス電圧印加端子 VB2に接続され、ドレイン端子は、 L = L4、 W=W4 である Pチャンネル型 MOSトランジスタ Tr68のソース端子に接続され、この MOSトラ ンジスタ Tr68のゲート端子は第 2のバイアス電圧印加端子 VB2に接続され、ドレイン 端子は、電流出力端子 Iout24に接続される。電流出力端子 Iout24からは、電流源 25の半分の電流値、即ち、 2LSBの電流が出力される。
[0108] 1LSBの電流源 23は、 1個の Pチャンネル型 MOSトランジスタ Tr61からなる第 1の 回路 C1と、カスコード接続された 4個（n=4)の Pチャンネル型 MOSトランジスタ Tr6 2〜Tr65からなる第 2の回路 D1とが縦続接続されて構成される。この電流源 24にお いて、 L=L3、 W=W3である Pチャンネル型 MOSトランジスタ Tr61のソース端子が 電源 VDDに、ゲート端子が第 1のバイアス電圧印加端子 VB1に接続され、ドレイン 端子は、 L=L4、 W=W4である Pチャンネル型 MOSトランジスタ Tr62のソース端子 に接続される。この MOSトランジスタ Tr62のゲート端子は第 2のバイアス電圧印加端 子 VB2に接続され、ドレイン端子は、 L = L4、 W=W4である Pチャンネル型 MOSト ランジスタ Tr63のソース端子に接続されると共に、この MOSトランジスタ Tr63のゲ ート端子は第 2のバイアス電圧印加端子 VB2に接続され、ドレイン端子は、 L=L4、 W=W4である Pチャンネル型 MOSトランジスタ Tr64のソース端子に接続される。こ の MOSトランジスタ Tr64のゲート端子は、第 2のバイアス電圧印加端子 VB2に接続 され、ドレイン端子は、 L=L4、 W=W4である Pチャンネル型 MOSトランジスタ Tr65 のソース端子に接続され、この MOSトランジスタ Tr65のゲート端子は第 2のバイアス 電圧印加端子 VB2に接続され、ドレイン端子は、電流出力端子 Iout23に接続される 。電流出力端子 Iout23からは、電流源 25の 1Z4の電流値、即ち、 1LSBの電流が 出力される。
[0109] その上で、 L=L3、 W=W3サイズの MOSトランジスタは、第 1の MOSトランジスタ マトリックスを形成し、 L=L4、 W=W4サイズの MOSトランジスタは、第 2の MOSトラ ンジスタマトリックスを形成する。
[0110] 本実施形態では、電流源が、完全なマトリックス状に整然と配置されるので、製造上 の加工精度によるサイズバラツキが低減され、均一な特性の MOSトランジスタが形 成できると！ヽぅ利点を有する。
[0111] 更に、電流源電流は、主に、 L=L3、 W=W3のサイズの Pチャンネル型 MOSトラ ンジスタにより決定されるが、本ブロック配置では、より小さな面積に L=L3、 W=W3 のサイズの MOSトランジスタが配置されるので、 MOSトランジスタの電流特性の面内 分布による電流源の不均一性が低減でき、 DZAコンバータのリニアリティ特性の向 上が実現できると 、う利点もある。
[0112] 以上のように、本実施形態では、製造バラツキが小さぐより均一で、面積の小さなト ランジスタマトリックスを有する電流駆動型 DZAコンバータを実現することができる。
[0113] (実施形態 7の変形例）
図 11は本発明の実施形態 7の変形例を示す。
[0114] 前記実施形態 7では、図 10に示したように、 1LSBの電流源 23の第 1の回路 C1を 1個の MOSトランジスタ Tr61で構成した力 本実施形態では、第 2の回路 D1を 1個 の MOSトランジスタで構成するようにしたものである。
[0115] 即ち、図 11では、 4LSBの電流源 25，は、 L=L3、 W=W3のサイズの 1個の Pチヤ ンネル型 MOSトランジスタ Tr70と、第 1のノィァス電圧印加端子 VB1とにより、第 1 の回路 C4が構成されると共に、 L=L4、 W=W4のサイズの 4個の Pチャンネル型 M OSトランジスタ Tr71〜Tr 74がソース端子及びドレイン端子を共有するように並列接 続され、ゲート端子が共に第 2のバイアス電圧印加端子 VB2に接続されて、第 2の回 路 D4が構成されている。また、 2LSBの電流源 24，は、 L=L3、 W=W3のサイズの 2個の Pチャンネル型 MOSトランジスタ Tr66、 Tr67がカスコード接続され、ゲート端 子が共に第 1のバイアス電圧印加端子 VB1に接続されて、第 1の回路 C2が構成され ると共に、 L=L4、 W=W4のサイズの 2個の Pチャンネル型 MOSトランジスタ Tr68、 Tr69がソース端子及びドレイン端子を共有するように並列接続され、ゲート端子が共 に第 2のバイアス電圧印加端子 VB2に接続されて、第 2の回路 D2が構成されている 。更に、 1LSBの電流源 23，は、 L = L3、 W=W3のサイズの 4個の Pチャンネル型 M OSトランジスタ Tr61〜Tr64がカスコード接続され、ゲート端子が共に第 1のバイァ ス電圧印加端子 VB1に接続されて、第 1の回路 C1が構成されると共に、 L = L4、 W =W4のサイズの 1個の Pチャンネル型 MOSトランジスタ Tr65と、第 2のバイアス電圧 印加端子 VB2とにより、第 2の回路 D 1が構成されて!、る。
[0116] 従って、本変形例においても、実施形態 6と同様の作用効果が得られる。
[0117] (実施形態 8)
図 12は、本発明の実施形態 8における DZAコンバータの電流源の回路構成図で ある。本実施形態は、概述すると、各電流源が備える第 2の回路、即ち、定電流源の 出力インピーダンスを高く設定するための回路を配置しない構成を採用したものであ る。
[0118] 即ち、図 12において、電流源 29は 1LSBの電流源であり、電流源 30は 2LSBの電 流源であり、電流源 31は 4LSBの電流源である。
[0119] 電流源 31は、 L=L3、 W=W3である Pチャンネル型 MOSトランジスタ Tr95のソー ス端子が電源 VDDに、ゲート端子が第 1のバイアス電圧印加端子 VB1に接続され、 ドレイン端子は、電流出力端子 Iout31に接続される。電流出力端子 Iout31からは、 4LSBの電流が出力される。
[0120] 電流源 30は、 L=L3、 W=W3である Pチャンネル型 MOSトランジスタ Tr93のソー ス端子が電源 VDDに、ゲート端子が第 1のバイアス電圧印加端子 VB1に接続され、 ドレイン端子は、 L=L3、 W=W3である Pチャンネル型 MOSトランジスタ Tr94のソ ース端子に接続され、この MOSトランジスタ Tr94のゲート端子は第 1のバイアス電 圧印加端子 VB1に接続され、ドレイン端子は、電流出力端子 Iout30に接続される。 電流出力端子 Iout30からは、電流源 31の半分の電流値、即ち、 2LSBの電流が出 力される。
[0121] 電流源 29は、 L=L3、 W=W3である Pチャンネル型 MOSトランジスタ Tr89のソー ス端子が電源 VDDに、ゲート端子が第 1のバイアス電圧印加端子 VB1に接続され、 ドレイン端子は、 L=L3、 W=W3である Pチャンネル型 MOSトランジスタ Tr90のソ ース端子に接続される。この MOSトランジスタ Tr90のゲート端子は、第 1のバイアス 電圧印加端子 VB1に接続され、ドレイン端子は、 L = L3、 W=W3である Pチャンネ ル型 MOSトランジスタ Tr91のソース端子に接続され、この MOSトランジスタ Tr91の ゲート端子は第 1のノ ィァス電圧印加端子 VB1に接続され、ドレイン端子は、 L=L3 、 W=W3である Pチャンネル型 MOSトランジスタ Tr92のソース端子に接続される。 この MOSトランジスタ Tr92のゲート端子は、第 1のバイアス電圧印加端子 VB1に接 続され、ドレイン端子は、電流出力端子 Iout29に接続される。電流出力端子 Iout29 からは、電流源 31の 1Z4の電流値、即ち、 1LSBの電流が出力される。
[0122] 本実施形態では、電流源として、 L=L3、 W=W3のサイズの Pチャンネル型 MOS トランジスタ以外の MOSトランジスタを必要としな!/、ので、電流源マトリックスのサイズ を小さく抑えられると 、う利点を有する。
[0123] また、電流源が、完全なマトリックス状に整然と配置されるので、製造上の加工精度 によるサイズバラツキが低減され、均一な特性の MOSトランジスタが形成できると 、う 利点も有する。
[0124] 以上のように、本実施形態では、製造バラツキが小さぐより均一で、面積の小さな 電流源マトリックスを有する電流駆動型 DZAコンバータを実現することができる。
[0125] 尚、本実施形態では、 8ビットの DZAコンバータを用いて説明した力 ビット数には 特に制限されない。
[0126] また、本実施形態では、上位が温度計コード、下位がバイナリーコードで設計され た電流源を用いて説明したが、本発明は、上位が温度計コード、中位も温度計コード 、下位がバイナリーコードの場合にも適用可能であり、電流源構成についても特に制 限されない。
[0127] また、以上の説明では、 DZ Aコンバータのみについて説明した力 本発明はこの DZAコンバータに限定されず、この DZAコンバータを含む半導体集積回路にも同 様に適用できるのは勿論である。
産業上の利用可能性 以上説明したように、本発明は、内部に備える電流源全体の回路面積を有効に縮 小しながら、電流源マトリックス面内での MOSトランジスタ全体の電流特性の均一化 が図れて、 DZA変換特性の直線性が一層向上できるので、 DZAコンバータ及びこ れを備えた半導体集積回路として、有用である。

Claims

請求の範囲
[1] デジタル信号をアナログ信号に変換し且つ複数の電流源を有する DZAコンパ一 タにおいて、
前記複数の電流源には、第 1の回路と第 2の回路とが縦続接続された電流源が含 まれ、
前記第 1の回路は、 m個 (mは 2以上の整数)の第 1のサイズの電界効果トランジス タがカスコード接続されて構成され、前記 m個の電界効果トランジスタの各ゲート端 子に共通に第 1のバイアス電圧が印加されており、
前記第 2の回路は、 m個の第 2のサイズの電界効果トランジスタ力 Sカスコード接続さ れて構成され、この m個の電界効果トランジスタの各ゲート端子に共通に第 2のノ ィ ァス電圧が印加されている
ことを特徴とする DZAコンバータ。
[2] 前記請求項 1記載の DZAコンバータにおいて、
前記第 1のサイズの電界効果トランジスタ及び前記第 2のサイズの電界効果トランジ スタは、 MOSトランジスタで構成される
ことを特徴とする DZAコンバータ。
[3] 前記請求項 2記載の DZAコンバータにおいて、
前記 MOSトランジスタは、 Pチャンネル型 MOSトランジスタである
ことを特徴とする DZAコンバータ。
[4] 前記請求項 2記載の DZAコンバータにお 、て、
前記 MOSトランジスタは、 Nチャンネル型 MOSトランジスタである
ことを特徴とする DZAコンバータ。
[5] 前記請求項 1記載の DZAコンバータにおいて、
第 1の回路と第 2の回路が縦続接続された電流源は 1個以上備えられ、 前記電流源は、出力電流値が 1Z2ずつに重み付けされたバイナリーコード電流源 である
ことを特徴とする DZAコンバータ。
[6] 前記請求項 1記載の DZAコンバータにおいて、 前記第 1のサイズの電界効果トランジスタは、第 1のトランジスタマトリックスの内部に 形成され、
前記第 2のサイズの電界効果トランジスタは、第 2のトランジスタマトリックスの内部に 形成される
ことを特徴とする DZAコンバータ。
[7] 前記請求項 6記載の DZAコンバータにおいて、
前記第 1のトランジスタマトリックス及び前記第 2のトランジスタマトリックスは、各々、 その外周に配置されたダミートランジスタを有する
ことを特徴とする DZAコンバータ。
[8] 前記請求項 6記載の DZAコンバータにおいて、
前記第 1のトランジスタマトリックスの内部に形成された所定のトランジスタのゲート 端子と、前記第 2のトランジスタマトリックスの内部に形成された所定のトランジスタのド レイン端子とが接続され、この接続点に生成される電圧が前記第 1のバイアス電圧と なる
ことを特徴とする DZAコンバータ。
[9] 前記請求項 6記載の DZAコンバータにおいて、
前記第 1又は第 2のトランジスタマトリックスには、
所定の 2つの Pチャンネル型トランジスタのソース端子同士が拡散層を共有したバタ ーンと、
1つの Pチャンネル型トランジスタのドレイン端子と他の 1つの Pチャンネル型トランジ スタのソース端子とが拡散層を共有したパターンとが含まれる
ことを特徴とする DZAコンバータ。
[10] デジタル信号をアナログ信号に変換し且つ複数の電流源を有する DZAコンパ一 タにおいて、
前記複数の電流源には、第 1の回路と第 2の回路とが縦続接続された電流源が含 まれ、
前記第 1の回路は、 m個 (mは 1以上の整数)の第 1のサイズの電界効果トランジス タがカスコード接続されて構成され、前記 m個の電界効果トランジスタのゲート端子に 共通に第 1のバイアス電圧が印加されており、
前記第 2の回路は、 n(n≠m)個の第 2のサイズの電界効果トランジスタがカスコード されて構成され、この n個の電界効果トランジスタの各ゲート端子に共通に第 2のバイ ァス電圧が印加されている
ことを特徴とする DZAコンバータ。
[11] 前記請求項 10記載の DZAコンバータにおいて、
前記第 1のサイズの電界効果トランジスタは、第 1のトランジスタマトリックスの内部に 形成され、
前記第 2のサイズの電界効果トランジスタは、第 2のトランジスタマトリックスの内部に 形成される
ことを特徴とする DZAコンバータ。
[12] デジタル信号をアナログ信号に変換し且つ複数の電流源を有する DZAコンパ一 タにおいて、
前記複数の電流源には、第 1の回路と第 2の回路とが縦続接続された電流源が含 まれ、
前記第 1の回路は、 m個 (mは 2以上の整数)の第 1のサイズの電界効果トランジス タがドレイン端子を共有するように並列接続されて構成され、前記 m個の電界効果ト ランジスタのゲート端子に共通に第 1のバイアス電圧が印加されており、
前記第 2の回路は、 1個の第 2のサイズの電界効果トランジスタで構成、又は n (n≥ 2)個の第 2のサイズの電界効果トランジスタがカスコードされて構成され、この 1個又 は n個の電界効果トランジスタの各ゲート端子に共通に第 2のバイアス電圧が印加さ れている
ことを特徴とする DZAコンバータ。
[13] 前記請求項 12記載の DZAコンバータにおいて、
前記第 1のサイズの電界効果トランジスタは、第 1のトランジスタマトリックスの内部に 形成され、
前記第 2のサイズの電界効果トランジスタは、第 2のトランジスタマトリックスの内部に 形成される ことを特徴とする DZAコンバータ。
[14] デジタル信号をアナログ信号に変換し且つ複数の電流源を有する DZAコンパ一 タにおいて、
前記複数の電流源には、 m個（mは 2以上の整数)の同一サイズの電界効果トラン ジスタがカスコード接続されて構成される電流源が含まれ、
前記 m個の電界効果トランジスタのゲート端子には、共通に、 1つのバイアス電圧が 印加される
ことを特徴とする DZAコンバータ。
[15] 前記請求項 1〜14のうち何れか 1項に記載の DZ Aコンバータが備えられる
ことを特徴とする半導体集積回路。
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