JPH05218875A - 多重電流源のための低ノイズバイアス回路及びノイズを減少させる方法 - Google Patents
多重電流源のための低ノイズバイアス回路及びノイズを減少させる方法Info
- Publication number
- JPH05218875A JPH05218875A JP25380292A JP25380292A JPH05218875A JP H05218875 A JPH05218875 A JP H05218875A JP 25380292 A JP25380292 A JP 25380292A JP 25380292 A JP25380292 A JP 25380292A JP H05218875 A JPH05218875 A JP H05218875A
- Authority
- JP
- Japan
- Prior art keywords
- bias voltage
- input
- impedance
- bias
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
- H03M1/0863—Continuously compensating for, or preventing, undesired influence of physical parameters of noise of switching transients, e.g. glitches
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
- G05F1/467—Sources with noise compensation
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45508—Indexing scheme relating to differential amplifiers the CSC comprising a voltage generating circuit as bias circuit for the CSC
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/742—Simultaneous conversion using current sources as quantisation value generators
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Theoretical Computer Science (AREA)
- Amplifiers (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】 （修正有）
【目的】低ノイズ多重電流源バイアス回路を提供し、Ｄ
ＡＣの分解能を増加させ、整定時間を改良する。 【構成】バイアス回路は、複数の基準電流を発生させる
ための複数の電流発生段Ｑ４−Ｒ４，Ｑ６−Ｒ６及びＱ
８−Ｒ８と、複数のカスコード段Ｑ３，Ｑ５及びＱ７
と、バイアス電圧ジェネレータ及び低インピーダンスバ
イアス電圧をカスコード段に供給するための低インピー
ダンスドライバ回路とを有する。ドライバ回路のインピ
ーダンスは、発生させられたノイズ電圧及び電流源同士
の相互作用を減少させ、ノイズの増幅を最小にする。ド
ライバ回路は、複数の高入力インピーダンスかつ低出力
インピーダンスのバッファ増幅器２８Ａ，２８Ｂ及び２
８Ｃを含む。各バッファ増幅器の入力は発生させられた
バイアス電圧を受入れる。
ＡＣの分解能を増加させ、整定時間を改良する。 【構成】バイアス回路は、複数の基準電流を発生させる
ための複数の電流発生段Ｑ４−Ｒ４，Ｑ６−Ｒ６及びＱ
８−Ｒ８と、複数のカスコード段Ｑ３，Ｑ５及びＱ７
と、バイアス電圧ジェネレータ及び低インピーダンスバ
イアス電圧をカスコード段に供給するための低インピー
ダンスドライバ回路とを有する。ドライバ回路のインピ
ーダンスは、発生させられたノイズ電圧及び電流源同士
の相互作用を減少させ、ノイズの増幅を最小にする。ド
ライバ回路は、複数の高入力インピーダンスかつ低出力
インピーダンスのバッファ増幅器２８Ａ，２８Ｂ及び２
８Ｃを含む。各バッファ増幅器の入力は発生させられた
バイアス電圧を受入れる。
Description
【０００１】
【産業上の利用分野】本発明はバイアス回路に関するも
のであり、特に正確なアナログデジタル変換回路（“Ｄ
ＡＣ”）及び他の正確な集積回路に概ね用いられる多重
電流源を含むバイアス回路に関する。
のであり、特に正確なアナログデジタル変換回路（“Ｄ
ＡＣ”）及び他の正確な集積回路に概ね用いられる多重
電流源を含むバイアス回路に関する。
【０００２】
【従来の技術】図１では、ＤＡＣは、デジタル入力をア
ナログ電流出力に変換する二進数の重み付けをされた電
流源でバイアスされたトランジスタＱ１及びＱ２で代表
される多くの差動的な組合せのトランジスタを有する。
電流源は、概ね電流ジェネレータ（ＶＲＥＦ、Ｑ４及び
Ｒ４）とカスコード段（Ｑ３）を備えたカスコード型の
電流源である。カスコード段は、当業者にとって周知の
ように電流発生トランジスタＱ４の出力インピーダンス
ＲO4を適切に増加させるために用いられる。トランジス
タＱ１及びＱ２は、ノード１２及び１４の差動電圧入力
を受入れ、出力ノード１６または１８を通して出力電流
を流す。トランジスタの差動ペアがスイッチ（switch）
された時、共通のソースノード１５は数百ミリボルトだ
け電位が上昇し、ドレイン−ゲート間の寄生容量
（ＣDG）を通してカスコードトランジスタＱ３へ変位電
流（ΔＩDG）を流す。この変位電流は、バイアスジェネ
レータ２２の零でないインピーダンス（ＺB）のために
トランジスタＱ３のゲートで電圧の過渡現象発達させ
る。トランジスタＱ３のゲートノード１９で発達した過
渡的な電圧はまた、ソースノード１７での電圧を変調
し、その変調された電圧は電流ジェネレータＱ４−Ｒ４
の電流の流れを変化させる。トランジスタＱ４のドレイ
ン電流の変化即ちΔＩD4は、次の方程式によって与えら
れる。
ナログ電流出力に変換する二進数の重み付けをされた電
流源でバイアスされたトランジスタＱ１及びＱ２で代表
される多くの差動的な組合せのトランジスタを有する。
電流源は、概ね電流ジェネレータ（ＶＲＥＦ、Ｑ４及び
Ｒ４）とカスコード段（Ｑ３）を備えたカスコード型の
電流源である。カスコード段は、当業者にとって周知の
ように電流発生トランジスタＱ４の出力インピーダンス
ＲO4を適切に増加させるために用いられる。トランジス
タＱ１及びＱ２は、ノード１２及び１４の差動電圧入力
を受入れ、出力ノード１６または１８を通して出力電流
を流す。トランジスタの差動ペアがスイッチ（switch）
された時、共通のソースノード１５は数百ミリボルトだ
け電位が上昇し、ドレイン−ゲート間の寄生容量
（ＣDG）を通してカスコードトランジスタＱ３へ変位電
流（ΔＩDG）を流す。この変位電流は、バイアスジェネ
レータ２２の零でないインピーダンス（ＺB）のために
トランジスタＱ３のゲートで電圧の過渡現象発達させ
る。トランジスタＱ３のゲートノード１９で発達した過
渡的な電圧はまた、ソースノード１７での電圧を変調
し、その変調された電圧は電流ジェネレータＱ４−Ｒ４
の電流の流れを変化させる。トランジスタＱ４のドレイ
ン電流の変化即ちΔＩD4は、次の方程式によって与えら
れる。
【０００３】ΔＩD4＝ΔＶ17／ΔＲO4
【０００４】ここでＲO4は電流ジェネレータＱ４−Ｒ４
の出力インピーダンスである。ノード１５に流れ込む電
流は、全体の有効な電流ジェネレータの出力であり、電
流は次の式に従って変化する。
の出力インピーダンスである。ノード１５に流れ込む電
流は、全体の有効な電流ジェネレータの出力であり、電
流は次の式に従って変化する。
【０００５】ΔＩ15＝ΔＩDG＋ΔＩD4
【０００６】図２では、概ねＤＡＣで見られるような多
重電流源が示されている（図２では３個の電流源が示さ
れている）。トランジスタＱ５、Ｑ６及び抵抗Ｒ６は、
導体１５Ｂを通して流れるバイアス電流を発生させ、ト
ランジスタＱ７、Ｑ８及び抵抗Ｒ８は、導体１５Ｃを通
して流れるバイアス電流を発生させる。各電流源によっ
て提供される電流は、概ね関連するトランジスタの差動
ペアに向って流れる（図２には一組のトランジスタのみ
が示されている）。一方、トランジスタの差動ペアの全
ての電流出力は合計され、出力ノード１６及び１８に合
計のアナログ出力電流を提供する。カスコードトランジ
スタＱ３、Ｑ５及びＱ７はそれぞれ、出力インピーダン
スＲｏ4、Ｒｏ6及びＲｏ8を増加させ共通のカスコード
バイアスライン２６からバイアスされる。バイアスジェ
ネレータ２２は、関連するインピーダンスＺBに直列に
接続された電圧ジェネレータＶBによって表される。各
電流源はまた、ＶＲＥＦ電圧源に連結された共通のバイ
アスライン２４を通してバイアスされた電圧であり、電
圧源ＶＲＥＦは各々のソース抵抗と共に、バイアス電流
の値を設定する。他の複数の電流源もバイアスライン２
４及びカスコードバイアスライン２６に連結される。ト
ランジスタＱ１とＱ２のスイッチングを原因とするトラ
ンジスタＱ３のドレイン−ゲート間の寄生容量ＣDGを通
して流れる変位電流ΔＩDGは、他の全ての電流源を共通
のカスコードバイアスライン２６に連結された各カスコ
ード段を通して変調する。これは結果としてノード１５
Ａにスイッチングノイズの望ましくない増幅をもたらす
ことになり、その理由は全ての変調された電流が最終的
に出力１６及び１８に於て合計されるからである。加え
て、整定時間が長くなる。当業者にとって明らかなよう
に、電圧バイアスジェネレータ２２は単純な抵抗デバイ
ダ、電源及びダイオード及び演算増幅器回路のような多
くの形式をとることが可能である。しかしながらこれら
の全ての回路は、スイッチング時の変位電流に対応する
ノイズ電圧及びノイズ増幅を発達させる非零のインピー
ダンスを有する。加えて、雑音は、多重のトランジスタ
の差動ペアが同時にスイッチされた時更に大きく増幅さ
れる。
重電流源が示されている（図２では３個の電流源が示さ
れている）。トランジスタＱ５、Ｑ６及び抵抗Ｒ６は、
導体１５Ｂを通して流れるバイアス電流を発生させ、ト
ランジスタＱ７、Ｑ８及び抵抗Ｒ８は、導体１５Ｃを通
して流れるバイアス電流を発生させる。各電流源によっ
て提供される電流は、概ね関連するトランジスタの差動
ペアに向って流れる（図２には一組のトランジスタのみ
が示されている）。一方、トランジスタの差動ペアの全
ての電流出力は合計され、出力ノード１６及び１８に合
計のアナログ出力電流を提供する。カスコードトランジ
スタＱ３、Ｑ５及びＱ７はそれぞれ、出力インピーダン
スＲｏ4、Ｒｏ6及びＲｏ8を増加させ共通のカスコード
バイアスライン２６からバイアスされる。バイアスジェ
ネレータ２２は、関連するインピーダンスＺBに直列に
接続された電圧ジェネレータＶBによって表される。各
電流源はまた、ＶＲＥＦ電圧源に連結された共通のバイ
アスライン２４を通してバイアスされた電圧であり、電
圧源ＶＲＥＦは各々のソース抵抗と共に、バイアス電流
の値を設定する。他の複数の電流源もバイアスライン２
４及びカスコードバイアスライン２６に連結される。ト
ランジスタＱ１とＱ２のスイッチングを原因とするトラ
ンジスタＱ３のドレイン−ゲート間の寄生容量ＣDGを通
して流れる変位電流ΔＩDGは、他の全ての電流源を共通
のカスコードバイアスライン２６に連結された各カスコ
ード段を通して変調する。これは結果としてノード１５
Ａにスイッチングノイズの望ましくない増幅をもたらす
ことになり、その理由は全ての変調された電流が最終的
に出力１６及び１８に於て合計されるからである。加え
て、整定時間が長くなる。当業者にとって明らかなよう
に、電圧バイアスジェネレータ２２は単純な抵抗デバイ
ダ、電源及びダイオード及び演算増幅器回路のような多
くの形式をとることが可能である。しかしながらこれら
の全ての回路は、スイッチング時の変位電流に対応する
ノイズ電圧及びノイズ増幅を発達させる非零のインピー
ダンスを有する。加えて、雑音は、多重のトランジスタ
の差動ペアが同時にスイッチされた時更に大きく増幅さ
れる。
【０００７】図３の回路は、電圧ノイズ及び電流源の相
互作用を最小にする回路構成の１つである。カスコード
トランジスタＱ３、Ｑ５及びＱ７のそれぞれのゲート
は、抵抗と静電容量によって構成される単純な受動フィ
ルタ段ＲG3−ＣG3、ＲG5−ＣG5及びＲG7−ＣG7を通して
電圧バイアスジェネレータ（Ｒ１及びＲ２の抵抗デバイ
ダ）からバイアスされる。各フィルタネットワークの入
力はバイアスライン２６に連結され、出力は各々のカス
コードトランジスタのゲートにノード１９Ａ、１９Ｂ及
び１９Ｃで連結される。バイアスライン２６の任意の高
周波ノイズが各々のゲートノード１９Ａ−１９Ｃで十分
に減衰されるべく、フィルタネットワークは各ゲートを
ローパスフィルタによってバイアスライン２６から絶縁
し、従って各電流源の変調が減少される。更に、フィル
タの静電容量ＣG3、ＣG5及びＣG7は各変位電流ΔＩDGを
アースに側路し、各ゲートノードでのノイズを減少させ
る。更に、ノード１９Ａ−１９Ｃからバイアスライン２
６へ加えられたノイズを最小にする抵抗ＲG3、ＲG5及び
ＲG7と静電容量ＣBによって構成されるローパスフィル
タによってフィルタリングが提供される。
互作用を最小にする回路構成の１つである。カスコード
トランジスタＱ３、Ｑ５及びＱ７のそれぞれのゲート
は、抵抗と静電容量によって構成される単純な受動フィ
ルタ段ＲG3−ＣG3、ＲG5−ＣG5及びＲG7−ＣG7を通して
電圧バイアスジェネレータ（Ｒ１及びＲ２の抵抗デバイ
ダ）からバイアスされる。各フィルタネットワークの入
力はバイアスライン２６に連結され、出力は各々のカス
コードトランジスタのゲートにノード１９Ａ、１９Ｂ及
び１９Ｃで連結される。バイアスライン２６の任意の高
周波ノイズが各々のゲートノード１９Ａ−１９Ｃで十分
に減衰されるべく、フィルタネットワークは各ゲートを
ローパスフィルタによってバイアスライン２６から絶縁
し、従って各電流源の変調が減少される。更に、フィル
タの静電容量ＣG3、ＣG5及びＣG7は各変位電流ΔＩDGを
アースに側路し、各ゲートノードでのノイズを減少させ
る。更に、ノード１９Ａ−１９Ｃからバイアスライン２
６へ加えられたノイズを最小にする抵抗ＲG3、ＲG5及び
ＲG7と静電容量ＣBによって構成されるローパスフィル
タによってフィルタリングが提供される。
【０００８】図３の回路の交流等価回路が図４に示され
る。ノード１５Ａのノイズ電圧は、交流電圧ジェネレー
タＶDGで表される。静電容量ＣDG及びＣG3は、静電容量
の比に基づいてノイズ電圧を減少させる電圧デバイダを
形成する。静電容量ＣBと関連した抵抗Ｒ１、Ｒ２及び
ＲG3は、バイアスライン２６上のゲートノイズ電圧の高
周波数成分をフィルタする第１のローパスフィルタを形
成する。第２のローパスフィルタは、各々の残りの電流
源のゲートに形成される。従ってゲートノード１９Ｂは
ローパスフィルタＲG5−ＣG5によって更にフィルタさ
れ、ゲートノード１９ＣはローパスフィルタＲG7−ＣG7
によって更にフィルタされる。
る。ノード１５Ａのノイズ電圧は、交流電圧ジェネレー
タＶDGで表される。静電容量ＣDG及びＣG3は、静電容量
の比に基づいてノイズ電圧を減少させる電圧デバイダを
形成する。静電容量ＣBと関連した抵抗Ｒ１、Ｒ２及び
ＲG3は、バイアスライン２６上のゲートノイズ電圧の高
周波数成分をフィルタする第１のローパスフィルタを形
成する。第２のローパスフィルタは、各々の残りの電流
源のゲートに形成される。従ってゲートノード１９Ｂは
ローパスフィルタＲG5−ＣG5によって更にフィルタさ
れ、ゲートノード１９ＣはローパスフィルタＲG7−ＣG7
によって更にフィルタされる。
【０００９】図３の回路の改良された性能に関する１つ
の問題は１０ビット分解能以上の非常に高いＤＡＣの分
解能に於て、ノイズの増幅量と整定時間の長さが依然と
して受入れられないことである。例えば、バイアスライ
ン２６のノイズ電圧１０mVは、８ビットのＤＡＣに対し
て２ビットの最下位ビット（２ＬＳＢｓ）の許容可能な
誤差となる。しかし１４ビットのＤＡＣに対しては、同
じ１０mVのノイズ電圧は１６０の最下位ビット（１６０
ＬＳＢｓ）の許容不可能な高い誤差となる。
の問題は１０ビット分解能以上の非常に高いＤＡＣの分
解能に於て、ノイズの増幅量と整定時間の長さが依然と
して受入れられないことである。例えば、バイアスライ
ン２６のノイズ電圧１０mVは、８ビットのＤＡＣに対し
て２ビットの最下位ビット（２ＬＳＢｓ）の許容可能な
誤差となる。しかし１４ビットのＤＡＣに対しては、同
じ１０mVのノイズ電圧は１６０の最下位ビット（１６０
ＬＳＢｓ）の許容不可能な高い誤差となる。
【００１０】従って、多重電流源バイアス回路のノイズ
の発生と増幅を更に減少させる方法が必要である。
の発生と増幅を更に減少させる方法が必要である。
【００１１】
【発明が解決しようとする課題】本発明の第１の目的
は、ＤＡＣの分解能を増加させ整定時間を改良すること
である。
は、ＤＡＣの分解能を増加させ整定時間を改良すること
である。
【００１２】本発明の第２の目的は、低ノイズ多重電流
源バイアス回路を提供することである。
源バイアス回路を提供することである。
【００１３】低ノイズバイアス電流ジェネレータが集積
回路上に製造可能であることが本発明の特徴である。
回路上に製造可能であることが本発明の特徴である。
【００１４】
【課題を解決するための手段】上述の目的は、複数の基
準電流を発生させるための複数の電流発生段と、各々
が、それぞれの基準電流を受入れるための入力、出力及
びバイアス電圧入力を有する複数のカスコード段と、関
連する第１インピーダンスを有するバイアス電圧を発生
させるための手段と、前記第１インピーダンスよりも低
い第２インピーダンスで各々の前記カスコード段の前記
バイアス電圧入力を前記バイアス電圧で駆動させるため
の手段とを有することを特徴とするバイアス回路を提供
することによって達成される。
準電流を発生させるための複数の電流発生段と、各々
が、それぞれの基準電流を受入れるための入力、出力及
びバイアス電圧入力を有する複数のカスコード段と、関
連する第１インピーダンスを有するバイアス電圧を発生
させるための手段と、前記第１インピーダンスよりも低
い第２インピーダンスで各々の前記カスコード段の前記
バイアス電圧入力を前記バイアス電圧で駆動させるため
の手段とを有することを特徴とするバイアス回路を提供
することによって達成される。
【００１５】
【作用】本発明に基づけば、バイアス回路は、複数の基
準電流を発生させるための複数の電流発生段と、複数の
カスコード段と、バイアス電圧ジェネレータ及び低イン
ピーダンスバイアス電圧をカスコード段に供給するため
の低インピーダンスドライバ回路とを有する。ドライバ
回路のインピーダンスは、発生させられたノイズ電圧及
び電流源同士の相互作用を減少させ、ノイズの増幅を最
小にする。ドライバ回路は、複数の高入力インピーダン
スかつ低出力インピーダンスのバッファ増幅器を含む。
各バッファ増幅器の入力は発生させられたバイアス電圧
を受入れ、各バッファ増幅器の低インピーダンス出力
は、１個以上のカスコード段のバイアス電圧入力と連結
されている。最もノイズを減少させるために、バイアス
回路は更に、バッファ増幅器出力の１つと各カスコード
段のバイアス電圧入力との間に連結されたフィルタ段を
含む。もし多重カスコード段が電流源に用いられるなら
ばドライバ回路の第２の実施例は、各カスコード段のバ
イアス電圧入力を駆動するための多重低インピーダンス
バイアス電圧出力を発生させる。ドライバ回路はバッフ
ァ増幅器の行を含む。バッファ増幅器の第１の行は、１
個以上のカスコード段の第１バイアス電圧入力を駆動す
るための多重出力を有する。他の行は他のレベルのバイ
アス入力を駆動させるために用いられる。ドライバ回路
の第２の実施例は、フィルタ段と協働して性能を改良す
るために用いられる。
準電流を発生させるための複数の電流発生段と、複数の
カスコード段と、バイアス電圧ジェネレータ及び低イン
ピーダンスバイアス電圧をカスコード段に供給するため
の低インピーダンスドライバ回路とを有する。ドライバ
回路のインピーダンスは、発生させられたノイズ電圧及
び電流源同士の相互作用を減少させ、ノイズの増幅を最
小にする。ドライバ回路は、複数の高入力インピーダン
スかつ低出力インピーダンスのバッファ増幅器を含む。
各バッファ増幅器の入力は発生させられたバイアス電圧
を受入れ、各バッファ増幅器の低インピーダンス出力
は、１個以上のカスコード段のバイアス電圧入力と連結
されている。最もノイズを減少させるために、バイアス
回路は更に、バッファ増幅器出力の１つと各カスコード
段のバイアス電圧入力との間に連結されたフィルタ段を
含む。もし多重カスコード段が電流源に用いられるなら
ばドライバ回路の第２の実施例は、各カスコード段のバ
イアス電圧入力を駆動するための多重低インピーダンス
バイアス電圧出力を発生させる。ドライバ回路はバッフ
ァ増幅器の行を含む。バッファ増幅器の第１の行は、１
個以上のカスコード段の第１バイアス電圧入力を駆動す
るための多重出力を有する。他の行は他のレベルのバイ
アス入力を駆動させるために用いられる。ドライバ回路
の第２の実施例は、フィルタ段と協働して性能を改良す
るために用いられる。
【００１６】
【実施例】本発明の前述された目的、他の目的、特徴及
び利点は、添付の図面を参照しながら行なわれる本発明
の実施例に関する以下の詳細な記述からより一層明らか
になる。
び利点は、添付の図面を参照しながら行なわれる本発明
の実施例に関する以下の詳細な記述からより一層明らか
になる。
【００１７】図５では、複数の基準電流を発生させるた
めの複数の電流発生段Ｑ４−Ｒ４、Ｑ６−Ｒ６及びＱ８
−Ｒ８を有するバイアス回路の第１実施例が示されてい
る。図では３個の電流発生段のみが示されているが、他
の電流発生段を加えることも可能であり、同一のバイア
スライン２４からバイアスされる。バイアスライン２４
は、ＶＲＥＦで示された電圧源によって発生させられた
電圧バイアスを適切に供給する。カスコード段Ｑ３、Ｑ
５及びＱ７と等しい数だけ各電流発生段の出力インピー
ダンスが増加する。各カスコード段の入力ＦＥＴのソー
スノード）は、導体１７Ａ、１７Ｂ及び１７Ｃを通して
それぞれの基準電流を受入れるための入力を有する。各
カスコード段の出力は、導体１５Ａ、１５Ｂ及び１５Ｃ
を通して一対のトランジスタのソースノードへ高インピ
ーダンス基準電流を提供する。基準電流が、スイッチさ
れたトランジスタの差動ペアの他に他の回路ブロックに
伝えられることは当業者にとって周知の実施である。各
カスコード段Ｑ３、Ｑ５及びＱ７は、バイアス電圧を受
入れるためのバイアス電力入力（ＦＥＴゲート端子）を
有する。カスコード段をバイアスするための電圧は、電
圧デバイダ回路Ｒ１、Ｒ２及び静電容量ＣBによって発
生させられる。発生させられたバイアス電圧はバイアス
ライン２６に表われる。好適実施例では、トランジスタ
Ｑ１及びＱ２、及び他の図示されていないトランジスタ
の差動ペアはエンハンスメント形ＦＥＴである。トラン
ジスタＱ３−Ｑ８は空乏層形ＦＥＴであり、ゲート−ソ
ース間電圧（“ＶGS”が零の時）概ね導通状態である。
空乏層形ＦＥＴは、バイアス電流を発生させるためによ
り低い電圧及びより少ないチップ面積しか必要としない
ので有望である。
めの複数の電流発生段Ｑ４−Ｒ４、Ｑ６−Ｒ６及びＱ８
−Ｒ８を有するバイアス回路の第１実施例が示されてい
る。図では３個の電流発生段のみが示されているが、他
の電流発生段を加えることも可能であり、同一のバイア
スライン２４からバイアスされる。バイアスライン２４
は、ＶＲＥＦで示された電圧源によって発生させられた
電圧バイアスを適切に供給する。カスコード段Ｑ３、Ｑ
５及びＱ７と等しい数だけ各電流発生段の出力インピー
ダンスが増加する。各カスコード段の入力ＦＥＴのソー
スノード）は、導体１７Ａ、１７Ｂ及び１７Ｃを通して
それぞれの基準電流を受入れるための入力を有する。各
カスコード段の出力は、導体１５Ａ、１５Ｂ及び１５Ｃ
を通して一対のトランジスタのソースノードへ高インピ
ーダンス基準電流を提供する。基準電流が、スイッチさ
れたトランジスタの差動ペアの他に他の回路ブロックに
伝えられることは当業者にとって周知の実施である。各
カスコード段Ｑ３、Ｑ５及びＱ７は、バイアス電圧を受
入れるためのバイアス電力入力（ＦＥＴゲート端子）を
有する。カスコード段をバイアスするための電圧は、電
圧デバイダ回路Ｒ１、Ｒ２及び静電容量ＣBによって発
生させられる。発生させられたバイアス電圧はバイアス
ライン２６に表われる。好適実施例では、トランジスタ
Ｑ１及びＱ２、及び他の図示されていないトランジスタ
の差動ペアはエンハンスメント形ＦＥＴである。トラン
ジスタＱ３−Ｑ８は空乏層形ＦＥＴであり、ゲート−ソ
ース間電圧（“ＶGS”が零の時）概ね導通状態である。
空乏層形ＦＥＴは、バイアス電流を発生させるためによ
り低い電圧及びより少ないチップ面積しか必要としない
ので有望である。
【００１８】図５の回路ではバイアスライン２６は、カ
スコード段の電圧基準入力を直接バイアスするため用い
られてはいない。バッファ増幅器２８Ａ、２８Ｂ及び２
８Ｃを含む中間ドライバ回路が、バイアス電圧ジェネレ
ータのインピーダンスよりも低いインピーダンスでカス
コードバイアス電圧入力を駆動する。従って各カスコー
ド段は、単一の電圧利得、良好な逆方向絶縁（reverse
isolation）及び低出力インピーダンスを有するバッフ
ァ増幅器を備えたバイアス電圧ジェネレータからバッフ
ァ（buffer）される。低出力インピーダンスは、図１及
び図２に関連して述べられた変位電流ΔＩDGを原因とす
るノード１９Ａ−１９Ｃに現われる電圧ノイズスパイク
ΔＶDGを最小にする。逆方向絶縁は、或るカスコード段
からバイアスライン２６を通して他の全てのカスコード
段へのノイズの伝達を最小にする。適切なバッファ増幅
器の３つの実施例が図６Ａ−６Ｃに示されている。他の
実施例を使用することもできる。図６Ａに示されたバッ
ファ増幅器２８は、トランジスタＱ１１及びＱ１２を含
む。トランジスタＱ１１のゲートはバッファ増幅器２８
の入力を形成し、トランジスタＱ１１のソースはバッフ
ァ増幅器２８の出力を形成する。トランジスタＱ１２
は、トランジスタＱ１１をバイアスするための電流源で
ある。図６Ｂのバッファ増幅器２８′では、入力トラン
ジスタＱ１１は更に、カスコード段のトランジスタＱ１
３を含む。加えて、電流源トランジスタＱ１２もまた、
カスコード段のトランジスタＱ１４を含む。カスコード
段は、増幅器の出力インピーダンス、利得及びパワーサ
プライリジェクション（power supply rejection）を改
善する。図６Ｃは、逆方向絶縁を改善するため２つの直
列接続されたバッファ増幅段２８を含むバッファ増幅器
を示す。
スコード段の電圧基準入力を直接バイアスするため用い
られてはいない。バッファ増幅器２８Ａ、２８Ｂ及び２
８Ｃを含む中間ドライバ回路が、バイアス電圧ジェネレ
ータのインピーダンスよりも低いインピーダンスでカス
コードバイアス電圧入力を駆動する。従って各カスコー
ド段は、単一の電圧利得、良好な逆方向絶縁（reverse
isolation）及び低出力インピーダンスを有するバッフ
ァ増幅器を備えたバイアス電圧ジェネレータからバッフ
ァ（buffer）される。低出力インピーダンスは、図１及
び図２に関連して述べられた変位電流ΔＩDGを原因とす
るノード１９Ａ−１９Ｃに現われる電圧ノイズスパイク
ΔＶDGを最小にする。逆方向絶縁は、或るカスコード段
からバイアスライン２６を通して他の全てのカスコード
段へのノイズの伝達を最小にする。適切なバッファ増幅
器の３つの実施例が図６Ａ−６Ｃに示されている。他の
実施例を使用することもできる。図６Ａに示されたバッ
ファ増幅器２８は、トランジスタＱ１１及びＱ１２を含
む。トランジスタＱ１１のゲートはバッファ増幅器２８
の入力を形成し、トランジスタＱ１１のソースはバッフ
ァ増幅器２８の出力を形成する。トランジスタＱ１２
は、トランジスタＱ１１をバイアスするための電流源で
ある。図６Ｂのバッファ増幅器２８′では、入力トラン
ジスタＱ１１は更に、カスコード段のトランジスタＱ１
３を含む。加えて、電流源トランジスタＱ１２もまた、
カスコード段のトランジスタＱ１４を含む。カスコード
段は、増幅器の出力インピーダンス、利得及びパワーサ
プライリジェクション（power supply rejection）を改
善する。図６Ｃは、逆方向絶縁を改善するため２つの直
列接続されたバッファ増幅段２８を含むバッファ増幅器
を示す。
【００１９】図５の回路構成に於ける１つの問題点は、
バッファ増幅器２８が、各カスコード段の電圧基準入力
１９を駆動するために含まれなければならないというこ
とである。このアプローチはノイズの特性を改良する
が、集積回路上に回路を組立てるという目的のためには
望ましいものではない。特に、非常に多くの基準電流を
必要とする回路に対しては、バッファ増幅器２８のため
に全体として非常に多くの領域が集積回路上に加えられ
なければならない。加えて、バッファ増幅器２８に必要
な電力が、集積回路全体に必要な電力を増加させること
になる。
バッファ増幅器２８が、各カスコード段の電圧基準入力
１９を駆動するために含まれなければならないというこ
とである。このアプローチはノイズの特性を改良する
が、集積回路上に回路を組立てるという目的のためには
望ましいものではない。特に、非常に多くの基準電流を
必要とする回路に対しては、バッファ増幅器２８のため
に全体として非常に多くの領域が集積回路上に加えられ
なければならない。加えて、バッファ増幅器２８に必要
な電力が、集積回路全体に必要な電力を増加させること
になる。
【００２０】増加したノイズの性能を一定に保ちかつ使
用されるバッファ増幅器２８の数を減少させる１つのア
プローチが、図７のバイアス回路に示される。図７で
は、２つのバッファ増幅器２８Ａ及び２８Ｂの出力は、
各々予め決められた数のカスコード段のバイアス電圧入
力に連結されている。図７の回路では、バッファ増幅器
２８Ａは、カスコード段Ｑ３、Ｑ５、Ｑ７及びＱ９のバ
イアス電圧入力を駆動し、一方バッファ増幅器２８Ｂ
は、カスコード段Ｑ２３、Ｑ２５、Ｑ２７及びＱ２９の
バイアス電圧入力を駆動する。従ってカスコード段のバ
イアス入力に対するバイアス電圧ジェネレータの実効ソ
ースインピーダンスは減少し、バッファ増幅器２８の８
個の内６個が削除された。
用されるバッファ増幅器２８の数を減少させる１つのア
プローチが、図７のバイアス回路に示される。図７で
は、２つのバッファ増幅器２８Ａ及び２８Ｂの出力は、
各々予め決められた数のカスコード段のバイアス電圧入
力に連結されている。図７の回路では、バッファ増幅器
２８Ａは、カスコード段Ｑ３、Ｑ５、Ｑ７及びＱ９のバ
イアス電圧入力を駆動し、一方バッファ増幅器２８Ｂ
は、カスコード段Ｑ２３、Ｑ２５、Ｑ２７及びＱ２９の
バイアス電圧入力を駆動する。従ってカスコード段のバ
イアス入力に対するバイアス電圧ジェネレータの実効ソ
ースインピーダンスは減少し、バッファ増幅器２８の８
個の内６個が削除された。
【００２１】図７では、合計で８個の電流源を駆動する
ために２個のバッファ増幅器が示されているが、バッフ
ァ増幅器及び電流源の数は変更可能であり、しかも一定
の割合で変化させる必要がないということは重要であ
る。例えば、第１のバッファ増幅器が３個の電流源を駆
動し、一方第２のバッファ増幅器が５個の電流源を駆動
し、第３のバッファ増幅器が７個の電流源を駆動するこ
とも可能である。もし或る１つの電流源に対してより多
くノイズを減少させることが必要な時、１つのバッファ
増幅器がその特定の電流源を駆動させるために用いられ
る。
ために２個のバッファ増幅器が示されているが、バッフ
ァ増幅器及び電流源の数は変更可能であり、しかも一定
の割合で変化させる必要がないということは重要であ
る。例えば、第１のバッファ増幅器が３個の電流源を駆
動し、一方第２のバッファ増幅器が５個の電流源を駆動
し、第３のバッファ増幅器が７個の電流源を駆動するこ
とも可能である。もし或る１つの電流源に対してより多
くノイズを減少させることが必要な時、１つのバッファ
増幅器がその特定の電流源を駆動させるために用いられ
る。
【００２２】しかしノイズ性能は、バッファ増幅器の数
を減少させたことによって駆動インピーダンスが実質的
に増加したことを原因として図７の回路では僅かに低下
した。ノイズの減少は、受動フィルタ段を加えることに
よって図５に示された回路のレベルまで回復することが
可能である。従って、電流源の第１グループでは、フィ
ルタ段ＲG3−ＣG3、ＲG5−ＣG5、ＲG7−ＣG7及びＲG9−
ＣG9は各々バッファ増幅器２８Ａの出力に連結された入
力及び各カスコード段Ｑ３、Ｑ５、Ｑ７及びＱ９のバイ
アス電圧入力に連結された出力を有する。同様に、電流
源の第２グループでは、フィルタ段ＲG23−ＣG23、Ｒ
G25−ＣG25、ＲG27−ＣG27及びＲG29−ＣG29は各々バッ
ファ増幅器２８Ｐの出力に連結された入力及び各カスコ
ード段Ｑ２３、Ｑ２５、Ｑ２７及びＱ２９のバイアス電
圧入力に連結された出力を有する。
を減少させたことによって駆動インピーダンスが実質的
に増加したことを原因として図７の回路では僅かに低下
した。ノイズの減少は、受動フィルタ段を加えることに
よって図５に示された回路のレベルまで回復することが
可能である。従って、電流源の第１グループでは、フィ
ルタ段ＲG3−ＣG3、ＲG5−ＣG5、ＲG7−ＣG7及びＲG9−
ＣG9は各々バッファ増幅器２８Ａの出力に連結された入
力及び各カスコード段Ｑ３、Ｑ５、Ｑ７及びＱ９のバイ
アス電圧入力に連結された出力を有する。同様に、電流
源の第２グループでは、フィルタ段ＲG23−ＣG23、Ｒ
G25−ＣG25、ＲG27−ＣG27及びＲG29−ＣG29は各々バッ
ファ増幅器２８Ｐの出力に連結された入力及び各カスコ
ード段Ｑ２３、Ｑ２５、Ｑ２７及びＱ２９のバイアス電
圧入力に連結された出力を有する。
【００２３】全ての集積回路と同様に、グランドバス２
１のような金属ラン（metal runs）と金属ワイヤ、回路
パッケージ及び集積回路が取付けられている回路基板を
原因とする接地との間に有限のインダクタンスが存在す
る。従って、減衰抵抗は各フィルタの静電容量とグラン
ドバス２１との間に連結されている。電流源の第１のグ
ループでは、減衰抵抗ＲDAMP3、ＲDAMP5、ＲDAMP7及び
ＲDAMP9は、各フィルタの静電容量及び寄生インダクタ
ンスＬGND1によって決まる周波数での望まれない振動を
妨げる。同様に、電流源の第２のグループでは、減衰抵
抗ＲDAMP23、ＲDAMP25、ＲDAMP27及びＲDAMP29もまた望
まれない振動を妨げる。バイアス電圧ジェネレータＲ
１、Ｒ２及びＣBによって提供されたバイアス電圧もま
た抵抗ＲBによって減衰させられ、静電容量ＣB及び導体
２３に関連する寄生容量ＬBによって決定される周波数
での振動を妨げる。
１のような金属ラン（metal runs）と金属ワイヤ、回路
パッケージ及び集積回路が取付けられている回路基板を
原因とする接地との間に有限のインダクタンスが存在す
る。従って、減衰抵抗は各フィルタの静電容量とグラン
ドバス２１との間に連結されている。電流源の第１のグ
ループでは、減衰抵抗ＲDAMP3、ＲDAMP5、ＲDAMP7及び
ＲDAMP9は、各フィルタの静電容量及び寄生インダクタ
ンスＬGND1によって決まる周波数での望まれない振動を
妨げる。同様に、電流源の第２のグループでは、減衰抵
抗ＲDAMP23、ＲDAMP25、ＲDAMP27及びＲDAMP29もまた望
まれない振動を妨げる。バイアス電圧ジェネレータＲ
１、Ｒ２及びＣBによって提供されたバイアス電圧もま
た抵抗ＲBによって減衰させられ、静電容量ＣB及び導体
２３に関連する寄生容量ＬBによって決定される周波数
での振動を妨げる。
【００２４】図７のバッファ（buffer）されかつフィル
タ（filter）された回路トポロジは、図８に示すような
多重レベルカスコード段バイアス回路に拡張される。多
重レベルカスコード段は、更に出力インピーダンスを増
加させるために用いられる。例えばガリウム砒素回路で
用いられるような短いチャネルのＦＥＴの出力インピー
ダンスは、極めて低く、カスコード段の多重レベルから
利益を得る。図８のバイアス回路は、多重行の複数の電
圧発生段を含む。第１の行は電流発生トランジスタＱ
４、Ｑ６及びＱ８を含み、一方、他の行の対応する電流
発生トランジスタは図示されていない。行の数及び各行
の電流源の数は、アプリケーションに対応して変化させ
ることが可能である。複数のカスコード段Ｑ３１−Ｑ３
２、Ｑ５１−Ｑ５２及びＱ７１−Ｑ７２は各々、各基準
電流を用いるための入力（各段の下方のトランジスタの
ソース）及び各段の上方のトランジスタのドレインであ
る出力を有する。更に、図８の回路では、各カスコード
段は、各段の各トランジスタのゲートをバイアスする電
圧のための２つのバイアス電力入力を含む。同様に、カ
スコードバイアス電圧ジェネレータは、２つのカスコー
ドバイアス電圧を発生させるべく抵抗Ｒ１、Ｒ２及びＲ
３を含む。ノード２６及び２７で発生させられたバイア
ス電圧は、カスコード段を直接駆動するためには高すぎ
る関連したインピーダンスを各々有する。そのためバッ
ファ増幅器２８Ａ及び２８Ｂを含むドライバ回路が、ノ
ード２６及び２８に関連するインピーダンスよりも低い
インピーダンスでカスコード段の各バイアス電圧入力を
駆動させるために含まれている。
タ（filter）された回路トポロジは、図８に示すような
多重レベルカスコード段バイアス回路に拡張される。多
重レベルカスコード段は、更に出力インピーダンスを増
加させるために用いられる。例えばガリウム砒素回路で
用いられるような短いチャネルのＦＥＴの出力インピー
ダンスは、極めて低く、カスコード段の多重レベルから
利益を得る。図８のバイアス回路は、多重行の複数の電
圧発生段を含む。第１の行は電流発生トランジスタＱ
４、Ｑ６及びＱ８を含み、一方、他の行の対応する電流
発生トランジスタは図示されていない。行の数及び各行
の電流源の数は、アプリケーションに対応して変化させ
ることが可能である。複数のカスコード段Ｑ３１−Ｑ３
２、Ｑ５１−Ｑ５２及びＱ７１−Ｑ７２は各々、各基準
電流を用いるための入力（各段の下方のトランジスタの
ソース）及び各段の上方のトランジスタのドレインであ
る出力を有する。更に、図８の回路では、各カスコード
段は、各段の各トランジスタのゲートをバイアスする電
圧のための２つのバイアス電力入力を含む。同様に、カ
スコードバイアス電圧ジェネレータは、２つのカスコー
ドバイアス電圧を発生させるべく抵抗Ｒ１、Ｒ２及びＲ
３を含む。ノード２６及び２７で発生させられたバイア
ス電圧は、カスコード段を直接駆動するためには高すぎ
る関連したインピーダンスを各々有する。そのためバッ
ファ増幅器２８Ａ及び２８Ｂを含むドライバ回路が、ノ
ード２６及び２８に関連するインピーダンスよりも低い
インピーダンスでカスコード段の各バイアス電圧入力を
駆動させるために含まれている。
【００２５】ドライバ回路は、複数のバッファ増幅器を
含む。バッファ増幅器２８Ａ−２８Ｂ、出力ドライババ
ス３０及び３１を通して電流源の第１のグループを駆動
し、バッファ増幅器２８Ｃ−２８Ｄは、出力ドライババ
ス３２Ｃ及び３２Ｄを通して電流源の第２のグループを
駆動し、バッファ増幅器２８Ｅ−２８Ｆは、出力ドライ
ババス３２Ｅ及び３２Ｆを通して電流源の第３のグルー
プを駆動する。電流源の第１のグループのみが図８に示
されている。電流源の他のグループを追加することも可
能であり、各グループの電流源の数を変えることも可能
である。バッファ増幅器２８Ａは、ノード２６の第１の
発生させられたバイアス電圧を受入れるための共通の入
力及び各カスコード段の第１バイアス電圧入力（トラン
ジスタＱ３２、Ｑ５２及びＱ７２のゲート）を駆動する
ための出力を有する。第２のバッファ増幅器２８Ｂもま
た、ノード２７の第２の発生させられたバイアス電圧を
受入れるための共通の入力を有する。バッファ増幅器２
８Ｂの出力は、各カスコード段の第２のバイアス電圧入
力（トランジスタＱ３１、Ｑ５１及びＱ７１のゲート）
を駆動する。図８ではカスコード段は２つのバイアス電
圧入力を有するように示されているが、要求される性能
のレベルに応じて３つ以上のバイアス電圧入力が用いら
れることも可能である。
含む。バッファ増幅器２８Ａ−２８Ｂ、出力ドライババ
ス３０及び３１を通して電流源の第１のグループを駆動
し、バッファ増幅器２８Ｃ−２８Ｄは、出力ドライババ
ス３２Ｃ及び３２Ｄを通して電流源の第２のグループを
駆動し、バッファ増幅器２８Ｅ−２８Ｆは、出力ドライ
ババス３２Ｅ及び３２Ｆを通して電流源の第３のグルー
プを駆動する。電流源の第１のグループのみが図８に示
されている。電流源の他のグループを追加することも可
能であり、各グループの電流源の数を変えることも可能
である。バッファ増幅器２８Ａは、ノード２６の第１の
発生させられたバイアス電圧を受入れるための共通の入
力及び各カスコード段の第１バイアス電圧入力（トラン
ジスタＱ３２、Ｑ５２及びＱ７２のゲート）を駆動する
ための出力を有する。第２のバッファ増幅器２８Ｂもま
た、ノード２７の第２の発生させられたバイアス電圧を
受入れるための共通の入力を有する。バッファ増幅器２
８Ｂの出力は、各カスコード段の第２のバイアス電圧入
力（トランジスタＱ３１、Ｑ５１及びＱ７１のゲート）
を駆動する。図８ではカスコード段は２つのバイアス電
圧入力を有するように示されているが、要求される性能
のレベルに応じて３つ以上のバイアス電圧入力が用いら
れることも可能である。
【００２６】図７に示すように、制動（damping）が、
様々なフィルタの静電容量及び寄生インダクタンスによ
って決定される周波数での振動を妨げるために要求され
る。図８の回路では、抵抗ＲDAMP32、ＲDAMP52及びＲ
DAMP72は、静電容量ＣG32、ＣG52及びＣG72と接地され
た導体２１に関連する寄生インダクタンスＬGND1を原因
とする振動を制動する。同様に、抵抗ＲDAMP31、Ｒ
DAMP51及びＲDAMP71は、静電容量ＣG31、ＣG51及びＣ
G71と接地された導体２５に関連する寄生インダクタン
スＬGND2を原因とする振動を制動する。ノード２６及び
２７の各発生させられたバイアス電圧は、分離し直列接
続された受動回路によってフィルタされかつ制動され
る。ノード２６は、ＧB1−ＲB1の直列の組合わせによっ
てフィルタされかつ制動され、ノード２７はＣB2−ＲB2
の直列の組合わせによってフィルタされかつ制動され
る。
様々なフィルタの静電容量及び寄生インダクタンスによ
って決定される周波数での振動を妨げるために要求され
る。図８の回路では、抵抗ＲDAMP32、ＲDAMP52及びＲ
DAMP72は、静電容量ＣG32、ＣG52及びＣG72と接地され
た導体２１に関連する寄生インダクタンスＬGND1を原因
とする振動を制動する。同様に、抵抗ＲDAMP31、Ｒ
DAMP51及びＲDAMP71は、静電容量ＣG31、ＣG51及びＣ
G71と接地された導体２５に関連する寄生インダクタン
スＬGND2を原因とする振動を制動する。ノード２６及び
２７の各発生させられたバイアス電圧は、分離し直列接
続された受動回路によってフィルタされかつ制動され
る。ノード２６は、ＧB1−ＲB1の直列の組合わせによっ
てフィルタされかつ制動され、ノード２７はＣB2−ＲB2
の直列の組合わせによってフィルタされかつ制動され
る。
【００２７】図５から図８の回路では構成要素の値及び
電流源のグループ分けは、要求されるノイズ減少のレベ
ルに依存して決まる。或るアプリケーションでは、多く
の電流源が１つのバッファ増幅器によって駆動され、フ
ィルタリングは要求されることもあり要求されないこと
もある。他のアプリケーションでは、図７及び図８に示
すように各電流源は、フィルタリングに関連して個々の
バッファ増幅器を要求する。正確な構成要素の値は、正
確なアプリケーションの仕様を知ることなしに提供する
ことができない。従って、各アプリケーションに於て試
験的な値を用いてシュミレーションを行ないかつ試験的
な集積回路の一連のシュミレーション及びまたは製造に
よって性能を最適にすることが要求される。該して多重
レベルのカスコード段が用いられている所では、最上位
のカスコード段がほとんどのノイズを発生させるため
に、最上位のカスコード段に最も多くの数のバッファ増
幅器を用いることが望ましい。本発明の記載及び模式図
はガリウム砒素ＦＥＴについて言及及び図示してきた
が、バイポーラ接合トランジスタ、ＮＭＯＳ／ＣＭＯＳ
ＦＥＴまたはそれらの組合わせが容易に代用されること
は当業者にとって明らかである。
電流源のグループ分けは、要求されるノイズ減少のレベ
ルに依存して決まる。或るアプリケーションでは、多く
の電流源が１つのバッファ増幅器によって駆動され、フ
ィルタリングは要求されることもあり要求されないこと
もある。他のアプリケーションでは、図７及び図８に示
すように各電流源は、フィルタリングに関連して個々の
バッファ増幅器を要求する。正確な構成要素の値は、正
確なアプリケーションの仕様を知ることなしに提供する
ことができない。従って、各アプリケーションに於て試
験的な値を用いてシュミレーションを行ないかつ試験的
な集積回路の一連のシュミレーション及びまたは製造に
よって性能を最適にすることが要求される。該して多重
レベルのカスコード段が用いられている所では、最上位
のカスコード段がほとんどのノイズを発生させるため
に、最上位のカスコード段に最も多くの数のバッファ増
幅器を用いることが望ましい。本発明の記載及び模式図
はガリウム砒素ＦＥＴについて言及及び図示してきた
が、バイポーラ接合トランジスタ、ＮＭＯＳ／ＣＭＯＳ
ＦＥＴまたはそれらの組合わせが容易に代用されること
は当業者にとって明らかである。
【００２８】本発明の１つの実施例に於て本発明の原理
を説明及び図示してきたが、本発明はその原理から逸脱
することなしにその構造及び部分を変更することが可能
であることは明らかである。全ての変更及び変型は特許
請求の範囲内に於て可能である。
を説明及び図示してきたが、本発明はその原理から逸脱
することなしにその構造及び部分を変更することが可能
であることは明らかである。全ての変更及び変型は特許
請求の範囲内に於て可能である。
【００２９】
【発明の効果】上述したように本発明によれば、ＤＡＣ
の分解能の増加及び整定時間の改良が図られ、低ノイズ
多重電流源バイアス回路が提供される。
の分解能の増加及び整定時間の改良が図られ、低ノイズ
多重電流源バイアス回路が提供される。
【図１】ＤＡＣの一部の模式図。
【図２】多重電流源を含むＤＡＣの或る部分の模式図。
【図３】従来技術の低ノイズバイアス回路の模式図。
【図４】図３に示された回路の交流等価回路の模式図。
【図５】本発明の第１実施例の模式図。
【図６】Ａ、Ｂ、Ｃからなり、本発明に適するバッファ
増幅器の模式図。
増幅器の模式図。
【図７】本発明の第２実施例の模式図。
【図８】本発明の第３実施例の模式図。
１２、１２Ａ、１２Ｂ 入力ノード １３ ノード １４、１４Ａ、１４Ｂ 入力ノード １５ 共通ソースノード １５Ａ、１５Ｂ、１５Ｃ 導体 １６、１６Ａ、１６Ｂ 出力ノード １７ ソースノード １７Ａ、１７Ｂ、１７Ｃ 導体 １８、１８Ａ、１８Ｂ 出力ノード １９ カスコード段入力 １９Ａ、１９Ｂ、１９Ｃ ゲートノード ２１ 接地された導体 ２２ バイアスジェネレータ ２３ 導体 ２４、２４Ａ、２４Ｂ 共通バイアスライン ２６ ノード ２７ ノード ２８、２８′ バッファ増幅器 ２８Ａ、２８Ｂ、２８Ｃ、２８Ｄ、２８Ｅ、２８Ｆ バ
ッファ増幅器 ３０、３０Ａ、３０Ｂ 出力ドライババス ３１ 出力ドライババス ３２Ｃ、３２Ｄ、３２Ｅ、３２Ｆ 入力ドライババス
ッファ増幅器 ３０、３０Ａ、３０Ｂ 出力ドライババス ３１ 出力ドライババス ３２Ｃ、３２Ｄ、３２Ｅ、３２Ｆ 入力ドライババス
Claims (27)
- 【請求項１】 複数の基準電流を発生させるための複
数の電流発生段と、 それぞれの基準電流を受入れるための入力、出力及びバ
イアス電圧入力を各々備えた複数のカスコード段と、 関連する第１インピーダンスを有するバイアス電圧を発
生させるための手段と、 前記第１インピーダンスよりも低い第２インピーダンス
で各々の前記カスコード段の前記バイアス電圧入力を前
記バイアス電圧で駆動させるための手段とを有すること
を特徴とする多重電流源のためのバイアス回路。 - 【請求項２】 前記駆動手段が、複数の高入力インピ
ーダンスかつ低出力インピーダンスのバッファ増幅器を
有し、 該バッファ増幅器が、 発生させられたバイアス電圧を受入れるための入力と、 各カスコード段の前記バイアス電圧入力に連結された出
力とを有することを特徴とする請求項１に記載の多重電
流源のための低ノイズバイアス回路。 - 【請求項３】 前記駆動手段が、複数の高入力インピ
ーダンスかつ低出力インピーダンスのバッファ増幅器を
有し、 該バッファ増幅器が、 発生させられたバイアス電圧を受入れるための入力と、 予め決められた数のカスコード段の前記バイアス電圧入
力に連結された出力とを有することを特徴とする請求項
１に記載の多重電流源のための低ノイズバイアス回路。 - 【請求項４】 少なくとも１つの前記バッファ増幅器
が、 入力を形成するゲートと電流源に連結された出力を形成
するソースとを備えたＦＥＴを有することを特徴とする
請求項３に記載の多重電流源のための低ノイズバイアス
回路。 - 【請求項５】 前記ＦＥＴが更にカスコード段を有す
ることを特徴とする請求項４に記載の多重電流源のため
の低ノイズバイアス回路。 - 【請求項６】 前記電流源が更にカスコード段を有す
ることを特徴とする請求項４に記載の多重電流源のため
の低ノイズバイアス回路。 - 【請求項７】 少なくとも１つの前記バッファ増幅器
が２つの直列接続されたバッファ増幅器段を有すること
を特徴とする請求項３に記載の多重電流源のための低ノ
イズバイアス回路。 - 【請求項８】 複数のフィルタ段を更に有し、 各フィルタ段が、 前記バッファ増幅器の出力の１つに連結された入力と、 前記各々のカスコード段の前記バイアス電圧入力に連結
された出力とを有することを特徴とする請求項３に記載
の多重電流源のための低ノイズバイアス回路。 - 【請求項９】 前記フィルタ段が抵抗と静電容量で形
成されたローパスネットワークを有することを特徴とす
る請求項８に記載の多重電流源のための低ノイズバイア
ス回路。 - 【請求項１０】 前記フィルタ段が、 該フィルタの入力と出力の間に連結された抵抗と、 前記フィルタの出力とアースの間に連結された直列接続
された静電容量及び減衰抵抗とを有することを特徴とす
る請求項８に記載の多重電流源のための低ノイズバイア
ス回路。 - 【請求項１１】 前記カスコード段の各々の前記バイ
アス電圧入力の電圧に対するフィルタ手段を更に有する
ことを特徴とする請求項１に記載の多重電流源のための
低ノイズバイアス回路。 - 【請求項１２】 前記バイアス電圧発生手段が前記発
生させられたバイアス電圧に対するフィルタ手段を更に
有することを特徴とする請求項１に記載の多重電流源の
ための低ノイズバイアス回路。 - 【請求項１３】 複数の基準電流を発生させるための
複数の電流発生段と、 各々の基準電流を受入れるための入力、出力及び複数の
バイアス電圧入力を各々備えた複数のカスコード段と、 関連するインピーダンスを各々備えた複数のバイアス電
圧を発生するための手段と、 前記各々の発生させられたバイアス電圧に関連するイン
ピーダンスよりも低いインピーダンスで各前記カスコー
ド段の前記バイアス電圧入力を駆動するための手段とを
有することを特徴とする多重電流源のための低ノイズバ
イアス回路。 - 【請求項１４】 前記駆動手段が、 複数の高入力インピーダンスかつ低出力インピーダンス
のバッファ増幅器を有し、 第１番目の発生させられたバイアス電圧を受入れるため
の入力と１個以上のカスコード段の第１番目のバイアス
電圧入力を駆動するための出力とを備えた第１番目のバ
ッファ増幅器と、 第Ｎ番目の発生させられたバイアス電圧を受入れるため
の入力と１個以上のカスコード段の第Ｎ番目のバイアス
電圧入力を駆動するための出力とを備えた第Ｎ番目のバ
ッファ増幅器とを有し、かつＮは１以上の整数であるこ
とを特徴とする請求項１３に記載の多重電流源のための
低ノイズバイアス回路。 - 【請求項１５】 複数のフィルタ段を更に有し、 前記各フィルタ段が、 前記バッファ増幅器出力の１つに連結された入力と、 前記各々のカスコード段の前記バイアス電圧入力に連結
された出力とを有することを特徴とする請求項１３に記
載の多重電流源のための低ノイズバイアス回路。 - 【請求項１６】 前記フィルタ段が、 前記フィルタの入力と出力の間に連結された抵抗と、 前記フィルタの出力とアースの間に連結された直列接続
された静電容量及び減衰抵抗とを有することを特徴とす
る請求項１５に記載の多重電流源のための低ノイズバイ
アス回路。 - 【請求項１７】 前記各カスコード段の前記バイアス
電圧入力の前記電圧に対するフィルタ手段を更に有する
ことを特徴とする請求項１３に記載の多重電流源のため
の低ノイズバイアス回路。 - 【請求項１８】 前記バイアス電圧発生手段が更に、
前記発生させられたバイアス電圧の各々をフィルタする
ための直列接続された静電容量及び減衰抵抗を備えた複
数のネットワークを有することを特徴とする請求項１３
に記載の多重電流源のための低ノイズバイアス回路。 - 【請求項１９】 複数の基準電流を発生させる過程
と、 各々の基準電流を受入れるための入力、出力及びバイア
ス電圧入力を各々備えた複数のカスコード段を提供する
過程と、 関連する第１インピーダンスを備えたバイアス電圧を発
生させる過程と、 前記第１インピーダンスよりも低い第２インピーダンス
で各前記カスコード段の前記バイアス電圧入力で前記バ
イアス電圧を駆動させる過程とを有することを特徴とす
る多重電流バイアス回路のノイズを減少させる方法。 - 【請求項２０】 前記基準電圧入力駆動過程が、 複数の高入力インピーダンスかつ低出力インピーダンス
のバッファ増幅器を提供する過程と、 各バッファ増幅器の前記入力に前記発生させられたバイ
アス電圧を印加する過程と、 各バッファ増幅器の前記出力を前記各々のカスコード段
の前記バイアス電圧入力に連結する過程とを有すること
を特徴とする請求項１９に記載の方法。 - 【請求項２１】 前記基準電圧入力駆動過程が、 複数の高入力インピーダンスかつ低出力インピーダンス
のバッファ増幅器を提供する過程と、 各バッファ増幅器の前記入力に前記発生させられたバイ
アス電圧を印加する過程と、 各バッファ増幅器の前記出力を予め決められた数のカス
コード段の前記バイアス電圧入力に連結する過程とを有
することを特徴とする請求項１９に記載の方法。 - 【請求項２２】 前記カスコード段の各々の前記バイ
アス電圧入力の前記電圧をフィルタする過程を更に有す
ることを特徴とする請求項１９に記載の方法。 - 【請求項２３】 前記発生させられたバイアス電圧を
フィルタする過程を更に有することを特徴とする請求項
１９に記載の方法。 - 【請求項２４】 複数の基準電流を発生させる過程
と、 前記各々の基準電流を受入れるための入力、出力及びバ
イアス電圧入力を各々が備えた複数のカスコード段を提
供する過程と、 関連するインピーダンスを各々が有する複数のバイアス
電圧を発生させる過程と、 前記各々の発生させられたバイアス電圧に関連する前記
インピーダンスよりも低いインピーダンスの各々の前記
カスコード段の前記バイアス電圧入力で前記バイアス電
圧を駆動する過程とを有することを特徴とするノイズを
減少させる方法。 - 【請求項２５】 前記基準電圧入力を駆動する過程
が、 複数の高入力インピーダンスかつ低出力インピーダンス
のバッファ増幅器を提供する過程と、 第１番目のバッファ増幅器の前記入力に第１番目の発生
させられたバイアス電圧を印加する過程と、 前記第１番目のバッファ増幅器の前記出力を１個以上の
前記カスコード段の第１番目のバイアス電圧入力に連結
する過程と、 バイアス電圧入力の各レベルで前記印加及び連結過程を
繰返す過程とを有することを特徴とする請求項２４に記
載の方法。 - 【請求項２６】 前記カスコード段の各々の前記バイ
アス電圧入力の前記電圧をフィルタする過程を更に有す
ることを特徴とする請求項２４に記載の方法。 - 【請求項２７】 前記発生させられたバイアス電圧の
各々をフィルタする前記過程を更に有することを特徴と
する請求項２４に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US75500291A | 1991-09-05 | 1991-09-05 | |
| US07/755,002 | 1991-09-05 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05218875A true JPH05218875A (ja) | 1993-08-27 |
Family
ID=25037298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25380292A Pending JPH05218875A (ja) | 1991-09-05 | 1992-08-27 | 多重電流源のための低ノイズバイアス回路及びノイズを減少させる方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0531101A2 (ja) |
| JP (1) | JPH05218875A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006123446A1 (ja) * | 2005-05-20 | 2006-11-23 | Matsushita Electric Industrial Co., Ltd. | Ｄ／ａコンバータ及びこれを備えた半導体集積回路 |
| JPWO2008149517A1 (ja) * | 2007-06-04 | 2010-08-19 | パナソニック株式会社 | バイアス回路及びこれを備えた半導体集積回路 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0609009A3 (en) * | 1993-01-28 | 1994-11-02 | Nat Semiconductor Corp | Double gate JFET circuit for controlling threshold voltages. |
| DE60335878D1 (de) * | 2002-04-23 | 2011-03-10 | Nanopower Solutions Inc | Rauschfilterschaltung |
| US7489191B2 (en) | 2007-06-08 | 2009-02-10 | General Electric Company | Circuit and method for reducing bias noise in amplifier circuits |
| US7855748B2 (en) * | 2007-12-03 | 2010-12-21 | Altasens, Inc. | Reference voltage generation in imaging sensors |
| CN111307180B (zh) * | 2020-04-14 | 2021-10-15 | 国网河南省电力公司信息通信公司 | 一种用于降低光缆检测的光平衡接收机电源噪声的方法 |
-
1992
- 1992-08-27 JP JP25380292A patent/JPH05218875A/ja active Pending
- 1992-09-02 EP EP92307945A patent/EP0531101A2/en not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006123446A1 (ja) * | 2005-05-20 | 2006-11-23 | Matsushita Electric Industrial Co., Ltd. | Ｄ／ａコンバータ及びこれを備えた半導体集積回路 |
| US7825843B2 (en) | 2005-05-20 | 2010-11-02 | Panasonic Corporation | D/A converter and semiconductor integrated circuit including the same |
| US7982644B2 (en) | 2005-05-20 | 2011-07-19 | Panasonic Corporation | D/A converter and semiconductor integrated circuit including the same |
| JPWO2008149517A1 (ja) * | 2007-06-04 | 2010-08-19 | パナソニック株式会社 | バイアス回路及びこれを備えた半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0531101A3 (ja) | 1995-03-15 |
| EP0531101A2 (en) | 1993-03-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7071858B2 (en) | Method and system for a glitch-free differential current steering switch circuit for high speed, high resolution digital-to-analog conversion | |
| US5285168A (en) | Operational amplifier for stably driving a low impedance load of low power consumption | |
| US5644257A (en) | Sampling circuit charge management | |
| US5068621A (en) | Compensation method and apparatus for enhancing single-ended to differential conversion | |
| US6417793B1 (en) | Track/attenuate circuit and method for switched current source DAC | |
| JPS6130107A (ja) | 演算増幅器 | |
| US7205807B2 (en) | Cascode signal driver with low harmonic content | |
| JP3088262B2 (ja) | 低歪差動増幅回路 | |
| US5162674A (en) | Current-steering CMOS logic family | |
| US5101126A (en) | Wide dynamic range transconductance stage | |
| CN1276583C (zh) | 差动渥尔曼放大器电流型驱动器 | |
| US20070216483A1 (en) | Differential amplifier stage | |
| EP3734840B1 (en) | Passive dynamic biasing for mosfet cascode | |
| JPH05218875A (ja) | 多重電流源のための低ノイズバイアス回路及びノイズを減少させる方法 | |
| US5656952A (en) | All-MOS differential high speed output driver for providing positive-ECL levels into a variable load impedance | |
| US6310509B1 (en) | Differential multiplexer with high bandwidth and reduced crosstalk | |
| KR100891221B1 (ko) | 가변이득 증폭기 및 필터회로 | |
| JP3085803B2 (ja) | 差動電流源回路 | |
| US6084440A (en) | Circuits and methods for canceling harmonic distortion in sample and hold circuits | |
| KR100626548B1 (ko) | 차동 라인 구동기 | |
| US5136293A (en) | Differential current source type d/a converter | |
| Karthikeyan et al. | Design of low-voltage front-end interface for switched-op amp circuits | |
| EP1091485A1 (en) | Input stage for buffer with negative feedback | |
| US6563447B1 (en) | Non-linear bulk capacitance bootstrapped current switch | |
| EP3621205A1 (en) | Resistive dac with summing junction switches, current output reference, and output routing methods |