KR100626548B1 - 차동 라인 구동기 - Google Patents

Abstract

본원은 특히 연선의 도체쌍을 구동시키기 위한 완전 차동 라인 구동기에 관한 것이다. 이것은 표준 CMOS 기술로 제조된 두개의 전류 증폭기(A_p, A_n)를 구비하며, 각각의 증폭기는 입력(I_inp, I_inn) 및 단자 저항기(R_t)를 통해서 전압원에 접속되는 출력(I_op, I_on)을 갖는데, 이것은 CMOS 증폭기를 구동시키기 위하여 사용되는 전압보다 큰 전압으로 설정될 수 있다. 본 발명을 따르면, 저 출력 임피던스는 큰 스윙과 결합될 수 있다. 게다가, 전위 불안정성과 같은 문제들 피하면서 피드백을 필요로하지 않는다. 바람직한 실시예는 또한, 매우 낮은 임피던스 입력을 가져, DAC에 접속하는데 적절하게 됨으로써, 출력 신호의 왜곡을 감소시킨다. 본 발명은 매우 높은 속도의 디지털 가입자 라인 모뎀에 적합하게 된다.

차동 라인 구동기, 연선의 도체쌍, 전류 증폭기, 디지털-대-아날로그 변환기, 단자 저항기

Description

차동 라인 구동기{A DIFFERENTIAL LINE DRIVER}

본 발명은 특히 연선의 도체쌍(twisted copper pair)을 구비하는 라인을 구동시키며, 두개의 입력 단자를 갖는 차동 입력 및 단자 저항기가 각각 제공되는 두개의 출력 단자를 갖는 차동 아날로그 출력을 구비하는 CMOS 차동 라인 구동기에 관한 것이다. 우선적으로, 고속 인터넷 접속과 같은 고속 응용(application)을 위하여 사용되는 바와 같은 연선의 도체 쌍 등과 함께 사용하는 것이 고려된다.

통상적인 유형의 완전 차동 라인 구동기가 도1에 개요적으로 도시되어 있다. 이 연선의 도체쌍(1)은 변압기(2)를 통해서 전력을 공급받는다. 임피던스 정합을 얻기 위하여, 연선의 도체쌍의 변환된 임피던스는 단자 저항기(R_t)(termination resistor)에 의해 정합되어야만 된다.

이 종래 기술은 Khorramabadi가 IEEE J. Solid-State Circuits, Vol. 27 No. 4, (1992) p539에 발표한 논문에 상세히 설명되어 있는데, 이 논문이 본원에 참조되어 있다. 라인 구동기들이 지닌 일반적인 문제는 Johns 및 Essig가 IEEE J. Solid-State Circuits, Vol. 32 No. 3 (1997) p. 398에 발표한 " Integrated Circuits for Data Transmission Over Twisted-Pair Channels"에 서술되어 있다.

이 공지된 아키텍쳐는 여러 가지 결점들을 갖는다. 라인 구동기는 저 출력 임피던스 및 고 공통-모드 거부(high common-mode rejection)를 가져야만 하는데, 그 이유는 도선의 매우 높은 전압이 기생 커패시턴스를 통해서 공통-모드 신호로서 다시 결합될 수 있기 때문이다. 라인 구동기의 출력 임피던스의 입력-종속 변화는 또한, 저 왜곡을 갖기 위하여 매우 작게되어야만 된다. 그러므로, 유효한 피드백이 라인 구동기에서 필요로된다. 라인 구동기에서 부적절한 보상이 저 신호 대역폭 및/또는 불안정성을 초래할 수 있다.

고 전력을 라인 구동기에 전달하기 위하여, 고 공급 전압이 통상적으로 필요로된다.

고려된 유형의 라인 구동기는 통상적으로 고속 인터넷 접속을 위하여 고속의 디지털-대-아날로그 변환기(DAC)로부터의 신호를 취급하였다. 이와 같은 고속 DAC가 통상적으로 전류 출력 장치로서 배치되는데, 이것은 구동 DAC가 고 출력 임피던스를 갖는다는 것을 의미한다. DAC에서 왜곡을 최소화하기 위하여, 라인 구동기의 입력 임피던스는 낮게 되어야만 된다.

본 발명의 목적은 상술된 곤란성을 피하는 완전한 차동 라인 구동기를 얻는 것이다. 또다른 목적은 표준 5-V CMOS 공정으로 제조될 수 있는 이와 같은 구동기를 얻는 것이다. 이는 심지어 단일 칩상에서 구동 DAC와 집적될 수 있다. 본 발명의 또다른 목적은 안정성 문제 없이 고 대역폭에서 매우 낮은 왜곡을 얻는 것이다.

본 발명을 따른 상기 목적 및 그외 다른 목적과 장점들은 상술된 라인 구동 기에 의해 얻어지는데, 이 라인 구동기는,

(i) 상기 입력이 전류 입력이 되도록 하며,

(ii) 상기 구동기가 상기 입력 단자(I_inp, I_inn) 및 상기 출력 단자(I_op, I_on) 각각을 형성하고 구동 전압(V_cc)을 공급하기 위하여 제공된 두개의 전류 증폭기(A_p, A_n)를 구비하도록 하며,

(iii) 상기 단자 저항기(R_t)가 상기 출력 단자(I_op, I_on)에 접속되 제1 단부 및 구동 전압(V_ddh)에 접속되는 제2 단부를 갖도록 제공되어 있다.

본 발명의 통상적인 해결책은 증폭 회로를 사용한다는 것인데, 이 증폭 회로는 전류를 증폭하여 저 입력 임피던스 및 고 출력 임피던스를 얻을 수 있다. 고 공통-모드 거부 및 임피던스 정합을 얻기 위하여, 단자 저항기가 배치된다.

본 발명이 지금부터 도면을 참조하여 설명할 것이다.

도1은 이미 언급된 종래 라인 구동기를 도시한 도면.

도2는 본 발명의 해결책을 개요적으로 도시한 도면.

도3은 표준 5-V CMOS 제조 공정의 사용에 적용되는 전형적인 실시예의 개요적인 도면.

본 발명의 일반적인 개념을 도2로부터 알수 있을 것이다. 라인 구동기는 한쌍의 전류 입력(I_inp 및 I_inn)을 구비한다. 라인 구동기(점선의 직사각형 내부)는 한쌍의 전류 출력을 갖는데, 이 출력에는 구동 전압(V_ddh)에 접속되고 변압기 권선에 접속되는 단자 저항기(R_t)가 제공되며, 또 다른 권선은 연선의 도체쌍에 접속된다. 명백한 바와같이, 점선의 직사각형 내부에는 한 세트의 두 개의 전류 증폭기(A_p 및 A_n)가 존재한다.

구동 DAC와의 인터페이스를 손쉽게 하기 위하여, 라인 구동기 자체는 매우 낮은 입력 임피던스를 가질 것이다. 도1에 도시된 통상적인 방식과 달리, 제안된 라인 구동기는 매우 높은 출력 임피던스를 갖는다. 저 입력 임피던스 및 고 입력 임피던스를 갖는다면, 이 라인 구동기는 전류-모드 라인 구동기 이다. 라인 구동기의 단자 저항기들은 고 공통-모드 거부 및 임피던스 정합을 제공할 것이다.

유효 임피던스는 임피던스 정합을 위한 변환된 라인 임피던스(Z_t)와 동일하게 되어야만 된다. 라인 구동기의 출력 임피던스가 매우 크다라고 가정하면, 다음수학식과 같이 주어지는 단자 저항기(R_t) 값을 갖는다.

[수학식 1]

R_t = 2 × Z_T = 2 × Z_l /n²

여기서, Z_T는 변환된 라인 임피던스이며, Z_l은 라인 임피던스이고 n은 변압기의 권선비이다.

DAC가 통상적으로 옵셋 2진 코드(offset binary codes)를 사용하기 때문에, DAC의 출력, 즉 라인 구동기로의 입력 전류는 다음 식으로서 표현될 수 있다.

[수학식 2]

I_inp = I_os + i_ac /2

[수학식 3]

I_inn = I_os - i_ac /2

여기서, I_os는 상수이고 i_ac는 DAC의 디지털 입력 신호의 아날로그 표현이다. 라인 구동기가 두개의 정(positive) 및 부(negative)의 분기를 위한 A의 이득을 갖는다라고 가정하면, 출력 전류는 다음식으로 주어진다.

[수학식 4]

I_op = A ×(I_os + i_ac /2)

[수학식 5]

I_on = A ×(I_os - i_ac /2)

라인 구동기의 출력 임피던스가 매우 크다면, 변압기로 흐르는 ac 전류는 다음식으로 주어진다.

[수학식 6]

i_T = K ×A ×i_ac

여기서, 상수 K는 변환된 라인 임피던스 Z_T 및 단자 저항(R_t)에 의해 결정되는데, 이는 다음과 같이 주어진다.

[수학식 7]

K = R_t / (2R_t + Z_T)

일정한 전류 I_os는 수학식(6)에서 소거되었다는 것에 유의하라. 실제로, 임의의 공통-모드 신호는 변압기로 흐르는 전류에 영향을 미치지 않고 식(7)은 임의의 공통-모드 신호들에 관계없이 유지된다.

임피던스 정합을 얻기 위하여, 수학식(1)은 만족되어야만 된다. 그러므로,

[수학식 8]

K = R_t / (2R_t + Z_T) = 2Z_T/(4Z_T + Z_T) = 0, 4

라인에 전달된 전력은 변압기에 전달된 전력과 동일하고 다음 식과 같이 주어진다.

[수학식 9]

P_l = P_t = i_T ² × Z_T = K² × A² ×i_ac ²×Z_l /n² = 0, 16 × A²×i_ac ²×Z_l/n²

이는 라인 구동기가 저항기들에 의해 종단접속되는 전류 증폭기들을 사용함으로써 실현될 수 있다는 것을 명백하게 한다. 이와 같은 해법으로 여러가지 장점들을 얻게된다.

전류 증폭기들은 본질적으로 저 내부 임피던스로 인해 고 대역폭을 가짐으로이 방식은 고속 응용에 적합하게 된다. 게다가, 전류 증폭기에서 전체적인 피드백이 필요치 않고 따라서 라인 구동기는 전체적인 면에서 무조건적으로 안정하게 될 수 있다. 도2에 도시된 아키텍쳐의 또 다른 큰 장점은 출력에서 전압 스윙(voltage swing)을 수용하기 위하여 단자 저항기용 공급 전압이 라인 구동기용 공급 전압보다 훨씬 높게된다는 것이다. 구동기의 출력 전압 스윙이 매우 크지않게 되는 한, 라인 구동기내의 모든 트랜지스터가 파괴되지 않도록, 라인 구동기는 표준 CMOS 공정으로 제조된 구성요소인 DAC와 함께 집적될 수 있다.

삭제

단자 저항기에 대하여 과다 공급 전압을 사용하면은 많은 공통-모드 신호들이 DAC 및 전류 증폭기들을 위한 공급 전압을 왜곡시킴이 없이 이 과다 공급 전압으로 향하게 하는 장점이 있다는 것을 알수 있을 것이다.

일부 전력이 정합 필요성으로 인해 단자 저항기들상에서 소모되기 때문에, 전력 효율면에서 단점이 있다.

상기 설명에서, 전류 증폭기들의 출력 임피던스는 무한하게 된다라고 가정하였다. 전류 증폭기의 출력 임피던스가 입력 전류를 따라서 변화하는 경우, 왜곡이 초래된다. 왜곡을 낮추기 위해선, 전류 증폭기에 대해 매우 높은 출력 임피던스가 바람직하다. 이것은 적절한 설계에 의해 이루어질 수 있다.

바람직한 실시예

도2의 점선의 직사각형 내의 증폭기(A_p)들중 하나를 형성하는 전류 증폭기의 일예가 도3에 도시되어 있다. 증폭기(A_n)가 이와 상당히 유사하기 때문에, 입력 및 출력을 갖는 먼저 언급된 전류 증폭기만이 도3에 도시되어 있다.

고 신호 대역폭을 갖도록 하기 위하여, 단일 경로에서 단지 NMOS 트랜지스터만을 사용하는 것이 바람직하다. 큰 이득A를 얻기 위하여, 직렬의 여러개의 스테이지(stage)를 사용하여 고 대역폭을 유지시키는 것이 바람직하다.

전류 증폭기는 두개의 스테이지로 이루어진다. 제1 스테이지는 트랜지스터(M1, M2 및 M3)를 구비하고 이 스테이지의 이득은 M2 및 M1의 크기 비(dimension ratio)에 의해 결정된다. 제2 스테이지는 트랜지스터(M4, M5, M6 및 M7)를 구비하고 이 스테이지의 이득은 M5 및 M4의 크기 비에 의해 결정된다.

모든 PMOS 트랜지스터(M8 - M18)는 바이어스 전류원으로서 사용되고 적절한 바이어스/소스 전압을 제공받는다. PMOS 트랜지스터, 예를들어 (M10 - M18)의 병렬/직렬 구성은 적절한 마스크작업(maskwork)과 함께 표준 CMOS 공정을 사용하여 실행되는데, 이것은 또한 M2 내지 M1 및 M5 내지 M4 각각의 크기 비를 배열하는 특징이 있으며, 이에 대해선 CMOS 구성에 대해 지식을 가진 당업자에게 이해될 수 있다.

전류가 증가될때 MOS 트랜지스터의 출력 임피던스가 감소되기 때문에, 도3에 도시된 바와 같이 큰 전류를 인에이블하기 위하여 이중 캐스케이드(double cascade)가 사용된다.

입력 임피던스는 매우 낮게되며, 입력 장치(M1)의 상호컨덕턴스에 의해 결정된다. 출력 임피던스는 매우 높게되며, 트랜지스터(M5)의 출력 임피던스 트랜지스터(M6 및 M7)의 이득의 곱에 의해 적절하게 결정된다.

파괴될 수 있는 유일한 트랜지스터가 M7이라는 것을 도3에서 알수 있다. 게이트-드레인 전압 또는 드레인-소스 전압이 각각의 항복 전압보다 작게되도록 하는 만큼 드레인 전압이 크게되지 않는 한, 트랜지스터(M7)는 안전하게 된다. 그러므로, 전체 라인 구동기는 5V CMOS 공정과 같은 표준 CMOS 공정으로 집적될 수 있고 보다 높은 공급 전압이 단자 저항기를 위하여 사용될 수 있다.

수치 예로서, 연선의 도체쌍은 100Ω의 임피던스 Z_l, 50Ω의 단자 저항 (R_t) 및 n=2를 가질 수 있다.

Claims (4)

1. 연선의 도체 쌍을 구비하는 라인을 구동시키며, 두개의 입력 단자를 갖는 차동 입력 및 단자 저항(R_t)을 각각 구비하는 두개의 출력 단자를 갖는 차동 아날로그 출력을 갖는 CMOS 차동 라인 구동기에 있어서,

   (i) 상기 입력이 전류 입력이 되도록 하며,

   (ii) 상기 구동기가 상기 입력 단자(I_inp, I_inn) 및 상기 출력 단자(I_op, I_on) 각각을 형성하고 구동 전압(V_cc)을 공급하기 위하여 제공된 두개의 전류 증폭기(A_p, A_n)를 구비하도록 하며,

   (iii) 상기 단자 저항기(R_t)가 상기 출력 단자(I_op, I_on)에 접속되는 제1 단부 및 구동 전압(V_ddh)에 접속되는 제2 단부를 갖는 것을 특징으로하는 CMOS 차동 라인 구동기.
2. 제 1 항에 있어서,

   상기 전류 증폭기들은 제1 구동 전압(V_cc)을 공급하기 위하여 제공되고 상기 단자 저항기들의 제2 단부는 제2 구동 전압(V_ddh)에 접속될 수 있으며, 상기 제2 전압은 상기 제1 전압보다 높게 되는 것을 특징으로하는 CMOS 차동 라인 구동기.
3. 제 1 항 또는 제 2 항에 있어서,

   상기 출력 단자들(I_op, I_on)에 접속되는 제1 권선 및 연선의 도체쌍과 같은 대칭적인 라인 쌍에 접속하는 권선 단자를 갖는 제2 권선을 갖는 변압기를 더 구비하는 것을 특징으로하는 CMOS 차동 라인 구동기.
4. 제 1 항 또는 제 2 항에 있어서,

   상기 전류 증폭기 각각은 :

   제1 전류원(M₈, M₉)과, 게이트 및 드레인이 상기 제1 전류원(M₈, M₉)에 접속되고 소스가 공통 리드에 접속된 제1 NMOS 트랜지스터(M₁)와, 상기 제1 전류원 보다 큰 전류를 전달하도록 배치된 제2 전류원(M₁₀ - M₁₈)과, 드레인이 상기 제2 전류원에, 게이트가 상기 제1 NMOS 트랜지스터의 게이트에 그리고 소스가 상기 공통 리드에 접속된 제2 NMOS 트랜지스터(M₂)를 구비하는 입력 스테이지와,

   게이트 및 드레인이 상기 제2 전류원에 그리고 소스가 상기 공통 리드에 접속된 제3 NMOS 트랜지스터(M₄)와, 소스가 상기 공통 리드에, 게이트가 상기 제3 NMOS 트랜지스터의 게이트에 그리고 드레인이 출력에 접속된 제4 NMOS 트랜지스터(M₅)를 구비하는 출력 스테이지를 구비하며,

   상기 제2 NMOS 트랜지스터는 상기 제1 NMOS 트랜지스터보다 큰 크기를 갖고 상기 제4 NMOS 트랜지스터는 상기 제3 NMOS 트랜지스터 보다 큰 크기를 갖는 것을 특징으로하는 CMOS 차동 라인 구동기.

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