KR970701451A - 신호-수신 및 신호-처리 유니트(signal-receiving and signal-processing unit) - Google Patents

신호-수신 및 신호-처리 유니트(signal-receiving and signal-processing unit) Download PDF

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KR970701451A
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올로프 요아킴 헤드베르그 마츠
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에를링 블롬메, 클라스 노린
텔레폰악티에볼라겟 엘엠 에릭슨
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Abstract

하나 또는 여럿의 컨덕터에 연결된 신호-수신 및 신호-처리 유니트가 전압펄스 형태의 정보-전달신호를 전송하기 위해 적응된다. 컨덕터는 신호-수신회로의 트랜지스터에 연결되어 전압펄스 변화 및 펄스의 전압값을 사용함으로써 전류에 영향을 미친다. 전류는 트랜지스터를 통해 통과하는 펄스형태이다. 전류는 전압펄스변화 및 전압레벨에 의해 발생된다. 전류는 신호-처리회로에 의해 신호-적응된 정보전달 형태로 부여된다. 신호-수신회로으 트랜지스터가 최소한 하나의 나머지 트랜지스터와 정합되어 그들이 함께 전류 미터 회로를 형성한다.

Description

신호-수신 및 신호-처리 유니트(SIGNAL-RECEIVING AND SIGNAL-PROCESSING UNIT)
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제5도는 정보-전달신호용의 2개의 컨덕터에 연결된 신호-수신 유니트에서 NMOS 트랜지스터를 갖는 차동 신호 전송용의 신호-수신 및 신호-처리 유니트의 예시도,
제5a도는 단일-종단된 신호 전송용의 제5도에 따른 대안적인(단순화된) 신호-수신회로 예시도.

Claims (70)

  1. 정보-전달신호를 전압펄스로서 전송하는 최소한 하나의 컨덕터에 연결된 신호-수신 및 신호-처리 유니트에서, 컨덕터는 전압펄스의 변화 및 전압펄스의 전압값에 따른 전류에 영향을 미치는 신호-수신회로에서 트랜지스터에 연결되고, 전류가 트랜지스터를 통해 통과하는 펄스형태이며, 전류는 전압펄스변화 및 전압레벨에 의해 발생되고, 전류가 신호-처리회로에 의해 신호-적응된 정보-전달형태로 주어지는 신호-수신 및 신호-처리 유니트에 있어서, 신호-수신회로의 상기 트랜지스터가 전류 미러 회로를 형성하는 최소한 하나의 나머지 트랜지스터와 정합되는 것을 특징으로 하는 신호-수신 및 신호-처리 유니트.
  2. 제1항에 있어서, 상기 유니트가 단일-종단 시그널링에 적응되고, 신호-수신회로의 상기 트랜지스터은 NMOS 트랜지스터이고 컨덕터에 나타나는 전압펄스를 수신하기 위해 연결되고, 부가적인 NMOS 트랜지스터는 전류 미러 회로를 형성하는 다른 NMOS 트랜지스터에 연결되는 것을 특징으로 하는 신호-수신 및 신호-처리 유니트.
  3. 제2항에 있어서, 2개로 연결된 NMOS 트랜지스터가 그 소스단자에 의해 컨덕터에 연결되는 것을 특징으로 하는 신호-수신 및 신호-처리 유니트.
  4. 제2항에 있어서, 2개로 연결된 NMOS 트랜지스터가 그 드레인단자에 의해 컨덕터에 연결되는 것을 특징으로 하는 신호-수신 및 신호-처리 유니트.
  5. 제2항에 있어서, 2개로 연결된 NMOS 트랜지스터가 서로에 그리고 그 게이트단자에 의해 기준 전위에 연결되는 것을 특징으로 하는 신호-수신 및 신호-처리 유니트.
  6. 제2항에 있어서, NMOS 트랜지스터가 최소한 하나의 전류 미러 회로에 의해 전류로 공급되는 것을 특징으로 하는 신호-수신 및 신호-처리 유니트.
  7. 제2항에 있어서, NMOS 트랜지스터의 첫번째 것을 통해 구동된 제1전류가 선택된 다수의 횟수(n)를 미러하기 위한 제1다수의 전류 미러 회로를 통해 이동되고 NMOS 트랜지스터의 두번째 것을 통해 구동된 제2전류가 선택된 다수의 횟수(n)를 미러하기 위한 제2다수의 전류 미러 회로를 통해 이동되는 것을 특징으로 하는 신호-수신 및 신호-처리 유니트.
  8. 제2항 또는 제7항에 있어서, 제1전류 및 제2전류의 일시적인 값간의 차이가 직렬로 서로에 연결된 하나의 NMOS 트랜지스터 및 하나의 PMOS 트랜지스터를 구비하는 신호증폭기에 연결되고, 신호 증폭기에서 NMOS 및 PMOS 트랜지스터가 다른 특성을 갖고, 상기 특성이 선택되어 트랜지스터들이 제1 및 제2의 전류 미러 회로간의 차이에 기인해서 시간편차를 보상하는 것을 특징으로 하는 신호-수신 및 신호-처리 유니트.
  9. 제1항 또는 제2항에 있어서, 하나의 NMOS 트랜지스터가 제1컨덕터에 연결되고, 미러 회로를 형성하는 2개의 PMOS 트랜지스터가 제2컨덕터에 상호연결되는 것을 특징으로 하는 신호-수신 및 신호-처리 유니트.
  10. 제1항 또는 제2항 또는 제9항에 있어서, 2개의 NMOS 트랜지스터가 제1컨덕터에 병렬로 연결되는 것을 특징으로 하는 신호-수신 및 신호-처리 유니트.
  11. 제9항에 있어서, 전류 미러 회로로 각기 정합되는 최소한 2쌍의 NMOS 트랜지스터가 제2컨덕터에 연결되는 것을 특징으로 하는 신호-수신 및 신호-처리 유니트.
  12. 제9항 또는 제10항에 있어서, 각 NMOS 트랜지스터의 소스단자가 제1컨덕터에 연결되는 것을 특징으로 하는 신호-수신 및 신호-처리 유니트.
  13. 제9항 또는 제10항에 있어서, 각 NMOS 트랜지스터의 드레인단자가 제1컨덕터에 연결되는 것을 특징으로 하는 신호-수신 및 신호-처리 유니트.
  14. 제2항,제9항 및 제12항 또는 제13항에 있어서, 2개의 NMOS 트랜지스터가 제2컨덕터에 연결되고 일정한 전류값을 발생시키기 위해 전류 미러 회로를 형성하도록 서로 연결되고, 제1컨덕터와 연관된 하나의 NMOS 트랜지스터는 전압펄스중 최소한 하나와 제1컨덕터에 나타나는 변화에 따라 그 전류값을 변화시키기 위해 배치되는 것을 특징으로 하는 신호-수신 및 신호-처리 유니트.
  15. 제1항에 따른 신호-수신 및 신호-처리 유니트에서, 상기 유니트는 제1 및 제2컨덕터를 경유해 차동 시그널링에 적응되고, 각 컨덕터가 정보-전달신호를 전압펄스로서 전송하기 위해 적응되고, 각 컨덕터가 전압 펄스변화 및 펄스의 전압값에 따라 각 트랜지스터를 통해 통과하는 각 전류에 영향을 미치는 신호-수신회로에서 각 트랜지스터에 연결되고 각 전류는 펄스형태이고 각 전압펄스변화 및 전압레벨에 의해 발생되는 신호-수신 및 신호-처리 유니트에 있어서, 트랜지스터들이 각 컨덕터에 나타나는 전압펄스를 수신하기 위해 연결된 NMOS 트랜지스터이고, 각 트랜지스터가 전류 미러 회로를 형성하기 위한 다른 NMOS 트랜지스터에 연결되는 것을 특징으로 하는 신호-수신 및 신호-처리 유니트.
  16. 제15항에 있어서, 상기 NMOS 트랜지스터의 그 소스단자에 의해 제1 및 제2컨덕터에 연결되는 것을 특징으로 하는 신호-수신 및 신호-처리 유니트.
  17. 제15항에 있어서, 상기 NMOS 트랜지스터의 그 드레인단자에 의해 제1 및 제2컨덕터에 연결되는 것을 특징으로 하는 신호-수신 및 신호-처리 유니트.
  18. 제15항에 있어서, 상기 NMOS 트랜지스터가 그 게이트단자에 의해 서로 및 기준 전위에 연결되는 것을 특징으로 하는 신호-수신 및 신호-처리 유니트.
  19. 제15항에 있어서, 상기 NMOS 트랜지스터가 최소한 하나의 전류 미러 회로에 의해 전류로 공급되는 것을 특징으로 하는 신호-수신 및 신호-처리 유니트.
  20. 제15항에 있어서, 전류 미러 회로를 형성하는 2개의 NMOS 트랜지스터로 된 한 세트를 통해 구동된 제1전류가 선택된 다수의 횟수(n)를 미러하기 위한 제1다수의 전류 미러 회로를 통해 이동되고, 전류 미러 회로를 형성하는 2개의 NMOS 트랜지스터로 된 다른 세트를 통해 구동된 제2전류가 다른 선택된 횟수(n+1)를 신호증폭기에 미러하기 위한 제2다수의 전류 미러 회로를 통해 이동되는 것을 특징으로 하는 신호-수신 및 신호-처리 유니트.
  21. 제20항에 있어서, 제1 및 제2전류의 일시적인 값간의 차이가 신호증폭기에 연결되고, 상기 신호증폭기는 서로 직렬로 연결된 하나의 NMOS 트랜지스터 및 PMOS 트랜지스터를 구비하고, 신호 증폭기의 NMOS 및 PMOS 트랜지스터는 다른 특징을 갖고, 상기 특징이 선택되어 트랜지스터는 제1 및 제2전류 미러 회로간의 차이에 기인해서 시간편차를 보상하는 것을 특징으로 하는 신호-수신 및 신호-처리 유니트.
  22. 제15항에 있어서, 2개의 NMOS 트랜지스터는 제1컨덕터에 연결되고,전류 미러 회로를 형성하는 2개의 NMOS 트랜지스터가 제2컨덕터에 연결되는 것을 특징으로 하는 신호-수신 및 신호-처리 유니트.
  23. 제15항 또는 제22항에 있어서, 적어도 2쌍의 NMOS 트랜지스터가 제1컨덕터에 병렬로 연결되는 것을 특징으로 하는 신호-수신 및 신호-처리 유니트.
  24. 제22항에 있어서, 전류 미러 회로를 각기 형성하는 최소한 2쌍의 NMOS 트랜지스터가 제2컨덕터에 연결되는 것을 특징으로 하는 신호-수신 및 신호-처리 유니트.
  25. 제22항에 있어서, NMOS 트랜지스터의 소스단자가 제1컨덕터에 연결되는 것을 특징으로 하는 신호-수신 및 신호-처리 유니트.
  26. 제22항에 있어서, NMOS 트랜지스터의 드레인단자가 제1컨덕터에 연결되는 것을 특징으로 하는 신호-수신 및 신호-처리 유니트.
  27. 제15항 또는 제26항에 있어서, 제2컨덕터에 연관된 2개의 NMOS 트랜지스터는 가변 전류값을 발생시키기 위해 제2컨덕터에 및 서로에 연결되고, 제1컨덕터와 연관된 2개의 NMOS 트랜지스터가 배치되어 제1컨덕터에 나타나는 전압펄스에 따라 가변전류값을 발생하는 것을 특징으로 하는 신호-수신 및 신호-처리 유니트.
  28. 제27항에 있어서, 제1 및 제2컨덕터와 연관된 NMOS 트랜지스터쌍이 전류 회로로서 연결되고, 신호처리 회로에 의해 수신된 전류차가 펄스로 된 출력신호로서 공급출력되는 것을 특징으로 하는 신호-수신 및 신호-처리 유니트.
  29. 제27항에 있어서, 제1 및 제2컨덕터와 연관된 NMOS 트랜지스터의 한쌍이 2중 플로팅 전류 미러 회로로 작동하는 것을 특징으로 하는 신호-수신 및 신호-처리 유니트.
  30. 제15항에 있어서, 제1 및 제2컨덕터중 하나와 연관된 NMOS 트랜지스터쌍에서 NMOS 트랜지스터 둘다는 캐스코드 회로에 의해 전류로 공급되는 것을 특징으로 하는 신호-수신 및 신호-처리 유니트.
  31. 제15항 또는 제30항에 있어서, 제1 및 제2컨덕터중 나머지 하나와 연관된 NMOS 트랜지스터쌍에서 NMOS 트랜지스터 둘다는 신호-처리 회로에서 전류 미러 회로에 포스트-연결되고,하나는 우수하고 하나는 기수인 것을 특징으로 하는 신호-수신 및 신호-처리 유니트.
  32. 제31항에 있어서, 신호-처리 유니트에서 전류차를 평가하는 수단이 출력신호를 발생시키는 인버터에 의해 포스트-연결되는 것을 특징으로 하는 신호-수신 및 신호-처리 유니트.
  33. 제15항에 있어서, 전류 미러 회로가 캐스코드 회로인 것을 특징으로 하는 신호-수신 및 신호-처리 유니트.
  34. 제1항에 따른 신호-수신 및 신호-처리 유니트에서, 상기 유니트가 정보전달신호를 전압펄스로서 전송하기 위해 적응된 컨덕터를 경유해 단일-종단된 시그널링에 적응되는 신호-수신 및 신호-처리 유니트에 있어서, 신호-수신회로의 트랜지스터가 컨덕터에 나타내는 전압펄스를 수신하기 위해 연결된 바이폴라 트랜지스터이고, 부가적인 바이폴라 트랜지스터가 전류 미러회로를 형성하는 다른 바이폴라 트랜지스터에 연결되는 것을 특징으로 하는 신호-수신 및 신호-처리 유니트.
  35. 제34항에 있어서, 2개의 연결된 바이폴라 트랜지스터가 그 에미터단자에 의해 컨덕터에 연결되는 것을 특징으로 하는 신호-수신 및 신호-처리 유니트.
  36. 제34항 또는 35항에 있어서, 2개의 연결된 바이폴라 트랜지스터가 서로에 그리고 그 베이스단자에 의해 기준 전위에 연결되는 것을 특징으로 하는 신호-수신 및 신호-처리 유니트.
  37. 제34항에 있어서, 2개의 연결된 바이폴라 트랜지스터가 적어도 하나의 전류미러회로에 의해 전류로 공급되는 것을 특징으로 하는 신호-수신 및 신호-처리 유니트.
  38. 제34항에 있어서, 2개의 바이폴라 트랜지스터 중 하나를 통해 구동된 제1전류가 선택된 다수의 횟수(n)를 미러하기 위한 제1다수의 전류 미러 회로를 통해 이동되고 2개의 바이폴라 트래지스터 중 나머지 하나가 다른 선택된 회수(n+1)를 미러하기 위한 제2다수의 전류 미러 회로를 통해 이동되는 것을 특징으로 하는 신호-수신 및 신호-처리 유니트.
  39. 제34항에 있어서, 제1 및 제2전류의 일시적인 값간의 차이가 신호증폭기에 연결되는 것을 특징으로 하는 신호-수신 및 신호-처리 유니트.
  40. 제1항 또는 제34항에 있어서, 하나의 바이폴라 트랜지스터가 제1컨덕터에 연결되고, 전류 미러 회로를 형성하는 2개의 바이폴라 트랜지스터가 제2컨덕터에 상호 연결되는 것을 특징으로 하는 신호-수신 및 신호-처리 유니트.
  41. 제1항 및 제34항 또는 제40항에 있어서, 적어도 2개의 바이폴라 트랜지스터가 제1컨덕터에 병렬로 연결되는 것을 특징으로 하는 신호-수신 및 신호-처리 유니트.
  42. 제40항에 있어서, 전류 미러 회로로 각기 정합되는 최소한 2쌍의 바이폴라 트랜지스터가 제2컨덕터에 연결되는 것을 특징으로 하는 신호-수신 및 신호-처리 유니트.
  43. 제40항에 있어서, 바이폴라 트랜지스터의 에미터단자가 제1컨덕터에 연결되는 것을 특징으로 하는 신호-수신 및 신호-처리 유니트.
  44. 제34항 및 제40항 또는 제43항에 있어서, 2개의 바이폴라 트랜지스터가 제2컨덕터에 그리고 일정한 전류를 발생시키는 전류 미러 회로를 성형하기 위해 서로에 연결되고 제1컨덕터와 연관된 하나의 바이폴라 트랜지스터는 전압펄스중 하나 및 제1컨덕터에 나타나는 변화에 따라 그 전류를 변화시키는 것을 특징으로 하는 신호-수신 및 신호-처리 유니트.
  45. 제1항에 따른 신호-수신 및 신호-처리 유니트에서, 상기 유니트는 제1 및 제2컨덕터를 경유해 차동시그널링에 적응되고, 각 컨덕터가 전압펄스 변화 및 펄스의 전압값에 따라 트랜지스터를 통해 흐르는 각 전류에 영향을 미치는 신호-수신회로에서 각 바이플라 트랜지스터에 연결되고, 각 전류가 펄스형태이고 각 전압펄스 변화에 의해 발생되고, 각 전류가 신호-처리회로에 의해 신호-적응된 정보-전달형태로 부여되는 신호-수신 및 신호-처리 유니트에 있어서, 트랜지스터들은 각 컨덕터에 나타내는 전압펄스를 수신하기 위해 연결된 바이폴라 트랜지스터이고, 각 트랜지스터는 전류 미러회로를 형성하는 다른 바이폴라 트랜지스터에 연결되는 것을 특징으로 하는 신호-수신 및 신호-처리 유니트.
  46. 제45항에 있어서, 바이폴라 트랜지스터가 그 에미터단자에 의해 제1및 제2컨덕터에 연결되는 것을 특징으로 하는 신호-수신 및 신호-처리 유니트.
  47. 제45항에 있어서, 바이폴라 트랜지스터가 그 베이스단자에 의해 서로에 그리고 기준 전위에 연결되는 것을 특징으로 하는 신호-수신 및 신호-처리 유니트.
  48. 제45항에 있어서, 바이폴라 트랜지스터가 최소한 하나의 전류 미러 회로에 의해 전류로 공급되는 것을 특징으로 하는 신호-수신 및 신호-처리 유니트.
  49. 제45항에 있어서, 각 전류의 일시적인 값간의 차이가 신호증폭기에 연결되는 것을 특징으로 하는 신호-수신 및 신호-처리 유니트.
  50. 제45항에 있어서, 2개의 바이폴라 트랜지스터가 제1컨덕터에 연결되고, 미러 회로를 형성하는 2개의 바이폴라 트랜지스터가 제2컨덕터에 상호 연결되는 것을 특징으로 하는 신호-수신 및 신호-처리 유니트.
  51. 제45항 또는 제50항에 있어서, 적어도 2개의 바이폴라 트랜지스터가 제1컨덕터에 병렬로 연결되는 것을 특징으로 하는 신호-수신 및 신호-처리 유니트.
  52. 제50항에 있어서, 전류 미러 회로로 각기 정합되는 최소한 2쌍의 바이폴라 트랜지스터가 제2컨덕터에 연결되는 것을 특징으로 하는 신호-수신 및 신호-처리 유니트.
  53. 제50항에 있어서, 바이폴라 트랜지스터의 에미터단자가 제1컨덕터에 연결되는 것을 특징으로 하는 신호-수신 및 신호-처리 유니트.
  54. 제45항 또는 제53항에 있어서, 2개의 바이폴라 트랜지스터가 가변전류를 발생시키는 전류 미러 회로를 형성하기 위해 제2컨덕터에 그리고 서로에 연결되고, 제1컨덕터와 연관된 2개의 바이폴라 트랜지스터가 제1컨덕터에 나타나는 전압펄스에 따르는 가변전류를 발생하는 것을 특징으로 하는 신호-수신 및 신호-처리 유니트.
  55. 제54항에 있어서, 각 제1 및 제2컨덕터로부터 한쌍의 바이폴라 트랜지스터가 전류 미러 회로로서 연결되고, 신호처리회로에 의해 수신된 전류차가 펄스로된 ECL 출력신호로써 공급출력되는 것을 특징으로 하는 신호-수신 및 신호-처리 유니트.
  56. 제55항에 있어서, 각기 2개의 컨덕터와 연관되는 쌍-방향으로 관련된 바이폴라 트랜지스터 한쌍이 2중 플로팅 전류 미러 회로로 작동되는 것을 특징으로 하는 신호-수신 및 신호-처리 유니트.
  57. 제45항에 있어서, 쌍방향으로 관련된 바이폴라 트랜지스터중 하나의 모든 것일 캐스코드 회로에 의해 전류로 공급되는 것을 특징으로 하는 신호-수신 및 신호-처리 유니트.
  58. 제45항에 있어서, 전류 미러 회로가 캐스코드 회로인 것을 특징으로 하는 신호-수신 및 신호-처리 유니트.
  59. 제1항 및 제2항 또는 제15항에 있어서, 다수의 트랜지스터가 정합되어 수신된 전류 펄스간에 스위칭 시간을 단축시키는 것을 특징으로 하는 신호-수신 및 신호-처리 유니트.
  60. 제1항 및 제2항 또는 제15항에 있어서,PMOS 트랜지스터가 전류 미러 회로를 통해 전류 공급에서 사용되는 것을 특징으로 하는 신호-수신 및 신호-처리 유니트.
  61. 제34항 또는 제45항에 있어서, 신호-수신회로의 바이폴라 트랜지스터가 기준전위에 상호 연결된 베이스 단자를 갖고, 나머지의 전류 미러 회로가 PMOS 트랜지스터 및 NMOS 트랜지스터중 최소한 하나로 제조되는 것을 특징으로 하는 신호-수신 및 신호-처리 유니트.
  62. 제34항 또는 제45항에 있어서, 전류변화가 저항에 대한 전압차를 ECL 신호에 변환하는 차동증폭기에 연결되는 것을 특징으로 하는 신호-수신 및 신호-처리 유니트.
  63. 선행항 중 어느 한 항에 있어서, 최소한 하나의 트랜지스터가 적어도 2개의 병렬연결된 적은 트랜지스터를 구비하는 것을 특징으로 하는 신호-수신 및 신호-처리 유니트.
  64. 선행항 중 어느 한 항에 있어서,선택된 대역폭이 선택된 기준 전류값에 대응하는 것을 특징으로 하는 신호-수신 및 신호-처리 유니트.
  65. 제1항에 있어서, 트랜지스터가 기준전류를 제어하기 위한 컨덕터에 연결되어 컨덕터가 다른 컨덕터에 대해 균형을 이루고 다른 컨덕터가 그 컨덕터에 연결될 때 전류가 통과하지 않는 것을 특징으로 하는 신호-수신 및 신호-처리 유니트.
  66. 제65항에 있어서, 트랜지스터를 통한 보상전류가 선택된 기준 전류에 대응하는 것을 특징으로 하는 신호-수신 및 신호-처리 유니트.
  67. 제65항 또는 제66항에 있어서, 보상전류가 신호수신회로에서 트랜지스터를 통해 통과하는 전류에 대응하는 것을 특징으로 하는 신호-수신 및 신호-처리 유니트.
  68. 제65항에 있어서, 트랜지스터들이 NMOS 트랜지스터인 것을 특징으로 하는 신호-수신 및 신호-처리 유니트.
  69. 제66항에 있어서, 게이트 및 베이스단자중 하나가 기준전위에 정합되는 것을 특징으로 하는 신호-수신 및 신호-처리 유니트.
  70. 제65항 또는 제69항에 있어서, 트랜지스터들이 캐스코드 트랜지스터에 의해 형성된 기준전위에 정합되는 것을 특징으로 하는 신호-수신 및 신호-처리 유니트.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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