JP4382127B2 - Ｄ／ａコンバータ及びこれを備えた半導体集積回路 - Google Patents

Description

本発明は、デジタル信号をアナログ信号に変換するＤ／Ａコンバータに関するものである。特に、Ｄ／Ａコンバータの電流源マトリックス部の電流バラツキ低減と小面積化を可能にする技術に関するものである。

近年、ＣＭＯＳの安価というメリットを活かすため、デジタル回路とアナログ回路と１チップに混載したシステムＬＳＩが盛んに製造されている。

このようなＬＳＩにおいては、ＬＳＩ外部とのインタフェース部に、アナログ信号をデジタル信号に変換するＡ／Ｄコンバータと、デジタル信号をアナログ信号に変換するＤ／Ａコンバータが使用されている。

そして、映像用途や通信用途等のＬＳＩにおいては、高速動作が可能である電流駆動型のＤ／Ａコンバータ（Current Steering D/A Converter）が必要不可欠となっている。

図１３は、従来の電流駆動型Ｄ／Ａコンバータ１００の回路構成を示す。同図では、８ビットのデジタル信号をアナログ信号に変換する場合を例示している。

電流源ＩＳ１〜ＩＳ２、ＩＳ３−１〜ＩＳ３−６３の第１のバイアス電圧印加端子ＶＢ１と、第２のバイアス電圧印加端子ＶＢ２とには、バイアス回路１０４で発生した電圧が印加されている。電流源ＩＳ１〜ＩＳ２、ＩＳ３−１〜ＩＳ３−６３から出力される電流は、入力デジタル信号に制御された差動スイッチＳＷ１〜ＳＷ２、ＳＷ３−１〜ＳＷ３−６３により、アナログ出力端子ＯＵＴ又はグランド電源ＶＳＳに流れ込む。アナログ出力端子ＯＵＴからは、デジタル入力信号に応じたアナログの電流出力を得ることができる。そのアナログ出力電流は、出力負荷抵抗１０１により、電圧に変換される。

電流源ＩＳ１は１ＬＳＢ（Least Significant Bit）の電流源であり、ＩＳ２は２ＬＳＢの電流源である。更に、ＩＳ３−１〜ＩＳ３−６３は、４ＬＳＢの電流源であり、全体で６３個存在する。これらの電流源からの電流の組み合わせにより、２の８乗＝２５６階調のアナログ出力を得ることができる。

バイアス回路１０４は、リファレンス電圧発生回路１０３から、リファレンス電圧入力端子ＶＲＥＦに入力された電圧と、リファレンス抵抗接続端子ＩＲＥＦに接続された外部抵抗１０２に応じた２つのバイアス電圧ＶＢ１、ＶＢ２を発生する回路である。

また、デコーダー回路１０５は、デジタル入力端子ＩＮ０〜ＩＮ７に入力された８ビットのデジタル信号をデコードして、差動スイッチ制御信号Ｄ１〜Ｄ２、Ｄ３−１〜Ｄ３−６３を出力することができる。

このような従来の電流駆動型Ｄ／Ａコンバータの電流源は、以下のような回路構成である。

図１４は、従来の電流源の第１の回路構成例である。同図において、電流源１１１は、Ｌ（チャネル長）＝Ｌ１、Ｗ（チャネル幅）＝Ｗ１であるＰチャンネル型トランジスタＴｒ１１１のソース端子が電源ＶＤＤに、ゲート端子が第１のバイアス電圧印加端子ＶＢ１に接続され、ドレイン端子は、Ｌ＝Ｌ２、Ｗ＝Ｗ１であるＰチャンネル型トランジスタＴｒ１１２のソース端子に接続されると共に、トランジスタＴｒ１１２のゲート端子が第２のバイアス電圧印加端子ＶＢ２に接続され、ドレイン端子が電流出力端子Ｉｏｕｔ１１１に接続された回路であり、１ＬＳＢの電流値を出力することができる。

また、電流源１１２は、Ｌ＝Ｌ１、Ｗ＝Ｗ１であるＰチャンネル型トランジスタＴｒ１１３のソース端子が電源ＶＤＤに、ゲート端子が第１のバイアス電圧印加端子ＶＢ１に接続され、ドレイン端子は、Ｌ＝Ｌ２、Ｗ＝Ｗ１であるＰチャンネル型トランジスタＴｒ１１４のソース端子に接続されると共に、トランジスタＴｒ１１４のゲート端子が第２のバイアス電圧印加端子ＶＢ２に接続され、ドレイン端子が電流出力端子Ｉｏｕｔ１１２に接続されると共に、Ｌ＝Ｌ１、Ｗ＝Ｗ１であるＰチャンネル型トランジスタＴｒ１１５のソース端子が電源ＶＤＤに、ゲート端子が第１のバイアス電圧印加端子ＶＢ１に接続され、ドレイン端子は、Ｌ＝Ｌ２、Ｗ＝Ｗ１であるＰチャンネル型トランジスタＴｒ１１６のソース端子に接続されると共に、トランジスタＴｒ１１６のゲート端子が第２のバイアス電圧印加端子ＶＢ２に接続され、ドレイン端子が電流出力端子Ｉｏｕｔ１１２に接続された回路であり、２ＬＳＢの電流値を出力することができる。

更に、電流源１１３は、Ｌ＝Ｌ１、Ｗ＝Ｗ１であるＰチャンネル型トランジスタＴｒ１１７のソース端子が電源ＶＤＤに、ゲート端子が第１のバイアス電圧印加端子ＶＢ１に接続され、ドレイン端子は、Ｌ＝Ｌ２、Ｗ＝Ｗ１であるＰチャンネル型トランジスタＴｒ１１８のソース端子に接続される。トランジスタＴｒ１１８のゲート端子が第２のバイアス電圧印加端子ＶＢ２に接続され、ドレイン端子が電流出力端子Ｉｏｕｔ１１３に接続されると共に、Ｌ＝Ｌ１、Ｗ＝Ｗ１であるＰチャンネル型トランジスタＴｒ１１９のソース端子が電源ＶＤＤに、ゲート端子が第１のバイアス電圧印加端子ＶＢ１に接続され、ドレイン端子は、Ｌ＝Ｌ２、Ｗ＝Ｗ１であるＰチャンネル型トランジスタＴｒ１２０のソース端子に接続される。トランジスタＴｒ１２０のゲート端子が第２のバイアス電圧印加端子ＶＢ２に接続され、ドレイン端子が電流出力端子Ｉｏｕｔ１１３に接続されると共に、Ｌ＝Ｌ１、Ｗ＝Ｗ１であるＰチャンネル型トランジスタＴｒ１２１のソース端子が電源ＶＤＤに、ゲート端子が第１のバイアス電圧印加端子ＶＢ１に接続され、ドレイン端子は、Ｌ＝Ｌ２、Ｗ＝Ｗ１であるＰチャンネル型トランジスタＴｒ１２２のソース端子に接続される。トランジスタＴｒ１２２のゲート端子が第２のバイアス電圧印加端子ＶＢ２に接続され、ドレイン端子が電流出力端子Ｉｏｕｔ１１３に接続されると共に、Ｌ＝Ｌ１、Ｗ＝Ｗ１であるＰチャンネル型トランジスタＴｒ１２３のソース端子が電源ＶＤＤに、ゲート端子が第１のバイアス電圧印加端子ＶＢ１に接続され、ドレイン端子は、Ｌ＝Ｌ２、Ｗ＝Ｗ１であるＰチャンネル型トランジスタＴｒ１２４のソース端子に接続される。トランジスタＴｒ１２４のゲート端子が第２のバイアス電圧印加端子ＶＢ２に接続され、ドレイン端子が電流出力端子Ｉｏｕｔ１１３に接続される。この構成の電流源１１３は、４ＬＳＢの電流値を出力することができる。

図１５は、図１４の電流源１１１〜１１３のレイアウト図である。一般に、Ｌ＝Ｌ１、Ｗ＝Ｗ１であるトランジスタのドレイン端子の拡散層と、Ｌ＝Ｌ２、Ｗ＝Ｗ１であるトランジスタのソース端子の拡散層が共有する形で、実現される。

図１６は、図１４の電流源を有するＤ／Ａコンバータの基本回路ブロック配置図を示す。回路ブロック１１４は、１ＬＳＢ電流源１１１が１個、２ＬＳＢ電流源１１２が１個、及び４ＬＳＢ電流源１１３が６３個で構成されるトランジスタマトリックス部である。一般に、製造上のバラツキを低減するために、電流源が完全なマトリックス状になるように、隙間をつくらないようにダミー電流源も含んだ形で、整然と配置される。

また、回路ブロック１１５は、スイッチブロックであり、図１３におけるスイッチＳＷ１、ＳＷ２、ＳＷ３−１〜ＳＷ３−６３が配置される。

更に、回路ブロック１１６は、デコーダー等からなるロジック回路である。

図１７は、従来の電流源の第２の回路構成例を示す。

先ず、電流源１１９は、Ｌ＝Ｌ３、Ｗ＝Ｗ３であるＰチャンネル型トランジスタＴｒ１２９のソース端子が電源ＶＤＤに、ゲート端子が第１のバイアス電圧印加端子ＶＢ１に接続され、ドレイン端子は、Ｌ＝Ｌ４、Ｗ＝Ｗ３であるＰチャンネル型トランジスタＴｒ１３０のソース端子に接続されると共に、トランジスタＴｒ１３０のゲート端子が第２のバイアス電圧印加端子ＶＢ２に接続され、ドレイン端子が電流出力端子Ｉｏｕｔ１１９に接続された回路であり、４ＬＳＢの電流値を出力することができる。

次に、電流源１１８は、Ｌ＝Ｌ３×２、Ｗ＝Ｗ３であるＰチャンネル型トランジスタＴｒ１２７のソース端子が電源ＶＤＤに、ゲート端子が第１のバイアス電圧印加端子ＶＢ１に接続され、ドレイン端子は、Ｌ＝Ｌ４×２、Ｗ＝Ｗ３であるＰチャンネル型トランジスタＴｒ１２８のソース端子に接続されると共に、トランジスタＴｒ１２８のゲート端子が第２のバイアス電圧印加端子ＶＢ２に接続され、ドレイン端子が電流出力端子Ｉｏｕｔ１１８に接続された回路であり、電流源１１９の半分の電流、即ち、２ＬＳＢの電流値を出力することができる。

更に、電流源１１７は、Ｌ＝Ｌ３×４、Ｗ＝Ｗ３であるＰチャンネル型トランジスタＴｒ１２５のソース端子が電源ＶＤＤに、ゲート端子が第１のバイアス電圧印加端子ＶＢ１に接続され、ドレイン端子は、Ｌ＝Ｌ４×４、Ｗ＝Ｗ３であるＰチャンネル型トランジスタＴｒ１２６のソース端子に接続されると共に、トランジスタＴｒ１２６のゲート端子が第２のバイアス電圧印加端子ＶＢ２に接続され、ドレイン端子が電流出力端子Ｉｏｕｔ１１７に接続された回路であり、電流源１１９の１／４の電流、即ち、１ＬＳＢの電流値を出力することができる。

図１８は、図１７の電流源１１７〜１１９のレイアウト図である。

図１９は、従来の電流源の第３の回路構成例を示し、特許文献１に開示されている技術である。

先ず、電流源１２２は、Ｌ＝Ｌ３、Ｗ＝Ｗ３、Ｍ＝１であるＰチャンネル型トランジスタＴｒ１３７のソース端子が電源ＶＤＤに、ゲート端子が第１のバイアス電圧印加端子ＶＢ１に接続され、ドレイン端子は、Ｌ＝Ｌ４、Ｗ＝Ｗ４、Ｍ＝１であるＰチャンネル型トランジスタＴｒ１３８のソース端子に接続されると共に、トランジスタＴｒ１３８のゲート端子が第２のバイアス電圧印加端子ＶＢ２に接続され、ドレイン端子が電流出力端子Ｉｏｕｔ１２２に接続された回路であり、４ＬＳＢの電流値を出力することができる。

次に、電流源１２１は、Ｌ＝Ｌ３、Ｗ＝Ｗ３、Ｍ＝１であるＰチャンネル型トランジスタＴｒ１３４のソース端子が電源ＶＤＤに、ゲート端子が第１のバイアス電圧印加端子ＶＢ１に接続され、ドレイン端子は、Ｌ＝Ｌ４×２、Ｗ＝Ｗ４、Ｍ＝１であるＰチャンネル型トランジスタＴｒ１３５のソース端子、及びＬ＝Ｌ４×２、Ｗ＝Ｗ４、Ｍ＝１であるＰチャンネル型トランジスタＴｒ１３６のソース端子に接続されると共に、トランジスタＴｒ１３５、Ｔｒ１３６のゲート端子が第２のバイアス電圧印加端子ＶＢ２に接続され、トランジスタＴｒ１３５のドレイン端子が電流出力端子Ｉｏｕｔ１２１に接続され、トランジスタＴｒ１３６のドレイン端子が、負荷のＰチャンネル型トランジスタＴｒ１４０のソース端子に接続され、トランジスタＴｒ１４０のゲート端子とドレイン端子がグランド電源ＶＳＳに接続されたものである。トランジスタＴｒ１３４には４ＬＳＢの電流が流れるが、そのうちの２ＬＳＢの電流はトランジスタＴｒ１３６、Ｔｒ１４０を介して、グランド電源ＶＳＳに流れ込み、残りの２ＬＳＢの電流が電流出力端子Ｉｏｕｔ１２１から出力される。

更に、電流源１２０は、Ｌ＝Ｌ３、Ｗ＝Ｗ３、Ｍ＝１であるＰチャンネル型トランジスタＴｒ１３１のソース端子が電源ＶＤＤに、ゲート端子が第１のバイアス電圧印加端子ＶＢ１に接続され、ドレイン端子は、Ｌ＝Ｌ４×４、Ｗ＝Ｗ４、Ｍ＝１であるＰチャンネル型トランジスタＴｒ１３２のソース端子、及びＬ＝Ｌ４×４、Ｗ＝Ｗ４、Ｍ＝３であるＰチャンネル型トランジスタＴｒ１３３のソース端子に接続されると共に、トランジスタＴｒ１３２、Ｔｒ１３３のゲート端子が第２のバイアス電圧印加端子ＶＢ２に接続され、トランジスタＴｒ１３２のドレイン端子が電流出力端子Ｉｏｕｔ１２０に接続され、トランジスタＴｒ１３３のドレイン端子が、負荷のＰチャンネル型トランジスタＴｒ１３９のソース端子に接続され、トランジスタＴｒ１３９のゲート端子とドレイン端子がグランド電源ＶＳＳに接続されたものである。トランジスタＴｒ１３１には４ＬＳＢの電流が流れるが、そのうちの３ＬＳＢの電流はトランジスタＴｒ１３３、Ｔｒ１３９を介して、グランド電源ＶＳＳに流れ込み、残りの１ＬＳＢの電流が電流出力端子Ｉｏｕｔ１２０から出力される。
米国特許第６２８１８２５号明細書

しかしながら、前記第１の従来技術（図１４）では、個数が６３個と多い４ＬＳＢの電流源１１３が１個当り８個のトランジスタで構成されるために、電流源マトリックス部１１４の総トランジスタ数は、少なくとも{（１＋２×１＋４×６３）×２}個＝５１０個となって、電流源の総トランジスタ数が多く、このため、電流源の回路面積が大きくなると共に、コストアップになる欠点がある。しかも、それ等の多くのトランジスタが配置される大面積のマトリックス面内では、その電流源を構成する各トランジスタの電流特性が均一にならず、それ等トランジスタ間の電流特性の差が次第に大きくなる面内傾斜が強くなる（システマチックエラー）ため、各電流源相互間の均一性が低下して、Ｄ／Ａコンバータの変換特性の直線性が劣化するという課題がある。

また、前記第２の従来技術（図１７）では、１ＬＳＢ電流源１１７、２ＬＳＢ電流源１１８及び４ＬＳＢ電流源１１９では、図１８に示したように、トランジスタのサイズ（長さＬ）が前記３種の電流源相互間で異なるため、１ＬＳＢ電流源１１７及び２ＬＳＢ電流源１１８のトランジスタマトリックスを、前記６３個の４ＬＳＢ電流源１１９とは別に形成しなければならない。このため、電流源の回路面積が増大する。しかも、４ＬＳＢ電流源１１９と、１ＬＳＢ電流源１１７及び２ＬＳＢ電流源１１８との相互間では、加工精度の相違や、電源配線での電圧降下の相違、更にはトランジスタの電流特性の面内傾斜等により、各電流源の電流値に期待値からのずれが生じ、Ｄ／Ａコンバータの変換特性の直線性が劣化するという課題がある。

更に、前記第３の従来技術（図１９）でも、前記第２の従来技術と同様に、３種の電流源１２０、１２１及び１２２では、これ等の３種の電流源相互間で内部構成やトランジスタのサイズ（長さＬ）が異なるために、１ＬＳＢ電流源１２０及び２ＬＳＢ電流源１２１のトランジスタマトリックスを、前記６３個の４ＬＳＢ電流源１２２とは別に形成する必要が生じ、電流源面積が増大する。しかも、４ＬＳＢ電流源（トランジスタマトリックス）１２２と、１ＬＳＢ電流源１２０及び２ＬＳＢ電流源１２１との相互間では、加工精度の相違や、電源配線での電圧降下の相違、更にはトランジスタの電流特性の面内傾斜等により、各電流源の電流値に期待値からのずれが生じ、Ｄ／Ａコンバータの変換特性の直線性が劣化するという課題がある。

本発明の目的は、電流駆動型Ｄ／Ａコンバータにおいて、その内部に備える電流源全体の回路面積を有効に縮小しながら、トランジスタマトリックス面内でのトランジスタ全体の電流特性の均一化を図り、Ｄ／Ａ変換特性の直線性を一層向上することにある。

前記目的を達成するため、本発明では、出力電流値が１／２ずつに重み付けされるバイナリーコード電流源では、温度計コード電流源を構成するトランジスタを直列にカスコード接続し、ゲート端子を共通化する構成を採用し、これにより、全ての電流源を同一構成のトランジスタの組合せで構成できるようにして、全ての電流源のトランジスタをトランジスタマトリックスに形成できるようにする。

具体的に、請求項１記載の発明のＤ／Ａコンバータは、デジタル信号をアナログ信号に変換し且つ複数の電流源を有するＤ／Ａコンバータにおいて、前記複数の電流源には、第１の回路と第２の回路とが縦続接続された電流源が含まれ、前記第１の回路は、ｍ個（ｍは２以上の整数）の第１のサイズの電界効果トランジスタがカスコード接続されて構成され、前記ｍ個の電界効果トランジスタの各ゲート端子に共通に第１のバイアス電圧が印加されており、前記第２の回路は、ｍ個の第２のサイズの電界効果トランジスタがカスコード接続されて構成され、このｍ個の電界効果トランジスタの各ゲート端子に共通に第２のバイアス電圧が印加されていることを特徴とする。

請求項２記載の発明は、前記請求項１記載のＤ／Ａコンバータにおいて、前記第１のサイズの電界効果トランジスタ及び前記第２のサイズの電界効果トランジスタは、ＭＯＳトランジスタで構成されることを特徴とする。

請求項３記載の発明は、前記請求項２記載のＤ／Ａコンバータにおいて、前記ＭＯＳトランジスタは、Ｐチャンネル型ＭＯＳトランジスタであることを特徴とする。

請求項４記載の発明は、前記請求項２記載のＤ／Ａコンバータにおいて、前記ＭＯＳトランジスタは、Ｎチャンネル型ＭＯＳトランジスタであることを特徴とする。

請求項５記載の発明は、前記請求項１記載のＤ／Ａコンバータにおいて、第１の回路と第２の回路が縦続接続された電流源は１個以上備えられ、前記電流源は、出力電流値が１／２ずつに重み付けされたバイナリーコード電流源であることを特徴とする。

請求項６記載の発明は、前記請求項１記載のＤ／Ａコンバータにおいて、前記第１のサイズの電界効果トランジスタは、第１のトランジスタマトリックスの内部に形成され、前記第２のサイズの電界効果トランジスタは、第２のトランジスタマトリックスの内部に形成されることを特徴とする。

請求項７記載の発明は、前記請求項６記載のＤ／Ａコンバータにおいて、前記第１のトランジスタマトリックス及び前記第２のトランジスタマトリックスは、各々、その外周に配置されたダミートランジスタを有することを特徴とする。

請求項８記載の発明は、前記請求項６記載のＤ／Ａコンバータにおいて、前記第１のトランジスタマトリックスの内部に形成された所定のトランジスタのゲート端子と、前記第２のトランジスタマトリックスの内部に形成された所定のトランジスタのドレイン端子とが接続され、この接続点に生成される電圧が前記第１のバイアス電圧となることを特徴とする。

請求項９記載の発明は、前記請求項６記載のＤ／Ａコンバータにおいて、前記第１又は第２のトランジスタマトリックスには、所定の２つのＰチャンネル型トランジスタのソース端子同士が拡散層を共有したパターンと、１つのＰチャンネル型トランジスタのドレイン端子と他の１つのＰチャンネル型トランジスタのソース端子とが拡散層を共有したパターンとが含まれることを特徴とする。

請求項１０記載の発明のＤ／Ａコンバータは、デジタル信号をアナログ信号に変換し且つ複数の電流源を有するＤ／Ａコンバータにおいて、前記複数の電流源には、第１の回路と第２の回路とが縦続接続された電流源が含まれ、前記第１の回路は、ｍ個（ｍは１以上の整数）の第１のサイズの電界効果トランジスタがカスコード接続されて構成され、前記ｍ個の電界効果トランジスタのゲート端子に共通に第１のバイアス電圧が印加されており、前記第２の回路は、ｎ（ｎ≧２且つｎ≠ｍ）個の第２のサイズの電界効果トランジスタがカスコード接続されて構成され、このｎ個の電界効果トランジスタの各ゲート端子に共通に第２のバイアス電圧が印加されていることを特徴とする。

請求項１１記載の発明は、前記請求項１０記載のＤ／Ａコンバータにおいて、前記第１のサイズの電界効果トランジスタは、第１のトランジスタマトリックスの内部に形成され、前記第２のサイズの電界効果トランジスタは、第２のトランジスタマトリックスの内部に形成されることを特徴とする。

請求項１２記載の発明は、デジタル信号をアナログ信号に変換し且つ複数の電流源を有するＤ／Ａコンバータにおいて、前記複数の電流源には、第１の回路と第２の回路とが縦続接続された電流源が含まれ、前記第１の回路は、ｍ個（ｍは２以上の整数）の第１のサイズの電界効果トランジスタがドレイン端子を共有するように並列接続されて構成され、前記ｍ個の電界効果トランジスタのゲート端子に共通に第１のバイアス電圧が印加されており、前記第２の回路は、ｎ（ｎ≧２）個の第２のサイズの電界効果トランジスタがカスコード接続されて構成され、このｎ個の電界効果トランジスタの各ゲート端子に共通に第２のバイアス電圧が印加されていることを特徴とする。

請求項１３記載の発明は、前記請求項１２記載のＤ／Ａコンバータにおいて、前記第１のサイズの電界効果トランジスタは、第１のトランジスタマトリックスの内部に形成され、前記第２のサイズの電界効果トランジスタは、第２のトランジスタマトリックスの内部に形成されることを特徴とする。

請求項１４記載の発明の半導体集積回路は、前記請求項１〜１３のうち何れか１項に記載のＤ／Ａコンバータが備えられることを特徴とする。

以上により、請求項１〜１４記載の発明では、下位側の電流源や上位側の電流源に拘わらず、全ての電流源が同一サイズのトランジスタを組合せて構成できるので、全ての電流源のトランジスタをトランジスタマトリックスに形成できる。従って、トランジスタマトリックスの外部に所定の電流源の構成トランジスタを形成する必要のある従来の場合のように、トランジスタマトリックスを構成した電流源とそのマトリックス外部に位置する電流源との間での加工精度の相違や電源配線での電圧降下の相違等がないので、各電流源の電流値が期待値からずれることが少なく、Ｄ／Ａコンバータの変換特性の直線性が良好になる。

しかも、上位の電流源では電流値決定トランジスタを例えば１個用い、下位の電流源では同一サイズの電流値決定トランジスタを複数個直列にカスコード接続して、且つゲート電圧を共通にすることにより、１／２ずつ重み付けされたバイナリーコードの複数の電流源を構成できる。従って、温度計コードで設計される複数個の上位の電流源の全体を総数の少ないトランジスタで形成することができ、その結果、トランジスタマトリックスの面積を有効に縮小できるので、そのトランジスタマトリックス面内でのトランジスタ全体の電流特性の傾斜等の製造バラツキが効果的に抑制されて、Ｄ／Ａコンバータの変換特性の直線性が一層に向上する。

以上説明したように、請求項１〜１４記載の発明によれば、その内部に備える電流源全体の回路面積を有効に縮小しながら、トランジスタマトリックス面内でのトランジスタ全体の電流特性の均一化が図れて、Ｄ／Ａ変換特性の直線性が一層向上できるＤ／Ａコンバータ及びこれを備えた半導体集積回路を得ることができる。

以下、本発明の実施形態のＤ／Ａコンバータについて、図面を参照しながら説明する。

（実施形態１）
図１は、本発明の実施形態１におけるＤ／Ａコンバータに備える電流源の回路構成を示す。尚、Ｄ／Ａコンバータ全体の回路構成は、図１３に示され、その詳細な説明は既述したので、ここでは省略する。

電流源１は、１ＬＳＢの電流源であり、電流源２は２ＬＳＢの電流源であり、電流源３は４ＬＳＢの電流源である。前記２ＬＳＢの電流源２が流す電流値は、前記４ＬＳＢの電流源３が流す電流の１／２に重み付けされ、前記１ＬＳＢの電流源１が流す電流値は、前記２ＬＳＢの電流源２が流す電流の１／２に重み付けされていて、これ等電流源１と電流源２とは、電流値が１／２に重み付けされたバイナリーコード電流源である。

前記４ＬＳＢの電流源３は、１個（ｍ＝１）のＰチャンネル型ＭＯＳトランジスタＴｒ１３からなる第１の回路Ａ４と、他の１個（ｍ＝１）のＰチャンネル型ＭＯＳトランジスタ（電界効果トランジスタ）Ｔｒ１４からなる第２の回路Ｂ４とが縦続接続されて構成される。この電流源３において、Ｌ＝Ｌ３、Ｗ＝Ｗ３（第１のサイズ）であるＰチャンネル型ＭＯＳトランジスタＴｒ１３のソース端子が電源ＶＤＤに、ゲート端子には第１のバイアス電圧印加端子第１のバイアス電圧印加端子ＶＢ１が与えられ、ドレイン端子は、Ｌ＝Ｌ４、Ｗ＝Ｗ４（第２のサイズ）であるＰチャンネル型ＭＯＳトランジスタＴｒ１４のソース端子に接続される。ＭＯＳトランジスタＴｒ１４のゲート端子は、第２のバイアス電圧印加端子ＶＢ２に接続され、ドレイン端子は電流出力端子Ｉｏｕｔ３に接続される。電流出力端子Ｉｏｕｔ３からは、４ＬＳＢの電流が出力される。

２ＬＳＢの電流源２は、カスコード接続された２個（ｍ＝２）のＰチャンネル型ＭＯＳトランジスタＴｒ９、Ｔｒ１０からなる第１の回路Ａ２と、カスコード接続された他の２個（ｍ＝２）のＰチャンネル型ＭＯＳトランジスタＴｒ１１、Ｔｒ１２からなる第２の回路Ｂ２とが縦続接続されて構成される。この電流源２において、Ｌ＝Ｌ３、Ｗ＝Ｗ３であるＰチャンネル型ＭＯＳトランジスタＴｒ９のソース端子が電源ＶＤＤに、ゲート端子が第１のバイアス電圧印加端子ＶＢ１に接続され、ドレイン端子は、Ｌ＝Ｌ３、Ｗ＝Ｗ３であるＰチャンネル型ＭＯＳトランジスタＴｒ１０のソース端子に接続される。ＭＯＳトランジスタＴｒ１０のゲート端子は第１のバイアス電圧印加端子ＶＢ１に接続され、ドレイン端子は、Ｌ＝Ｌ４、Ｗ＝Ｗ４であるＰチャンネル型ＭＯＳトランジスタＴｒ１１のソース端子に接続されると共に、ＭＯＳトランジスタＴｒ１１のゲート端子は第２のバイアス電圧印加端子ＶＢ２に接続され、ドレイン端子は、Ｌ＝Ｌ４、Ｗ＝Ｗ４であるＰチャンネル型ＭＯＳトランジスタＴｒ１２のソース端子に接続される。ＭＯＳトランジスタＴｒ１２のゲート端子は第２のバイアス電圧印加端子ＶＢ２に接続され、ドレイン端子は電流出力端子Ｉｏｕｔ２に接続される。電流出力端子Ｉｏｕｔ２からは、電流源３の半分の電流値、即ち、２ＬＳＢの電流が出力される。

１ＬＳＢの電流源１は、カスコード接続された４個（ｍ＝４）のＰチャンネル型ＭＯＳトランジスタＴｒ１〜Ｔｒ４からなる第１の回路Ａ１と、カスコード接続された他の４個（ｍ＝４）のＰチャンネル型ＭＯＳトランジスタＴｒ５〜Ｔｒ８からなる第２の回路Ｂ１とが縦続接続されて構成される。この電流源１において、Ｌ＝Ｌ３、Ｗ＝Ｗ３であるＰチャンネル型ＭＯＳトランジスタＴｒ１のソース端子が電源ＶＤＤに、ゲート端子が第１のバイアス電圧印加端子ＶＢ１に接続され、ドレイン端子は、Ｌ＝Ｌ３、Ｗ＝Ｗ３であるＰチャンネル型ＭＯＳトランジスタＴｒ２のソース端子に接続される。ＭＯＳトランジスタＴｒ２のゲート端子は第１のバイアス電圧印加端子ＶＢ１に接続され、ドレイン端子は、Ｌ＝Ｌ３、Ｗ＝Ｗ３であるＰチャンネル型ＭＯＳトランジスタＴｒ３のソース端子に接続されると共に、ＭＯＳトランジスタＴｒ３のゲート端子は第１のバイアス電圧印加端子ＶＢ１に接続され、ドレイン端子は、Ｌ＝Ｌ３、Ｗ＝Ｗ３であるＰチャンネル型ＭＯＳトランジスタＴｒ４のソース端子に接続される。ＭＯＳトランジスタＴｒ４のゲート端子は第１のバイアス電圧印加端子ＶＢ１に接続され、ドレイン端子は、Ｌ＝Ｌ４、Ｗ＝Ｗ４であるＰチャンネル型ＭＯＳトランジスタＴｒ５のソース端子に接続されると共に、ＭＯＳトランジスタＴｒ５のゲート端子は第２のバイアス電圧印加端子ＶＢ２に接続され、ドレイン端子は、Ｌ＝Ｌ４、Ｗ＝Ｗ４であるＰチャンネル型ＭＯＳトランジスタＴｒ６のソース端子に接続される。ＭＯＳトランジスタＴｒ６のゲート端子は、第２のバイアス電圧印加端子ＶＢ２に接続され、ドレイン端子は、Ｌ＝Ｌ４、Ｗ＝Ｗ４であるＰチャンネル型ＭＯＳトランジスタＴｒ７のソース端子に接続され、ＭＯＳトランジスタＴｒ７のゲート端子は第２のバイアス電圧印加端子ＶＢ２に接続され、ドレイン端子は、Ｌ＝Ｌ４、Ｗ＝Ｗ４であるＰチャンネル型ＭＯＳトランジスタＴｒ８のソース端子に接続される。ＭＯＳトランジスタＴｒ８のゲート端子は、第２のバイアス電圧印加端子ＶＢ２に接続され、ドレイン端子は電流出力端子Ｉｏｕｔ１に接続される。電流出力端子Ｉｏｕｔ１からは、電流源３の１／４の電流値、即ち、１ＬＳＢの電流が出力される。

図２は、図１の電流源のレイアウト図である。図１に示した電流源１〜３を各々実現したものである。

更に、図３は、本実施形態におけるＤ／Ａコンバータの基本回路ブロックの配置図である。図３において、回路ブロック４は、図１における第１の回路Ａ１、Ａ２及びＡ４を構成するＭＯＳトランジスタ、即ち、Ｌ＝Ｌ３、Ｗ＝Ｗ３のサイズの多数のＰチャンネル型ＭＯＳトランジスタが形成された第１のＭＯＳトランジスタマトリックスである。この第１のＭＯＳトランジスタマトリックス４に形成されるＭＯＳトランジスタで構成される前記第１の回路Ａ１、Ａ２及びＡ４は、各々、自己の電流源１、２及び３が流す電流値を決定する。一方、回路ブロック５は、図１における第２の回路Ｂ１、Ｂ２及びＢ４を構成するＭＯＳトランジスタ、即ち、Ｌ＝Ｌ４、Ｗ＝Ｗ４のサイズの多数のＰチャンネル型ＭＯＳトランジスタからなる第２のＭＯＳトランジスタマトリックスである。この第２のＭＯＳトランジスタマトリックス５に形成されるＭＯＳトランジスタで構成される前記第２の回路Ｂ１、Ｂ２及びＢ４は、各々、自己の電流源１、２及び３の出力インピーダンスを高く設定して、定電流特性を良好にする目的で配置される。

更に、図３において、回路ブロック６はスイッチブロックであり、図１３におけるスイッチＳＷ１、ＳＷ２、ＳＷ３−１〜ＳＷ３−６３が配置される。更に、回路ブロック７は、デコーダー等のロジック回路である。

図１の電流源１〜３において、Ｌ＝Ｌ３、Ｗ＝Ｗ３のサイズのＰチャンネル型ＭＯＳトランジスタは、回路ブロック４の部分に配置され、Ｌ＝Ｌ４、Ｗ＝Ｗ４のサイズのＰチャンネル型ＭＯＳトランジスタは、回路ブロック５の部分に配置される。

回路ブロック４、５は、各々、隙間を作らないようにダミーＭＯＳトランジスタを含んだ形で、完全なマトリックス状に整然と配置される。そのため、製造上の加工精度によるサイズバラツキが低減され、均一な特性のＭＯＳトランジスタが形成できるという利点を有する。

また、本実施形態では、電流源として、Ｌ＝Ｌ３、Ｗ＝Ｗ３のサイズのＰチャンネル型ＭＯＳトランジスタ、及びＬ＝Ｌ４、Ｗ＝Ｗ４のサイズのＰチャンネル型ＭＯＳトランジスタ以外のＭＯＳトランジスタを必要としない。しかも、６３個備えられる４ＬＳＢの電流源３は２個のＭＯＳトランジスタＴｒ１３、Ｔｒ１４でのみ構成されるので、Ｄ／Ａコンバータ内に備えられる６５個の電流源を構成するトランジスタの総数は、{（４×１＋２×１＋１×６３）×２}個＝１３８個となって、図１４に示した従来技術１での電流源の総トランジスタ数（＝５１０）と比較して、１／３以下に少なくできる。従って、電流源全体の回路面積を有効に縮小できると共に、コストダウンが可能である。

しかも、トランジスタマトリックス４、５は、前記の通り小面積であるので、そのマトリックス内でのＭＯＳトランジスタ全体の電流特性の面内傾斜を小さくできる。よって、各電流源相互間の均一性が向上して、Ｄ／Ａコンバータの変換特性の良好な直線性が得られる。

更に、電流源からの出力電流値は、主に、Ｌ＝Ｌ３、Ｗ＝Ｗ３のサイズのＰチャンネル型ＭＯＳトランジスタにより決定されるが、本ブロック配置では、より小さな面積にＬ＝Ｌ３、Ｗ＝Ｗ３のサイズのＭＯＳトランジスタが配置されるため、ＭＯＳトランジスタの電流特性の面内分布による電流源の不均一性が低減でき、Ｄ／Ａコンバータのリニアリティ特性の向上が実現できるという利点もある。

以上のように、本実施形態では、製造バラツキが小さく、より均一で、面積の小さなトランジスタマトリックスを有する電流駆動型Ｄ／Ａコンバータを実現することができる。

（実施形態２）
図４は、本発明の実施形態２におけるＤ／Ａコンバータのブロック配置図である。

図４は、実施形態１におけるＤ／Ａコンバータの更なるバラツキの低減を図ったものであり、図３における回路ブロック４の外周に、Ｌ＝Ｌ３、Ｗ＝Ｗ３のサイズのダミーＭＯＳトランジスタ８を多数個配置し、同様に、図３における回路ブロック５の外周にＬ＝Ｌ４、Ｗ＝Ｗ４のサイズのダミーＭＯＳトランジスタ９を多数個配置したものである。

回路ブロック（電流源マトリックス）４、５の製造時には、その外周部分において製造バラツキは大きくなるが、図４のように、外周にダミーＭＯＳトランジスタを配置することにより、電流源マトリックス４、５の外周部分での通常ＭＯＳトランジスタの製造バラツキを低減することができ、電流源の均一性の更なる向上を図ることができる。

以上のように、本実施形態では、更に均一なトランジスタマトリックスを有する電流駆動型Ｄ／Ａコンバータを実現することができる。

（実施形態３）
図５は、本発明の実施形態３におけるＤ／Ａコンバータに内蔵する電流源の回路構成を示す。本実施形態では、前記実施形態１で示した図１の電流源を、Ｎチャンネル型ＭＯＳトランジスタで構成したものである。

図５において、電流源１２は、１ＬＳＢの電流源であり、電流源１３は２ＬＳＢの電流源であり、電流源１４は４ＬＳＢの電流源である。

４ＬＳＢの電流源１４は、１個（ｍ＝１）のＮチャンネル型ＭＯＳトランジスタＴｒ２８からなる第１の回路Ａ４と、他の１個（ｍ＝１）のＮチャンネル型ＭＯＳトランジスタＴｒ２７からなる第２の回路Ｂ４とが縦続接続されて構成される。この電流源１４において、Ｌ＝Ｌ３、Ｗ＝Ｗ３であるＮチャンネル型ＭＯＳトランジスタＴｒ２８のソース端子がグランド電源ＶＳＳに、ゲート端子が第１のバイアス電圧印加端子ＶＢ１に接続され、ドレイン端子は、Ｌ＝Ｌ４、Ｗ＝Ｗ４であるＮチャンネル型ＭＯＳトランジスタＴｒ２７のソース端子に接続される。ＭＯＳトランジスタＴｒ２７のゲート端子は第２のバイアス電圧印加端子ＶＢ２に接続され、ドレイン端子は電流出力端子Ｉｏｕｔ１４に接続される。電流出力端子Ｉｏｕｔ１４からは、４ＬＳＢの電流が引き込まれる。

２ＬＳＢの電流源１３は、カスコード接続された２個（ｍ＝２）のＮチャンネル型ＭＯＳトランジスタＴｒ２６、Ｔｒ２５からなる第１の回路Ａ２と、カスコード接続された他の２個（ｍ＝２）のＮチャンネル型ＭＯＳトランジスタＴｒ２４、Ｔｒ２３からなる第２の回路Ｂ２とが縦続接続されて構成される。この電流源１３において、Ｌ＝Ｌ３、Ｗ＝Ｗ３であるＮチャンネル型ＭＯＳトランジスタＴｒ２６のソース端子がグランド電源ＶＳＳに、ゲート端子が第１のバイアス電圧印加端子ＶＢ１に接続され、ドレイン端子は、Ｌ＝Ｌ３、Ｗ＝Ｗ３であるＮチャンネル型ＭＯＳトランジスタＴｒ２５のソース端子に接続される。ＭＯＳトランジスタＴｒ２５のゲート端子は、第１のバイアス電圧印加端子ＶＢ１に接続され、ドレイン端子は、Ｌ＝Ｌ４、Ｗ＝Ｗ４であるＮチャンネル型ＭＯＳトランジスタＴｒ２４のソース端子に接続されると共に、ＭＯＳトランジスタＴｒ２４のゲート端子は第２のバイアス電圧印加端子ＶＢ２に接続され、ドレイン端子は、Ｌ＝Ｌ４、Ｗ＝Ｗ４であるＮチャンネル型ＭＯＳトランジスタＴｒ２３のソース端子に接続される。ＭＯＳトランジスタＴｒ２３のゲート端子は第２のバイアス電圧印加端子ＶＢ２に接続され、ドレイン端子は電流出力端子Ｉｏｕｔ１３に接続される。電流出力端子Ｉｏｕｔ１３からは、電流源１４の半分の電流値、即ち、２ＬＳＢの電流が引き込まれる。

１ＬＳＢの電流源１２は、カスコード接続された４個（ｍ＝４）のＮチャンネル型ＭＯＳトランジスタＴｒ２２〜Ｔｒ１９からなる第１の回路Ａ１と、カスコード接続された他の４個（ｍ＝４）のＮチャンネル型ＭＯＳトランジスタＴｒ１８〜Ｔｒ１５からなる第２の回路Ｂ１とが縦続接続されて構成される。この電流源１２において、Ｌ＝Ｌ３、Ｗ＝Ｗ３であるＮチャンネル型ＭＯＳトランジスタＴｒ２２のソース端子がグランド電源ＶＳＳに、ゲート端子が第１のバイアス電圧印加端子ＶＢ１に接続され、ドレイン端子は、Ｌ＝Ｌ３、Ｗ＝Ｗ３であるＮチャンネル型ＭＯＳトランジスタＴｒ２１のソース端子に接続される。ＭＯＳトランジスタＴｒ２１のゲート端子は第１のバイアス電圧印加端子ＶＢ１に接続され、ドレイン端子は、Ｌ＝Ｌ３、Ｗ＝Ｗ３であるＮチャンネル型ＭＯＳトランジスタＴｒ２０のソース端子に接続されると共に、ＭＯＳトランジスタＴｒ２０のゲート端子は第１のバイアス電圧印加端子ＶＢ１に接続され、ドレイン端子は、Ｌ＝Ｌ３、Ｗ＝Ｗ３であるＮチャンネル型ＭＯＳトランジスタＴｒ１９のソース端子に接続される。ＭＯＳトランジスタＴｒ１９のゲート端子は、第１のバイアス電圧印加端子ＶＢ１に接続され、ドレイン端子は、Ｌ＝Ｌ４、Ｗ＝Ｗ４であるＮチャンネル型ＭＯＳトランジスタＴｒ１８のソース端子に接続されると共に、ＭＯＳトランジスタＴｒ１８のゲート端子は第２のバイアス電圧印加端子ＶＢ２に接続され、ドレイン端子は、Ｌ＝Ｌ４、Ｗ＝Ｗ４であるＮチャンネル型ＭＯＳトランジスタＴｒ１７のソース端子に接続される。ＭＯＳトランジスタＴｒ１７のゲート端子は、第２のバイアス電圧印加端子ＶＢ２に接続され、ドレイン端子は、Ｌ＝Ｌ４、Ｗ＝Ｗ４であるＮチャンネル型ＭＯＳトランジスタＴｒ１６のソース端子に接続され、ＭＯＳトランジスタＴｒ１６のゲート端子は第２のバイアス電圧印加端子ＶＢ２に接続され、ドレイン端子は、Ｌ＝Ｌ４、Ｗ＝Ｗ４であるＮチャンネル型ＭＯＳトランジスタＴｒ１５のソース端子に接続される。このＭＯＳトランジスタＴｒ１５のゲート端子は、第２のバイアス電圧印加端子ＶＢ２に接続され、ドレイン端子は電流出力端子Ｉｏｕｔ１２に接続される。電流出力端子Ｉｏｕｔ１２からは、電流源１４の１／４の電流値、即ち、１ＬＳＢの電流が引き込まれる。

本実施形態では、電流源が、完全なマトリックス状に整然と配置されるため、製造上の加工精度によるサイズバラツキが低減され、均一な特性のＭＯＳトランジスタが形成できるという利点を有する。

また、電流源として、Ｌ＝Ｌ３、Ｗ＝Ｗ３、及びＬ＝Ｌ４、Ｗ＝Ｗ４のサイズのＮチャンネル型ＭＯＳトランジスタ以外のＭＯＳトランジスタを必要としないので、トランジスタマトリックスのサイズを小さく抑えられるという利点も有する。

更に、電流源電流は、主に、Ｌ＝Ｌ３、Ｗ＝Ｗ３のサイズのＮチャンネル型ＭＯＳトランジスタにより決定されるが、本ブロック配置では、より小さな面積にＬ＝Ｌ３、Ｗ＝Ｗ３のサイズのＭＯＳトランジスタが配置されるため、ＭＯＳトランジスタの電流特性の面内分布による電流源の不均一性が低減でき、Ｄ／Ａコンバータのリニアリティ特性の向上が実現できるという利点もある。

以上のように、本実施形態では、製造バラツキが小さく、より均一で、面積の小さなトランジスタマトリックスを有する電流駆動型Ｄ／Ａコンバータを実現することができる。

（実施形態４）
図６は、本発明の実施形態４におけるＤ／Ａコンバータの要部の回路構成を示す。本実施形態は、前記実施形態１の図１に示した３種の電流源１〜３に加えて、図１３に示したバイアス回路１０４の内部構成を示している。

図６において、１５は前記図１３に示したバイアス回路１０４の一部を示している。このバイアス回路１５は、第１のバイアス電圧を発生する回路であって、第１のトランジスタマトリックス１６内に形成されたＬ＝Ｌ３、Ｗ＝Ｗ３であるＰチャンネル型ＭＯＳトランジスタ（所定のトランジスタ）Ｔｒ２９のソース端子が電源端子電源ＶＤＤに、ドレイン端子は、第２のトランジスタマトリックス１７内に形成されたＬ＝Ｌ４、Ｗ＝Ｗ４であるＰチャンネル型ＭＯＳトランジスタＴｒ３０のソース端子に接続される。このＰチャンネル型ＭＯＳトランジスタＴｒ３０のゲート端子は、第２のバイアス電圧印加端子ＶＢ２に接続され、そのドレイン端子は、前記第１のトランジスタマトリックス１６内に形成されたＰチャンネル型ＭＯＳトランジスタＴｒ２９のゲート端子に接続され、、電流出力端子Ｉｏｕｔ１５に接続されたものである。その上で、電流出力端子Ｉｏｕｔ１５を電流源に接続することにより、バイアス電圧ＶＢ１が発生する。バイアス回路１５で発生したバイアス電圧ＶＢ１は、トランジスタマトリックス内の各電流源に供給され、各電流源の電流値が所定の値に設定される。

本実施形態では、バイアス回路がトランジスタマトリックス内に配置されるので、Ｄ／Ａコンバータの出力電流のバラツキを抑え、高精度に実現できるという利点を有する。

以上のように、本実施形態では、出力電流精度が高く、製造バラツキと面積の小さな電流駆動型Ｄ／Ａコンバータを実現することができる。

（実施形態５）
図７は、本発明の実施形態５におけるＤ／Ａコンバータに内蔵する電流源のレイアウト構成を示す図である。本実施形態では、拡散層を２個のＭＯＳトランジスタで共用して、電流源マトリックスの少面積化を図るものである。

図７において、１ＬＳＢの電流源１では、ＭＯＳトランジスタＴｒ２のドレイン端子とＭＯＳトランジスタＴｒ３のソース端子とは、拡散層を共有している。また、ＭＯＳトランジスタＴｒ１のソース端子及びＭＯＳトランジスタＴｒ４のドレイン端子は、各々、ダミーのＰチャンネル型ＭＯＳトランジスタＴｒ９６、Ｔｒ９７と、拡散層を共有している。

また、２ＬＳＢの電流源２においては、ＭＯＳトランジスタＴｒ９のソース端子、及びＭＯＳトランジスタＴｒ１０のドレイン端子は、各々、ダミーのＰチャンネル型ＭＯＳトランジスタＴｒ９８、Ｔｒ９９と拡散層を共有している。

更に、１８は４ＬＳＢの電流源であり、４ＬＳＢの電流源が２つ組み合わさったレイアウト構成を有する。Ｌ＝Ｌ３、Ｗ＝Ｗ３であるＰチャンネル型ＭＯＳトランジスタＴｒ４５のソース端子は電源ＶＤＤに、ゲート端子が第１のバイアス電圧印加端子ＶＢ１に接続され、ドレイン端子は、Ｌ＝Ｌ４、Ｗ＝Ｗ４であるＰチャンネル型ＭＯＳトランジスタＴｒ４７のソース端子に接続される。このＭＯＳトランジスタＴｒ４７のゲート端子は、第２のバイアス電圧印加端子ＶＢ２に接続され、ドレイン端子は、電流出力端子Ｉｏｕｔ１８に接続されて、電流出力端子Ｉｏｕｔ１８からは４ＬＳＢの電流が出力される。同時に、Ｌ＝Ｌ３、Ｗ＝Ｗ３であるＰチャンネル型ＭＯＳトランジスタＴｒ４６のソース端子は電源ＶＤＤに、ゲート端子が第１のバイアス電圧印加端子ＶＢ１に接続され、ドレイン端子は、Ｌ＝Ｌ４、Ｗ＝Ｗ４であるＰチャンネル型ＭＯＳトランジスタＴｒ４８のソース端子に接続される。このＭＯＳトランジスタＴｒ４８のゲート端子は第２のバイアス電圧印加端子ＶＢ２に接続され、ドレイン端子は、電流出力端子Ｉｏｕｔ１９に接続されて、電流出力端子Ｉｏｕｔ１９からは４ＬＳＢの電流が出力される。

電流源１８においては、ＭＯＳトランジスタＴｒ４５ソース端子とＭＯＳトランジスタＴｒ４６のソース端子とが、拡散層を共有している。

本実施形態では、電流源マトリックスを構成するＭＯＳトランジスタが、ソース端子及びドレイン端子である拡散層を共有することにより、より小さな電流源マトリックスを実現できるという利点を有する。本実施形態では、第１のＭＯＳトランジスタマトリックスを構成するＭＯＳトランジスタのソース及びドレイン端子の拡散層の共有化について説明したが、特に、第１のＭＯＳトランジスタマトリックスに限定されるものではない。

以上のように、本実施形態では、より面積の小さな電流源マトリックスを有する電流駆動型Ｄ／Ａコンバータを実現することができる。

（実施形態６）
図８は、本発明の実施形態６におけるＤ／Ａコンバータに内蔵する電流源の回路構成図を示す。前記実施形態１を示す図１では、３個の電流源１〜３の各々について、第１の回路Ａ１、Ａ２、Ａ４と、これに対応する第２の回路Ｂ１、Ｂ２、Ｂ４とでは、その構成するトランジスタの個数を同一個数としたが、本実施形態では、異なる個数としたものである。

図８において、電流源２０は、１ＬＳＢの電流源であり、電流源２１は２ＬＳＢの電流源であり、電流源２２は４ＬＳＢの電流源である。

４ＬＳＢの電流源２２は、ドレイン端子を共有するように並列接続された２個（ｍ＝２）のＰチャンネル型ＭＯＳトランジスタＴｒ５８、Ｔｒ６０からなる第１の回路Ｃ４と、１個（ｎ≠ｍ）のＰチャンネル型ＭＯＳトランジスタＴｒ５９からなる第２の回路Ｄ４とが縦続接続されて構成される。この電流源２２において、ソース端子が電源ＶＤＤに接続され、ゲート端子が共に第１のバイアス電圧印加端子ＶＢ１に接続されたＬ＝Ｌ３、Ｗ＝Ｗ３である２つのＰチャンネル型ＭＯＳトランジスタＴｒ５８、Ｔｒ６０が、ドレイン端子を共有化した上で、Ｌ＝Ｌ４、Ｗ＝Ｗ４であるＰチャンネル型ＭＯＳトランジスタＴｒ５９のソース端子に接続される。また、ＭＯＳトランジスタＴｒ５９のゲート端子は第２のバイアス電圧印加端子ＶＢ２に接続され、ドレイン端子は電流出力端子Ｉｏｕｔ２２に接続される。電流出力端子Ｉｏｕｔ２２からは、４ＬＳＢの電流が出力される。

２ＬＳＢの電流源２１は、１個のＰチャンネル型ＭＯＳトランジスタＴｒ５５からなる第１の回路Ｃ２と、カスコード接続された２個（ｎ＝２）のＰチャンネル型ＭＯＳトランジスタＴｒ５６、Ｔｒ５７からなる第２の回路Ｄ２とが縦続接続されて構成される。この電流源２１において、Ｌ＝Ｌ３、Ｗ＝Ｗ３であるＰチャンネル型ＭＯＳトランジスタＴｒ５５のソース端子が電源ＶＤＤに、ゲート端子が第１のバイアス電圧印加端子ＶＢ１に接続され、ドレイン端子は、Ｌ＝Ｌ４、Ｗ＝Ｗ４であるＰチャンネル型ＭＯＳトランジスタＴｒ５６のソース端子に接続される。ＭＯＳトランジスタＴｒ５６のゲート端子は、第２のバイアス電圧印加端子ＶＢ２に接続され、ドレイン端子は、Ｌ＝Ｌ４、Ｗ＝Ｗ４であるＰチャンネル型ＭＯＳトランジスタＴｒ５７のソース端子に接続されると共に、ＭＯＳトランジスタＴｒ５７のゲート端子は第２のバイアス電圧印加端子ＶＢ２に接続され、ドレイン端子は、電流出力端子Ｉｏｕｔ２１に接続される。電流出力端子Ｉｏｕｔ２１からは、電流源２２の半分の電流値、すなわち、２ＬＳＢの電流が出力される。

１ＬＳＢの電流源２０は、カスコード接続された２個のＰチャンネル型ＭＯＳトランジスタＴｒ４９、Ｔｒ５０からなる第１の回路Ｃ１と、４個（ｎ≠ｍ＝２）のＰチャンネル型ＭＯＳトランジスタＴｒ５１〜Ｔｒ５４からなる第２の回路Ｄ１とが縦続接続されて構成される。この電流源２０において、Ｌ＝Ｌ３、Ｗ＝Ｗ３であるＰチャンネル型ＭＯＳトランジスタＴｒ４９のソース端子が電源ＶＤＤに、ゲート端子が第１のバイアス電圧印加端子ＶＢ１に接続され、ドレイン端子は、Ｌ＝Ｌ３、Ｗ＝Ｗ３であるＰチャンネル型ＭＯＳトランジスタＴｒ５０のソース端子に接続される。ＭＯＳトランジスタＴｒ５０のゲート端子は第１のバイアス電圧印加端子ＶＢ１に接続され、ドレイン端子は、Ｌ＝Ｌ４、Ｗ＝Ｗ４であるＰチャンネル型ＭＯＳトランジスタＴｒ５１のソース端子に接続されると共に、ＭＯＳトランジスタＴｒ５１のゲート端子は、第２のバイアス電圧印加端子ＶＢ２に接続され、ドレイン端子は、Ｌ＝Ｌ４、Ｗ＝Ｗ４であるＰチャンネル型ＭＯＳトランジスタＴｒ５２のソース端子に接続される。このＭＯＳトランジスタＴｒ５２のゲート端子は第２のバイアス電圧印加端子ＶＢ２に接続され、ドレイン端子は、Ｌ＝Ｌ４、Ｗ＝Ｗ４であるＰチャンネル型ＭＯＳトランジスタＴｒ５３のソース端子に接続されると共に、このＭＯＳトランジスタＴｒ５３のゲート端子は第２のバイアス電圧印加端子ＶＢ２に接続され、ドレイン端子は、Ｌ＝Ｌ４、Ｗ＝Ｗ４であるＰチャンネル型ＭＯＳトランジスタＴｒ５４のソース端子に接続される。このＭＯＳトランジスタＴｒ５４のゲート端子は。第２のバイアス電圧印加端子ＶＢ２に接続され、ドレイン端子は、電流出力端子Ｉｏｕｔ２０に接続される。電流出力端子Ｉｏｕｔ２０からは、電流源２２の１／４の電流値、即ち、１ＬＳＢの電流が出力される。

その上で、Ｌ＝Ｌ３、Ｗ＝Ｗ３サイズのＭＯＳトランジスタは、第１のＭＯＳトランジスタマトリックスを形成し、Ｌ＝Ｌ４、Ｗ＝Ｗ４サイズのＭＯＳトランジスタは、第２のＭＯＳトランジスタマトリックスを形成する。

本実施形態では、電流源が、完全なマトリックス状に整然と配置されるので、製造上の加工精度によるサイズバラツキが低減され、均一な特性のＭＯＳトランジスタが形成できるという利点を有する。

更に、電流源電流は、主に、Ｌ＝Ｌ３、Ｗ＝Ｗ３のサイズのＰチャンネル型ＭＯＳトランジスタにより決定されるが、本ブロック配置では、より小さな面積にＬ＝Ｌ３、Ｗ＝Ｗ３のサイズのＭＯＳトランジスタが配置されるので、ＭＯＳトランジスタの電流特性の面内分布による電流源の不均一性が低減でき、Ｄ／Ａコンバータのリニアリティ特性の向上が実現できるという利点もある。

以上のように、本実施形態では、製造バラツキが小さく、より均一で、面積の小さなトランジスタマトリックスを有する電流駆動型Ｄ／Ａコンバータを実現することができる。

（実施形態６の変形例）
図９は本発明の実施形態６の変形例を示す。

前記実施形態６では、図８に示すように、２ＬＳＢの電流源２１の第１の回路Ｃ２を１個のＭＯＳトランジスタＴｒ５５で構成したが、電流源の出力インピーダンスを高く設定する第２の回路を１個のＭＯＳトランジスタで構成するようにしたものである。

即ち、図９では、４ＬＳＢの電流源２２’は、Ｌ＝Ｌ３、Ｗ＝Ｗ３のサイズの１個のＰチャンネル型ＭＯＳトランジスタＴｒ５８により第１の回路Ｃ４が構成されると共に、Ｌ＝Ｌ４、Ｗ＝Ｗ４のサイズの２個のＰチャンネル型ＭＯＳトランジスタＴｒ５９、Ｔｒ６０がソース端子及びドレイン端子を共有するように並列接続されて第２の回路Ｄ４が構成されている。また、２ＬＳＢの電流源２１’は、Ｌ＝Ｌ３、Ｗ＝Ｗ３のサイズの２個のＰチャンネル型ＭＯＳトランジスタＴｒ５５、Ｔｒ５６がカスコード接続されて第１の回路Ｃ２が構成されると共に、Ｌ＝Ｌ４、Ｗ＝Ｗ４のサイズの１個のＰチャンネル型ＭＯＳトランジスタＴｒ５７により第２の回路Ｄ２が構成されている。更に、１ＬＳＢの電流源２０’は、Ｌ＝Ｌ３、Ｗ＝Ｗ３のサイズの４個のＰチャンネル型ＭＯＳトランジスタＴｒ４９〜Ｔｒ５２がカスコード接続されて第１の回路Ｃ１が構成されると共に、Ｌ＝Ｌ４、Ｗ＝Ｗ４のサイズの２個のＰチャンネル型ＭＯＳトランジスタＴｒ５３、Ｔｒ５４がカスコード接続されて第２の回路Ｄ１が構成されている。

従って、本変形例においても、実施形態６と同様の作用効果が得られる。

（実施形態７）
図１０は、本発明の実施形態７におけるＤ／Ａコンバータに内蔵する電流源の回路構成を示す。前記実施形態６では、図８に示したように、２ＬＳＢの電流源２１の第１の回路Ｃ２を１個のＭＯＳトランジスタＴｒ５５で構成したが、本実施形態では、１ＬＳＢの電流源２３の第１の回路Ｃ１を１個のＭＯＳトランジスタＴｒ６１で構成したものである。

即ち、図１０において、電流源２３は、１ＬＳＢの電流源であり、電流源２４は２ＬＳＢの電流源であり、電流源２５は４ＬＳＢの電流源である。

前記４ＬＳＢの電流源２５は、４個（ｍ＝４）のＰチャンネル型ＭＯＳトランジスタＴｒ７０、Ｔｒ７２〜Ｔｒ７４からなる第１の回路Ｃ４と、１個（ｎ＝１）のＰチャンネル型ＭＯＳトランジスタＴｒ７１からなる第２の回路Ｄ４とが縦続接続されて構成される。この電流源２５において、ソース端子が電源ＶＤＤに接続され、ゲート端子が共に第１のバイアス電圧印加端子ＶＢ１に接続されたＬ＝Ｌ３、Ｗ＝Ｗ３である４つのＰチャンネル型ＭＯＳトランジスタＴｒ７０、Ｔｒ７２、Ｔｒ７３、Ｔｒ７４が、ドレイン端子を共有化した上で、Ｌ＝Ｌ４、Ｗ＝Ｗ４であるＰチャンネル型ＭＯＳトランジスタＴｒ７１のソース端子に接続される。このＭＯＳトランジスタＴｒ７１のゲート端子は、第２のバイアス電圧印加端子ＶＢ２に接続され、ドレイン端子は電流出力端子Ｉｏｕｔ２５に接続される。電流出力端子Ｉｏｕｔ２５からは、４ＬＳＢの電流が出力される。

２ＬＳＢの電流源２４は、ドレイン端子を共有するように並列接続された２個（ｍ＝２）のＰチャンネル型ＭＯＳトランジスタＴｒ６６、Ｔｒ６９からなる第１の回路Ｃ２と、カスコード接続された２個（ｎ＝２）のＰチャンネル型ＭＯＳトランジスタＴｒ６７、Ｔｒ６８からなる第２の回路Ｄ２とが縦続接続されて構成される。この電流源２４において、ソース端子が電源ＶＤＤに接続され、ゲート端子が共に第１のバイアス電圧印加端子ＶＢ１に接続されたＬ＝Ｌ３、Ｗ＝Ｗ３である２つのＰチャンネル型ＭＯＳトランジスタＴｒ６６、Ｔｒ６９が、ドレイン端子を共有化した上で、Ｌ＝Ｌ４、Ｗ＝Ｗ４であるＰチャンネル型ＭＯＳトランジスタＴｒ６７のソース端子に接続される。このＭＯＳトランジスタＴｒ６７のゲート端子は、第２のバイアス電圧印加端子ＶＢ２に接続され、ドレイン端子は、Ｌ＝Ｌ４、Ｗ＝Ｗ４であるＰチャンネル型ＭＯＳトランジスタＴｒ６８のソース端子に接続され、このＭＯＳトランジスタＴｒ６８のゲート端子は第２のバイアス電圧印加端子ＶＢ２に接続され、ドレイン端子は、電流出力端子Ｉｏｕｔ２４に接続される。電流出力端子Ｉｏｕｔ２４からは、電流源２５の半分の電流値、即ち、２ＬＳＢの電流が出力される。

１ＬＳＢの電流源２３は、１個のＰチャンネル型ＭＯＳトランジスタＴｒ６１からなる第１の回路Ｃ１と、カスコード接続された４個（ｎ＝４）のＰチャンネル型ＭＯＳトランジスタＴｒ６２〜Ｔｒ６５からなる第２の回路Ｄ１とが縦続接続されて構成される。この電流源２４において、Ｌ＝Ｌ３、Ｗ＝Ｗ３であるＰチャンネル型ＭＯＳトランジスタＴｒ６１のソース端子が電源ＶＤＤに、ゲート端子が第１のバイアス電圧印加端子ＶＢ１に接続され、ドレイン端子は、Ｌ＝Ｌ４、Ｗ＝Ｗ４であるＰチャンネル型ＭＯＳトランジスタＴｒ６２のソース端子に接続される。このＭＯＳトランジスタＴｒ６２のゲート端子は第２のバイアス電圧印加端子ＶＢ２に接続され、ドレイン端子は、Ｌ＝Ｌ４、Ｗ＝Ｗ４であるＰチャンネル型ＭＯＳトランジスタＴｒ６３のソース端子に接続されると共に、このＭＯＳトランジスタＴｒ６３のゲート端子は第２のバイアス電圧印加端子ＶＢ２に接続され、ドレイン端子は、Ｌ＝Ｌ４、Ｗ＝Ｗ４であるＰチャンネル型ＭＯＳトランジスタＴｒ６４のソース端子に接続される。このＭＯＳトランジスタＴｒ６４のゲート端子は、第２のバイアス電圧印加端子ＶＢ２に接続され、ドレイン端子は、Ｌ＝Ｌ４、Ｗ＝Ｗ４であるＰチャンネル型ＭＯＳトランジスタＴｒ６５のソース端子に接続され、このＭＯＳトランジスタＴｒ６５のゲート端子は第２のバイアス電圧印加端子ＶＢ２に接続され、ドレイン端子は、電流出力端子Ｉｏｕｔ２３に接続される。電流出力端子Ｉｏｕｔ２３からは、電流源２５の１／４の電流値、即ち、１ＬＳＢの電流が出力される。

その上で、Ｌ＝Ｌ３、Ｗ＝Ｗ３サイズのＭＯＳトランジスタは、第１のＭＯＳトランジスタマトリックスを形成し、Ｌ＝Ｌ４、Ｗ＝Ｗ４サイズのＭＯＳトランジスタは、第２のＭＯＳトランジスタマトリックスを形成する。

本実施形態では、電流源が、完全なマトリックス状に整然と配置されるので、製造上の加工精度によるサイズバラツキが低減され、均一な特性のＭＯＳトランジスタが形成できるという利点を有する。

更に、電流源電流は、主に、Ｌ＝Ｌ３、Ｗ＝Ｗ３のサイズのＰチャンネル型ＭＯＳトランジスタにより決定されるが、本ブロック配置では、より小さな面積にＬ＝Ｌ３、Ｗ＝Ｗ３のサイズのＭＯＳトランジスタが配置されるので、ＭＯＳトランジスタの電流特性の面内分布による電流源の不均一性が低減でき、Ｄ／Ａコンバータのリニアリティ特性の向上が実現できるという利点もある。

以上のように、本実施形態では、製造バラツキが小さく、より均一で、面積の小さなトランジスタマトリックスを有する電流駆動型Ｄ／Ａコンバータを実現することができる。

（実施形態７の変形例）
図１１は本発明の実施形態７の変形例を示す。

前記実施形態７では、図１０に示したように、１ＬＳＢの電流源２３の第１の回路Ｃ１を１個のＭＯＳトランジスタＴｒ６１で構成したが、本実施形態では、第２の回路Ｄ１を１個のＭＯＳトランジスタで構成するようにしたものである。

即ち、図１１では、４ＬＳＢの電流源２５’は、Ｌ＝Ｌ３、Ｗ＝Ｗ３のサイズの１個のＰチャンネル型ＭＯＳトランジスタＴｒ７０と、第１のバイアス電圧印加端子ＶＢ１とにより、第１の回路Ｃ４が構成されると共に、Ｌ＝Ｌ４、Ｗ＝Ｗ４のサイズの４個のＰチャンネル型ＭＯＳトランジスタＴｒ７１〜Ｔｒ７４がソース端子及びドレイン端子を共有するように並列接続され、ゲート端子が共に第２のバイアス電圧印加端子ＶＢ２に接続されて、第２の回路Ｄ４が構成されている。また、２ＬＳＢの電流源２４’は、Ｌ＝Ｌ３、Ｗ＝Ｗ３のサイズの２個のＰチャンネル型ＭＯＳトランジスタＴｒ６６、Ｔｒ６７がカスコード接続され、ゲート端子が共に第１のバイアス電圧印加端子ＶＢ１に接続されて、第１の回路Ｃ２が構成されると共に、Ｌ＝Ｌ４、Ｗ＝Ｗ４のサイズの２個のＰチャンネル型ＭＯＳトランジスタＴｒ６８、Ｔｒ６９がソース端子及びドレイン端子を共有するように並列接続され、ゲート端子が共に第２のバイアス電圧印加端子ＶＢ２に接続されて、第２の回路Ｄ２が構成されている。更に、１ＬＳＢの電流源２３’は、Ｌ＝Ｌ３、Ｗ＝Ｗ３のサイズの４個のＰチャンネル型ＭＯＳトランジスタＴｒ６１〜Ｔｒ６４がカスコード接続され、ゲート端子が共に第１のバイアス電圧印加端子ＶＢ１に接続されて、第１の回路Ｃ１が構成されると共に、Ｌ＝Ｌ４、Ｗ＝Ｗ４のサイズの１個のＰチャンネル型ＭＯＳトランジスタＴｒ６５と、第２のバイアス電圧印加端子ＶＢ２とにより、第２の回路Ｄ１が構成されている。

従って、本変形例においても、実施形態６と同様の作用効果が得られる。

（実施形態８）
図１２は、本発明の実施形態８におけるＤ／Ａコンバータの電流源の回路構成図である。本実施形態は、概述すると、各電流源が備える第２の回路、即ち、定電流源の出力インピーダンスを高く設定するための回路を配置しない構成を採用したものである。

即ち、図１２において、電流源２９は１ＬＳＢの電流源であり、電流源３０は２ＬＳＢの電流源であり、電流源３１は４ＬＳＢの電流源である。

電流源３１は、Ｌ＝Ｌ３、Ｗ＝Ｗ３であるＰチャンネル型ＭＯＳトランジスタＴｒ９５のソース端子が電源ＶＤＤに、ゲート端子が第１のバイアス電圧印加端子ＶＢ１に接続され、ドレイン端子は、電流出力端子Ｉｏｕｔ３１に接続される。電流出力端子Ｉｏｕｔ３１からは、４ＬＳＢの電流が出力される。

電流源３０は、Ｌ＝Ｌ３、Ｗ＝Ｗ３であるＰチャンネル型ＭＯＳトランジスタＴｒ９３のソース端子が電源ＶＤＤに、ゲート端子が第１のバイアス電圧印加端子ＶＢ１に接続され、ドレイン端子は、Ｌ＝Ｌ３、Ｗ＝Ｗ３であるＰチャンネル型ＭＯＳトランジスタＴｒ９４のソース端子に接続され、このＭＯＳトランジスタＴｒ９４のゲート端子は第１のバイアス電圧印加端子ＶＢ１に接続され、ドレイン端子は、電流出力端子Ｉｏｕｔ３０に接続される。電流出力端子Ｉｏｕｔ３０からは、電流源３１の半分の電流値、即ち、２ＬＳＢの電流が出力される。

電流源２９は、Ｌ＝Ｌ３、Ｗ＝Ｗ３であるＰチャンネル型ＭＯＳトランジスタＴｒ８９のソース端子が電源ＶＤＤに、ゲート端子が第１のバイアス電圧印加端子ＶＢ１に接続され、ドレイン端子は、Ｌ＝Ｌ３、Ｗ＝Ｗ３であるＰチャンネル型ＭＯＳトランジスタＴｒ９０のソース端子に接続される。このＭＯＳトランジスタＴｒ９０のゲート端子は、第１のバイアス電圧印加端子ＶＢ１に接続され、ドレイン端子は、Ｌ＝Ｌ３、Ｗ＝Ｗ３であるＰチャンネル型ＭＯＳトランジスタＴｒ９１のソース端子に接続され、このＭＯＳトランジスタＴｒ９１のゲート端子は第１のバイアス電圧印加端子ＶＢ１に接続され、ドレイン端子は、Ｌ＝Ｌ３、Ｗ＝Ｗ３であるＰチャンネル型ＭＯＳトランジスタＴｒ９２のソース端子に接続される。このＭＯＳトランジスタＴｒ９２のゲート端子は、第１のバイアス電圧印加端子ＶＢ１に接続され、ドレイン端子は、電流出力端子Ｉｏｕｔ２９に接続される。電流出力端子Ｉｏｕｔ２９からは、電流源３１の１／４の電流値、即ち、１ＬＳＢの電流が出力される。

本実施形態では、電流源として、Ｌ＝Ｌ３、Ｗ＝Ｗ３のサイズのＰチャンネル型ＭＯＳトランジスタ以外のＭＯＳトランジスタを必要としないので、電流源マトリックスのサイズを小さく抑えられるという利点を有する。

また、電流源が、完全なマトリックス状に整然と配置されるので、製造上の加工精度によるサイズバラツキが低減され、均一な特性のＭＯＳトランジスタが形成できるという利点も有する。

以上のように、本実施形態では、製造バラツキが小さく、より均一で、面積の小さな電流源マトリックスを有する電流駆動型Ｄ／Ａコンバータを実現することができる。

尚、本実施形態では、８ビットのＤ／Ａコンバータを用いて説明したが、ビット数には特に制限されない。

また、本実施形態では、上位が温度計コード、下位がバイナリーコードで設計された電流源を用いて説明したが、本発明は、上位が温度計コード、中位も温度計コード、下位がバイナリーコードの場合にも適用可能であり、電流源構成についても特に制限されない。

また、以上の説明では、Ｄ／Ａコンバータのみについて説明したが、本発明はこのＤ／Ａコンバータに限定されず、このＤ／Ａコンバータを含む半導体集積回路にも同様に適用できるのは勿論である。

以上説明したように、本発明は、内部に備える電流源全体の回路面積を有効に縮小しながら、電流源マトリックス面内でのＭＯＳトランジスタ全体の電流特性の均一化が図れて、Ｄ／Ａ変換特性の直線性が一層向上できるので、Ｄ／Ａコンバータ及びこれを備えた半導体集積回路として、有用である。

本発明の実施形態１のＤ／Ａコンバータに内蔵する電流源を示す回路図である。 同電流源のレイアウト構成を示す図である。 同Ｄ／Ａコンバータのブロック配置を示す図である。 本発明の実施形態２のＤ／Ａコンバータのブロック配置を示す図である。 本発明の実施形態３のＤ／Ａコンバータに内蔵する電流源を示す回路図である。 本発明の実施形態４のＤ／Ａコンバータの要部を示す回路図である。 本発明の実施形態５のＤ／Ａコンバータに内蔵する電流源のレイアウト構成を示す図である。 本発明の実施形態６のＤ／Ａコンバータに内蔵する電流源を示す回路図である。 同電流源の変形例を示す図である。 本発明の実施形態７のＤ／Ａコンバータに内蔵する電流源を示す回路図である。 同電流源の変形例を示す図である。 本発明の実施形態８のＤ／Ａコンバータに内蔵する電流源を示す回路図である。 従来のＤ／Ａコンバータの全体構成を示す図である。 従来技術１のＤ／Ａコンバータに内蔵する電流源を示す回路図である。 同電流源のレイアウト構成を示す図である。 同Ｄ／Ａコンバータのブロック配置を示す図である。 従来技術２のＤ／Ａコンバータに内蔵する電流源を示す回路図である。 同電流源のレイアウト構成を示す図である。 従来技術３のＤ／Ａコンバータに内蔵する電流源を示す回路図である。

符号の説明

１００ Ｄ／Ａコンバータ
１０１ 出力負荷抵抗
１０２ 外部抵抗
１０３ リファレンス電圧発生回路
１０４ バイアス回路
１０５ デコーダー回路
ＶＢ１ 第１のバイアス電圧印加端子
ＶＢ２ 第２のバイアス電圧印加端子
ＩＳ１、ＩＳ２、
ＩＳ３−１〜ＩＳ３−６３ 電流源
ＩＮ０〜ＩＮ７ デジタル入力端子
ＳＷ１、ＳＷ２、ＳＷ３−１〜６３ 差動スイッチ
Ｄ１、Ｄ２、Ｄ３−１〜６３ 差動スイッチ制御信号
ＯＵＴ アナログ出力端子
ＶＳＳ グランド電源
１、１２、２０、２０’、２３、
２３’、２９、１１１、
１１７、１２０ １ＬＳＢの電流源
２、１３、２１、２１’、２４、
２４’、３０、１１２、
１１８、１２１ ２ＬＳＢの電流源
３、１４、１８、２２、２２’、
２５、２５’、３１、
１１３、１１９、１２２ ４ＬＳＢの電流源
Ａ１、Ａ２、Ａ４
Ｃ１、Ｃ２、Ｃ４ 第１の回路
Ｂ１、Ｂ２、Ｂ４
Ｄ１、Ｄ２、Ｄ４ 第２の回路
４、１６ 第１のＭＯＳトランジスタマトリックス
５、１７ 第２のＭＯＳトランジスタマトリックス
６、１１５ スイッチ回路
７、１１６ ロジック回路
１１４ トランジスタマトリックス
８、９ ダミーＭＯＳトランジスタ
１５ バイアス回路
Ｉｏｕｔ１〜Ｉｏｕｔ３、
Ｉｏｕｔ１２〜Ｉｏｕｔ１４、
Ｉｏｕｔ１５、Ｉｏｕｔ１８、
Ｉｏｕｔ１９、Ｉｏｕｔ２０〜Ｉｏｕｔ２２、
Ｉｏｕｔ２３〜Ｉｏｕｔ２５、
Ｉｏｕｔ２９〜３１、Ｉｏｕｔ１１１〜Ｉｏｕｔ１１３、
Ｉｏｕｔ１１７〜Ｉｏｕｔ１１９、
Ｉｏｕｔ１２０〜Ｉｏｕｔ１２２ 電流出力端子

Claims (14)

1. デジタル信号をアナログ信号に変換し且つ複数の電流源を有するＤ／Ａコンバータにおいて、
   前記複数の電流源には、第１の回路と第２の回路とが縦続接続された電流源が含まれ、
   前記第１の回路は、ｍ個（ｍは２以上の整数）の第１のサイズの電界効果トランジスタがカスコード接続されて構成され、前記ｍ個の電界効果トランジスタの各ゲート端子に共通に第１のバイアス電圧が印加されており、
   前記第２の回路は、ｍ個の第２のサイズの電界効果トランジスタがカスコード接続されて構成され、このｍ個の電界効果トランジスタの各ゲート端子に共通に第２のバイアス電圧が印加されている
   ことを特徴とするＤ／Ａコンバータ。
2. 前記請求項１記載のＤ／Ａコンバータにおいて、
   前記第１のサイズの電界効果トランジスタ及び前記第２のサイズの電界効果トランジスタは、ＭＯＳトランジスタで構成される
   ことを特徴とするＤ／Ａコンバータ。
3. 前記請求項２記載のＤ／Ａコンバータにおいて、
   前記ＭＯＳトランジスタは、Ｐチャンネル型ＭＯＳトランジスタである
   ことを特徴とするＤ／Ａコンバータ。
4. 前記請求項２記載のＤ／Ａコンバータにおいて、
   前記ＭＯＳトランジスタは、Ｎチャンネル型ＭＯＳトランジスタである
   ことを特徴とするＤ／Ａコンバータ。
5. 前記請求項１記載のＤ／Ａコンバータにおいて、
   第１の回路と第２の回路が縦続接続された電流源は１個以上備えられ、
   前記電流源は、出力電流値が１／２ずつに重み付けされたバイナリーコード電流源である
   ことを特徴とするＤ／Ａコンバータ。
6. 前記請求項１記載のＤ／Ａコンバータにおいて、
   前記第１のサイズの電界効果トランジスタは、第１のトランジスタマトリックスの内部に形成され、
   前記第２のサイズの電界効果トランジスタは、第２のトランジスタマトリックスの内部に形成される
   ことを特徴とするＤ／Ａコンバータ。
7. 前記請求項６記載のＤ／Ａコンバータにおいて、
   前記第１のトランジスタマトリックス及び前記第２のトランジスタマトリックスは、各々、その外周に配置されたダミートランジスタを有する
   ことを特徴とするＤ／Ａコンバータ。
8. 前記請求項６記載のＤ／Ａコンバータにおいて、
   前記第１のトランジスタマトリックスの内部に形成された所定のトランジスタのゲート端子と、前記第２のトランジスタマトリックスの内部に形成された所定のトランジスタのドレイン端子とが接続され、この接続点に生成される電圧が前記第１のバイアス電圧となる
   ことを特徴とするＤ／Ａコンバータ。
9. 前記請求項６記載のＤ／Ａコンバータにおいて、
   前記第１又は第２のトランジスタマトリックスには、
   所定の２つのＰチャンネル型トランジスタのソース端子同士が拡散層を共有したパターンと、
   １つのＰチャンネル型トランジスタのドレイン端子と他の１つのＰチャンネル型トランジスタのソース端子とが拡散層を共有したパターンとが含まれる
   ことを特徴とするＤ／Ａコンバータ。
10. デジタル信号をアナログ信号に変換し且つ複数の電流源を有するＤ／Ａコンバータにおいて、
    前記複数の電流源には、第１の回路と第２の回路とが縦続接続された電流源が含まれ、
    前記第１の回路は、ｍ個（ｍは１以上の整数）の第１のサイズの電界効果トランジスタがカスコード接続されて構成され、前記ｍ個の電界効果トランジスタのゲート端子に共通に第１のバイアス電圧が印加されており、
    前記第２の回路は、ｎ（ｎ≧２且つｎ≠ｍ）個の第２のサイズの電界効果トランジスタがカスコード接続されて構成され、このｎ個の電界効果トランジスタの各ゲート端子に共通に第２のバイアス電圧が印加されている
    ことを特徴とするＤ／Ａコンバータ。
11. 前記請求項１０記載のＤ／Ａコンバータにおいて、
    前記第１のサイズの電界効果トランジスタは、第１のトランジスタマトリックスの内部に形成され、
    前記第２のサイズの電界効果トランジスタは、第２のトランジスタマトリックスの内部に形成される
    ことを特徴とするＤ／Ａコンバータ。
12. デジタル信号をアナログ信号に変換し且つ複数の電流源を有するＤ／Ａコンバータにおいて、
    前記複数の電流源には、第１の回路と第２の回路とが縦続接続された電流源が含まれ、
    前記第１の回路は、ｍ個（ｍは２以上の整数）の第１のサイズの電界効果トランジスタがドレイン端子を共有するように並列接続されて構成され、前記ｍ個の電界効果トランジスタのゲート端子に共通に第１のバイアス電圧が印加されており、
    前記第２の回路は、ｎ（ｎ≧２）個の第２のサイズの電界効果トランジスタがカスコード接続されて構成され、このｎ個の電界効果トランジスタの各ゲート端子に共通に第２のバイアス電圧が印加されている
    ことを特徴とするＤ／Ａコンバータ。
13. 前記請求項１２記載のＤ／Ａコンバータにおいて、
    前記第１のサイズの電界効果トランジスタは、第１のトランジスタマトリックスの内部に形成され、
    前記第２のサイズの電界効果トランジスタは、第２のトランジスタマトリックスの内部に形成される
    ことを特徴とするＤ／Ａコンバータ。
14. 前記請求項１〜１３のうち何れか１項に記載のＤ／Ａコンバータが備えられる
    ことを特徴とする半導体集積回路。

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