JP2014096758A - 半導体集積回路、電流制御方法、ａｄ変換装置、固体撮像素子、及び、電子機器 - Google Patents

半導体集積回路、電流制御方法、ａｄ変換装置、固体撮像素子、及び、電子機器 Download PDF

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Abstract

【課題】回路規模の増大を伴うことなく、確実に、IRドロップの影響を低減する。
【解決手段】複数の電流源は、電源配線２０１とバイアス配線２０２に接続された第１のトランジスタを含むようにそれぞれ構成され、複数のバイアスブロック２２１，２２２は、第１のトランジスタとともにカレントミラー回路を構成し、各電流源の基準となる基準電流を複数に分割してバイアス配線に流れるようにする第２のトランジスタから構成される。DA変換回路等の半導体集積回路に適用することができる。
【選択図】図３

Description

本技術は、半導体集積回路、電流制御方法、AD変換装置、固体撮像素子、及び、電子機器に関し、特に、回路規模の増大を伴うことなく、確実に、IRドロップの影響を低減することができるようにした半導体集積回路、電流制御方法、AD変換装置、固体撮像素子、及び、電子機器に関する。
カレントミラー回路は、出力電流を容易に複製できることから、多くの電流源を必要とする場合に広く用いられている。カレントミラー回路で構成される半導体集積回路としては、例えば、図１に示すような、電流源を用いたDA変換回路（DAC：Digital Analog Converter）がある。
図１のDA変換回路では、電源配線１１とバイアス配線１２にそれぞれ接続されたPMOSトランジスタからなる第１電流源乃至第６電流源と、基準電流Irefが流れるPMOSトランジスタからなるバイアスブロックとからカレントミラー回路が構成される。図１のDA変換回路において、各電流源を流れる電流I1乃至電流I6の電流値は、電源電圧とバイアス電圧との差、すなわち、各PMOSトランジスタのゲート−ソース間電圧Vgsによって決定される。
この種のDA変換回路においては、電源配線１１にてIRドロップが発生する場合がある。ここで、IRドロップ（IR Drop）とは、電流が急増した際に、電源配線上に生じるIR積の電圧降下のことをいう。IRドロップが発生すると、各電流源での電圧Vgsが変化してしまうため、IRドロップの影響を緩和することが求められる。
このようなIRドロップの影響を緩和するためには、電源配線１１を強化することが考えられる。しかしながら、電源配線１１を強化するには、電源配線１１を太くして構成する必要があるため、結果として回路規模が増大してしまう。
また、回路規模を増大させることなく、IRドロップの影響を緩和するための技術として、特許文献１が開示されている。特許文献１では、DA変換回路を構成する各電流源のPMOSトランジスタに隣接して、そのゲート・ソース間に一定のバイアスを与えるためのPMOSトランジスタを配置することで、電圧変動があっても、各電流源のPMOSトランジスタからの出力電流が一定に保たれるようにしている。
特開平７−２４０６９０号公報
しかしながら、特許文献１に開示された構成であると、隣接して配置されるPMOSトランジスタ側でのIRドロップは生じにくいものの、所定の順方向のゲートバイアスが与えられたNMOSトランジスタ側で生じるIRドロップについては考慮されておらず、結果としてIRドロップの影響を完全に取り除くことはできない。
このように、特許文献１に開示された技術では、IRドロップに対する十分な対策をとっているとは言い難い。
本技術はこのような状況に鑑みてなされたものであり、回路規模の増大を伴うことなく、確実に、IRドロップの影響を低減することができるようにするものである。
本技術の第１の側面の半導体集積回路は、電源配線とバイアス配線にそれぞれ接続される第１のトランジスタからなる複数の電流源と、前記第１のトランジスタとともにカレントミラー回路を構成し、前記電流源の基準となる基準電流を複数に分割して、前記バイアス配線に流れるようにする第２のトランジスタからなる複数のバイアスブロックとを備える。
前記バイアスブロックは、２つ配置される。
前記基準電流は、一方のバイアスブロックによる前記バイアス配線を流れる基準電流と、他方のバイアスブロックによる前記バイアス配線を流れない基準電流とが、１：３の比率になるように分割される。
前記第１のトランジスタは、PMOSトランジスタから構成され、前記PMOSトランジスタのゲートは、前記バイアス配線に接続され、ソースは、前記電源配線に接続され、ドレインは、出力端子に接続される。
前記第１のトランジスタは、NMOSトランジスタから構成され、前記NMOSトランジスタのゲートは、前記バイアス配線に接続され、ソースは、前記電源配線に接続され、ドレインは、出力端子に接続される。
前記半導体集積回路は、デジタル信号をアナログ信号に変換するDA（Digital Analog）変換回路であって、前記電流源は、前記第１のトランジスタと直列に接続され、デジタルの制御信号に応じたスイッチング動作を行うことで、前記第１のトランジスタからの電流が出力端子に流れるようにするスイッチング素子をさらに有する。
本技術の第１の側面の電流制御方法は、前述の本技術の第１の側面の半導体集積回路に対応する電流制御方法である。
本技術の第２の側面のAD変換装置は、電源配線とバイアス配線にそれぞれ接続される第１のトランジスタと、前記第１のトランジスタと直列に接続され、デジタルの制御信号に応じたスイッチング動作を行うことで、前記第１のトランジスタからの電流が出力端子に流れるようにするスイッチング素子とからなる複数の電流源と、前記第１のトランジスタとともにカレントミラー回路を構成し、前記電流源の基準となる基準電流を複数に分割して、前記バイアス配線に流れるようにする第２のトランジスタからなる複数のバイアスブロックとを有するDA変換部と、前記DA変換部により生成される参照信号に基づいて、アナログ信号をデジタル信号に変換するAD（Analog Digital）変換部とを備える。
本技術の第３の側面の固体撮像素子は、２次元状に配置された複数の単位画素を有する画素アレイ部と、前記複数の単位画素から読み出されるアナログの画素信号を、デジタル信号に変換するAD変換部とを備え、前記AD変換部は、電源配線とバイアス配線にそれぞれ接続される第１のトランジスタと、前記第１のトランジスタと直列に接続され、デジタルの制御信号に応じたスイッチング動作を行うことで、前記第１のトランジスタからの電流が出力端子に流れるようにするスイッチング素子とからなる複数の電流源と、前記第１のトランジスタとともにカレントミラー回路を構成し、前記電流源の基準となる基準電流を複数に分割して、前記バイアス配線に流れるようにする第２のトランジスタからなる複数のバイアスブロックとからなるDA変換部を有し、前記DA変換部により生成される参照信号に基づいて、アナログの画素信号を、デジタル信号に変換する。
本技術の第４の側面の電子機器は、２次元状に配置された複数の単位画素を有する画素アレイ部と、前記複数の単位画素から読み出されるアナログの画素信号を、デジタル信号に変換するAD変換部とを備え、前記AD変換部は、電源配線とバイアス配線にそれぞれ接続される第１のトランジスタと、前記第１のトランジスタと直列に接続され、デジタルの制御信号に応じたスイッチング動作を行うことで、前記第１のトランジスタからの電流が出力端子に流れるようにするスイッチング素子とからなる複数の電流源と、前記第１のトランジスタとともにカレントミラー回路を構成し、前記電流源の基準となる基準電流を複数に分割して、前記バイアス配線に流れるようにする第２のトランジスタからなる複数のバイアスブロックとからなるDA変換部を有し、前記DA変換部により生成される参照信号に基づいて、アナログの画素信号を、デジタル信号に変換する固体撮像素子を搭載している。
本技術の第１の側面乃至第４の側面においては、電源配線とバイアス配線にそれぞれ接続される複数の電流源の基準となる基準電流が、複数に分割されて、バイアス配線に流される。
本技術の第１の側面乃至第４の側面によれば、回路規模の増大を伴うことなく、確実に、IRドロップの影響を低減することができることができる。
従来のDA変換回路の構成を示す回路図である。 CMOSイメージセンサの構成例を示すブロック図である。 参照信号生成部の詳細な構成（第１の構成）を示す回路図である。 シミュレーションの条件を説明するための図である。 シミュレーションの結果（IrefA=1.5mA，IrefB=4.5mA）を示す図である。 シミュレーションの結果（IrefA=0mA，IrefB=6mA）を示す図である。 シミュレーションの結果（IrefA=3mA，IrefB=3mA）を示す図である。 シミュレーションの結果（IrefA=6mA，IrefB=0mA）を示す図である。 参照信号生成部の詳細な構成（第２の構成）を示す回路図である。 参照信号生成部の詳細な構成（第３の構成）を示す回路図である。 参照信号生成部の詳細な構成（第４の構成）を示す回路図である。 撮像装置の構成例を示すブロック図である。
以下、図面を参照しながら本技術の実施の形態について説明する。
＜CMOSイメージセンサの構成例＞
図２は、本技術が適用される固体撮像素子としてのCMOSイメージセンサの構成例を示す図である。
図２に示すように、CMOSイメージセンサ１００は、半導体基板（チップ）上に形成された画素アレイ部１１１と、当該画素アレイ部１１１と同じ半導体基板上に集積された周辺回路部とを有する構成となっている。周辺回路部は、垂直駆動部１１２、カラム処理部１１３、水平駆動部１１４、及びシステム制御部１１５からなる。
画素アレイ部１１１には、入射光量に応じた電荷量の電荷を発生して内部に蓄積する光電変換素子を有する単位画素１３０が行列状に２次元配置されている。
ただし、図２では、説明の簡略化のため、行及び列の一部を省略して示しているが、実際には、各行や各列には、多数の単位画素１３０が配置される。この単位画素１３０は、典型的には、受光素子としてのフォトダイオードと、トランジスタ等の増幅用の半導体素子を有する画素内アンプとから構成される。画素内アンプとしては、例えばフローティングディフュージョンアンプ構成のものが用いられる。
画素アレイ部１１１にはさらに、行列状の画素配列に対して行ごとに画素駆動線１１６が図の左右方向（画素行の画素の配列方向）に沿って形成され、列ごとに垂直信号線１１７が図の上下方向（画素列の画素の配列方向）に沿って形成されている。ただし、図２では、画素駆動線１１６について１本として示しているが、１本に限られるものではない。また、画素駆動線１１６の一端は、垂直駆動部１１２の各行に対応した出力端に接続されている。
垂直駆動部１１２は、シフトレジスタやアドレスデコーダなどによって構成され、システム制御部１１５からの制御信号に応じて、画素アレイ部１１１の各画素を、全画素同時あるいは行単位等で駆動する。この垂直駆動部１１２は、その具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。
読出し走査系は、単位画素１３０から信号を読み出すために、画素アレイ部１１１の単位画素１３０を行単位で順に選択走査する。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。
垂直駆動部１１２によって選択走査された画素行の各単位画素１３０から出力される信号は、垂直信号線１１７の各々を通してカラム処理部１１３に供給される。
カラム処理部１１３は、画素アレイ部１１１の画素列ごとに、選択行の各単位画素１３０から垂直信号線１１７を通して出力される信号に対して所定の信号処理を行う。また、カラム処理部１１３は、AD変換回路（Analog Digital Converter）としてのAD変換機能を有しており、信号レベルをデジタル信号で出力することが可能である。
具体的には、各単位画素１３０から出力された画素信号は、垂直信号線１１７を介してカラム処理部１１３のカラムAD変換部１４１に入力される。また、参照信号生成部（DAC：Digital Analog Converter）１４０は、システム制御部１１５からの制御信号に応じて、ランプ状の電圧を有する参照信号RAMPを生成し、各カラムAD変換部１４１に供給する。
各カラムAD変換部１４１では、参照信号生成部１４０からコンパレータ１４２に参照信号RAMPが供給されると、それと同時に、カウンタ１４３は、クロック信号でのカウントを開始する。そして、各カラムAD変換部１４１においては、垂直信号線１１７を介して入力されたアナログの画素信号を、参照信号RAMPと比較することによって、パルス信号が得られるまでカウントすることでAD変換が行われる。
すなわち、各カラムAD変換部１４１は、所定の傾きで上昇又は下降するランプ波形状の参照信号RAMPの電圧レベルと、単位画素１３０からの画素信号における基準成分や信号成分の各電圧のレベルとが一致する点を探し出す。そして、この比較処理で用いられる参照信号RAMPの生成時点から、画素信号における基準成分や信号成分に応じた信号と、参照信号RAMPとが一致した時点までが、カウントクロックによりカウントされる。これにより、基準成分や信号成分に応じたカウント値を得ることができる。
なお、カラム処理部１１３の有するAD変換機能の詳細については、後述する。
また、図示はしていないが、カラム処理部１１３は、AD変換機能以外に、信号処理として少なくとも、ノイズ除去機能を有している。具体的には、カラム処理部１１３は、ノイズ除去処理として、例えばCDS（Correlated Double Sampling：相関二重サンプリング）処理を行う。このカラム処理部１１３によるCDS処理により、リセットノイズや増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。
水平駆動部１１４は、シフトレジスタやアドレスデコーダなどによって構成され、システム制御部１１５からの制御信号に応じて、カラム処理部１１３の画素列に対応する単位回路を順番に選択する。この水平駆動部１１４による選択走査により、カラム処理部１１３にて画素信号に応じたカウント値が得られ、水平信号線１１８を介してセンスアンプ１１９に出力される。
センスアンプ１１９は、カラム処理部１１３からのカウント値を、それに対応する出力コードに変換する。これにより、アナログの画素信号がデジタル信号に変換され、信号処理部１２０に供給される。
信号処理部１２０は、センスアンプ１１９から出力されるデジタル信号に対して、所定の信号処理を行う。
システム制御部１１５は、各種のタイミング信号を生成するタイミングジェネレータ等によって構成され、当該タイミングジェネレータで生成された各種のタイミング信号を基に、垂直駆動部１１２、カラム処理部１１３、及び水平駆動部１１４などの駆動制御を行う。
このような構成によって、画素アレイ部１１１からは、行ごとに各垂直列について画素信号が順次出力される。そして、受光素子が行列状に配された画素アレイ部１１１に対応する１枚分の画像、すなわち、１フレーム分の画像が、画素アレイ部１１１全体の画素信号の集合として得られることになる。
（カラム処理部のAD変換機能）
ここで、参照信号生成部１４０と、カラムAD変換部１４１から構成されるカラム処理部１１３のAD変換機能の詳細について説明する。
参照信号生成部１４０は、システム制御部１１５からの制御信号に基づいて、階段状の鋸歯状波（ランプ波形）を生成する。参照信号生成部１４０は、生成した鋸歯状波を、AD変換用の参照信号RAMP（ADC基準電圧）として、カラム処理部１１３の各カラムAD変換部１４１に供給する。
システム制御部１１５から参照信号生成部１４０に供給される制御信号は、比較処理ごとのランプ電圧が同じ傾き（変化率）となるように、時間に対するデジタル信号の変化率を同じにするための情報を含んでいる。
カラムAD変換部１４１は、画素アレイ部１１１を構成する単位画素１３０の列ごとに設けられる。各カラムAD変換部１４１は、コンパレータ１４２と、カウンタ１４３からそれぞれ構成される。
コンパレータ１４２の一方の入力端子は、他のコンパレータ１４２の一方の入力端子と共通に、参照信号生成部１４０からの参照信号RAMPが入力され、他方の入力端子には、それぞれに対応する垂直列の垂直信号線１１７が接続され、画素アレイ部１１１からのアナログの画素信号がそれぞれ入力される。
コンパレータ１４２は、参照信号生成部１４０からの参照信号RAMPと、画素駆動線１１６（V0，V1，・・・，Vv）ごとに単位画素１３０から垂直信号線１１７（H0，H1，・・・，Hh）を介して得られるアナログの画素信号とを比較する。コンパレータ１４２の出力端子は、カウンタ１４３に接続されており、コンパレータ１４２は、比較処理の結果をカウンタ１４３に出力する。
カウンタ１４３は、コンパレータ１４２における比較処理が終了するまでの時間、具体的には、画素信号の電圧のレベルと、参照信号RAMPの電圧のレベルとが交差するまでの時間をカウントする。カウンタ１４３は、水平信号線１１８を介してセンスアンプ１１９に接続されており、カウント値（比較時間）をセンスアンプ１１９に出力する。
センスアンプ１１９は、各カウンタ１４３から入力された比較時間（カウント値）を、それに対応する出力コードに変換する。これにより、アナログの画素信号が、デジタル信号に変換される。センスアンプ１１９は、変換された出力コードを順次、信号処理部１２０に出力する。
CMOSイメージセンサ１００は、以上のように構成される。
＜参照信号生成部（DAC）の詳細な構成（第１の構成）＞
次に、図３を参照して、図２の参照信号生成部１４０の詳細な構成について説明する。なお、図３では、説明の簡略化のため、電流源を６つのみ示すが、実際には、さらに多くの電流源が並列に接続される。
図３に示すように、参照信号生成部１４０Ａは、第１電流源２１１乃至第６電流源２１６、第１バイアスブロック２２１、第２バイアスブロック２２２、被参照電流源２３１、及び出力抵抗２３２から構成される。
第１電流源２１１は、PMOSトランジスタM11及びPMOSトランジスタM12から構成される。PMOSトランジスタM11において、そのゲート端子はバイアス配線２０２に接続され、そのソース端子は電源配線２０１に接続され、そのドレイン端子はPMOSトランジスタM12のソース端子に接続される。第１電流源２１１を流れる電流I1の電流値は、電源電圧とバイアス電圧との差、すなわち、PMOSトランジスタM11のゲート−ソース間電圧Vgsによって決定される。
PMOSトランジスタM12のゲート端子は、システム制御部１１５から供給される第１スイッチング制御信号SW1の供給端子（不図示）に接続される。すなわち、PMOSトランジスタM12は、第１スイッチング制御信号SW1の反転信号に応じて、オン／オフ制御される。また、PMOSトランジスタM12において、そのソース端子は、PMOSトランジスタM11のドレイン端子に接続され、そのドレイン端子は、参照信号RAMPの出力端子（Out）及び出力抵抗２３２（抵抗値Rout）の一方の端子に接続される。
第２電流源２１２は、第１電流源２１１等の他の電流源と並列接続されており、電流源としてのPMOSトランジスタM21と、スイッチング素子としてのPMOSトランジスタM22から構成される。また、PMOSトランジスタM21，M22は、PMOSトランジスタM11，M12と同様の接続関係を有する。
第３電流源２１３乃至第６電流源２１６は、第１電流源２１１等の他の電流源と並列接続されており、それらの電流源を構成するPMOSトランジスタについても、第１電流源２１１を構成するPMOSトランジスタと同様の接続関係を有する。
第１バイアスブロック２２１は、PMOSトランジスタMAから構成される。PMOSトランジスタMAのゲート端子はバイアス配線２０２に接続され、PMOSトランジスタMAのソース端子は電源配線２０１に接続される。また、PMOSトランジスタMAのゲート端子は、自身のドレイン端子に接続される（ダイオード接続される）。
第２バイアスブロック２２２は、PMOSトランジスタMBから構成される。PMOSトランジスタMBのゲート端子はバイアス配線２０２に接続され、PMOSトランジスタMBのソース端子は電源配線２０１に接続される。また、PMOSトランジスタMBのゲート端子は、自身のドレイン端子に接続される（ダイオード接続される）。さらに、PMOSトランジスタMBのドレイン端子は、被参照電流源２３１に接続される。
被参照電流源２３１の電流流入側の端子は、PMOSトランジスタMBのドレイン端子と接続され、電流流出側の端子は、接地される。
PMOSトランジスタM12，M22，M32，M42，M52，M62のドレイン端子は、参照信号RAMPの出力端子（Out）及び出力抵抗２３２（抵抗値Rout）の一方の端子に接続される。なお、出力抵抗２３２の他方の端子は、接地される。
以上のように構成される参照信号生成部１４０Ａにおいては、PMOSトランジスタMA及びPMOSトランジスタMBと、PMOSトランジスタM11，PMOSトランジスタM21，PMOSトランジスタM31，PMOSトランジスタM41，PMOSトランジスタM51，及びPMOSトランジスタM61との間で、カレントミラー回路が構成される。このカレントミラー回路では、PMOSトランジスタMAから構成される第１バイアスブロック２２１と、PMOSトランジスタMBから構成される第２バイアスブロック２２２が、カレントミラー回路のミラー元とされる。
また、各電流源は、対応するスイッチ制御信号（SW1乃至SW6）に応じてオン／オフ制御されるが、以下の説明では、出力抵抗２３２に接続されたPMOSトランジスタがオン状態である場合を、電流源がオン状態であるという。すなわち、各電流源のオン状態に応じて、出力端子から出力される参照信号RAMPの電圧レベルが変動することになる。
第１電流源２１１がオン状態である場合、PMOSトランジスタM11，M12には、電流I1が流れる。同様にまた、第２電流源２１２乃至第６電流源２１６がそれぞれオン状態である場合、それらの電流源を構成する各PMOSトランジスタには、電流I2乃至電流I6がそれぞれ流れることになる。また、第１バイアスブロック２２１のPMOSトランジスタMAには、バイアス電流IAが流れる。さらに、第２バイアスブロック２２２のPMOSトランジスタMBには、バイアス電流IBが流れる。
このとき、電流Iは、電流I1乃至電流I6の電流値と、基準電流Irefの電流値とを足し合わせた電流量に相当する。また、第１バイアスブロック２２１では、バイアス電流IAが流され、基準電流IrefAが得られる。一方、第２バイアスブロック２２２では、バイアス電流IBが流され、基準電流IrefBが得られる。
すなわち、参照信号生成部１４０Ａにおいては、第１バイアスブロック２２１と、第２バイアスブロック２２２の２つのバイアスブロックを配置することで、電流源の基準となる基準電流Irefを、基準電流IrefAと、基準電流IrefBとの２つに分割して、バイアス配線２０２に流れる電流を制御している。
その理由であるが、次の通りである。つまり、電源配線２０１で発生するIRドロップを抑制する方法としては、バイアス配線２０２にもIRドロップを生じさせて、IRドロップをバランスさせる方法がある。ただし、一般的には、バイアス配線２０２には電流を流さないため、抵抗値が比較的大きく、バイアス配線２０２にて電源配線２０１とIRドロップをそろえるためには、バイアス配線２０２が太くなるように構成する必要がある。そのため、単にバイアス配線２０２に電流を流して、IRドロップを生じさせるようにすると、結果として回路規模の増大につながってしまう。
そこで、参照信号生成部１４０Ａにおいては、基準電流Irefを、基準電流IrefAと基準電流IrefBに分割して、分割された基準電流IrefAをバイアス配線２０２に流すことによって、バイアス配線２０２にもIRドロップを生じさせている。これにより、バイアス配線２０２を強化する必要がなくなるため、その結果、回路規模を増大させることなく、IRドロップの影響を緩和することができる。
（参照信号生成部（DAC）の動作）
次に、参照信号生成部１４０Ａの動作を説明する。まず、すべての電流源がオフ状態となる場合、最小電圧レベル（グランドレベル）の参照信号RAMPが出力される。
次いで、さらに所定の時間経過後、第１電流源をオン状態にする。これにより、第１電流源２１１内では、PMOSトランジスタM11からPMOSトランジスタM12に電流が流れ、参照信号生成部１４０Ａから出力される参照信号RAMPの電圧レベルが上昇する。
次いで、さらに所定の時間経過後、第１電流源２１１をオン状態にしたまま、第２電流源２１２をオン状態にする。その結果、参照信号RAMPの出力端子（Out）に流れる電流量が増大し、参照信号RAMPの電圧レベルもさらに上昇する。その後も、所定の時間経過後に、第３電流源２１３乃至第６電流源２１６を順次、オン状態とすることで、時間の経過とともに、参照信号RAMPの出力電圧レベルが直線状に上昇する。
このようにして、参照信号生成部１４０Ａでは、時間に対して所定の傾きで増加し、かつ、所定のダイナミックレンジで電圧レベルが増加する波形の参照信号RAMPが生成され、出力される。
また、参照信号生成部１４０Ａでは、IRドロップの影響を受けずに、各電流源の電流値が均一化されるため、参照信号RAMPの波形が曲線状とはならず、参照信号RAMPの時間に対する電圧レベルの線形性（リニアリティ）を確保することができる。
以上、参照信号生成部１４０Ａにおいては、PMOSトランジスタM12，M22，M32，M42，M52，M62が、デジタル信号であるスイッチ制御信号（SW1乃至SW6）に応じてスイッチング動作をすることで、PMOSトランジスタM11，M21，M31，M41，M51，M61からの電流が出力端子（Out）に流れて、アナログ信号である参照信号RAMPとして出力される。このように、参照信号生成部１４０Ａは、デジタル信号をアナログ信号に変換するDA変換回路として動作することになる。
[シミュレーションの詳細]
ところで、複数のバイアスブロックを配置することで、IRドロップの影響を緩和する技術は、本技術の発明者によって行われた、詳細なるシミュレーションにより見出されたものである。そこで、次に、当該シミュレーションの詳細について、図４乃至図８を参照して説明する。
（シミュレーションの条件）
図４は、参照信号生成部１４０Ａにおいて行われるシミュレーションの条件を説明するための図である。なお、図４では、電源配線２０１とバイアス配線２０２の太さの比較のため、それらの配線の太さについて具体的に図示している。すなわち、一般的に、バイアス配線２０２には電流を流さないため、その抵抗値は、電源配線２０１と比べて大きくなる。
当該シミュレーションは、次の条件で行われる。
電流源の数：100個
電源配線２０１の抵抗：1Ω
バイアス配線２０２の抵抗：15Ω
各電流源を流れる電流の電流値（単位電流）：0.3mA
各電流源を流れる電流の電流値の合計値：30mA（0.3mA×100個）
基準電流Irefの電流値：6mA
そして、以上の条件を固定とし、基準電流Irefの分割割合を変動させることで、シミュレーションが行われる。
すなわち、第１バイアスブロック２２１の基準電流IrefAと、第２バイアスブロック２２２の基準電流IrefBをそれぞれ、次のケース１乃至４のように設定することで、基準電流Irefの分割割合を変動させる。
ケース１：基準電流IrefA 1.5mA，基準電流IrefB 4.5mA
ケース２：基準電流IrefA 0mA，基準電流IrefB 6mA
ケース３：基準電流IrefA 3mA，基準電流IrefB 3mA
ケース４：基準電流IrefA 6mA，基準電流IrefB 0mA
以下、ケース１乃至４の場合における、具体的なシミュレーションの結果を示す。
（ケース１：IrefA 1.5mA，IrefB 4.5mA）
図５は、ケース１のシミュレーションの結果を示す図である。
図５において、横軸は、図４の電源配線２０１とバイアス配線２０２の配線位置に対応しており、その軸上に付された数値は、電流源の数を示している。また、縦軸は、IRドロップ量（単位mV）を表しており、図中上から下に向かうほど、その電圧降下の量が大きくなる。
また、ケース１においては、基準電流IrefAと基準電流IrefBとは、基準電流Irefが、１：３の比率になるように分割されている。
図５において、電源配線２０１のIRドロップを示す線Ｌ１（図中の一点鎖線）は、下に凸の曲線であって、電源VDDから離れるほど、IRドロップ量が大きくなる。また、バイアス配線２０２のIRドロップを示す線Ｌ２（図中の実線）は、略直線状の線であって、電源VDDから離れるほど、IRドロップ量が大きくなる。
これらの２つの線を比較すれば、電源配線２０１のIRドロップを示す線Ｌ１と、バイアス配線２０２のIRドロップを示す線Ｌ２とは、若干のずれはあるものの、その形状や対応する配線位置のIRドロップ量が近似している。したがって、ケース１の場合、バイアス配線２０２に生じるIRドロップによって、IRドロップをバランスさせることが可能となる。
（ケース２：IrefA 0mA，IrefB 6mA）
図６は、ケース２のシミュレーションの結果を示す図である。図６において、軸などの関係は、図５と同様とされる。また、ケース２では、IrefA 0mAとなるため、バイアス配線２０２には電流を流さないことになる。
図６において、電源配線２０１のIRドロップを示す線Ｌ１は、図５の場合と同様に、下に凸の曲線であって、電源VDDから離れるほど、IRドロップ量が大きくなる。一方、バイアス配線２０２のIRドロップを示す線Ｌ２は、略直線状の線となるが、バイアス配線２０２には電流を流していないため、すべての配線位置でIRドロップ量がゼロとなり、IRドロップを生じさせることができない。
これらの２つの線を比較すれば、電源配線２０１のIRドロップを示す線Ｌ１と、バイアス配線２０２のIRドロップを示す線Ｌ２とでは、対応する配線位置のIRドロップ量が大きく異なっている。したがって、ケース２の場合、バイアス配線２０２に生じるIRドロップによって、IRドロップをバランスさせることは困難である。
（ケース３：IrefA 3mA，IrefB 3mA）
図７は、ケース３のシミュレーションの結果を示す図である。図７において、軸などの関係は、図５と同様とされる。また、ケース３においては、基準電流IrefAと基準電流IrefBとは、基準電流Irefが、１：１の比率になるように分割されている。
図７において、電源配線２０１のIRドロップを示す線Ｌ１は、図５の場合と同様に、下に凸の曲線であって、電源VDDから離れるほど、IRドロップ量が大きくなる。一方、バイアス配線２０２のIRドロップを示す線Ｌ２は、略直線状の線であって、電源VDDから離れるほど、IRドロップ量が大きくなる。
これらの２つの線を比較すれば、電源配線２０１のIRドロップを示す線Ｌ１と、バイアス配線２０２のIRドロップを示す線Ｌ２とでは、対応する配線位置のIRドロップ量が大きく異なっている。したがって、ケース３の場合、バイアス配線２０２に生じるIRドロップによって、IRドロップをバランスさせることは困難である。
（ケース４：IrefA 6mA，IrefB 0mA）
図８は、ケース４のシミュレーションの結果を示す図である。図８において、軸などの関係は、図５と同様とされる。また、ケース４では、IrefA 6mAとなるため、バイアス配線２０２には、基準電流Irefのすべてが流れることになる。
図８において、電源配線２０１のIRドロップを示す線Ｌ１は、図５の場合と同様に、下に凸の曲線であって、電源VDDから離れるほど、IRドロップ量が大きくなる。一方、バイアス配線２０２のIRドロップを示す線Ｌ２は、略直線状の線であって、電源VDDから離れるほど、IRドロップ量が大きくなる。
これらの２つの線を比較すれば、電源配線２０１のIRドロップを示す線Ｌ１と、バイアス配線２０２のIRドロップを示す線Ｌ２とでは、対応する配線位置のIRドロップ量が大きく異なっている。したがって、ケース４の場合、バイアス配線２０２に生じるIRドロップによって、IRドロップをバランスさせることは困難である。
以上、図５乃至図８のシミュレーションの結果に示したように、基準電流Irefの分割割合を変動させてシミュレーションを行った場合、ケース１乃至４のうち、ケース１（IrefA 1.5mA，IrefB 4.5mA）の設定値を用いたときが、最も理想的に、バイアス配線２０２にIRドロップを生じさせることになる。
すなわち、参照信号生成部１４０Ａにおいては、第１バイアスブロック２２１と第２バイアスブロック２２２を配置した場合、それらのバイアスブロックの基準電流IrefAと、基準電流IrefBとが１：３の比率となるように、基準電流Irefを分割することで、最も理想的に、バイアス配線２０２にIRドロップを生じさせることができる。その結果、電源配線２０１で発生するIRドロップと、バイアス配線２０２で発生させたIRドロップとがバランスされ、IRドロップの影響を低減することができる。
また、このとき、基準電流Irefを、基準電流IrefAと基準電流IrefBとに分割して、分割された基準電流IrefAを、バイアス配線２０２に流すことから、バイアス配線２０２が太くなるように構成する必要がなく、結果として回路規模を増大させることなく、IRドロップの影響を緩和することが可能となる。
＜参照信号生成部（DAC）の他の構成（第２の構成）＞
図９は、図２の参照信号生成部１４０の他の構成を示す図である。すなわち、図３の参照信号生成部１４０Ａでは、バイアスブロックが２つ配置された場合について示したが、バイアスブロックは、２つに限らず、２つ以上であれば、いくつ配置されるようにしてもよい。図９の参照信号生成部１４０Ｂにおいては、複数配置されるバイアスブロックの一例として、バイアスブロックが３つ配置された場合を示している。
図９に示すように、参照信号生成部１４０Ｂは、第１電流源２１１乃至第１００電流源２１９、第１バイアスブロック２２１、第２バイアスブロック２２２、第３バイアスブロック２２３、被参照電流源２３１、及び出力抵抗２３２から構成される。なお、図９では、説明の簡略化のため、電流源を６つのみ示すが、実際には、100個の電流源が設けられている。また、図９において、図３に対応する箇所には同一の符号が付してあり、その説明は適宜省略する。
第１バイアスブロック２２１と、第２バイアスブロック２２２は、図３の第１バイアスブロック２２１と、第２バイアスブロック２２２と同様に構成される。
第３バイアスブロック２２３は、PMOSトランジスタMCから構成される。PMOSトランジスタMCのゲート端子はバイアス配線２０２に接続され、PMOSトランジスタMCのソース端子は電源配線２０１に接続される。また、PMOSトランジスタMCのゲート端子は、自身のドレイン端子に接続される（ダイオード接続される）。
参照信号生成部１４０Ｂでは、PMOSトランジスタMA、PMOSトランジスタMB、及びPMOSトランジスタMCと、PMOSトランジスタM11乃至PMOSトランジスタM91との間で、カレントミラー回路が構成される。このカレントミラー回路では、PMOSトランジスタMAから構成される第１バイアスブロック２２１と、PMOSトランジスタMBから構成される第２バイアスブロック２２２と、PMOSトランジスタMCから構成される第３バイアスブロック２２３とが、カレントミラー回路のミラー元とされる。
また、各電流源は、対応するスイッチ制御信号（SW1乃至SW100）に応じてオン／オフ制御される。第１電流源２１１乃至第１００電流源２１９がそれぞれオン状態である場合、それらの電流源を構成する各PMOSトランジスタには、電流I1乃至電流I100がそれぞれ流れることになる。また、第１バイアスブロック２２１のPMOSトランジスタMAには、バイアス電流IAが流れ、第２バイアスブロック２２２のPMOSトランジスタMBには、バイアス電流IBが流れる。さらに、第３バイアスブロック２２３のPMOSトランジスタMCには、バイアス電流ICが流れる。
このとき、電流Iは、電流I1乃至電流I100の電流値と、基準電流Irefの電流値とを足し合わせた電流量に相当する。また、第１バイアスブロック２２１では、バイアス電流IAが流されて基準電流IrefAが得られ、第２バイアスブロック２２２では、バイアス電流IBが流されて基準電流IrefBが得られる。一方、第３バイアスブロック２２３では、バイアス電流ICが流され、基準電流IrefCが得られる。
すなわち、参照信号生成部１４０Ｂにおいては、第１バイアスブロック２２１、第２バイアスブロック２２２、及び第３バイアスブロック２２３の３つのバイアスブロックを配置することで、電流源の基準となる基準電流Irefを、基準電流IrefAと、基準電流IrefBと、基準電流IrefCとの３つに分割して、バイアス配線２０２に流れる電流を制御している。
そして、参照信号生成部１４０Ｂにおいては、基準電流Irefを、基準電流IrefAと、基準電流IrefBと、基準電流IrefCとに分割して、分割された基準電流IrefA及び基準電流IrefCをバイアス配線２０２に流すことによって、バイアス配線２０２にもIRドロップを生じさせている。これにより、バイアス配線２０２を強化する必要がなくなるため、その結果、回路規模を増大させることなく、IRドロップの影響を緩和することができる。
具体的には、参照信号生成部１４０Ｂのように、バイアスブロックを３つ以上配置した場合には、バイアス配線２０２に電流を引き込むことができるため、バイアス配線２０２のIRドロップを示す線（Ｌ２）は、上に凸の曲線になる。また、前述のバイアスブロックを２つ配置した場合のシミュレーションの結果（図５乃至図８）では、電源配線２０１のIRドロップを示す線Ｌ１は、下に凸の曲線であったが、当該曲線が、上に凸になる場合も想定される。
この場合、バイアス配線２０２に生じるIRドロップによって、IRドロップをバランスさせることが可能となる。また、配置するバイアスブロックの数が多いほど、電源配線２０１のIRドロップの自由度が上がるというメリットもある。
また、図３の参照信号生成部１４０Ａと、図９の参照信号生成部１４０Ｂにおいては、カレントミラー回路を構成するトランジスタとして、PMOSトランジスタが用いられる場合について説明した。図２の参照信号生成部１４０において、PMOSトランジスタを用いた場合、グランド基準DACとして動作するため、電流源に電流が流れないときには、参照信号RAMPの出力電圧レベルは０（グランド）となる。そして、電流が流れる電流源の数が増加するとともに、その出力電圧レベルが直線状に上昇することになる。
そのため、PMOSトランジスタを用いた構成を採用した場合、仮に、電源VDDにノイズが入った場合であっても、参照信号RAMPの出力電圧レベルが揺れることはなく、参照信号RAMPの時間に対する電圧レベルの線形性（リニアリティ）を確保することができる。
例えば、民生用の電子機器では電源VDDが安定しない場合があるので、本構成は、CMOSイメージセンサ１００が、民生用の電子機器に搭載される場合に採用すると好適である。
＜参照信号生成部（DAC）の他の構成（第３の構成）＞
図１０は、図２の参照信号生成部１４０のさらに他の構成を示す図である。すなわち、前述の参照信号生成部１４０Ａ（図３）及び参照信号生成部１４０Ｂ（図９）においては、カレントミラー回路を構成するトランジスタとして、PMOSトランジスタを用いる例を示したが、PMOSトランジスタの代わりに、NMOSトランジスタを用いて構成するようにしてもよい。図１０の参照信号生成部１４０Ｃでは、カレントミラー回路を構成するトランジスタとして、NMOSトランジスタを用いている。
図１０に示すように、参照信号生成部１４０Ｃは、第１電流源２６１乃至第６電流源２６６、第１バイアスブロック２７１、第２バイアスブロック２７２、被参照電流源２８１、及び出力抵抗２８２から構成される。
第１電流源２６１は、NMOSトランジスタM13及びNMOSトランジスタM14から構成される。NMOSトランジスタM13において、そのゲート端子はバイアス配線２５２に接続され、そのソース端子は電源配線２５１に接続され、そのドレイン端子はNMOSトランジスタM14のソース端子に接続される。
NMOSトランジスタM14のゲート端子は、システム制御部１１５から供給される第１スイッチング制御信号SW1の供給端子（不図示）に接続される。すなわち、NMOSトランジスタM14は、第１スイッチング制御信号SW1の反転信号に応じて、オン／オフ制御される。また、NMOSトランジスタM14において、そのソース端子はNMOSトランジスタM13のドレイン端子に接続され、そのドレイン端子は、参照信号RAMPの出力端子（Out）及び出力抵抗２８２（抵抗値Rout）の一方の端子に接続される。
第２電流源２６２は、第１電流源２６１等の他の電流源と並列接続されており、電流源としてのNMOSトランジスタM23と、スイッチング素子としてのNMOSトランジスタM24から構成される。また、NMOSトランジスタM23，M24は、NMOSトランジスタM13，M14と同様の接続関係を有する。
第３電流源２６３乃至第６電流源２６６は、第１電流源２６１等の他の電流源と並列接続されており、それらの電流源を構成するNMOSトランジスタについても、第１電流源２６１を構成するNMOSトランジスタと同様の接続関係を有する。
第１バイアスブロック２７１は、NMOSトランジスタMDから構成される。NMOSトランジスタMDのゲート端子はバイアス配線２５２に接続され、NMOSトランジスタMDのソース端子は電源配線２５１に接続される。また、NMOSトランジスタMDのゲート端子は、自身のドレイン端子に接続される（ダイオード接続される）。さらに、NMOSトランジスタMDのドレイン端子は、被参照電流源２８１に接続される。
第２バイアスブロック２７２は、NMOSトランジスタMEから構成される。NMOSトランジスタMEのゲート端子はバイアス配線２５２に接続され、NMOSトランジスタMEのソース端子は電源配線２５１に接続される。また、NMOSトランジスタMEのゲート端子は、自身のドレイン端子に接続される（ダイオード接続される）。
被参照電流源２８１の電流流入側の端子は、電源VDDに接続され、電流流出側の端子は、NMOSトランジスタMDのドレイン端子と接続される。
NMOSトランジスタM14，M24，M34，M44，M54，M64のドレイン端子は、参照信号RAMPの出力端子（Out）及び出力抵抗２８２（抵抗値Rout）の一方の端子に接続される。なお、出力抵抗２８２の他方の端子は、電源VDDに接続される。
以上のように構成される参照信号生成部１４０Ｃにおいては、NMOSトランジスタMD及びNMOSトランジスタMEと、NMOSトランジスタM13，NMOSトランジスタM23，NMOSトランジスタM33，NMOSトランジスタM43，NMOSトランジスタM53，及びNMOSトランジスタM63との間で、カレントミラー回路が構成される。
また、各電流源は、対応するスイッチ制御信号（SW1乃至SW6）に応じてオン／オフ制御される。すなわち、第１電流源２６１乃至第６電流源２６２がそれぞれオン状態である場合、それらの電流源を構成する各NMOSトランジスタには、電流I1乃至電流I6がそれぞれ流れることになる。また、第１バイアスブロック２７１のNMOSトランジスタMDには、バイアス電流IDが流れる。さらに、第２バイアスブロック２７２のNMOSトランジスタMEには、バイアス電流IEが流れる。
このとき、第１バイアスブロック２７１では、バイアス電流IDが流され、基準電流IrefDが得られる。一方、第２バイアスブロック２７２では、バイアス電流IEが流され、基準電流IrefEが得られる。
すなわち、参照信号生成部１４０Ｃにおいては、第１バイアスブロック２７１と、第２バイアスブロック２７２の２つのバイアスブロックを配置することで、電流源の基準となる基準電流Irefを、基準電流IrefDと、基準電流IrefEとの２つに分割して、バイアス配線２５２に流れるようにしている。
そして、参照信号生成部１４０Ｃでは、基準電流Irefを、基準電流IrefDと基準電流IrefEに分割して、分割された基準電流IrefEをバイアス配線２５２に流すことによって、バイアス配線２５２にもIRドロップを生じさせている。これにより、バイアス配線２５２を強化する必要がなくなるため、その結果、回路規模の増大させることなく、IRドロップの影響を緩和することができる。
（参照信号生成部（DAC）の動作）
次に、参照信号生成部１４０Ｃの動作を説明する。まず、すべての電流源がオフ状態となる場合、最大電圧レベル（電源VDDレベル）の参照信号RAMPが出力される。
次いで、さらに所定の時間経過後、第１電流源をオン状態にする。これにより、第１電流源２６１内では、NMOSトランジスタM14からNMOSトランジスタM13に電流が流れ、参照信号生成部１４０Ｃから出力される参照信号RAMPの電圧レベルが低下する。
次いで、さらに所定の時間経過後、第１電流源２６１をオン状態にしたまま、第２電流源２６２をオン状態にする。その結果、参照信号RAMPの電圧レベルがさらに低下する。その後も、所定の時間経過後に、第３電流源２６３乃至第６電流源２６６を順次、オン状態とすることで、時間の経過とともに、参照信号RAMPの出力電圧レベルが直線状に低下する。
このようにして、参照信号生成部１４０Ｃでは、時間に対して所定の傾きで低下し、かつ、所定のダイナミックレンジで電圧レベルが低下する波形の参照信号RAMPが生成され、出力される。
また、参照信号生成部１４０Ｃでは、IRドロップの影響を受けずに、各電流源の電流値が均一化されるため、参照信号RAMPの波形が曲線状とはならず、参照信号RAMPの時間に対する電圧レベルの線形性（リニアリティ）を確保することができる。
以上のように、参照信号生成部１４０において、NMOSトランジスタを用いた場合、電源基準DACとして動作するため、電流源に電流が流れないときには、参照信号RAMPの出力電圧レベルは電源VDDとなる。そして、電流が流れる電流源の数が増加するとともに、その出力電圧レベルが直線上に低下することになる。
したがって、仮に電源VDDが安定しているのであれば、NMOSトランジスタを用いた構成を採用すると好適である。その理由であるが、一般的に、白色と黒色では、黒色のほうがS/N比（Signal Noise Ratio）が小さいため、ノイズの影響を受けやすく、また、ノイズの影響は電流を流していない状態のほうが受けにくい。そのため、参照信号RAMPの時間的に最初のほうの黒レベルが高いとき、ノイズが目立つことになるが、電源基準DACとして動作すれば、最初のほうに流す電流量は少ないため、ノイズの影響を抑制することができる。
例えば、業務用の電子機器では、外部から供給される安定した電源VDDを得ることができるので、本構成は、CMOSイメージセンサ１００が、業務用の電子機器に搭載される場合に採用すると好適である。
＜参照信号生成部（DAC）の他の構成（第４の構成）＞
ところで、前述の図５に示したシミュレーションの結果であるが、全ての電流源がオン状態の場合における電源配線２０１のIRドロップを示している。参照信号RAMPを生成する過程では、各電流源を順次オン状態にしていくので、全ての電流源がオン状態とならない状態で、電源配線２０１にIRドロップが発生することになる。
例えば、図３の参照信号生成部１４０Ａにおいて、第1電流源２１１乃至第６電流源２１６のすべてがオフ状態となる場合、PMOSトランジスタM11乃至M61には電流が流れないため、第２バイアスブロック２２２の基準電流IrefBのみによって、電源配線２０１のIRドロップが引き起こされることになる。この場合、バイアス配線２０２にもIRドロップを発生させるだけでは、IRドロップをバランスさせることができないため、例えば、図１１に示す構成を採用するようにする。
図１１は、図２の参照信号生成部１４０のさらに他の構成を示す図である。すなわち、図１１の参照信号生成部１４０Ｄでは、各電流源に設けられるスイッチング素子として、２つのPMOSトランジスタが並列に接続され、それらのPMOSトランジスタのゲート端子に供給されるスイッチング制御信号のうち、一方のスイッチング制御信号がインバータにより反転される。
具体的には、第１電流源２１１は、PMOSトランジスタM11、PMOSトランジスタM15、PMOSトランジスタM16、及びインバータINV1から構成される。PMOSトランジスタM11において、そのゲート端子はバイアス配線２０２に接続され、そのソース端子は電源配線２０１に接続され、そのドレイン端子はPMOSトランジスタM15とPMOSトランジスタM16のソース端子に接続される。
PMOSトランジスタM15のゲート端子は、インバータINV1の出力端子に接続される。また、PMOSトランジスタM15において、そのソース端子はPMOSトランジスタM11のドレイン端子に接続され、そのドレイン端子は、参照信号RAMPの出力端子（Out）及び出力抵抗２３２（抵抗値Rout）の一方の端子に接続される。
インバータINV1は、その入力端子がシステム制御部１１５から供給される第１スイッチング制御信号SW1の供給端子（不図示）に接続され、その出力端子がPMOSトランジスタM15のゲート端子に接続される。
PMOSトランジスタM16のゲート端子は、システム制御部１１５から供給される第１スイッチング制御信号SW1の供給端子（不図示）に接続される。また、PMOSトランジスタM16において、そのソース端子は、PMOSトランジスタM11のドレイン端子に接続され、そのドレイン端子は接地される。
すなわち、PMOSトランジスタM15のゲート端子には、反転された第１スイッチング制御信号SW1が供給され、PMOSトランジスタM16のゲート端子には、第１スイッチング制御信号SW1が供給されるので、PMOSトランジスタM15とPMOSトランジスタM16とは、オン／オフ状態が反対となる。従って、第１電流源２１１がオン状態、すなわち、PMOSトランジスタM15がオン状態で、かつ、PMOSトランジスタM16がオフ状態となる場合には、出力端子（Out）側に電流Iaが流れることになる。一方、第１電流源２１１がオフ状態、すなわち、PMOSトランジスタM15がオフ状態で、かつ、PMOSトランジスタM16がオン状態となる場合には、グランド側に電流Ibが流れることになる。
同様にまた、第２電流源２１２乃至第６電流源２１６がそれぞれオン状態である場合、出力端子（Out）側に電流Iaが流れる。また、第２電流源２１２乃至第６電流源２１６がそれぞれオフ状態である場合、グランド側に電流Ibが流れる。
このように、第１電流源２１１乃至第６電流源２１６がオフ状態となる場合、出力端子（Out）側に電流Iaは流れないが、第１電流源２１１乃至第６電流源２１６には電流が流れ続けて、いわゆる捨て電流Ibがグランド側に流れることになる。これにより、参照信号RAMPを生成する過程で、各電流源を順次オン状態にしていく場合であっても、電源配線２０１を流れる電流量は一定となるので、バイアス配線２０２にIRドロップを発生させることで、電源配線２０１とバイアス配線２０２のIRドロップをバランスさせることができる。
＜変形例＞
前述の説明では、参照信号生成部１４０は、カラム処理部１１３の一部であるとして説明したが、カラム処理部１１３とは独立したブロックとして構成されるようにしてもよい。また、参照信号生成部１４０は、カラム処理部１１３の一処理部として構成されるとして説明したが、それを、独立した装置であると捉えて、参照信号生成装置（DA変換回路（DAC：Digital Analog Converter））として構成されるようにすることもできる。
さらに、前述の説明では、カラム処理部１１３は、CMOSイメージセンサ１００の一処理部として構成されるとして説明したが、AD変換機能を有する独立した装置であると捉えて、AD変換装置として構成されるようにすることもできる。この場合、センスアンプ１１９の機能は、カラム処理部１１３に含まれることになる。
なお、本技術は、参照信号生成部（DAC）１４０への適用に限られるものではない。すなわち、本技術は、カレントミラー回路を有する半導体集積回路全般に対して適用することができる。
また、本技術は、固体撮像素子への適用に限られるものではない。すなわち、本技術は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置、画像読取部に固体撮像素子を用いる複写機など、画像取込部（光電変換部）に固体撮像素子を用いる電子機器全般に対して適用することができる。固体撮像素子は、ワンチップとして形成された形態であってもよいし、撮像部と信号処理部又は光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
＜本技術を適用した電子機器の構成例＞
図１２は、本技術を適用した電子機器としての、撮像装置の構成例を示すブロック図である。
図１２の撮像装置３００は、レンズ群などからなる光学部３０１、前述した単位画素１３０の各構成が採用される固体撮像素子（撮像デバイス）３０２、及びカメラ信号処理回路であるDSP(Digital Signal Processor)回路３０３を備える。また、撮像装置３００は、フレームメモリ３０４、表示部３０５、記録部３０６、操作部３０７、及び電源部３０８も備える。DSP回路３０３、フレームメモリ３０４、表示部３０５、記録部３０６、操作部３０７、及び電源部３０８は、バスライン３０９を介して相互に接続されている。
光学部３０１は、被写体からの入射光（像光）を取り込んで固体撮像素子３０２の撮像面上に結像する。固体撮像素子３０２は、光学部３０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像素子３０２として、前述の実施の形態に係るCMOSイメージセンサ１００等の固体撮像素子、すなわちグローバル露光によって歪みのない撮像を実現できる固体撮像素子を用いることができる。
表示部３０５は、例えば、液晶パネルや有機EL(electro luminescence)パネル等のパネル型表示装置からなり、固体撮像素子３０２で撮像された動画又は静止画を表示する。記録部３０６は、固体撮像素子３０２で撮像された動画又は静止画を記録媒体に記録する。
操作部３０７は、ユーザによる操作の下に、撮像装置３００が持つ様々な機能について操作指令を発する。電源部３０８は、DSP回路３０３、フレームメモリ３０４、表示部３０５、記録部３０６、及び操作部３０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
前述の実施形態においては、可視光の光量に応じた信号電荷を物理量として検知する単位画素１３０が行列状に配置されてなるCMOSイメージセンサに適用した場合を例に挙げて説明した。しかしながら、本技術はCMOSイメージセンサへの適用に限られるものではなく、画素アレイ部の画素列ごとにカラム処理部を配置してなるカラム方式の固体撮像素子全般に対して適用可能である。
また、本技術は、可視光の入射光量の分布を検知して画像として撮像する固体撮像素子への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像素子や、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像素子（物理量分布検知装置）全般に対して適用可能である。
なお、本技術の実施の形態は、前述の実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
また、本技術は、以下のような構成をとることができる。
（１）
電源配線とバイアス配線にそれぞれ接続される第１のトランジスタからなる複数の電流源と、
前記第１のトランジスタとともにカレントミラー回路を構成し、前記電流源の基準となる基準電流を複数に分割して、前記バイアス配線に流れるようにする第２のトランジスタからなる複数のバイアスブロックと
を備える半導体集積回路。
（２）
前記バイアスブロックは、２つ配置される
（１）に記載の半導体集積回路。
（３）
前記基準電流は、一方のバイアスブロックによる前記バイアス配線を流れる基準電流と、他方のバイアスブロックによる前記バイアス配線を流れない基準電流とが、１：３の比率になるように分割される
（２）に記載の半導体集積回路。
（４）
前記第１のトランジスタは、PMOSトランジスタから構成され、
前記PMOSトランジスタのゲートは、前記バイアス配線に接続され、ソースは、前記電源配線に接続され、ドレインは、出力端子に接続される
（１）乃至（３）のいずれか一項に記載の半導体集積回路。
（５）
前記第１のトランジスタは、NMOSトランジスタから構成され、
前記NMOSトランジスタのゲートは、前記バイアス配線に接続され、ソースは、前記電源配線に接続され、ドレインは、出力端子に接続される
（１）乃至（３）のいずれか一項に記載の半導体集積回路。
（６）
前記半導体集積回路は、デジタル信号をアナログ信号に変換するDA（Digital Analog）変換回路であって、
前記電流源は、前記第１のトランジスタと直列に接続され、デジタルの制御信号に応じたスイッチング動作を行うことで、前記第１のトランジスタからの電流が出力端子に流れるようにするスイッチング素子をさらに有する
（１）乃至（５）のいずれか一項に記載の半導体集積回路。
（７）
電源配線とバイアス配線にそれぞれ接続される第１のトランジスタからなる複数の電流源と、
前記第１のトランジスタとともにカレントミラー回路を構成し、前記電流源の基準となる基準電流を流す第２のトランジスタからなる複数のバイアスブロックと
を有する半導体集積回路の電流制御方法において、
前記複数のバイアスブロックが、前記基準電流を複数に分割して、前記バイアス配線に流れるようにする
ステップを含む電流制御方法。
（８）
電源配線とバイアス配線にそれぞれ接続される第１のトランジスタと、前記第１のトランジスタと直列に接続され、デジタルの制御信号に応じたスイッチング動作を行うことで、前記第１のトランジスタからの電流が出力端子に流れるようにするスイッチング素子とからなる複数の電流源と、
前記第１のトランジスタとともにカレントミラー回路を構成し、前記電流源の基準となる基準電流を複数に分割して、前記バイアス配線に流れるようにする第２のトランジスタからなる複数のバイアスブロックと
を有するDA変換部と、
前記DA変換部により生成される参照信号に基づいて、アナログ信号をデジタル信号に変換するAD（Analog Digital）変換部と
を備えるAD変換装置。
（９）
２次元状に配置された複数の単位画素を有する画素アレイ部と、
前記複数の単位画素から読み出されるアナログの画素信号を、デジタル信号に変換するAD変換部と
を備え、
前記AD変換部は、
電源配線とバイアス配線にそれぞれ接続される第１のトランジスタと、前記第１のトランジスタと直列に接続され、デジタルの制御信号に応じたスイッチング動作を行うことで、前記第１のトランジスタからの電流が出力端子に流れるようにするスイッチング素子とからなる複数の電流源と、
前記第１のトランジスタとともにカレントミラー回路を構成し、前記電流源の基準となる基準電流を複数に分割して、前記バイアス配線に流れるようにする第２のトランジスタからなる複数のバイアスブロックと
からなるDA変換部を有し、
前記DA変換部により生成される参照信号に基づいて、アナログの画素信号を、デジタル信号に変換する
固体撮像素子。
（１０）
２次元状に配置された複数の単位画素を有する画素アレイ部と、
前記複数の単位画素から読み出されるアナログの画素信号を、デジタル信号に変換するAD変換部と
を備え、
前記AD変換部は、
電源配線とバイアス配線にそれぞれ接続される第１のトランジスタと、前記第１のトランジスタと直列に接続され、デジタルの制御信号に応じたスイッチング動作を行うことで、前記第１のトランジスタからの電流が出力端子に流れるようにするスイッチング素子とからなる複数の電流源と、
前記第１のトランジスタとともにカレントミラー回路を構成し、前記電流源の基準となる基準電流を複数に分割して、前記バイアス配線に流れるようにする第２のトランジスタからなる複数のバイアスブロックと
からなるDA変換部を有し、
前記DA変換部により生成される参照信号に基づいて、アナログの画素信号を、デジタル信号に変換する
固体撮像素子を搭載した電子機器。
１００ CMOSイメージセンサ， １１１ 画素アレイ部， １１２ 垂直駆動部， １１３ カラム処理部， １１４ 水平駆動部， １１５ システム制御部， １３０ 単位画素， １４０，１４０Ａ，１４０Ｂ，１４０Ｃ，１４０Ｄ 参照信号生成部， １４１ カラムAD変換部， １４２ コンパレータ， １４３ カウンタ， ２０１ 電源配線， ２０２ バイアス配線， ２１１乃至２１９ 電流源， ２２１，２２２，２２３ バイアスブロック， ２３１ 被参照電流源， ２３２ 出力抵抗， ２５１ 電源配線， ２５２ バイアス配線， ２６１乃至２６６ 電流源， ２７１，２７２ バイアスブロック， ２８１ 被参照電流源， ２８２ 出力抵抗， ３００ 撮像装置， ３０２ 固体撮像素子， M11乃至M91，M12乃至M92，MA，MB，MC PMOSトランジスタ， M13乃至M63，M14乃至M64，M15乃至M65，M16乃至M66，MD，ME NMOSトランジスタ

Claims (10)

  1. 電源配線とバイアス配線にそれぞれ接続される第１のトランジスタからなる複数の電流源と、
    前記第１のトランジスタとともにカレントミラー回路を構成し、前記電流源の基準となる基準電流を複数に分割して、前記バイアス配線に流れるようにする第２のトランジスタからなる複数のバイアスブロックと
    を備える半導体集積回路。
  2. 前記バイアスブロックは、２つ配置される
    請求項１に記載の半導体集積回路。
  3. 前記基準電流は、一方のバイアスブロックによる前記バイアス配線を流れる基準電流と、他方のバイアスブロックによる前記バイアス配線を流れない基準電流とが、１：３の比率になるように分割される
    請求項２に記載の半導体集積回路。
  4. 前記第１のトランジスタは、PMOSトランジスタから構成され、
    前記PMOSトランジスタのゲートは、前記バイアス配線に接続され、ソースは、前記電源配線に接続され、ドレインは、出力端子に接続される
    請求項２に記載の半導体集積回路。
  5. 前記第１のトランジスタは、NMOSトランジスタから構成され、
    前記NMOSトランジスタのゲートは、前記バイアス配線に接続され、ソースは、前記電源配線に接続され、ドレインは、出力端子に接続される
    請求項２に記載の半導体集積回路。
  6. 前記半導体集積回路は、デジタル信号をアナログ信号に変換するDA（Digital Analog）変換回路であって、
    前記電流源は、前記第１のトランジスタと直列に接続され、デジタルの制御信号に応じたスイッチング動作を行うことで、前記第１のトランジスタからの電流が出力端子に流れるようにするスイッチング素子をさらに有する
    請求項１に記載の半導体集積回路。
  7. 電源配線とバイアス配線にそれぞれ接続される第１のトランジスタからなる複数の電流源と、
    前記第１のトランジスタとともにカレントミラー回路を構成し、前記電流源の基準となる基準電流を流す第２のトランジスタからなる複数のバイアスブロックと
    を有する半導体集積回路の電流制御方法において、
    前記複数のバイアスブロックが、前記基準電流を複数に分割して、前記バイアス配線に流れるようにする
    ステップを含む電流制御方法。
  8. 電源配線とバイアス配線にそれぞれ接続される第１のトランジスタと、前記第１のトランジスタと直列に接続され、デジタルの制御信号に応じたスイッチング動作を行うことで、前記第１のトランジスタからの電流が出力端子に流れるようにするスイッチング素子とからなる複数の電流源と、
    前記第１のトランジスタとともにカレントミラー回路を構成し、前記電流源の基準となる基準電流を複数に分割して、前記バイアス配線に流れるようにする第２のトランジスタからなる複数のバイアスブロックと
    を有するDA変換部と、
    前記DA変換部により生成される参照信号に基づいて、アナログ信号をデジタル信号に変換するAD（Analog Digital）変換部と
    を備えるAD変換装置。
  9. ２次元状に配置された複数の単位画素を有する画素アレイ部と、
    前記複数の単位画素から読み出されるアナログの画素信号を、デジタル信号に変換するAD変換部と
    を備え、
    前記AD変換部は、
    電源配線とバイアス配線にそれぞれ接続される第１のトランジスタと、前記第１のトランジスタと直列に接続され、デジタルの制御信号に応じたスイッチング動作を行うことで、前記第１のトランジスタからの電流が出力端子に流れるようにするスイッチング素子とからなる複数の電流源と、
    前記第１のトランジスタとともにカレントミラー回路を構成し、前記電流源の基準となる基準電流を複数に分割して、前記バイアス配線に流れるようにする第２のトランジスタからなる複数のバイアスブロックと
    からなるDA変換部を有し、
    前記DA変換部により生成される参照信号に基づいて、アナログの画素信号を、デジタル信号に変換する
    固体撮像素子。
  10. ２次元状に配置された複数の単位画素を有する画素アレイ部と、
    前記複数の単位画素から読み出されるアナログの画素信号を、デジタル信号に変換するAD変換部と
    を備え、
    前記AD変換部は、
    電源配線とバイアス配線にそれぞれ接続される第１のトランジスタと、前記第１のトランジスタと直列に接続され、デジタルの制御信号に応じたスイッチング動作を行うことで、前記第１のトランジスタからの電流が出力端子に流れるようにするスイッチング素子とからなる複数の電流源と、
    前記第１のトランジスタとともにカレントミラー回路を構成し、前記電流源の基準となる基準電流を複数に分割して、前記バイアス配線に流れるようにする第２のトランジスタからなる複数のバイアスブロックと
    からなるDA変換部を有し、
    前記DA変換部により生成される参照信号に基づいて、アナログの画素信号を、デジタル信号に変換する
    固体撮像素子を搭載した電子機器。
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