JP5581957B2 - レベル変換回路および表示装置、並びに電子機器 - Google Patents
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Description
本発明は、入力信号の電圧レベルをレベル変換するレベル変換回路および表示装置、並びにそれを用いた電子機器に関するものである。
レベル変換回路（レベルシフト回路）は、たとえば接地電位ＧＮＤレベルと第１電圧（低耐圧電源電圧ＬＶＤＤ）のレベルとを信号レベルとする入力信号を、接地電位ＧＮＤと第１電圧より高い第２電圧（高耐圧電源電圧ＨＶＤＤ）の信号レベルに変換する。
このように、レベル変換回路は、高耐圧電源電圧ＨＶＤＤを用いることから、高耐圧のトランジスタを使用する必要があるが、従来のレベル変換回路（レベルシフタ）は、全て高耐圧トランジスタを使って構成されていた。
しかし、近年低耐圧化に伴い、高耐圧ＮＭＯＳトランジスタのゲートに充分に大きなオーバードライブ電圧ｏｖを供給できないため、能力を上げるために面積の増加を犠牲にしてきた。
このような状況において、高速化、小面積化、安定動作のために高耐圧ＮＭＯＳトランジスタのゲートに低耐圧電源電圧ＬＶＤＤより大きいバイアスを供給し、低耐圧の電源を使ってレベル変換する技術が提案されている（たとえば特許文献１，２，３参照）。
このような状況において、高速化、小面積化、安定動作のために高耐圧ＮＭＯＳトランジスタのゲートに低耐圧電源電圧ＬＶＤＤより大きいバイアスを供給し、低耐圧の電源を使ってレベル変換する技術が提案されている（たとえば特許文献１，２，３参照）。
図１は、特許文献１に開示されたレベル変換回路の構成を示す回路図である。
図１のレベル変換回路１は、ｎ型の電界効果トランジスタ（ＮＭＯＳトランジスタ）ＮＴ１〜ＮＴ７、およびｐ型の電界効果トランジスタ（ＰＭＯＳトランジスタ）ＰＴ１〜ＰＴ３を有する。
ＮＭＯＳトランジスタＮＴ１，ＮＴ２，ＮＴ５、ＰＭＯＳトランジスタＰＴ１〜ＰＴ３は高耐圧ＭＯＳトランジスタにより形成され、ＮＭＯＳトランジスタＮＴ３，ＮＴ４，ＮＴ６，ＮＴ７は低耐圧ＭＯＳトランジスタにより形成されている。
また、レベル変換回路１は、０〜５Ｖの入力信号が加えられる入力端子Ｔ１、低電圧（５Ｖ）電源端子Ｔ２、接地端子Ｔ３、高電圧電源端子Ｔ４、低電圧電源で動作するインバータＩＶ１，ＩＶ２、高電圧電源用インバータＩＶ３、出力端子Ｔ５を有する。
ＮＭＯＳトランジスタＮＴ１，ＮＴ２，ＮＴ５、ＰＭＯＳトランジスタＰＴ１〜ＰＴ３は高耐圧ＭＯＳトランジスタにより形成され、ＮＭＯＳトランジスタＮＴ３，ＮＴ４，ＮＴ６，ＮＴ７は低耐圧ＭＯＳトランジスタにより形成されている。
また、レベル変換回路１は、０〜５Ｖの入力信号が加えられる入力端子Ｔ１、低電圧（５Ｖ）電源端子Ｔ２、接地端子Ｔ３、高電圧電源端子Ｔ４、低電圧電源で動作するインバータＩＶ１，ＩＶ２、高電圧電源用インバータＩＶ３、出力端子Ｔ５を有する。
レベル変換回路１において、バイアス回路２を形成するＰＭＯＳトランジスタＰＴ３はそのソース−ドレイン電流が常時３μＡになるようにゲート電圧が設定されている。また、バイアス回路２を形成するＰＭＯＳトランジスタＰＴ３、ＮＭＯＳトランジスタＮＴ５のトランジスタ特性と、ＰＭＯＳトランジスタＰＴ１、ＮＭＯＳトランジスタＮＴ１のトランジスタ特性が同一特性に揃えられている。そして、トランジスタＮＴ５の回路とトランジスタＮＴ１の回路がカレントミラー回路を構成している。
これにより、ＮＭＯＳトランジスタＮＴ１のソース電圧が、ＮＭＯＳトランジスタＮＴ５のソース電圧と同一となり、５Ｖに保持される。ＰＭＯＳトランジスタＰＴ２とＮＭＯＳトランジスタＮＴ２の回路も同様である。
そして、ＮＭＯＳトランジスタＮＴ３，ＮＴ４のドレイン電圧が、常時、低電圧電源端子Ｔ２の電圧と同電位以下となる。この結果、低電圧電源端子Ｔ２の電圧が低下した場合においてもＮＭＯＳトランジスタＮＴ３，ＮＴ４のソース−ドレイン電流を多く流すことが可能となり、より低い入力信号によって駆動することが可能となる。
これにより、ＮＭＯＳトランジスタＮＴ１のソース電圧が、ＮＭＯＳトランジスタＮＴ５のソース電圧と同一となり、５Ｖに保持される。ＰＭＯＳトランジスタＰＴ２とＮＭＯＳトランジスタＮＴ２の回路も同様である。
そして、ＮＭＯＳトランジスタＮＴ３，ＮＴ４のドレイン電圧が、常時、低電圧電源端子Ｔ２の電圧と同電位以下となる。この結果、低電圧電源端子Ｔ２の電圧が低下した場合においてもＮＭＯＳトランジスタＮＴ３，ＮＴ４のソース−ドレイン電流を多く流すことが可能となり、より低い入力信号によって駆動することが可能となる。
図２は、特許文献２に開示されたレベル変換回路の構成を示す回路図である。
なお、理解を容易にするため、図２のレベル変換回路１Ａにおいて、図１と同様の構成部分は同一符号をもって表している。
なお、理解を容易にするため、図２のレベル変換回路１Ａにおいて、図１と同様の構成部分は同一符号をもって表している。
図２のレベル変換回路１Ａは、外部から制御信号ＥＮＸをインバータＩＶ６で反転させた制御信号ＥＮにより、バイアス回路２Ａに流れる電流を制御している。
図３は、特許文献３に開示されたレベル変換回路の構成を示す回路図である。
なお、理解を容易にするため、図３のレベル変換回路１Ｂにおいて、図１および図２と同様の構成部分は同一符号をもって表している。
なお、理解を容易にするため、図３のレベル変換回路１Ｂにおいて、図１および図２と同様の構成部分は同一符号をもって表している。
図３のレベル変換回路１Ｂは、バイアス回路（中間電圧発生回路）２Ｂはソースフォロワ回路として形成され、ＰＭＯＳトランジスタＰＴ８と抵抗Ｒ２により構成されている。
図１〜図３に示すいずれの技術も、レベルシフト動作をするうえで、電源電圧の低下に伴う動作速度の低下を防止することができる。
しかし、消費電力の増大、制御信号の追加、面積の増大などの問題が発生してしまう。
これらの、技術は全てレベル変換部（レベルシフト部）に供給するバイアス電圧を作りこめないことが原因である。
しかし、消費電力の増大、制御信号の追加、面積の増大などの問題が発生してしまう。
これらの、技術は全てレベル変換部（レベルシフト部）に供給するバイアス電圧を作りこめないことが原因である。
図１のレベル変換回路１は、定常電流がレベルシフトの動作時以外にも常時流れてしまう。すなわち、図１のレベル変換回路１は、消費電力を犠牲にした回路として構成されている。
図２のレベル変換回路１Ａは、制御信号によって動作していないときに定常電流は流れなくなるが、制御用の回路や信号が必要になる。
また、他のレベル変換部がＯＮしたときは動作していないレベル変換部にも定常電流が流れてしまう。
また、他のレベル変換部がＯＮしたときは動作していないレベル変換部にも定常電流が流れてしまう。
図３のレベル変換回路１Ｂは、使用するレベル変換部に程よいバイアス電圧を与えることができる。また、動作していないときや、他のレベル変換部も定常電流が流れないようにすることができる。
しかしながら、図３のレベル変換回路１Ｂは、以下に示すように、いくつかの問題を抱えている。
高耐圧側の電源の設定電圧の変動や、バイアス回路で電圧をソースフォロワで使用しているＰＭＯＳトランジスタＰＴ８の電圧とレベル変換部に使用しているＮＭＯＳトランジスタとのプロセスばらつきを考慮しないといけない等の問題がある。
これらを解決するためには面積が大きくなってしまう。
しかしながら、図３のレベル変換回路１Ｂは、以下に示すように、いくつかの問題を抱えている。
高耐圧側の電源の設定電圧の変動や、バイアス回路で電圧をソースフォロワで使用しているＰＭＯＳトランジスタＰＴ８の電圧とレベル変換部に使用しているＮＭＯＳトランジスタとのプロセスばらつきを考慮しないといけない等の問題がある。
これらを解決するためには面積が大きくなってしまう。
本発明は、回路構成の複雑化、消費電流の増加、特性低下を防止することができ、レイアウト面積の削減を図ることが可能なレベル変換回路および表示装置、並びにそれを用いた電子機器を提供することにある。
本発明の第１の観点のレベル変換回路は、基準電圧と第１電圧とを信号レベルとする入力信号を、バイアス電圧の供給を受けて上記基準電圧と第１電圧よりも高い第２電圧の信号レベルに変換する少なくとも一つのレベル変換部と、上記バイアス電圧を発生し、上記レベル変換部に供給するバイアス部と、を有し、上記レベル変換部は、少なくとも第１のｎ型電界効果トランジスタと、第２のｎ型電界効果トランジスタと、第３のｎ型電界効果トランジスタと、第４のｎ型電界効果トランジスタと、第１のｐ型電界効果トランジスタと、第２のｐ型電界効果トランジスタと、を含み、上記第１のｎ型電界効果トランジスタのドレインが上記第１のｐ型電界効果トランジスタのドレインおよび上記第２のｐ型電界効果トランジスタのゲートに接続され、ソースが上記第３のｎ型電界効果トランジスタのドレインに接続され、ゲートが上記バイアス電圧の供給源に接続され、上記第２のｎ型電界効果トランジスタのドレインが上記第２のｐ型電界効果トランジスタのドレインおよび上記第１のｐ型電界効果トランジスタのゲートに接続され、ソースが上記第４のｎ型電界効果トランジスタのドレインに接続され、ゲートが上記バイアス電圧の供給源に接続され、上記第１のｐ型電界効果トランジスタのソースおよび上記第２のｐ型電界効果トランジスタのソースが第２電圧源に接続され、上記第３のｎ型電界効果トランジスタのソースおよび上記第４のｎ型電界効果トランジスタのソースが基準電圧源に接続され、上記第３のｎ型電界効果トランジスタのゲートと上記第４のｎ型電界効果トランジスタのゲートには、基準電圧レベルと第１電圧レベルを相補的にとる入力信号がそれぞれ供給され、上記バイアス部は、第５のｎ型電界効果トランジスタと、少なくとも一つの抵抗素子を含む降圧部と、電源側端子が上記第１電圧より高い電圧源に接続された電流源と、を含み、上記第５のｎ型電界効果トランジスタのソースが第１電圧源に接続され、ドレインが上記抵抗素子の一端に接続され、上記抵抗素子の他端が上記電流源の電流供給端子側に接続され、上記第５のｎ型電界効果トランジスタのゲートが上記抵抗素子の他端側に接続され、第１電圧から上記第１のｎ型電界効果トランジスタおよび上記第２のｎ型電界効果トランジスタのしきい値電圧分高く、または第１電圧より高く当該しきい値電圧分高い電圧より低いバイアス電圧を上記抵抗素子の一端側に生成し、上記レベル変換部の上記第１のｎ型電界効果トランジスタのゲートおよび上記第２のｎ型電界効果トランジスタのゲートに供給する。
本発明の第２の観点の表示装置は、表示セルがマトリクス状に配置される表示部と、入力信号を駆動レベルに応じたレベルに変換するレベル変換回路を含み、レベル変換した信号を用いて生成された駆動信号により上記表示セルに接続された信号線を駆動する信号線駆動回路と、を有し、上記信号線駆動回路の上記レベル変換回路は、基準電圧と第１電圧とを信号レベルとする入力信号を、バイアス電圧の供給を受けて上記基準電圧と第１電圧よりも高い第２電圧の信号レベルに変換する少なくとも一つのレベル変換部と、上記バイアス電圧を発生し、上記レベル変換部に供給するバイアス部と、を有し、上記レベル変換部は、少なくとも第１のｎ型電界効果トランジスタと、第２のｎ型電界効果トランジスタと、第３のｎ型電界効果トランジスタと、第４のｎ型電界効果トランジスタと、第１のｐ型電界効果トランジスタと、第２のｐ型電界効果トランジスタと、を含み、上記第１のｎ型電界効果トランジスタのドレインが上記第１のｐ型電界効果トランジスタのドレインおよび上記第２のｐ型電界効果トランジスタのゲートに接続され、ソースが上記第３のｎ型電界効果トランジスタのドレインに接続され、ゲートが上記バイアス電圧の供給源に接続され、上記第２のｎ型電界効果トランジスタのドレインが上記第２のｐ型電界効果トランジスタのドレインおよび上記第１のｐ型電界効果トランジスタのゲートに接続され、ソースが上記第４のｎ型電界効果トランジスタのドレインに接続され、ゲートが上記バイアス電圧の供給源に接続され、上記第１のｐ型電界効果トランジスタのソースおよび上記第２のｐ型電界効果トランジスタのソースが第２電圧源に接続され、上記第３のｎ型電界効果トランジスタのソースおよび上記第４のｎ型電界効果トランジスタのソースが基準電圧源に接続され、上記第３のｎ型電界効果トランジスタのゲートと上記第４のｎ型電界効果トランジスタのゲートには、基準電圧レベルと第１電圧レベルを相補的にとる入力信号がそれぞれ供給され、上記バイアス部は、第５のｎ型電界効果トランジスタと、少なくとも一つの抵抗素子を含む降圧部と、電源側端子が上記第１電圧より高い電圧源に接続された電流源と、を含み、上記第５のｎ型電界効果トランジスタのソースが第１電圧源に接続され、ドレインが上記抵抗素子の一端に接続され、上記抵抗素子の他端が上記電流源の電流供給端子側に接続され、上記第５のｎ型電界効果トランジスタのゲートが上記抵抗素子の他端側に接続され、第１電圧から上記第１のｎ型電界効果トランジスタおよび上記第２のｎ型電界効果トランジスタのしきい値電圧分高く、または第１電圧より高く当該しきい値電圧分高い電圧より低いバイアス電圧を上記抵抗素子の一端側に生成し、上記レベル変換部の上記第１のｎ型電界効果トランジスタのゲートおよび上記第２のｎ型電界効果トランジスタのゲートに供給する。
本発明の第３の観点の電子機器は、表示装置を有し、上記表示装置は、表示セルがマトリクス状に配置される表示部と、入力信号を駆動レベルに応じたレベルに変換するレベル変換回路を含み、レベル変換した信号を用いて生成された駆動信号により上記表示セルに接続された信号線を駆動する信号線駆動回路と、を有し、上記信号線駆動回路の上記レベル変換回路は、基準電圧と第１電圧とを信号レベルとする入力信号を、バイアス電圧の供給を受けて上記基準電圧と第１電圧よりも高い第２電圧の信号レベルに変換する少なくとも一つのレベル変換部と、上記バイアス電圧を発生し、上記レベル変換部に供給するバイアス部と、を有し、上記レベル変換部は、少なくとも第１のｎ型電界効果トランジスタと、第２のｎ型電界効果トランジスタと、第３のｎ型電界効果トランジスタと、第４のｎ型電界効果トランジスタと、第１のｐ型電界効果トランジスタと、第２のｐ型電界効果トランジスタと、を含み、上記第１のｎ型電界効果トランジスタのドレインが上記第１のｐ型電界効果トランジスタのドレインおよび上記第２のｐ型電界効果トランジスタのゲートに接続され、ソースが上記第３のｎ型電界効果トランジスタのドレインに接続され、ゲートが上記バイアス電圧の供給源に接続され、上記第２のｎ型電界効果トランジスタのドレインが上記第２のｐ型電界効果トランジスタのドレインおよび上記第１のｐ型電界効果トランジスタのゲートに接続され、ソースが上記第４のｎ型電界効果トランジスタのドレインに接続され、ゲートが上記バイアス電圧の供給源に接続され、上記第１のｐ型電界効果トランジスタのソースおよび上記第２のｐ型電界効果トランジスタのソースが第２電圧源に接続され、上記第３のｎ型電界効果トランジスタのソースおよび上記第４のｎ型電界効果トランジスタのソースが基準電圧源に接続され、上記第３のｎ型電界効果トランジスタのゲートと上記第４のｎ型電界効果トランジスタのゲートには、基準電圧レベルと第１電圧レベルを相補的にとる入力信号がそれぞれ供給され、上記バイアス部は、第５のｎ型電界効果トランジスタと、少なくとも一つの抵抗素子を含む降圧部と、電源側端子が上記第１電圧より高い電圧源に接続された電流源と、を含み、上記第５のｎ型電界効果トランジスタのソースが第１電圧源に接続され、ドレインが上記抵抗素子の一端に接続され、上記抵抗素子の他端が上記電流源の電流供給端子側に接続され、上記第５のｎ型電界効果トランジスタのゲートが上記抵抗素子の他端側に接続され、第１電圧から上記第１のｎ型電界効果トランジスタおよび上記第２のｎ型電界効果トランジスタのしきい値電圧分高く、または第１電圧より高く当該しきい値電圧分高い電圧より低いバイアス電圧を上記抵抗素子の一端側に生成し、上記レベル変換部の上記第１のｎ型電界効果トランジスタのゲートおよび上記第２のｎ型電界効果トランジスタのゲートに供給する。
本発明によれば、回路構成の複雑化、消費電流の増加、特性低下を防止することができ、レイアウト面積の削減を図ることができる。
以下、本発明の実施の形態について図面に関連付けて詳細に説明する。
なお、説明は以下の順序で行う。
１．第１の実施形態（レベル変換回路の第１の構成例）
２．第２の実施形態（レベル変換回路の第２の構成例）
３．第３の実施形態（レベル変換回路の第３の構成例）
４．第４の実施形態（レベル変換回路の第４の構成例）
５．第５の実施形態（レベル変換回路の第５の構成例）
６．第６の実施形態（レベル変換回路の第６の構成例）
７．第７の実施形態（レベル変換回路の第７の構成例）
８．表示装置の構成例
９．信号線駆動回路の構成例
１０．電子機器の構成例
なお、説明は以下の順序で行う。
１．第１の実施形態（レベル変換回路の第１の構成例）
２．第２の実施形態（レベル変換回路の第２の構成例）
３．第３の実施形態（レベル変換回路の第３の構成例）
４．第４の実施形態（レベル変換回路の第４の構成例）
５．第５の実施形態（レベル変換回路の第５の構成例）
６．第６の実施形態（レベル変換回路の第６の構成例）
７．第７の実施形態（レベル変換回路の第７の構成例）
８．表示装置の構成例
９．信号線駆動回路の構成例
１０．電子機器の構成例
＜１．第１の実施形態＞
図４は、本発明の第１の実施形態に係るレベル変換回路の構成例を示す回路図である。
図４は、本発明の第１の実施形態に係るレベル変換回路の構成例を示す回路図である。
本第１の実施形態に係るレベル変換回路１０は、図４に示すように、レベル変換部（レベルシフタ部）１１、およびバイアス部１２を含んで構成されている。また、図４において２０は信号電源を示している。
レベル変換部１１は、基準電圧と第１電圧とを信号レベルとする信号源２０による入力信号ＳＩＮを、バイアス部１２によるバイアス電圧ＮＢの供給を受けて基準電圧と第１電圧よりも高い第２電圧の信号レベルに変換して出力する。
本実施形態において、一例として、基準電圧はたとえば接地電位ＧＮＤ（０Ｖ）であり、第１電圧は低耐圧電源電圧ＬＶＤＤ、たとえば１．８Ｖであり、第２電圧は高耐圧電源電圧ＨＶＤＤ、たとえば１８Ｖである。
図４において、基準電圧源（接地電位源）を符号１３で示し、第１電圧源（低耐圧電源電圧源）を符号１４で示し、第２電圧源（高耐圧電源電圧源）を符号１５で示している。
本実施形態において、一例として、基準電圧はたとえば接地電位ＧＮＤ（０Ｖ）であり、第１電圧は低耐圧電源電圧ＬＶＤＤ、たとえば１．８Ｖであり、第２電圧は高耐圧電源電圧ＨＶＤＤ、たとえば１８Ｖである。
図４において、基準電圧源（接地電位源）を符号１３で示し、第１電圧源（低耐圧電源電圧源）を符号１４で示し、第２電圧源（高耐圧電源電圧源）を符号１５で示している。
なお、高耐圧とは、ｎ型およびｐ型の電界効果トランジスタのゲート絶縁膜が高電圧（本例では１８Ｖ程度）において影響を受けず電界効果トランジスタの機能を発現することが可能なことをいう。
低耐圧とは、ｎ型およびｐ型の電界効果トランジスタのゲート絶縁膜が低耐圧電圧（本例では１．８Ｖ程度）において影響を受けず電界効果トランジスタの機能を発現することが可能なことをいう。
低耐圧とは、ｎ型およびｐ型の電界効果トランジスタのゲート絶縁膜が低耐圧電圧（本例では１．８Ｖ程度）において影響を受けず電界効果トランジスタの機能を発現することが可能なことをいう。
レベル変換部１１は、第１のＮＭＯＳトランジスタＮＴ１１、第２のＮＭＯＳトランジスタＮＴ１２、第３のＮＭＯＳトランジスタＮＴ１３、および第４のＮＭＯＳトランジスタＮＴ１４を有する。
レベル変換部１１は、第１のＰＭＯＳトランジスタＰＴ１１、第２のＰＭＯＳトランジスタＰＴ１２、第３のＰＭＯＳトランジスタＰＴ１３、および第４のＰＭＯＳトランジスタＰＴ１４を有する。
レベル変換部１１は、インバータＩＮＶ１１，ＩＮＶ１２、入力端子ＴＩ１１、および出力端子ＴＯ１１，ＴＯ１２を有する。
これらの構成要素のうち、第１のＮＭＯＳトランジスタＮＴ１１、第２のＮＭＯＳトランジスタＮＴ１２、並びに、第１のＰＭＯＳトランジスタＰＴ１１、第２のＰＭＯＳトランジスタＰＴ１２は高耐圧ＭＯＳトランジスタにより形成されている。
第３のＮＭＯＳトランジスタＮＴ１３、第４のＮＭＯＳトランジスタＮＴ１４、並びに、第３のＰＭＯＳトランジスタＰＴ１４、第４のＰＭＯＳトランジスタＰＴ１４は低耐圧ＭＯＳトランジスタにより形成されている。
また、インバータＩＮＶ１１，ＩＮＶ１２は低電源電圧動作用インバータとして構成されている。
なお、本例では、２つの出力端子ＴＯ１１，ＴＯ１２を設けた構成を示しているが、出力端子としていずれか一方を設けた構成も採用することが可能である。
レベル変換部１１は、第１のＰＭＯＳトランジスタＰＴ１１、第２のＰＭＯＳトランジスタＰＴ１２、第３のＰＭＯＳトランジスタＰＴ１３、および第４のＰＭＯＳトランジスタＰＴ１４を有する。
レベル変換部１１は、インバータＩＮＶ１１，ＩＮＶ１２、入力端子ＴＩ１１、および出力端子ＴＯ１１，ＴＯ１２を有する。
これらの構成要素のうち、第１のＮＭＯＳトランジスタＮＴ１１、第２のＮＭＯＳトランジスタＮＴ１２、並びに、第１のＰＭＯＳトランジスタＰＴ１１、第２のＰＭＯＳトランジスタＰＴ１２は高耐圧ＭＯＳトランジスタにより形成されている。
第３のＮＭＯＳトランジスタＮＴ１３、第４のＮＭＯＳトランジスタＮＴ１４、並びに、第３のＰＭＯＳトランジスタＰＴ１４、第４のＰＭＯＳトランジスタＰＴ１４は低耐圧ＭＯＳトランジスタにより形成されている。
また、インバータＩＮＶ１１，ＩＮＶ１２は低電源電圧動作用インバータとして構成されている。
なお、本例では、２つの出力端子ＴＯ１１，ＴＯ１２を設けた構成を示しているが、出力端子としていずれか一方を設けた構成も採用することが可能である。
第１のＮＭＯＳトランジスタＮＴ１１が第１のｎ型電界効果トランジスタに相当し、第２のＮＭＯＳトランジスタＮＴ１２が第２のｎ型電界効果トランジスタに相当する。
第３のＮＭＯＳトランジスタＮＴ１３が第３のｎ型電界効果トランジスタに相当し、第４のＮＭＯＳトランジスタＮＴ１４が第４のｎ型電界効果トランジスタに相当する。
第１のＰＭＯＳトランジスタＰＴ１１が第１のｐ型電界効果トランジスタに相当し、第２のＰＭＯＳトランジスタＰＴ１２が第２のｐ型電界効果トランジスタに相当する。
第３のＰＭＯＳトランジスタＰＴ１３が第３のｐ型電界効果トランジスタに相当し、第４のＰＭＯＳトランジスタＰＴ１４が第４のｐ型電界効果トランジスタに相当する。
第３のＮＭＯＳトランジスタＮＴ１３が第３のｎ型電界効果トランジスタに相当し、第４のＮＭＯＳトランジスタＮＴ１４が第４のｎ型電界効果トランジスタに相当する。
第１のＰＭＯＳトランジスタＰＴ１１が第１のｐ型電界効果トランジスタに相当し、第２のＰＭＯＳトランジスタＰＴ１２が第２のｐ型電界効果トランジスタに相当する。
第３のＰＭＯＳトランジスタＰＴ１３が第３のｐ型電界効果トランジスタに相当し、第４のＰＭＯＳトランジスタＰＴ１４が第４のｐ型電界効果トランジスタに相当する。
レベル変換部１１において、第１のＮＭＯＳトランジスタＮＴ１１のドレインが第１のＰＭＯＳトランジスタＰＴ１１のドレインおよび第２のＰＭＯＳトランジスタＰＴ１２のゲートに接続され、その接続点によりノードＮＤ１１が形成されている。ノードＮＤ１１は出力端子ＴＯ１１に接続されている。
第１のＮＭＯＳトランジスタＮＴ１１のソースが第３のＮＭＯＳトランジスタＮＴ１３のドレインおよび第３のＰＭＯＳトランジスタＰＴ１３のドレインに接続され、ゲートがバイアス電圧ＮＢの供給源（バイアス部１２）に接続されている。
第２のＮＭＯＳトランジスタＮＴ１２のドレインが第２のＰＭＯＳトランジスタＰＴ１２のドレインおよび第１のＰＭＯＳトランジスタＰＴ１１のゲートに接続され、その接続点によりノードＮＤ１２が形成されている。ノードＮＤ１２は出力端子ＴＯ１２に接続されている。
第２のＮＭＯＳトランジスタＮＴ１２のソースが第４のＮＭＯＳトランジスタＮＴ１４のドレインおよび第４のＰＭＯＳトランジスタＰＴ１４のドレインに接続され、ゲートがバイアス電圧ＮＢの供給源（バイアス部１２）に接続されている。
第１のＰＭＯＳトランジスタＰＴ１１のソースおよびバックゲート、並びに、第２のＰＭＯＳトランジスタＰＴ１２のソースおよびバックゲートが第２電圧源（高耐圧電源電圧源）１５に接続されている。
第３のＰＭＯＳトランジスタＰＴ１３のソースおよびバックゲート、並びに、第４のＰＭＯＳトランジスタＰＴ１４のソースおよびバックゲートが第１電圧源（低耐圧電源電圧源）１４に接続されている。
第３のＮＭＯＳトランジスタＮＴ１３のソースおよびバックゲート、並びに、第４のＮＭＯＳトランジスタＮＴ１４のソースおよびバックゲートが基準電圧源（接地電位源）１３に接続されている。
第１のＮＭＯＳトランジスタＮＴ１１のバックゲート、並びに、第２のＮＭＯＳトランジスタＮＴ１２のバックゲートが基準電圧源（接地電位源）１３に接続されている。
第１のＮＭＯＳトランジスタＮＴ１１のソースが第３のＮＭＯＳトランジスタＮＴ１３のドレインおよび第３のＰＭＯＳトランジスタＰＴ１３のドレインに接続され、ゲートがバイアス電圧ＮＢの供給源（バイアス部１２）に接続されている。
第２のＮＭＯＳトランジスタＮＴ１２のドレインが第２のＰＭＯＳトランジスタＰＴ１２のドレインおよび第１のＰＭＯＳトランジスタＰＴ１１のゲートに接続され、その接続点によりノードＮＤ１２が形成されている。ノードＮＤ１２は出力端子ＴＯ１２に接続されている。
第２のＮＭＯＳトランジスタＮＴ１２のソースが第４のＮＭＯＳトランジスタＮＴ１４のドレインおよび第４のＰＭＯＳトランジスタＰＴ１４のドレインに接続され、ゲートがバイアス電圧ＮＢの供給源（バイアス部１２）に接続されている。
第１のＰＭＯＳトランジスタＰＴ１１のソースおよびバックゲート、並びに、第２のＰＭＯＳトランジスタＰＴ１２のソースおよびバックゲートが第２電圧源（高耐圧電源電圧源）１５に接続されている。
第３のＰＭＯＳトランジスタＰＴ１３のソースおよびバックゲート、並びに、第４のＰＭＯＳトランジスタＰＴ１４のソースおよびバックゲートが第１電圧源（低耐圧電源電圧源）１４に接続されている。
第３のＮＭＯＳトランジスタＮＴ１３のソースおよびバックゲート、並びに、第４のＮＭＯＳトランジスタＮＴ１４のソースおよびバックゲートが基準電圧源（接地電位源）１３に接続されている。
第１のＮＭＯＳトランジスタＮＴ１１のバックゲート、並びに、第２のＮＭＯＳトランジスタＮＴ１２のバックゲートが基準電圧源（接地電位源）１３に接続されている。
インバータＩＮＶ１１の入力端子が信号の入力端子ＴＩ１１に接続され、出力端子が第３のＰＭＯＳトランジスタＰＴ１３のゲートおよび第３のＮＭＯＳトランジスタＮＴ１３のゲート、並びにインバータＩＮＶ１２の入力端子に接続されている。
インバータＩＮＶ１２の出力端子が第４のＰＭＯＳトランジスタＰＴ１４のゲートおよび第４のＮＭＯＳトランジスタＮＴ１４のゲートに接続されている。
このように、第３のＰＭＯＳトランジスタＰＴ１３のゲートおよび第３のＮＭＯＳトランジスタＮＴ１３のゲートには、基準電圧と第１電圧とを信号レベルとする信号源２０による入力信号ＳＩＮがインバータＩＮＶ１１で反転されて供給される。
第４のＰＭＯＳトランジスタＰＴ１４のゲートおよび第４のＮＭＯＳトランジスタＮＴ１４のゲートには、インバータＩＮＶ１１の反転信号がさらにインバータＩＮＶ１２で反転された信号が供給される。
すなわち、第３のＰＭＯＳトランジスタＰＴ１３および第３のＮＭＯＳトランジスタＮＴ１３のゲートと、第４のＰＭＯＳトランジスタＰＴ１４および第４のＮＭＯＳトランジスタＮＴ１４のゲートには、ＧＮＤとＬＶＤＤレベルを相補的にとる信号が供給される。
インバータＩＮＶ１２の出力端子が第４のＰＭＯＳトランジスタＰＴ１４のゲートおよび第４のＮＭＯＳトランジスタＮＴ１４のゲートに接続されている。
このように、第３のＰＭＯＳトランジスタＰＴ１３のゲートおよび第３のＮＭＯＳトランジスタＮＴ１３のゲートには、基準電圧と第１電圧とを信号レベルとする信号源２０による入力信号ＳＩＮがインバータＩＮＶ１１で反転されて供給される。
第４のＰＭＯＳトランジスタＰＴ１４のゲートおよび第４のＮＭＯＳトランジスタＮＴ１４のゲートには、インバータＩＮＶ１１の反転信号がさらにインバータＩＮＶ１２で反転された信号が供給される。
すなわち、第３のＰＭＯＳトランジスタＰＴ１３および第３のＮＭＯＳトランジスタＮＴ１３のゲートと、第４のＰＭＯＳトランジスタＰＴ１４および第４のＮＭＯＳトランジスタＮＴ１４のゲートには、ＧＮＤとＬＶＤＤレベルを相補的にとる信号が供給される。
バイアス部１２は、レベル変換部１１のレベル変換処理に要するバイアス電圧ＮＢを発生し、このバイアス電圧ＮＢをレベル変換部１１の第１のＮＭＯＳトランジスタＮＴ１１および第２のＮＭＯＳトランジスタＮＴ１２のゲートに供給する。
バイアス部１２は、第５のＮＭＯＳトランジスタＮＴ１５、降圧部１６を形成する抵抗素子Ｒ１１、および電源側端子ＴＶが第２電圧源１５に接続された電流源Ｉ１１を含んで構成されている。
第５のＮＭＯＳトランジスタＮＴ１５が第５のｎ型電界効果トランジスタに相当する。
なお、電流源Ｉ１１が接続される電源は、第２電圧源に限らず、たとえば第１電圧より数Ｖ以上に高い電圧の電圧源であればよい。
第５のＮＭＯＳトランジスタＮＴ１５が第５のｎ型電界効果トランジスタに相当する。
なお、電流源Ｉ１１が接続される電源は、第２電圧源に限らず、たとえば第１電圧より数Ｖ以上に高い電圧の電圧源であればよい。
第５のＮＭＯＳトランジスタＮＴ１５のソースが第１電圧源（低耐圧電源電圧源）１４に接続され、ドレインが抵抗素子Ｒ１１の一端に接続され、その接続点によりバイアス電圧ＮＢの供給ノード（供給源）ＮＤ１３が形成されている。
抵抗素子Ｒ１１の他端が電流源Ｉ１１の電流供給端子ＴＳ側に接続され、その接続点によりノードＮＤ１４が形成されている。
第５のＮＭＯＳトランジスタＮＴ１５のゲートが抵抗素子Ｒ１１の他端側であるノードＮＤ１４に接続されている。
抵抗素子Ｒ１１の他端が電流源Ｉ１１の電流供給端子ＴＳ側に接続され、その接続点によりノードＮＤ１４が形成されている。
第５のＮＭＯＳトランジスタＮＴ１５のゲートが抵抗素子Ｒ１１の他端側であるノードＮＤ１４に接続されている。
このような構成を有するバイアス部１２は、第１電圧ＬＶＤＤから第１のＮＭＯＳトランジスタＮＴ１１および第２のＮＭＯＳトランジスタＮＴ１２のしきい値電圧Ｖｔｈ分高いバイアス電圧ＮＢを抵抗素子Ｒ１１の一端側のノードＮＤ１３に生成（発生）する。
また、バイアス部１２は、第１電圧ＬＶＤＤより高く第１のＮＭＯＳトランジスタＮＴ１１および第２のＮＭＯＳトランジスタＮＴ１２のしきい値電圧Ｖｔｈ分高い電圧より低いバイアス電圧ＮＢを抵抗素子Ｒ１１の一端側のノードＮＤ１３に生成（発生）する。
バイアス部１２は、第５のＮＭＯＳトランジスタＮＴ１５のドレインに流れてくる電流を抵抗素子Ｒ１１に流して電圧を降圧（ドロップ）させてバイアス電圧ＮＢを生成する。
このバイアス電圧の供給源としてのノードＮＤ１３は、レベル変換部１１の第１のＮＭＯＳトランジスタＮＴ１１のゲートおよび第２のＮＭＯＳトランジスタＮＴ１２のゲートに接続されている。
また、バイアス部１２は、第１電圧ＬＶＤＤより高く第１のＮＭＯＳトランジスタＮＴ１１および第２のＮＭＯＳトランジスタＮＴ１２のしきい値電圧Ｖｔｈ分高い電圧より低いバイアス電圧ＮＢを抵抗素子Ｒ１１の一端側のノードＮＤ１３に生成（発生）する。
バイアス部１２は、第５のＮＭＯＳトランジスタＮＴ１５のドレインに流れてくる電流を抵抗素子Ｒ１１に流して電圧を降圧（ドロップ）させてバイアス電圧ＮＢを生成する。
このバイアス電圧の供給源としてのノードＮＤ１３は、レベル変換部１１の第１のＮＭＯＳトランジスタＮＴ１１のゲートおよび第２のＮＭＯＳトランジスタＮＴ１２のゲートに接続されている。
なお、高耐圧トランジスタである第１のＮＭＯＳトランジスタＮＴ１１、第２のＮＭＯＳトランジスタＮＴ１２、および第５のＮＭＯＳトランジスタＮＴ１５のしきい値電圧Ｖｔｈは１Ｖ程度である。
上述したように、本実施形態において、バイアス部１２は、デジタル回路の電源電圧ＬＶＤＤ（たとえば１．８Ｖ）から高耐圧のＮＭＯＳトランジスタのしきい値電圧Ｖｔｈ程度高いバイアス電圧ＮＢ（≒ＬＶＤＤ＋Ｖｔｈ）を発生する。そして、バイアス部１２は、生成したバイアス電位ＮＢを、レベル変換部１１の第１のＮＭＯＳトランジスタＮＴ１１のゲートおよび第２のＮＭＯＳトランジスタＮＴ１２のゲートに供給している。
既存技術のようにダイオード構成のままで電位をそのまま出力してしまうと、バイアスの出力電圧は｛ＬＶＤＤ＋Ｖｔｈ＋ｏｖ｝になってしまう。ここでｏｖはトランジスタの特性であるサイズと電流量で決まるオーバードライブ電圧を示す。
このバイアス部で発生したオーバードライブ電圧ｏｖ分によって、レベル変換部１１側のＮＭＯＳトランジスタＮＴ１１，ＮＴ１２にもＯＦＦ時にオーバードライブ電圧ｏｖが湧き、サイズとオーバードライブ電圧ｏｖに依存した電流が流れてしまう。
または、使用していないときは動作しないようにバイアスポイントをシフトするような制御信号が必要になってしまう。
このバイアス部で発生したオーバードライブ電圧ｏｖ分によって、レベル変換部１１側のＮＭＯＳトランジスタＮＴ１１，ＮＴ１２にもＯＦＦ時にオーバードライブ電圧ｏｖが湧き、サイズとオーバードライブ電圧ｏｖに依存した電流が流れてしまう。
または、使用していないときは動作しないようにバイアスポイントをシフトするような制御信号が必要になってしまう。
これに対して、本実施形態においては、抵抗素子Ｒ１１で降圧（ドロップ）させることでレベル変換部１１側にはオーバードライブ電圧ｏｖを差し引いた電圧を供給することができる。
関係式は次のようになる
ＬＶＤＤ＋Ｖｔｈ＋ｏｖ−ＩＲ≒ＬＶＤＤ＋Ｖｔｈ
このように、発生するオーバードライブ電圧ｏｖを打ち消すようにＩＲドロップさせる。ここで、Ｉは電流源Ｉ１１の電流を、Ｒは抵抗素子Ｒ１１の抵抗値を示す。
具体的には、ｏｖ＜ＩＲになるようにする。
これにより、レベル変換部１１側のＮＭＯＳトランジスタＮＴ１１，ＮＴ１２にはＯＦＦ時にしきい値電圧程度の電位、もしくはそれ以下の電圧を印加することができ通常時電流が流れなくなる。
関係式は次のようになる
ＬＶＤＤ＋Ｖｔｈ＋ｏｖ−ＩＲ≒ＬＶＤＤ＋Ｖｔｈ
このように、発生するオーバードライブ電圧ｏｖを打ち消すようにＩＲドロップさせる。ここで、Ｉは電流源Ｉ１１の電流を、Ｒは抵抗素子Ｒ１１の抵抗値を示す。
具体的には、ｏｖ＜ＩＲになるようにする。
これにより、レベル変換部１１側のＮＭＯＳトランジスタＮＴ１１，ＮＴ１２にはＯＦＦ時にしきい値電圧程度の電位、もしくはそれ以下の電圧を印加することができ通常時電流が流れなくなる。
次に、第１の実施形態に係るレベル変換回路１０の動作について、レベル変換部の動作を中心に説明する。
まず、入力端子ＴＩ１１に供給される入力信号ＳＩＮがロー（Ｌ）レベル（接地レベル、０Ｖ）の場合について説明する。
入力信号ＳＩＮは、インバータＩＮＶ１１で反転され、ハイ（Ｈ）レベル（ＬＶＤＤ）の信号として第３のＰＭＯＳトランジスタＰＴ１３のゲートおよび第３のＮＭＯＳトランジスタＮＴ１３のゲートに供給される。
これにより、第３のＰＭＯＳトランジスタＰＴ１３が非導通状態となり、第３のＮＭＯＳトランジスタＮＴ１３が導通状態となる。その結果、第１のＮＭＯＳトランジスタＮＴ１１のソースＳ１１は第３のＮＭＯＳトランジスタＮＴ１３を介して基準電圧源１３に電気的に接続され、Ｌレベル（０Ｖ）に遷移する。
このとき、第１のＮＭＯＳトランジスタＮＴ１１のゲートには、バイアス部１２よりＬＶＤＤ＜ＮＢ≦（ＬＶＤＤ＋Ｖｔｈ）の値を満足するように設定されたバイアス電圧ＮＢが供給されている。また、このバイアス電圧ＮＢは、バイアス部１２において、トランジスタに起因して発生するオーバードライブ電圧ｏｖを打ち消すように降圧部としての抵抗素子Ｒ１１でＩＲドロップさせてある。したがって、バイアス電圧ＮＢは、オーバードライブ電圧ｏｖの影響が相殺されて供給されている。
この場合、第１のＮＭＯＳトランジスタＮＴ１１のゲート・ソース間電圧ＶＧＳがしきい値電圧Ｖｔｈよりも大きいので、第１のＮＭＯＳトランジスタＮＴ１１は導通状態となる。そのため、ノードＮＤ１１はＬレベル（０Ｖ）に遷移する。
これにより、接地レベルの入力信号ＳＩＮが接地レベルのままで出力端子ＴＯ１１から出力される。
入力信号ＳＩＮは、インバータＩＮＶ１１で反転され、ハイ（Ｈ）レベル（ＬＶＤＤ）の信号として第３のＰＭＯＳトランジスタＰＴ１３のゲートおよび第３のＮＭＯＳトランジスタＮＴ１３のゲートに供給される。
これにより、第３のＰＭＯＳトランジスタＰＴ１３が非導通状態となり、第３のＮＭＯＳトランジスタＮＴ１３が導通状態となる。その結果、第１のＮＭＯＳトランジスタＮＴ１１のソースＳ１１は第３のＮＭＯＳトランジスタＮＴ１３を介して基準電圧源１３に電気的に接続され、Ｌレベル（０Ｖ）に遷移する。
このとき、第１のＮＭＯＳトランジスタＮＴ１１のゲートには、バイアス部１２よりＬＶＤＤ＜ＮＢ≦（ＬＶＤＤ＋Ｖｔｈ）の値を満足するように設定されたバイアス電圧ＮＢが供給されている。また、このバイアス電圧ＮＢは、バイアス部１２において、トランジスタに起因して発生するオーバードライブ電圧ｏｖを打ち消すように降圧部としての抵抗素子Ｒ１１でＩＲドロップさせてある。したがって、バイアス電圧ＮＢは、オーバードライブ電圧ｏｖの影響が相殺されて供給されている。
この場合、第１のＮＭＯＳトランジスタＮＴ１１のゲート・ソース間電圧ＶＧＳがしきい値電圧Ｖｔｈよりも大きいので、第１のＮＭＯＳトランジスタＮＴ１１は導通状態となる。そのため、ノードＮＤ１１はＬレベル（０Ｖ）に遷移する。
これにより、接地レベルの入力信号ＳＩＮが接地レベルのままで出力端子ＴＯ１１から出力される。
インバータＩＮＶ１１で反転されたＨレベルの信号はインバータＩＮＶ１２で反転されてＬレベルの信号として第４のＰＭＯＳトランジスタＰＴ１４のゲートおよび第４のＮＭＯＳトランジスタＮＴ１４のゲートに供給される。
これにより、第４のＰＭＯＳトランジスタＰＴ１４が導通状態となり、第４のＮＭＯＳトランジスタＮＴ１４が非導通状態となる。その結果、第２のＮＭＯＳトランジスタＮＴ１２のソースＳ１２は第４のＰＭＯＳトランジスタＰＴ１４を介して第１電圧源（低耐圧電源電圧ＬＶＤＤ源）１４に電気的に接続され、Ｈレベル（ＬＶＤＤ）に遷移する。
このとき、第２のＮＭＯＳトランジスタＮＴ１２のゲートには、バイアス部１２よりＬＶＤＤ＜ＮＢ≦（ＬＶＤＤ＋Ｖｔｈ）の値を満足するように設定されたバイアス電圧ＮＢが供給されている。また、このバイアス電圧ＮＢは、バイアス部１２において、トランジスタに起因して発生するオーバードライブ電圧ｏｖを打ち消すように降圧部としての抵抗素子Ｒ１１でＩＲドロップさせてある。したがって、バイアス電圧ＮＢは、オーバードライブ電圧ｏｖの影響が相殺されて供給されている。
この場合、第２のＮＭＯＳトランジスタＮＴ１２のゲート・ソース間電圧ＶＧＳがしきい値電圧Ｖｔｈよりも小さいので、第２のＮＭＯＳトランジスタＮＴ１２は非導通状態となる。
これにより、第４のＰＭＯＳトランジスタＰＴ１４が導通状態となり、第４のＮＭＯＳトランジスタＮＴ１４が非導通状態となる。その結果、第２のＮＭＯＳトランジスタＮＴ１２のソースＳ１２は第４のＰＭＯＳトランジスタＰＴ１４を介して第１電圧源（低耐圧電源電圧ＬＶＤＤ源）１４に電気的に接続され、Ｈレベル（ＬＶＤＤ）に遷移する。
このとき、第２のＮＭＯＳトランジスタＮＴ１２のゲートには、バイアス部１２よりＬＶＤＤ＜ＮＢ≦（ＬＶＤＤ＋Ｖｔｈ）の値を満足するように設定されたバイアス電圧ＮＢが供給されている。また、このバイアス電圧ＮＢは、バイアス部１２において、トランジスタに起因して発生するオーバードライブ電圧ｏｖを打ち消すように降圧部としての抵抗素子Ｒ１１でＩＲドロップさせてある。したがって、バイアス電圧ＮＢは、オーバードライブ電圧ｏｖの影響が相殺されて供給されている。
この場合、第２のＮＭＯＳトランジスタＮＴ１２のゲート・ソース間電圧ＶＧＳがしきい値電圧Ｖｔｈよりも小さいので、第２のＮＭＯＳトランジスタＮＴ１２は非導通状態となる。
ノードＮＤ１１がＬレベルに遷移したことに伴い、第２のＰＭＯＳトランジスタＰＴ１２が導通状態となり、ノードＮＤ１２が第２電圧源（高耐圧電源電圧ＨＶＤＤ源）１５に電気的に接続され、第２電圧レベル（ＨＶＤＤレベル）に遷移する。
これにより、接地レベルの入力信号ＳＩＮが第２電圧レベルに変換されて出力端子ＴＯ１２から出力される。
また、ノードＮＤ１２が第２電圧レベル（ＨＶＤＤレベル）に遷移することに伴い、第１のＰＭＯＳトランジスタＰＴ１１が非導通状態になり、ノードＮＤ１１は接地レベルに安定に保持される。
その結果、第２のＰＭＯＳトランジスタＰＴ１２が安定に導通状態に保持され、出力ノードＮＤ１２が第２電圧レベル（ＨＶＤＤレベル）に安定に保持される。
これにより、接地レベルの入力信号ＳＩＮが第２電圧レベルに変換されて出力端子ＴＯ１２から出力される。
また、ノードＮＤ１２が第２電圧レベル（ＨＶＤＤレベル）に遷移することに伴い、第１のＰＭＯＳトランジスタＰＴ１１が非導通状態になり、ノードＮＤ１１は接地レベルに安定に保持される。
その結果、第２のＰＭＯＳトランジスタＰＴ１２が安定に導通状態に保持され、出力ノードＮＤ１２が第２電圧レベル（ＨＶＤＤレベル）に安定に保持される。
次に、入力端子ＴＩ１１に供給される入力信号ＳＩＮがＨレベル（ＬＶＤＤレベル）の場合について説明する。
入力信号ＳＩＮは、インバータＩＮＶ１１で反転され、Ｌレベル（接地レベル）の信号として第３のＰＭＯＳトランジスタＰＴ１３のゲートおよび第３のＮＭＯＳトランジスタＮＴ１３のゲートに供給される。
これにより、第３のＰＭＯＳトランジスタＰＴ１３が導通状態となり、第３のＮＭＯＳトランジスタＮＴ１３が非導通状態となる。その結果、第１のＮＭＯＳトランジスタＮＴ１１のソースＳ１１は第３のＰＭＯＳトランジスタＰＴ１３を介して第１電圧源（低耐圧電源電圧ＬＶＤＤ源）１４に電気的に接続され、Ｈレベル（ＬＶＤＤレベル）に遷移する。
このとき、第１のＮＭＯＳトランジスタＮＴ１１のゲートには、バイアス部１２よりＬＶＤＤ＜ＮＢ≦（ＬＶＤＤ＋Ｖｔｈ）の値を満足するように設定されたバイアス電圧ＮＢが供給されている。また、このバイアス電圧ＮＢは、バイアス部１２において、トランジスタに起因して発生するオーバードライブ電圧ｏｖを打ち消すように降圧部としての抵抗素子Ｒ１１でＩＲドロップさせてある。したがって、バイアス電圧ＮＢは、オーバードライブ電圧ｏｖの影響が相殺されて供給されている。
この場合、第１のＮＭＯＳトランジスタＮＴ１１のゲート・ソース間電圧ＶＧＳがしきい値電圧Ｖｔｈよりも小さいので、第１のＮＭＯＳトランジスタＮＴ１１は非導通状態となる。
入力信号ＳＩＮは、インバータＩＮＶ１１で反転され、Ｌレベル（接地レベル）の信号として第３のＰＭＯＳトランジスタＰＴ１３のゲートおよび第３のＮＭＯＳトランジスタＮＴ１３のゲートに供給される。
これにより、第３のＰＭＯＳトランジスタＰＴ１３が導通状態となり、第３のＮＭＯＳトランジスタＮＴ１３が非導通状態となる。その結果、第１のＮＭＯＳトランジスタＮＴ１１のソースＳ１１は第３のＰＭＯＳトランジスタＰＴ１３を介して第１電圧源（低耐圧電源電圧ＬＶＤＤ源）１４に電気的に接続され、Ｈレベル（ＬＶＤＤレベル）に遷移する。
このとき、第１のＮＭＯＳトランジスタＮＴ１１のゲートには、バイアス部１２よりＬＶＤＤ＜ＮＢ≦（ＬＶＤＤ＋Ｖｔｈ）の値を満足するように設定されたバイアス電圧ＮＢが供給されている。また、このバイアス電圧ＮＢは、バイアス部１２において、トランジスタに起因して発生するオーバードライブ電圧ｏｖを打ち消すように降圧部としての抵抗素子Ｒ１１でＩＲドロップさせてある。したがって、バイアス電圧ＮＢは、オーバードライブ電圧ｏｖの影響が相殺されて供給されている。
この場合、第１のＮＭＯＳトランジスタＮＴ１１のゲート・ソース間電圧ＶＧＳがしきい値電圧Ｖｔｈよりも小さいので、第１のＮＭＯＳトランジスタＮＴ１１は非導通状態となる。
インバータＩＮＶ１１で反転されたＬレベルの信号はインバータＩＮＶ１２で反転されてＨレベルの信号として第４のＰＭＯＳトランジスタＰＴ１４のゲートおよび第４のＮＭＯＳトランジスタＮＴ１４のゲートに供給される。
これにより、第４のＰＭＯＳトランジスタＰＴ１４が非導通状態となり、第４のＮＭＯＳトランジスタＮＴ１４が導通状態となる。その結果、第２のＮＭＯＳトランジスタＮＴ１２のソースＳ１２は第４のＮＭＯＳトランジスタＮＴ１４を介して基準電圧源（接地電位）１３に電気的に接続され、Ｌレベル（接地レベル）に遷移する。
このとき、第２のＮＭＯＳトランジスタＮＴ１２のゲートには、バイアス部１２よりＬＶＤＤ＜ＮＢ≦（ＬＶＤＤ＋Ｖｔｈ）の値を満足するように設定されたバイアス電圧ＮＢが供給されている。また、このバイアス電圧ＮＢは、バイアス部１２において、トランジスタに起因して発生するオーバードライブ電圧ｏｖを打ち消すように降圧部としての抵抗素子Ｒ１１でＩＲドロップさせてある。したがって、バイアス電圧ＮＢは、オーバードライブ電圧ｏｖの影響が相殺されて供給されている。
この場合、第２のＮＭＯＳトランジスタＮＴ１２のゲート・ソース間電圧ＶＧＳがしきい値電圧Ｖｔｈよりも大きいので、第２のＮＭＯＳトランジスタＮＴ１２は導通状態となる。そのため、ノードＮＤ１２はＬレベル（接地レベル、０Ｖ）に遷移する。
これにより、第１電圧レベル（ＬＶＤＤレベル，Ｈレベル）の入力信号ＳＩＮが接地レベルに変換されて出力端子ＴＯ１２から出力される。
これにより、第４のＰＭＯＳトランジスタＰＴ１４が非導通状態となり、第４のＮＭＯＳトランジスタＮＴ１４が導通状態となる。その結果、第２のＮＭＯＳトランジスタＮＴ１２のソースＳ１２は第４のＮＭＯＳトランジスタＮＴ１４を介して基準電圧源（接地電位）１３に電気的に接続され、Ｌレベル（接地レベル）に遷移する。
このとき、第２のＮＭＯＳトランジスタＮＴ１２のゲートには、バイアス部１２よりＬＶＤＤ＜ＮＢ≦（ＬＶＤＤ＋Ｖｔｈ）の値を満足するように設定されたバイアス電圧ＮＢが供給されている。また、このバイアス電圧ＮＢは、バイアス部１２において、トランジスタに起因して発生するオーバードライブ電圧ｏｖを打ち消すように降圧部としての抵抗素子Ｒ１１でＩＲドロップさせてある。したがって、バイアス電圧ＮＢは、オーバードライブ電圧ｏｖの影響が相殺されて供給されている。
この場合、第２のＮＭＯＳトランジスタＮＴ１２のゲート・ソース間電圧ＶＧＳがしきい値電圧Ｖｔｈよりも大きいので、第２のＮＭＯＳトランジスタＮＴ１２は導通状態となる。そのため、ノードＮＤ１２はＬレベル（接地レベル、０Ｖ）に遷移する。
これにより、第１電圧レベル（ＬＶＤＤレベル，Ｈレベル）の入力信号ＳＩＮが接地レベルに変換されて出力端子ＴＯ１２から出力される。
ノードＮＤ１２がＬレベルに遷移したことに伴い、第１のＰＭＯＳトランジスタＰＴ１１が導通状態となり、ノードＮＤ１１が第２電圧源（高耐圧電源電圧ＨＶＤＤ源）１５に電気的に接続され、第２電圧レベル（ＨＶＤＤレベル）に遷移する。
これにより、ＬＶＤＤレベル（Ｈレベル）の入力信号ＳＩＮが第２電圧レベル（ＨＶＤＤレベル）に変換されて出力端子ＴＯ１１から出力される。
また、ノードＮＤ１１が第２電圧レベル（ＨＶＤＤレベル）に遷移したことに伴い、第２のＰＭＯＳトランジスタＰＴ１２が非導通状態に安定に保持され、出力ノードＮＤ１２はＬレベル（接地レベル、０Ｖ）に安定に保持される。
これにより、ＬＶＤＤレベル（Ｈレベル）の入力信号ＳＩＮが第２電圧レベル（ＨＶＤＤレベル）に変換されて出力端子ＴＯ１１から出力される。
また、ノードＮＤ１１が第２電圧レベル（ＨＶＤＤレベル）に遷移したことに伴い、第２のＰＭＯＳトランジスタＰＴ１２が非導通状態に安定に保持され、出力ノードＮＤ１２はＬレベル（接地レベル、０Ｖ）に安定に保持される。
以上説明したように、本第１の実施形態によれば、バイアス電圧ＮＢは、バイアス部１２において、トランジスタに起因して発生するオーバードライブ電圧ｏｖを打ち消すように降圧部としての抵抗素子Ｒ１１でＩＲドロップさせてある。したがって、バイアス電圧ＮＢは、オーバードライブ電圧ｏｖの影響が相殺されて供給されている。
したがって、オーバードライブ電圧ｏｖに影響されないＬＶＤＤ＜ＮＢ≦（ＬＶＤＤ＋Ｖｔｈ）の値を満足するバイアス電圧ＮＢを、第１のＮＭＯＳトランジスタＮＴ１１および第２のＮＭＯＳトランジスタＮＴ１２のゲートに供給することができる。
したがって、オーバードライブ電圧ｏｖに影響されないＬＶＤＤ＜ＮＢ≦（ＬＶＤＤ＋Ｖｔｈ）の値を満足するバイアス電圧ＮＢを、第１のＮＭＯＳトランジスタＮＴ１１および第２のＮＭＯＳトランジスタＮＴ１２のゲートに供給することができる。
そして、本第１の実施形態に係るレベル変換回路１０は、入力信号ＳＩＮの極性が反転する時には電流を多く流せ、しかも定常電流が流れないため、レベルシフトの動作時以外に電流が流れることがなく、消費電力を削減することが可能である。
また、定常電流が流れないため、余計な制御信号が不要であり、動作時だけ動くような制御用の回路や信号が不要になる。
また、他のレベル変換部がＯＮしたときは動作していないレベル変換部には定常電流が流れることを防止することができる。
また、ソースフォロワ回路等を使用していないことから、高耐圧側の電源の設定電圧の変動や、バイアス部のトランジスタとレベル変換部に使用しているＮＭＯＳトランジスタＮＴ１１，ＮＴ１２とのプロセスばらつきを考慮する必要がなくなる。
その結果、レイアウト面積が大きくなることを防止でき、ひいてはレイアウト面積の削減を図ることが可能となる。
また、定常電流が流れないため、余計な制御信号が不要であり、動作時だけ動くような制御用の回路や信号が不要になる。
また、他のレベル変換部がＯＮしたときは動作していないレベル変換部には定常電流が流れることを防止することができる。
また、ソースフォロワ回路等を使用していないことから、高耐圧側の電源の設定電圧の変動や、バイアス部のトランジスタとレベル変換部に使用しているＮＭＯＳトランジスタＮＴ１１，ＮＴ１２とのプロセスばらつきを考慮する必要がなくなる。
その結果、レイアウト面積が大きくなることを防止でき、ひいてはレイアウト面積の削減を図ることが可能となる。
＜２．第２の実施形態＞
図５は、本発明の第２の実施形態に係るレベル変換回路の構成例を示す回路図である。
図５は、本発明の第２の実施形態に係るレベル変換回路の構成例を示す回路図である。
本第２の実施形態に係るレベル変換回路１０Ａが第１の実施形態に係るレベル変換回路１０と異なる点は、降圧部１６Ａが直列接続された複数の抵抗素子Ｒ１１〜Ｒ１４により構成されていることにある。
抵抗素子Ｒ１１の一端側と第５のＮＭＯＳトランジスタＮＴ１５のドレインとの接続点および直列接続された抵抗素子Ｒ１１〜Ｒ１４の接続点によりノードＮＤ１３〜ＮＤ１６が形成されている。
抵抗素子Ｒ１１の一端と第５のＮＭＯＳトランジスタＮＴ１５のドレインとの接続点によりノードＮＤ１３が形成されている。抵抗素子Ｒ１１の他端と抵抗素子Ｒ１２の一端との接続点によりノードＮＤ１４が形成され、抵抗素子Ｒ１２の他端と抵抗素子Ｒ１３の一端との接続点によりノードＮＤ１５が形成されている。抵抗素子Ｒ１３の他端と抵抗素子Ｒ１４の一端との接続点によりノードＮＤ１６が形成されている。そして、抵抗素子Ｒ１４の他端が電流源Ｉ１１および第５のＮＭＯＳトランジスタＮＴ１５のゲートに接続されている。
このノードＮＤ１３〜ＮＤ１６のうちのいずれかを抵抗分割して得られるバイアス電圧ＮＢの出力ノードとして適用することが可能である。
図５の例では、抵抗素子Ｒ１２の他端と抵抗素子Ｒ１３の一端との接続点により形成されたノードＮＤ１５が出力ノードとして適用されている。
抵抗素子Ｒ１１の一端と第５のＮＭＯＳトランジスタＮＴ１５のドレインとの接続点によりノードＮＤ１３が形成されている。抵抗素子Ｒ１１の他端と抵抗素子Ｒ１２の一端との接続点によりノードＮＤ１４が形成され、抵抗素子Ｒ１２の他端と抵抗素子Ｒ１３の一端との接続点によりノードＮＤ１５が形成されている。抵抗素子Ｒ１３の他端と抵抗素子Ｒ１４の一端との接続点によりノードＮＤ１６が形成されている。そして、抵抗素子Ｒ１４の他端が電流源Ｉ１１および第５のＮＭＯＳトランジスタＮＴ１５のゲートに接続されている。
このノードＮＤ１３〜ＮＤ１６のうちのいずれかを抵抗分割して得られるバイアス電圧ＮＢの出力ノードとして適用することが可能である。
図５の例では、抵抗素子Ｒ１２の他端と抵抗素子Ｒ１３の一端との接続点により形成されたノードＮＤ１５が出力ノードとして適用されている。
本第２の実施形態において、その他の構成は上述した第１の実施形態と同様である。
本第２の実施形態によれば、上述した第１の実施形態と同様の効果を得ることができる。
本第２の実施形態によれば、上述した第１の実施形態と同様の効果を得ることができる。
＜３．第３の実施形態＞
図６は、本発明の第３の実施形態に係るレベル変換回路の構成例を示す回路図である。
図６は、本発明の第３の実施形態に係るレベル変換回路の構成例を示す回路図である。
本第３の実施形態に係るレベル変換回路１０Ｂが第２の実施形態に係るレベル変換回路１０Ａと異なる点は、次の通りである。
レベル変換回路１０Ｂにおいては、ノードＮＤ１３〜ＮＤ１６の出力をバイアス電圧ＮＢ１１，ＮＢ１２，ＮＢ１３，ＮＢ１４として取り出して、それらの供給ラインをセレクタＳＥＬ１１に接続し、適宜選択できるように構成されている。
レベル変換部１１Ｂの第１のＮＭＯＳトランジスタＮＴ１１および第２のＮＭＯＳトランジスタＮＴ１２のゲートには、セレクタＳＥＬ１１で選択されたバイアス電圧ＮＢ１１，ＮＢ１２，ＮＢ１３，ＮＢ１４のいずれかが供給される。
レベル変換回路１０Ｂにおいては、ノードＮＤ１３〜ＮＤ１６の出力をバイアス電圧ＮＢ１１，ＮＢ１２，ＮＢ１３，ＮＢ１４として取り出して、それらの供給ラインをセレクタＳＥＬ１１に接続し、適宜選択できるように構成されている。
レベル変換部１１Ｂの第１のＮＭＯＳトランジスタＮＴ１１および第２のＮＭＯＳトランジスタＮＴ１２のゲートには、セレクタＳＥＬ１１で選択されたバイアス電圧ＮＢ１１，ＮＢ１２，ＮＢ１３，ＮＢ１４のいずれかが供給される。
本第３の実施形態において、その他の構成は上述した第２の実施形態と同様である。
本第３の実施形態によれば、上述した第１および第２の実施形態と同様の効果を得ることができ、また、レベル変換部に対して最適なバイアス電圧の供給を実現することが可能となる。
本第３の実施形態によれば、上述した第１および第２の実施形態と同様の効果を得ることができ、また、レベル変換部に対して最適なバイアス電圧の供給を実現することが可能となる。
＜４．第４の実施形態＞
図７は、本発明の第４の実施形態に係るレベル変換回路の構成例を示す回路図である。
図７は、本発明の第４の実施形態に係るレベル変換回路の構成例を示す回路図である。
本第４の実施形態に係るレベル変換回路１０Ｃが第３の実施形態に係るレベル変換回路１０Ｂと異なる点は、セレクタＳＥＬ１１の出力側にバッファＢＦ１１を配置したことにある。
本第４の実施形態において、その他の構成は上述した第３の実施形態と同様である。
本第４の実施形態によれば、上述した第３の実施形態と同様の効果を得ることができる。
本第４の実施形態によれば、上述した第３の実施形態と同様の効果を得ることができる。
＜５．第５の実施形態＞
図８は、本発明の第５の実施形態に係るレベル変換回路の構成例を示す回路図である。
図８は、本発明の第５の実施形態に係るレベル変換回路の構成例を示す回路図である。
本第５の実施形態に係るレベル変換回路１０Ｄが第１の実施形態に係るレベル変換回路１０と異なる点は、レベル変換部１１Ｄにおいて、第３のＰＭＯＳトランジスタＰＴ１３と第４のＰＭＯＳトランジスタＰＴ１４を省略した構成としたことにある。
本第５の実施形態において、その他の構成は上述した第１の実施形態と同様である。
本第５の実施形態によれば、上述した第１の実施形態と同様の効果を得ることができる。
本第５の実施形態によれば、上述した第１の実施形態と同様の効果を得ることができる。
＜６．第６の実施形態＞
図９は、本発明の第６の実施形態に係るレベル変換回路の構成例を示す回路図である。
図９は、本発明の第６の実施形態に係るレベル変換回路の構成例を示す回路図である。
本第６の実施形態に係るレベル変換回路１０Ｅが第１の実施形態に係るレベル変換回路１０と異なる点は、レベル変換部１１Ｅにおいて、第５のＰＭＯＳトランジスタＰＴ１５および第６のＰＭＯＳトランジスタＰＴ１６を追加した構成としたことにある。
第５のＰＭＯＳトランジスタＰＴ１５のドレインが第１のＮＭＯＳトランジスタＮＴ１１のドレインと接続され、その接続点によりノードＮＤ１１が形成されている。第５のＰＭＯＳトランジスタＰＴ１５のソースが第１のＰＭＯＳトランジスタＰＴ１１のドレインに接続され、バックゲートが第２電圧源（高耐圧電源電圧ＨＶＤＤ源）１５に接続されている。
第６のＰＭＯＳトランジスタＰＴ１６のドレインが第２のＮＭＯＳトランジスタＮＴ１２のドレインと接続され、その接続点によりノードＮＤ１２が形成されている。第６のＰＭＯＳトランジスタＰＴ１６のソースが第２のＰＭＯＳトランジスタＰＴ１２のドレインに接続され、バックゲートが第２電圧源（高耐圧電源電圧ＨＶＤＤ源）１５に接続されている。
そして、第５のＰＭＯＳトランジスタＰＴ１５のゲートおよび第６のＰＭＯＳトランジスタＰＴ１６のゲートに、図示しないバイアス部により生成されるバイアス電圧ＶＢが供給される。
第６のＰＭＯＳトランジスタＰＴ１６のドレインが第２のＮＭＯＳトランジスタＮＴ１２のドレインと接続され、その接続点によりノードＮＤ１２が形成されている。第６のＰＭＯＳトランジスタＰＴ１６のソースが第２のＰＭＯＳトランジスタＰＴ１２のドレインに接続され、バックゲートが第２電圧源（高耐圧電源電圧ＨＶＤＤ源）１５に接続されている。
そして、第５のＰＭＯＳトランジスタＰＴ１５のゲートおよび第６のＰＭＯＳトランジスタＰＴ１６のゲートに、図示しないバイアス部により生成されるバイアス電圧ＶＢが供給される。
第５のＰＭＯＳトランジスタＰＴ１５および第６のＰＭＯＳトランジスタＰＴ１６は、バイアス電圧ＶＢをゲートに受けて、ノードＮＤ１１、ＮＤ１２に流れる電流量を調整し、レベル変換（レベルシフト）が的確に行えるようにするために配置されている。
本第６の実施形態において、その他の構成は上述した第１の実施形態と同様である。
本第６の実施形態によれば、上述した第１の実施形態と同様の効果を得ることができ、また、レベル変換部において最適なレベル変換を実現することが可能となる。
本第６の実施形態によれば、上述した第１の実施形態と同様の効果を得ることができ、また、レベル変換部において最適なレベル変換を実現することが可能となる。
＜７．第７の実施形態＞
図１０は、本発明の第７の実施形態に係るレベル変換回路の構成例を示す回路図である。
図１０は、本発明の第７の実施形態に係るレベル変換回路の構成例を示す回路図である。
本第７の実施形態に係るレベル変換回路１０Ｆが第５の実施形態に係るレベル変換回路１０Ｄと異なる点は、一つのバイアス部１２のバイアス電圧ＮＢの供給ラインに対して、複数のレベル変換部を並列に接続した構成にしたことにある。
本第７の実施形態において、その他の構成は上述した第５の実施形態と同様である。
本第７の実施形態によれば、上述した第１および第５の実施形態と同様の効果を得ることができ、また、他のレベル変換部がＯＮしたときは動作していないレベル変換部には定常電流が流れることを防止することができる。
本第７の実施形態によれば、上述した第１および第５の実施形態と同様の効果を得ることができ、また、他のレベル変換部がＯＮしたときは動作していないレベル変換部には定常電流が流れることを防止することができる。
なお、第７の実施形態では第５の実施形態のレベル変換部を適用したが、他の実施形態の構成のレベル変換部を適用することも可能である。
＜８．表示装置の構成例＞
図１１は、本発明の実施形態に係る表示装置の構成例を示す図である。
ここでは、たとえば、各画素の電気光学素子として液晶セルを用いたアクティブマトリクス型液晶表示装置に適用した場合を例に採って説明する。
図１１は、本発明の実施形態に係る表示装置の構成例を示す図である。
ここでは、たとえば、各画素の電気光学素子として液晶セルを用いたアクティブマトリクス型液晶表示装置に適用した場合を例に採って説明する。
この液晶表示装置１００は、図１１に示すように、透明絶縁基板、たとえばガラス基板上に、液晶セルを含む複数の画素がマトリクス状に配置された有効表示部（ＡＣＤＳＰ）１１０を有する。
液晶表示装置１００は、信号線を駆動するための信号線駆動回路（水平駆動回路、ソースドライバ：ＨＤＲＶ）１２０を有する。
液晶表示装置１００は、液晶セルを走査し選択するためのゲート線（走査線）を駆動するゲート線駆動回路（垂直駆動回路、ゲートドライバ：ＶＤＲＶ）１３０、およびデータ処理回路（ＤＡＴＡＰＲＣ）１４０を有する。
液晶表示装置１００は、信号線を駆動するための信号線駆動回路（水平駆動回路、ソースドライバ：ＨＤＲＶ）１２０を有する。
液晶表示装置１００は、液晶セルを走査し選択するためのゲート線（走査線）を駆動するゲート線駆動回路（垂直駆動回路、ゲートドライバ：ＶＤＲＶ）１３０、およびデータ処理回路（ＤＡＴＡＰＲＣ）１４０を有する。
以下、本実施形態の液晶表示装置１００の各構成要素の構成並びに機能について順を追って説明する。
有効表示部（以下、単に表示部という）１１０は、液晶セルを含む複数の画素がマトリクス状に配列されている。
そして、表示部１１０は、信号線駆動回路１２０、並びにゲート線駆動回路１３０により駆動される信号線（データ線）およびゲート線（垂直走査線）がマトリクス状（格子状）に配線されている。
そして、表示部１１０は、信号線駆動回路１２０、並びにゲート線駆動回路１３０により駆動される信号線（データ線）およびゲート線（垂直走査線）がマトリクス状（格子状）に配線されている。
図１２は、表示部１１０の具体的な構成の一例を示す図である。
ここでは、図面の簡略化のために、３行（ｎ−１行〜ｎ＋１行）４列（ｍ−２列〜ｍ＋１列）の画素配列の場合を例に採って示している。
ここでは、図面の簡略化のために、３行（ｎ−１行〜ｎ＋１行）４列（ｍ−２列〜ｍ＋１列）の画素配列の場合を例に採って示している。
図１２において、表示部１１０には、ゲート線（垂直走査線）…，１１１ｎ−１，１１１ｎ，１１１ｎ＋１，…と、信号線（データ線）…，１１２ｍ−２，１１２ｍ−１，１１２ｍ，１１２ｍ＋１，…とがマトリクス状に配線されている。そしてゲート線および信号線の交点部分に単位画素１１３が配置されている。
単位画素１１３は、画素トランジスタである薄膜トランジスタＴＦＴ（Thin Film Transistor）、液晶セルＬＣおよび保持容量Ｃｓを有する。
ここで、液晶セルＬＣは、薄膜トランジスタＴＦＴで形成される画素電極（一方の電極）とこれに対向して形成される対向電極（他方の電極）との間で発生する容量を意味する。
ここで、液晶セルＬＣは、薄膜トランジスタＴＦＴで形成される画素電極（一方の電極）とこれに対向して形成される対向電極（他方の電極）との間で発生する容量を意味する。
薄膜トランジスタＴＦＴは、ゲート電極がゲート線（垂直走査線）…，１１１ｎ−１，１１１ｎ，１１１ｎ＋１，…に接続され、ソース電極が信号線…，１１２ｍ−２，１１２ｍ−１，１１２ｍ，１１２ｍ＋１，…に接続されている。
液晶セルＬＣは、画素電極が薄膜トランジスタＴＦＴのドレイン電極に接続され、対向電極が共通線１１４に接続されている。保持容量Ｃｓは、薄膜トランジスタＴＦＴのドレイン電極と共通線１１４との間に接続されている。
共通線１１４には、コモン電圧供給回路（ＶＣＯＭ回路）１５０により所定の交流電圧がコモン電圧Ｖｃｏｍとして与えられる。
液晶セルＬＣは、画素電極が薄膜トランジスタＴＦＴのドレイン電極に接続され、対向電極が共通線１１４に接続されている。保持容量Ｃｓは、薄膜トランジスタＴＦＴのドレイン電極と共通線１１４との間に接続されている。
共通線１１４には、コモン電圧供給回路（ＶＣＯＭ回路）１５０により所定の交流電圧がコモン電圧Ｖｃｏｍとして与えられる。
ゲート線（垂直走査線）…，１１１ｎ−１，１１１ｎ，１１１ｎ＋１，…の各一端は、図１１に示すゲート線駆動回路１３０の対応する行の各出力端にそれぞれ接続される。
ゲート線駆動回路１３０は、たとえばシフトレジスタを含んで構成され、垂直転送クロックＶＣＫ（図示せず）に同期して順次垂直選択パルスを発生してゲート線（垂直走査線）…，１１１ｎ−１，１１１ｎ，１１１ｎ＋１，…に与えることにより垂直走査を行う。
ゲート線駆動回路１３０は、たとえばシフトレジスタを含んで構成され、垂直転送クロックＶＣＫ（図示せず）に同期して順次垂直選択パルスを発生してゲート線（垂直走査線）…，１１１ｎ−１，１１１ｎ，１１１ｎ＋１，…に与えることにより垂直走査を行う。
また、表示部１１０において、たとえば、信号線…，１１２ｍ−１，１１２ｍ＋１，…の各一端が図１１に示す信号線駆動回路１２０の対応する列の各出力端に接続される。
信号線駆動回路１２０は、駆動レベルに応じたレベルに変換された信号線を駆動するための駆動データを階調電圧に応じてデジタルデータからアナログデータに変換し、アナログ駆動データを増幅し、正極性の信号電圧および負極性の信号電圧を生成する機能を有する。
さらに、信号線駆動回路１２０は、互いに隣接する信号線に正極性の信号電圧および負極性の信号電圧を選択的に供給する機能を有している。
さらに、信号線駆動回路１２０は、互いに隣接する信号線に正極性の信号電圧および負極性の信号電圧を選択的に供給する機能を有している。
データ処理回路１４０は、たとえば外部より入力されたパラレルのデータのレベルを所定レベルにシフトするレベルシフタ（レベル変換部）を含む。
データ処理回路１４０は、レベルシフトされたデータを位相調整や周波数を下げるために、シリアルデータからパラレルデータに変換するシリアル・パラレルコンバータを含み、パラレルデータを信号線駆動回路１２０に出力する。
データ処理回路１４０は、レベルシフトされたデータを位相調整や周波数を下げるために、シリアルデータからパラレルデータに変換するシリアル・パラレルコンバータを含み、パラレルデータを信号線駆動回路１２０に出力する。
以下、本実施形態に係る信号線駆動回路１２０の構成および機能について具体的に説明する。
＜９．信号線駆動回路の構成例＞
図１３は、本実施形態に係る信号線駆動回路の構成例を示すブロック図である。
図１３は、本実施形態に係る信号線駆動回路の構成例を示すブロック図である。
図１３に示す信号線駆動回路１２０は、高速インタフェース部（Ｉ／Ｆ）１２１、ロジック回路１２２、およびバイアス部１２３を有する。
信号線駆動回路１２０は、ラインバッファ１２４、レベルシフタ１２５、セレクタ部１２６、バッファアンプ部１２７、およびレジスタ部１２８を有する。
バッファアンプ部１２７により出力バッファ部が構成される。
信号線駆動回路１２０において、前述第１〜第７の実施形態に係るレベル変換回路１０，１０Ａ〜１０Ｆが適用可能である。
たとえば、バイアス部１２３の一部として、第１〜第７の実施形態に係るレベル変換回路のバイアス部１２のいずれかが適用され、レベルシフタ１２５として、第１〜第７の実施形態に係るレベル変換回路のレベル変換部１１のいずれかが適用される。
好適には、第７の実施形態のように、一つのバイアス部１２に対して、複数のレベル変換部を並列に接続した構成が採用される。
信号線駆動回路１２０は、ラインバッファ１２４、レベルシフタ１２５、セレクタ部１２６、バッファアンプ部１２７、およびレジスタ部１２８を有する。
バッファアンプ部１２７により出力バッファ部が構成される。
信号線駆動回路１２０において、前述第１〜第７の実施形態に係るレベル変換回路１０，１０Ａ〜１０Ｆが適用可能である。
たとえば、バイアス部１２３の一部として、第１〜第７の実施形態に係るレベル変換回路のバイアス部１２のいずれかが適用され、レベルシフタ１２５として、第１〜第７の実施形態に係るレベル変換回路のレベル変換部１１のいずれかが適用される。
好適には、第７の実施形態のように、一つのバイアス部１２に対して、複数のレベル変換部を並列に接続した構成が採用される。
ロジック回路１２２は、高速インタフェース部１２１により入力されたシリアルデータをパラレルデータに変換し、変換データを駆動データとしてラインバッファ１２４に供給する。
ロジック回路１２２は、バッファアンプ部１２７の出力段アンプのバイアス状態を制御する。
ロジック回路１２２は、バッファアンプ部１２７の出力段アンプのバイアス状態を制御する。
バイアス部１２３は、ロジック回路１２２の制御の下、バッファアンプ部１２７に出力段アンプのバイアス信号を選択的に出力する。
ラインバッファ１２４は、ロジック回路１２２でシリアルパラレル変換された信号線を駆動するための駆動データを格納する。
レベルシフタ１２５は、ラインバッファ１２４のデータのレベルを駆動レベルに応じたレベルに変換する。
ラインバッファ１２４のデータは、基準電圧（接地レベル）と第１電圧（低耐圧電源電圧ＬＶＤＤ）とを信号レベルとする。
そして、レベルシフタ１２５は、バイアス部１２３によるバイアス電圧ＮＢの供給を受けて基準電圧と第１電圧よりも高い第２電圧（高耐圧電源電圧ＨＶＤＤ）の信号レベルに変換して出力する。
前述したように、本実施形態において、一例として、基準電圧はたとえば接地電位ＧＮＤ（０Ｖ）であり、第１電圧は低耐圧電源電圧ＬＶＤＤ、たとえば１．８Ｖであり、第２電圧は高耐圧電源電圧ＨＶＤＤ、たとえば１８Ｖである。
ラインバッファ１２４のデータは、基準電圧（接地レベル）と第１電圧（低耐圧電源電圧ＬＶＤＤ）とを信号レベルとする。
そして、レベルシフタ１２５は、バイアス部１２３によるバイアス電圧ＮＢの供給を受けて基準電圧と第１電圧よりも高い第２電圧（高耐圧電源電圧ＨＶＤＤ）の信号レベルに変換して出力する。
前述したように、本実施形態において、一例として、基準電圧はたとえば接地電位ＧＮＤ（０Ｖ）であり、第１電圧は低耐圧電源電圧ＬＶＤＤ、たとえば１．８Ｖであり、第２電圧は高耐圧電源電圧ＨＶＤＤ、たとえば１８Ｖである。
セレクタ部１２６は、レジスタ部１２８に保持された階調電圧を受けて駆動データをデジタルデータからアナログデータに変換するデジタルアナログコンバータ（ＤＡＣ）を複数含む。
出力バッファ部としてのバッファアンプ部１２７は、セレクタ部１２６から出力された駆動データを増幅し、正極性の信号電圧および負極性の信号電圧を生成する。
バッファアンプ部１２７は、液晶パネル１６０に配線された、対をなす互いに隣接する信号線に正極性の信号電圧および負極性の信号電圧を選択的に供給する。
バッファアンプ部１２７は、液晶パネル１６０に配線された、対をなす互いに隣接する信号線に正極性の信号電圧および負極性の信号電圧を選択的に供給する。
実際には、バッファアンプ部１２７のチャネル数ｎは数１００以上あり、これらのチャネルに対応する信号線が駆動される。
なお、上記実施形態では、アクティブマトリクス型液晶表示装置に適用した場合を例に採って説明したが、これに限定されるものではない。たとえば本発明は、エレクトロルミネッセンス（ＥＬ）素子を各画素の電気光学素子として用いたＥＬ表示装置などの他のアクティブマトリクス型表示装置にも同様に適用可能である。
また、本発明は、パッシブ型表示装置にも同様に適用可能である。
また、本発明は、パッシブ型表示装置にも同様に適用可能である。
＜１０．電子機器の構成例＞
またさらに、上記実施形態に係るアクティブマトリクス型液晶表示装置に代表されるアクティブマトリクス型表示装置は、様々な電子機器に適用可能である。
すなわち、アクティブマトリクス型表示装置は、電子機器に入力された映像信号、若しくは、電子機器内で生成した映像信号を、画像若しくは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。
なお、電子機器としては、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置(モバイル機器)、デスクトップ型パーソナルコンピュータ、ビデオカメラなどが例示される。
以下に、本実施形態が適用される電子機器の一例について説明する。
またさらに、上記実施形態に係るアクティブマトリクス型液晶表示装置に代表されるアクティブマトリクス型表示装置は、様々な電子機器に適用可能である。
すなわち、アクティブマトリクス型表示装置は、電子機器に入力された映像信号、若しくは、電子機器内で生成した映像信号を、画像若しくは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。
なお、電子機器としては、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置(モバイル機器)、デスクトップ型パーソナルコンピュータ、ビデオカメラなどが例示される。
以下に、本実施形態が適用される電子機器の一例について説明する。
図１４は、本実施形態が適用されるテレビジョンを示す斜視図である。
本適用例に係るテレビジョン２００は、フロントパネル２２０やフィルターガラス２３０等から構成される映像表示画面部２１０を含み、その映像表示画面部２１０として本実施形態に係る表示装置を用いることにより作製される。
本適用例に係るテレビジョン２００は、フロントパネル２２０やフィルターガラス２３０等から構成される映像表示画面部２１０を含み、その映像表示画面部２１０として本実施形態に係る表示装置を用いることにより作製される。
図１５は、本実施形態が適用されるデジタルカメラを示す斜視図であり、図１５（Ａ）は表側から見た斜視図、図１５（Ｂ）は裏側から見た斜視図である。
本適用例に係るデジタルカメラ２００Ａは、フラッシュ用の発光部２１１、表示部２１２、メニュースイッチ２１３、シャッターボタン２１４等を含み、その表示部２１２として本実施形態に係る表示装置を用いることにより作製される。
本適用例に係るデジタルカメラ２００Ａは、フラッシュ用の発光部２１１、表示部２１２、メニュースイッチ２１３、シャッターボタン２１４等を含み、その表示部２１２として本実施形態に係る表示装置を用いることにより作製される。
図１６は、本実施形態が適用されるノート型パーソナルコンピュータを示す斜視図である。
本適用例に係るノート型パーソナルコンピュータ２００Ｂは、本体２２１に、文字等を入力するとき操作されるキーボード２２２、画像を表示する表示部２２３等を含み、その表示部２２３として本実施形態に係る表示装置を用いることにより作製される。
本適用例に係るノート型パーソナルコンピュータ２００Ｂは、本体２２１に、文字等を入力するとき操作されるキーボード２２２、画像を表示する表示部２２３等を含み、その表示部２２３として本実施形態に係る表示装置を用いることにより作製される。
図１７は、本実施形態が適用されるビデオカメラを示す斜視図である。
本適用例に係るビデオカメラ２００Ｃは、本体部２３１、前方を向いた側面に被写体撮影用のレンズ２３２、撮影時のスタート／ストップスイッチ２３３、表示部２３４等を含み、その表示部２３４として本実施形態に係る表示装置を用いることにより作製される。
本適用例に係るビデオカメラ２００Ｃは、本体部２３１、前方を向いた側面に被写体撮影用のレンズ２３２、撮影時のスタート／ストップスイッチ２３３、表示部２３４等を含み、その表示部２３４として本実施形態に係る表示装置を用いることにより作製される。
図１８は、本実施形態が適用される携帯端末装置、たとえば携帯電話機を示す図である。図１８（Ａ）は開いた状態での正面図、図１８（Ｂ）はその側面図、図１８（Ｃ）は閉じた状態での正面図、図１８（Ｄ）は左側面図、図１８（Ｅ）は右側面図、図１８（Ｆ）は上面図、図１８（Ｇ）は下面図である。
本適用例に係る携帯電話機２００Ｄは、上側筐体２４１、下側筐体２４２、連結部（ここではヒンジ部）２４３、ディスプレイ２４４、サブディスプレイ２４５、ピクチャーライト２４６、カメラ２４７等を含む。
そのディスプレイ２４４やサブディスプレイ２４５として本実施形態に係る表示装置を用いることにより作製される。
本適用例に係る携帯電話機２００Ｄは、上側筐体２４１、下側筐体２４２、連結部（ここではヒンジ部）２４３、ディスプレイ２４４、サブディスプレイ２４５、ピクチャーライト２４６、カメラ２４７等を含む。
そのディスプレイ２４４やサブディスプレイ２４５として本実施形態に係る表示装置を用いることにより作製される。
１０，１０Ａ〜１０Ｆ・・・レベル変換回路、１１，１１Ｄ〜１１Ｆ・・・レベル変換部、１２，１２Ａ〜１２Ｃ・・・バイアス部、１６・・・降圧部、Ｒ１１〜Ｒ１４・・・抵抗素子、ＮＴ１１・・・第１のＮＭＯＳトランジスタ（第１のｎ型電界効果トランジスタ）、ＮＴ１２・・・第２のＮＭＯＳトランジスタ（第２のｎ型電界効果トランジスタ）、ＮＴ１３・・・第３のＮＭＯＳトランジスタ（第３のｎ型電界効果トランジスタ）、ＮＴ１４・・・第４のＮＭＯＳトランジスタ（第４のｎ型電界効果トランジスタ）、ＮＴ１５・・・第５のＮＭＯＳトランジスタ（第５のｎ型電界効果トランジスタ）、
ＰＴ１１・・・第１のＰＭＯＳトランジスタ（第１のｐ型電界効果トランジスタ）、ＰＴ１２・・・第２のＰＭＯＳトランジスタ（第２のｐ型電界効果トランジスタ）、ＰＴ１３・・・第３のＰＭＯＳトランジスタ（第３のｐ型電界効果トランジスタ）、ＰＴ１４・・・第４のＰＭＯＳトランジスタ（第４のｐ型電界効果トランジスタ）、ＰＴ１５・・・第５のＰＭＯＳトランジスタ（第５のｐ型電界効果トランジスタ）、ＰＴ１６・・・第６のＰＭＯＳトランジスタ（第６のｐ型電界効果トランジスタ）、ＳＥＬ１１・・・セレクタ、ＢＦ１１・・・バッファ、１００・・・液晶表示装置、１１０・・・有効表示部、１２０・・・信号線駆動回路（水平駆動回路、ソースドライバ：ＨＤＲＶ）、１２１・・・シフトレジスタ、１２２・・・データラッチ部、１２３・・・ＤＡＣ（デジタル・アナログコンバータ）、１２４・・・出力バッファ部、１３０・・・ゲート線駆動回路（垂直駆動回路、ゲートドライバ：ＶＤＲＶ）、１４０・・・データ処理回路（ＤＡＴＡＰＲＣ）。
ＰＴ１１・・・第１のＰＭＯＳトランジスタ（第１のｐ型電界効果トランジスタ）、ＰＴ１２・・・第２のＰＭＯＳトランジスタ（第２のｐ型電界効果トランジスタ）、ＰＴ１３・・・第３のＰＭＯＳトランジスタ（第３のｐ型電界効果トランジスタ）、ＰＴ１４・・・第４のＰＭＯＳトランジスタ（第４のｐ型電界効果トランジスタ）、ＰＴ１５・・・第５のＰＭＯＳトランジスタ（第５のｐ型電界効果トランジスタ）、ＰＴ１６・・・第６のＰＭＯＳトランジスタ（第６のｐ型電界効果トランジスタ）、ＳＥＬ１１・・・セレクタ、ＢＦ１１・・・バッファ、１００・・・液晶表示装置、１１０・・・有効表示部、１２０・・・信号線駆動回路（水平駆動回路、ソースドライバ：ＨＤＲＶ）、１２１・・・シフトレジスタ、１２２・・・データラッチ部、１２３・・・ＤＡＣ（デジタル・アナログコンバータ）、１２４・・・出力バッファ部、１３０・・・ゲート線駆動回路（垂直駆動回路、ゲートドライバ：ＶＤＲＶ）、１４０・・・データ処理回路（ＤＡＴＡＰＲＣ）。
Claims (17)
- 基準電圧と第１電圧とを信号レベルとする入力信号を、バイアス電圧の供給を受けて上記基準電圧と第１電圧よりも高い第２電圧の信号レベルに変換する少なくとも一つのレベル変換部と、
上記バイアス電圧を発生し、上記レベル変換部に供給するバイアス部と、を有し、
上記レベル変換部は、
少なくとも第１のｎ型電界効果トランジスタと、第２のｎ型電界効果トランジスタと、第３のｎ型電界効果トランジスタと、第４のｎ型電界効果トランジスタと、第１のｐ型電界効果トランジスタと、第２のｐ型電界効果トランジスタと、を含み、
上記第１のｎ型電界効果トランジスタのドレインが上記第１のｐ型電界効果トランジスタのドレインおよび上記第２のｐ型電界効果トランジスタのゲートに接続され、ソースが上記第３のｎ型電界効果トランジスタのドレインに接続され、ゲートが上記バイアス電圧の供給源に接続され、
上記第２のｎ型電界効果トランジスタのドレインが上記第２のｐ型電界効果トランジスタのドレインおよび上記第１のｐ型電界効果トランジスタのゲートに接続され、ソースが上記第４のｎ型電界効果トランジスタのドレインに接続され、ゲートが上記バイアス電圧の供給源に接続され、
上記第１のｐ型電界効果トランジスタのソースおよび上記第２のｐ型電界効果トランジスタのソースが第２電圧源に接続され、
上記第３のｎ型電界効果トランジスタのソースおよび上記第４のｎ型電界効果トランジスタのソースが基準電圧源に接続され、
上記第３のｎ型電界効果トランジスタのゲートと上記第４のｎ型電界効果トランジスタのゲートには、基準電圧レベルと第１電圧レベルを相補的にとる入力信号がそれぞれ供給され、
上記バイアス部は、
第５のｎ型電界効果トランジスタと、少なくとも一つの抵抗素子を含む降圧部と、電源側端子が上記第１電圧より高い電圧源に接続された電流源と、を含み、
上記第５のｎ型電界効果トランジスタのソースが第１電圧源に接続され、ドレインが上記抵抗素子の一端に接続され、
上記抵抗素子の他端が上記電流源の電流供給端子側に接続され、
上記第５のｎ型電界効果トランジスタのゲートが上記抵抗素子の他端側に接続され、
第１電圧から上記第１のｎ型電界効果トランジスタおよび上記第２のｎ型電界効果トランジスタのしきい値電圧分高く、または第１電圧より高く当該しきい値電圧分高い電圧より低いバイアス電圧を上記抵抗素子の一端側に生成し、上記レベル変換部の上記第１のｎ型電界効果トランジスタのゲートおよび上記第２のｎ型電界効果トランジスタのゲートに供給する
レベル変換回路。 - 上記降圧部の上記抵抗素子による降下電圧は、発生するオーバードライブ電圧を打ち消し可能な電圧である
請求項１記載のレベル変換回路。 - 上記レベル変換部は、
第３のｐ型電界効果トランジスタと、第４のｐ型電界効果トランジスタと、をさらに含み、
上記第３のｐ型電界効果トランジスタのドレインが上記第３のｎ型電界効果トランジスタのドレインに接続され、ソースが第１電圧源に接続され、ゲートに上記第３のｎ型電界効果トランジスタのゲートに供給される信号レベルの入力信号が供給され、
上記第４のｐ型電界効果トランジスタのドレインが上記第４のｎ型電界効果トランジスタのドレインに接続され、ソースが第１電圧源に接続され、ゲートに上記第４のｎ型電界効果トランジスタのゲートに供給される信号レベルの入力信号が供給される
請求項１または２記載のレベル変換回路。 - 上記降圧部は、
複数の抵抗素子が直列に接続され、
上記バイアス部は、
抵抗素子の一端側と第５のｎ型電界効果トランジスタのドレインとの接続点および直列接続された抵抗素子同士の接続点により形成される複数のノードのうちのいずれかが、抵抗分割して得られるバイアス電圧の出力ノードとして形成されている
請求項１から３のいずれか一に記載のレベル変換回路。 - 上記複数のノードから出力される複数のバイアス電圧うちのいずれかを選択して、上記レベル変換部の上記第１のｎ型電界効果トランジスタのゲートおよび上記第２のｎ型電界効果トランジスタのゲートに供給するセレクタを含む
請求項４記載のレベル変換回路。 - 上記セレクタの出力側にバッファが接続されている
請求項５記載のレベル変換回路。 - 上記レベル変換部は、
第５のｐ型電界効果トランジスタおよび第６のｐ型電界効果トランジスタを含み、
上記第５のｐ型電界効果トランジスタのドレインが第１のｎ型電界効果トランジスタのドレインに接続され、ソースが上記第１のｐ型電界効果トランジスタのドレインに接続され、
上記第６のｐ型電界効果トランジスタのドレインが上記第２のｎ型電界効果トランジスタのドレインに接続され、ソースが上記第２のｐ型電界効果トランジスタのドレインに接続され、
上記第５のｐ型電界効果トランジスタのゲートおよび上記第６のｐ型電界効果トランジスタのゲートに、所定のバイアス電圧が供給される
請求項１から６のいずれか一に記載のレベル変換回路。 - 一つのバイアス部の上記バイアス電圧の供給ラインに対して、複数のレベル変換部が並列に接続されている
請求項１から７のいずれか一に記載のレベル変換回路。 - 表示セルがマトリクス状に配置される表示部と、
入力信号を駆動レベルに応じたレベルに変換するレベル変換回路を含み、レベル変換した信号を用いて生成された駆動信号により上記表示セルに接続された信号線を駆動する信号線駆動回路と、を有し、
上記信号線駆動回路の上記レベル変換回路は、
基準電圧と第１電圧とを信号レベルとする入力信号を、バイアス電圧の供給を受けて上記基準電圧と第１電圧よりも高い第２電圧の信号レベルに変換する少なくとも一つのレベル変換部と、
上記バイアス電圧を発生し、上記レベル変換部に供給するバイアス部と、を有し、
上記レベル変換部は、
少なくとも第１のｎ型電界効果トランジスタと、第２のｎ型電界効果トランジスタと、第３のｎ型電界効果トランジスタと、第４のｎ型電界効果トランジスタと、第１のｐ型電界効果トランジスタと、第２のｐ型電界効果トランジスタと、を含み、
上記第１のｎ型電界効果トランジスタのドレインが上記第１のｐ型電界効果トランジスタのドレインおよび上記第２のｐ型電界効果トランジスタのゲートに接続され、ソースが上記第３のｎ型電界効果トランジスタのドレインに接続され、ゲートが上記バイアス電圧の供給源に接続され、
上記第２のｎ型電界効果トランジスタのドレインが上記第２のｐ型電界効果トランジスタのドレインおよび上記第１のｐ型電界効果トランジスタのゲートに接続され、ソースが上記第４のｎ型電界効果トランジスタのドレインに接続され、ゲートが上記バイアス電圧の供給源に接続され、
上記第１のｐ型電界効果トランジスタのソースおよび上記第２のｐ型電界効果トランジスタのソースが第２電圧源に接続され、
上記第３のｎ型電界効果トランジスタのソースおよび上記第４のｎ型電界効果トランジスタのソースが基準電圧源に接続され、
上記第３のｎ型電界効果トランジスタのゲートと上記第４のｎ型電界効果トランジスタのゲートには、基準電圧レベルと第１電圧レベルを相補的にとる入力信号がそれぞれ供給され、
上記バイアス部は、
第５のｎ型電界効果トランジスタと、少なくとも一つの抵抗素子を含む降圧部と、電源側端子が上記第１電圧より高い電圧源に接続された電流源と、を含み、
上記第５のｎ型電界効果トランジスタのソースが第１電圧源に接続され、ドレインが上記抵抗素子の一端に接続され、
上記抵抗素子の他端が上記電流源の電流供給端子側に接続され、
上記第５のｎ型電界効果トランジスタのゲートが上記抵抗素子の他端側に接続され、
第１電圧から上記第１のｎ型電界効果トランジスタおよび上記第２のｎ型電界効果トランジスタのしきい値電圧分高く、または第１電圧より高く当該しきい値電圧分高い電圧より低いバイアス電圧を上記抵抗素子の一端側に生成し、上記レベル変換部の上記第１のｎ型電界効果トランジスタのゲートおよび上記第２のｎ型電界効果トランジスタのゲートに供給する
表示装置。 - 上記降圧部の上記抵抗素子による降下電圧は、発生するオーバードライブ電圧を打ち消し可能な電圧である
請求項９記載の表示装置。 - 上記レベル変換部は、
第３のｐ型電界効果トランジスタと、第４のｐ型電界効果トランジスタと、をさらに含み、
上記第３のｐ型電界効果トランジスタのドレインが上記第３のｎ型電界効果トランジスタのドレインに接続され、ソースが第１電圧源に接続され、ゲートに上記第３のｎ型電界効果トランジスタのゲートに供給される信号レベルの入力信号が供給され、
上記第４のｐ型電界効果トランジスタのドレインが上記第４のｎ型電界効果トランジスタのドレインに接続され、ソースが第１電圧源に接続され、ゲートに上記第４のｎ型電界効果トランジスタのゲートに供給される信号レベルの入力信号が供給される
請求項９または１０記載の表示装置。 - 上記降圧部は、
複数の抵抗素子が直列に接続され、
上記バイアス部は、
抵抗素子の一端側と第５のｎ型電界効果トランジスタのドレインとの接続点および直列接続された抵抗素子同士の接続点により形成される複数のノードのうちのいずれかが、抵抗分割して得られるバイアス電圧の出力ノードとして形成されている
請求項９から１１のいずれか一に記載の表示装置。 - 上記複数のノードから出力される複数のバイアス電圧うちのいずれかを選択して、上記レベル変換部の上記第１のｎ型電界効果トランジスタのゲートおよび上記第２のｎ型電界効果トランジスタのゲートに供給するセレクタを含む
請求項１２記載の表示装置。 - 上記セレクタの出力側にバッファが接続されている
請求項１３記載の表示装置。 - 上記レベル変換部は、
第５のｐ型電界効果トランジスタおよび第６のｐ型電界効果トランジスタを含み、
上記第５のｐ型電界効果トランジスタのドレインが第１のｎ型電界効果トランジスタのドレインに接続され、ソースが上記第１のｐ型電界効果トランジスタのドレインに接続され、
上記第６のｐ型電界効果トランジスタのドレインが上記第２のｎ型電界効果トランジスタのドレインに接続され、ソースが上記第２のｐ型電界効果トランジスタのドレインに接続され、
上記第５のｐ型電界効果トランジスタのゲートおよび上記第６のｐ型電界効果トランジスタのゲートに、所定のバイアス電圧が供給される
請求項９から１４のいずれか一に記載の表示装置。 - 一つのバイアス部の上記バイアス電圧の供給ラインに対して、複数のレベル変換部が並列に接続されている
請求項９から１５のいずれか一に記載の表示装置。 - 表示装置を有し、
上記表示装置は、
表示セルがマトリクス状に配置される表示部と、
入力信号を駆動レベルに応じたレベルに変換するレベル変換回路を含み、レベル変換した信号を用いて生成された駆動信号により上記表示セルに接続された信号線を駆動する信号線駆動回路と、を有し、
上記信号線駆動回路の上記レベル変換回路は、
基準電圧と第１電圧とを信号レベルとする入力信号を、バイアス電圧の供給を受けて上記基準電圧と第１電圧よりも高い第２電圧の信号レベルに変換する少なくとも一つのレベル変換部と、
上記バイアス電圧を発生し、上記レベル変換部に供給するバイアス部と、を有し、
上記レベル変換部は、
少なくとも第１のｎ型電界効果トランジスタと、第２のｎ型電界効果トランジスタと、第３のｎ型電界効果トランジスタと、第４のｎ型電界効果トランジスタと、第１のｐ型電界効果トランジスタと、第２のｐ型電界効果トランジスタと、を含み、
上記第１のｎ型電界効果トランジスタのドレインが上記第１のｐ型電界効果トランジスタのドレインおよび上記第２のｐ型電界効果トランジスタのゲートに接続され、ソースが上記第３のｎ型電界効果トランジスタのドレインに接続され、ゲートが上記バイアス電圧の供給源に接続され、
上記第２のｎ型電界効果トランジスタのドレインが上記第２のｐ型電界効果トランジスタのドレインおよび上記第１のｐ型電界効果トランジスタのゲートに接続され、ソースが上記第４のｎ型電界効果トランジスタのドレインに接続され、ゲートが上記バイアス電圧の供給源に接続され、
上記第１のｐ型電界効果トランジスタのソースおよび上記第２のｐ型電界効果トランジスタのソースが第２電圧源に接続され、
上記第３のｎ型電界効果トランジスタのソースおよび上記第４のｎ型電界効果トランジスタのソースが基準電圧源に接続され、
上記第３のｎ型電界効果トランジスタのゲートと上記第４のｎ型電界効果トランジスタのゲートには、基準電圧レベルと第１電圧レベルを相補的にとる入力信号がそれぞれ供給され、
上記バイアス部は、
第５のｎ型電界効果トランジスタと、少なくとも一つの抵抗素子を含む降圧部と、電源側端子が上記第１電圧より高い電圧源に接続された電流源と、を含み、
上記第５のｎ型電界効果トランジスタのソースが第１電圧源に接続され、ドレインが上記抵抗素子の一端に接続され、
上記抵抗素子の他端が上記電流源の電流供給端子側に接続され、
上記第５のｎ型電界効果トランジスタのゲートが上記抵抗素子の他端側に接続され、
第１電圧から上記第１のｎ型電界効果トランジスタおよび上記第２のｎ型電界効果トランジスタのしきい値電圧分高く、または第１電圧より高く当該しきい値電圧分高い電圧より低いバイアス電圧を上記抵抗素子の一端側に生成し、上記レベル変換部の上記第１のｎ型電界効果トランジスタのゲートおよび上記第２のｎ型電界効果トランジスタのゲートに供給する
電子機器。
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