JPS59223027A - 半導体論理回路 - Google Patents
半導体論理回路Info
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- JPS59223027A JPS59223027A JP58096958A JP9695883A JPS59223027A JP S59223027 A JPS59223027 A JP S59223027A JP 58096958 A JP58096958 A JP 58096958A JP 9695883 A JP9695883 A JP 9695883A JP S59223027 A JPS59223027 A JP S59223027A
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- normally
- voltage
- drain
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野）
本発明は動作速度の速い半導体論理回路、特にダートと
ソースとを互いに結合したノアマリオン型トランジスタ
を負荷としてスイッチングトランジスタに結合した半導
体論理回路に関する。
ソースとを互いに結合したノアマリオン型トランジスタ
を負荷としてスイッチングトランジスタに結合した半導
体論理回路に関する。
（従来技術）
従来の半導体集積回路に用いられている半導体論理回路
の基本回路は主として電界効果トランジスタを以って構
成されている。その−例を第１図に示し、ｌはノーマリ
オン型電界効果トランジスタで、２はスイッチングトラ
ンジスタとしてのノーマリオフ型電界効果トランジスタ
であって、ａはノーマリオフ型電界効果トランジスタ１
のドレインに続接した電源端子、ｂはノーマリオフ型電
界効果トランジスタ２のソＴスに続接した接地端子、Ｃ
はそのダートに接続した入力端子及びｄはノーマリオン
型電界効果トランジスタ１のダート及びソースとノーマ
リオフ型電界効果トランジスタ２のドレインとの接続点
に接続した出力端子を夫々示す。
の基本回路は主として電界効果トランジスタを以って構
成されている。その−例を第１図に示し、ｌはノーマリ
オン型電界効果トランジスタで、２はスイッチングトラ
ンジスタとしてのノーマリオフ型電界効果トランジスタ
であって、ａはノーマリオフ型電界効果トランジスタ１
のドレインに続接した電源端子、ｂはノーマリオフ型電
界効果トランジスタ２のソＴスに続接した接地端子、Ｃ
はそのダートに接続した入力端子及びｄはノーマリオン
型電界効果トランジスタ１のダート及びソースとノーマ
リオフ型電界効果トランジスタ２のドレインとの接続点
に接続した出力端子を夫々示す。
第２図は第１図に示した従来の基本回路の動作を説明す
るだめの、横軸に電圧を取シ縦軸に電流を取って示した
電圧−電流特性曲線図である。第２図において、ｅノ及
びｅ２はノーマリオフ型電界効果トランジスタ２のドレ
イン特性をそれぞれ示す動作曲線で、ｅノはこのトラン
ジスタのブート−フッス間電圧■ がＶｌで’１ ｅ
２はこの電圧ｖｇ８がｅ ■２である場合を示す。一方、ゲート電圧を一定にした
電界効果トランジスタのドレイン電流はドレイン電圧に
対して飽和するいわゆるドレイン飽和特性を示すので、
第１図のノーマリオン型電界効果トランジスタｌの負荷
曲線は第２図にｆで示すようになる。そして第１図の回
路は第２図のｆの負荷曲線上で動作し、入力端子Ｃに電
圧ｖ１を入力すると出力端子ｄから電圧■２を出力し、
又、入力端子Ｃに電圧’Ｖ２を入力すると出力端子ｄか
ら電圧■ｌを出力するように動作する。第１図の回路の
出力端子ｄの電圧がｖノからｖ２に或いはｖ２からＶｌ
にスイッチングする時、この回路には第２図にｇで示す
斜線領域に相当する量の過渡電流が流れ、入力電圧がＶ
ｌからｖ２に変化した時に出力電圧がｖ２からＶｌに変
化する速度はこの過渡電流の量つまり負荷特性に依存し
、この過渡電流量が多いほど速くなる。
るだめの、横軸に電圧を取シ縦軸に電流を取って示した
電圧−電流特性曲線図である。第２図において、ｅノ及
びｅ２はノーマリオフ型電界効果トランジスタ２のドレ
イン特性をそれぞれ示す動作曲線で、ｅノはこのトラン
ジスタのブート−フッス間電圧■ がＶｌで’１ ｅ
２はこの電圧ｖｇ８がｅ ■２である場合を示す。一方、ゲート電圧を一定にした
電界効果トランジスタのドレイン電流はドレイン電圧に
対して飽和するいわゆるドレイン飽和特性を示すので、
第１図のノーマリオン型電界効果トランジスタｌの負荷
曲線は第２図にｆで示すようになる。そして第１図の回
路は第２図のｆの負荷曲線上で動作し、入力端子Ｃに電
圧ｖ１を入力すると出力端子ｄから電圧■２を出力し、
又、入力端子Ｃに電圧’Ｖ２を入力すると出力端子ｄか
ら電圧■ｌを出力するように動作する。第１図の回路の
出力端子ｄの電圧がｖノからｖ２に或いはｖ２からＶｌ
にスイッチングする時、この回路には第２図にｇで示す
斜線領域に相当する量の過渡電流が流れ、入力電圧がＶ
ｌからｖ２に変化した時に出力電圧がｖ２からＶｌに変
化する速度はこの過渡電流の量つまり負荷特性に依存し
、この過渡電流量が多いほど速くなる。
ところで、第１図の回路において、負荷としてノーマリ
オン型電界効果トランジスタを用いる代わシに抵抗を用
いた場合の負荷曲線は第２図にｈで示す直線となシ、従
って負荷としてノーマリオン型電界効果トランジスタを
使用した場合と抵抗を使用した場合とを比べると前者の
場合が後者の場合よシ第２図に領域ｌで示す分だけ過渡
電流が多く、その分だけスイッチング速度が速いことが
分った。しかしながら、電界効果トランジスタのダート
長が短い場合には短チヤネル効果等に起因してその飽和
特性が弱くなシ、これがため過渡電流が多くなるという
利点が薄れる欠点があった。
オン型電界効果トランジスタを用いる代わシに抵抗を用
いた場合の負荷曲線は第２図にｈで示す直線となシ、従
って負荷としてノーマリオン型電界効果トランジスタを
使用した場合と抵抗を使用した場合とを比べると前者の
場合が後者の場合よシ第２図に領域ｌで示す分だけ過渡
電流が多く、その分だけスイッチング速度が速いことが
分った。しかしながら、電界効果トランジスタのダート
長が短い場合には短チヤネル効果等に起因してその飽和
特性が弱くなシ、これがため過渡電流が多くなるという
利点が薄れる欠点があった。
（発明の目的）
本発明の目的は負荷としてスイッチングトランジスタに
接続したノーマリオン型トランジスタのドレイン特性を
強くすることによ？てスイッチング速度を速くした半導
体論理回路を提供す゛るにある。
接続したノーマリオン型トランジスタのドレイン特性を
強くすることによ？てスイッチング速度を速くした半導
体論理回路を提供す゛るにある。
（発明の構成）
この目的の構成を図るため、本発明の半導体論理回路に
よれば、ノーマリオン型トランジスタのソースをインピ
ーダンス素子を介してダートニ結合し、その結合点を前
記スイッチングトランジスタのドレインに結合したこと
を特徴とする。
よれば、ノーマリオン型トランジスタのソースをインピ
ーダンス素子を介してダートニ結合し、その結合点を前
記スイッチングトランジスタのドレインに結合したこと
を特徴とする。
この場合、このインピーダンス素子を抵抗とするか又は
ダートとソースとを接続したノーマリオン型電界効果ト
ランジスタとするのが好適である。
ダートとソースとを接続したノーマリオン型電界効果ト
ランジスタとするのが好適である。
（実施例の説明）
以下、本発明の実施例につき説明する。伺、各′図にお
いて、同一構成成分には同一符号を付して示す。
いて、同一構成成分には同一符号を付して示す。
第３図は本発明の半導体論理回路の一実施例を示す回路
図であって、ノ１はノーマリオン型トランジスタ、例え
ば、ノーマリオン型電界効果トランジスタ、１２はスイ
ッチングトランジスタ、例えば）ノーマリオフ型電界効
果トランジスタ、１３は抵抗゛でこの抵抗１３をトラン
ジスタ１１のソースとダートとの間に接続し、この抵抗
とダートとの接続点をスイッチングトランジスタ１２の
ドレインに接続する。ここにおいて、ａ、ｂ、ｃ及びｄ
は第１図の場合と同様に電源端子、接地端子、入力端子
及び出力端子を夫々示す。第４図は第３図に示した回路
に用いた負荷として供するドア°゛ ランジスタ゛１ノの動作を説明するための１ブｊはこの
トランジスタ１ノのドレイン端子、ｋはダート端子、ｍ
はソース端子、ｌはこのソース端子に抵抗Ｊ３を挿入さ
せたトランジスタ１ノの見掛上のソース端子乞夫々示す
。今、端子ｊとｍとの間の電圧を■細、端子にとｌとの
間の電圧をＶｋＡ 。
図であって、ノ１はノーマリオン型トランジスタ、例え
ば、ノーマリオン型電界効果トランジスタ、１２はスイ
ッチングトランジスタ、例えば）ノーマリオフ型電界効
果トランジスタ、１３は抵抗゛でこの抵抗１３をトラン
ジスタ１１のソースとダートとの間に接続し、この抵抗
とダートとの接続点をスイッチングトランジスタ１２の
ドレインに接続する。ここにおいて、ａ、ｂ、ｃ及びｄ
は第１図の場合と同様に電源端子、接地端子、入力端子
及び出力端子を夫々示す。第４図は第３図に示した回路
に用いた負荷として供するドア°゛ ランジスタ゛１ノの動作を説明するための１ブｊはこの
トランジスタ１ノのドレイン端子、ｋはダート端子、ｍ
はソース端子、ｌはこのソース端子に抵抗Ｊ３を挿入さ
せたトランジスタ１ノの見掛上のソース端子乞夫々示す
。今、端子ｊとｍとの間の電圧を■細、端子にとｌとの
間の電圧をＶｋＡ 。
端子ｊとｌとの間の電流を工ｊ７とし、抵抗の値をＲと
する。
する。
第５図は横軸に端子ｊ−ｍ間の電圧を取り、縦軸に端子
ｊ−Ａ間の電流を取って示した、ソースに抵抗を有する
場合と有しない場合とにおけるノーマリオン、型電界効
果トランジスタのドレイン特性を示す。第４図の回路に
おいて、端子に一／間の電圧ｖｋｊをＯｖに保持して端
子ｊ−ｍ間の電圧■かをあげていくと、抵抗１３によっ
て端子ｊ−１間を流れる電流Ｉｊｌに応じた帰還等圧が
端子に−ｍ間に加わる。これがため、電圧■ｊｍは゛電
流■ｊｌに関して、端子に−ｍ間の電圧ｖｋｍが”ｋｍ
−〇である場合の破線図示の曲線θに沿って変化する。
ｊ−Ａ間の電流を取って示した、ソースに抵抗を有する
場合と有しない場合とにおけるノーマリオン、型電界効
果トランジスタのドレイン特性を示す。第４図の回路に
おいて、端子に一／間の電圧ｖｋｊをＯｖに保持して端
子ｊ−ｍ間の電圧■かをあげていくと、抵抗１３によっ
て端子ｊ−１間を流れる電流Ｉｊｌに応じた帰還等圧が
端子に−ｍ間に加わる。これがため、電圧■ｊｍは゛電
流■ｊｌに関して、端子に−ｍ間の電圧ｖｋｍが”ｋｍ
−〇である場合の破線図示の曲線θに沿って変化する。
端子ｊ−ｍ間の電流すなわち端子ｊ−１間の電流■ｊｌ
が増加して、例えば、ＩｌＯ値となると、抵抗１３によ
る帰還電圧のため電圧■ｋｍは■ｋｍ”” ｈＲとな
る。この電流Ｉｌでは、電圧ｖ、ｒｒｌは破線図示の曲
線ｐに従って変化する。さらに１ｔＲｒｊｌが変化して
工２の値になると、前述と同様に電圧ｖｋｍはＶ、ｍ＝
−Ｉ２Ｒとなり、この電流Ｉ２では電圧ｖｊｍは破線
図示の曲線ｑに−って変化する。これがため、電圧ｖｋ
ｌ−０の、ソースに′抵抗を挿入したノーマリオン型電
界効果トランジ流Ｉｊ４が０の値から１１＋Ｉ２と増大
していくと、電圧ｖｊｍは最初は曲線θに従って変化し
、■！ではこの値に対応する曲線ｐ上の電圧値を取シ、
さらにＩ２となると、この値に対応する曲線ｑ上の電圧
値を取るように変化する。岡、上述した曲線θ、ｐ及び
ｑはノーマリオン型電界効果トランジスタのドレイン特
性を夫々示す。
が増加して、例えば、ＩｌＯ値となると、抵抗１３によ
る帰還電圧のため電圧■ｋｍは■ｋｍ”” ｈＲとな
る。この電流Ｉｌでは、電圧ｖ、ｒｒｌは破線図示の曲
線ｐに従って変化する。さらに１ｔＲｒｊｌが変化して
工２の値になると、前述と同様に電圧ｖｋｍはＶ、ｍ＝
−Ｉ２Ｒとなり、この電流Ｉ２では電圧ｖｊｍは破線
図示の曲線ｑに−って変化する。これがため、電圧ｖｋ
ｌ−０の、ソースに′抵抗を挿入したノーマリオン型電
界効果トランジ流Ｉｊ４が０の値から１１＋Ｉ２と増大
していくと、電圧ｖｊｍは最初は曲線θに従って変化し
、■！ではこの値に対応する曲線ｐ上の電圧値を取シ、
さらにＩ２となると、この値に対応する曲線ｑ上の電圧
値を取るように変化する。岡、上述した曲線θ、ｐ及び
ｑはノーマリオン型電界効果トランジスタのドレイン特
性を夫々示す。
ところで、第５図は端子ｊ−ｍ間の電圧Ｖ・ にコｍ
ついて示したが、実際の回路では端子ｊ−／間に電圧を
印加する。この場合、抵抗１３は、端子」−１間の電流
の増加に伴い印加電圧のうち端子ｊ−ｍ間に加わる電圧
の比率を小さくして電流を一層小さくするように、作用
、する。このように、抵抗１３による帰還効果により第
４図に示すソースに抵抗を有するノーマリオン型電界効
果トランジスタはドレイン特性曲線の強いものとなる。
印加する。この場合、抵抗１３は、端子」−１間の電流
の増加に伴い印加電圧のうち端子ｊ−ｍ間に加わる電圧
の比率を小さくして電流を一層小さくするように、作用
、する。このように、抵抗１３による帰還効果により第
４図に示すソースに抵抗を有するノーマリオン型電界効
果トランジスタはドレイン特性曲線の強いものとなる。
第６図はこのような強いドレイン飽和特性を有する負荷
をスイッチングトランジスタに接続した第３図の半導体
論理回路の動作特性を横軸に電圧を取シ縦軸に電流を取
って示す。この第３図の回路の負荷曲線は第６図に曲線
ｒで示すようになり、従来の負荷曲線ｆに比べてふくら
んだ形となシ、従ってこの実施例の回路では図中８で示
す斜線領域分の過渡−流が扁カル、その分だけ動作速度
が −速くなる。
をスイッチングトランジスタに接続した第３図の半導体
論理回路の動作特性を横軸に電圧を取シ縦軸に電流を取
って示す。この第３図の回路の負荷曲線は第６図に曲線
ｒで示すようになり、従来の負荷曲線ｆに比べてふくら
んだ形となシ、従ってこの実施例の回路では図中８で示
す斜線領域分の過渡−流が扁カル、その分だけ動作速度
が −速くなる。
これがため、ダｉト長が短く、短チヤネル効果等に起因
してドレイン飽和特性が弱くなったノーマリオン型電界
効果トランジスタに本発明を適用することによシ、この
トランジスタのドレイン飽和特性を強くシ、よって動作
速度の速い半導体論理回路を構成することが出来る。
してドレイン飽和特性が弱くなったノーマリオン型電界
効果トランジスタに本発明を適用することによシ、この
トランジスタのドレイン飽和特性を強くシ、よって動作
速度の速い半導体論理回路を構成することが出来る。
第７図は本発明による半導体論理回路の他の実施例を示
す回路図で、第３図の実施例でインピーダンス素子とし
て用いた抵抗１３の代わシに、ソースとダートとを接続
したノーマリオン型電界効果トランジスタ１４を用いる
。この実施例では、負荷としてのトランジスタ１１のダ
ートをインピーダンス素子としてのトランジスタ１４の
ダート及びソースに夫々接続し、トランジスタ１１のソ
ースをトランジスタ１４のドレインに接続し及びトラン
ジスタ１４のダート及びソースを出力端子ｄ及びスイッ
チングトランジスタ１２のドレインに夫々接続する。
す回路図で、第３図の実施例でインピーダンス素子とし
て用いた抵抗１３の代わシに、ソースとダートとを接続
したノーマリオン型電界効果トランジスタ１４を用いる
。この実施例では、負荷としてのトランジスタ１１のダ
ートをインピーダンス素子としてのトランジスタ１４の
ダート及びソースに夫々接続し、トランジスタ１１のソ
ースをトランジスタ１４のドレインに接続し及びトラン
ジスタ１４のダート及びソースを出力端子ｄ及びスイッ
チングトランジスタ１２のドレインに夫々接続する。
このように構成することにょシ、第３図の場合と同様に
、第７図に示す論理回路の負荷のドレイン飽和特性が強
まシ、この回路の動作時の過渡電流が増大し、よってこ
の回路の動作速度が速くなるという効果が生じる。さら
にこの半導体論理回路を集積回路に組み込むことを考慮
すると、インピーダンス素子としてノーマリオン型電界
効果トランジスタを用いる方が抵抗を用いる場合よりも
半導体基板上の占有面積を小さくすることが出来る。
、第７図に示す論理回路の負荷のドレイン飽和特性が強
まシ、この回路の動作時の過渡電流が増大し、よってこ
の回路の動作速度が速くなるという効果が生じる。さら
にこの半導体論理回路を集積回路に組み込むことを考慮
すると、インピーダンス素子としてノーマリオン型電界
効果トランジスタを用いる方が抵抗を用いる場合よりも
半導体基板上の占有面積を小さくすることが出来る。
（発明の効果）
上述した所から明らかのように、本発明によれば負荷と
、して接続したノーマリオン型トランジスタのソースを
スイッチングトランジスタのドレインにインピーダンス
素子を介して接続するので、このインピーダンス素子の
作用によυノーマリオン型トランジスタのドレイン飽和
特性を強めることが出来、よって従来のソースとダート
とを短絡したノーマリオン型トランジスタの過渡電流量
よシも多い過渡電流量のスイッチング回路が得られ、従
って動作速度の速い半導体論理回路を構成することが出
来る。
、して接続したノーマリオン型トランジスタのソースを
スイッチングトランジスタのドレインにインピーダンス
素子を介して接続するので、このインピーダンス素子の
作用によυノーマリオン型トランジスタのドレイン飽和
特性を強めることが出来、よって従来のソースとダート
とを短絡したノーマリオン型トランジスタの過渡電流量
よシも多い過渡電流量のスイッチング回路が得られ、従
って動作速度の速い半導体論理回路を構成することが出
来る。
また、インピーダンス素子としてノーマリオン型トラン
ジスタを使用すれば、この論理回路の半導体基板上での
占有面積を小さくすることが出来る。
ジスタを使用すれば、この論理回路の半導体基板上での
占有面積を小さくすることが出来る。
尚、上述した実施例では、ノーマリオン型及びノーマリ
オフ型の両トランジスタとして電界効果トランジスタを
使用したが、他の半導体素子例えば静電誘導トランジス
タを使用することも出来る。
オフ型の両トランジスタとして電界効果トランジスタを
使用したが、他の半導体素子例えば静電誘導トランジス
タを使用することも出来る。
第１図は従来の半導体論理回路の説明に供する回路図、
第２図は第１図の回路の動作を説明するための電圧−電
流動作特性曲線図、 第３図は本発明の半導体論理回路の一実施例を示す回路
図、 第４図は第３図の回路を説明するための説明図、第５図
は本発明の説明に供するドレイン特性曲線図、 第６図は本発明の説明に供する電圧−電流動作第７図は
本発明の他の実施例を示す回路図である。 １１・・・ノーマリオン型トランジスタ、１２・・・ス
特許出願人 沖電気工業株式会社 第５図 ゛ 手続補正書（自発） １ 事件の表示 昭和、８年 特 許願第０９６９５８号２、発明の
名称 半導体論理回路 ３ 補正をする者 事件との関係 特 許出 願 人任 所（
〒１０５） 東京都港区虎ノ門１丁目７番１２号４代
理人 住 所（〒１０５） 東京都港区虎ノ門１丁目７番１
２号５、補正の対象 明細書中「特許請求の範囲」の
欄、「発明の詳細補正の内容 （１）明細書中「特許請求の範囲」の欄を別紙のとおり
補正する。 （２）明細書第２頁第３行目、第４頁第１８行目。 第５頁第４行目と第１６行目、第１０頁第１２行目と第
１８行目及び第１２頁第４行目に「ノーマリオン型トラ
ンジスタ」とあるのを「ノーマリオン型電界効果トラン
ジスタ」と補正する。 （３） 同書第４頁第１９行目に「ドレイン特性」と
あるのを「ドレイン飽和特性」と補正する。 （４）同書第５頁第１７行目から第１８行目に「例えば
、ノーマリオン型電界効果トランジスタ、」とあるのを
削除する。 （５） 同書第８頁第１２行目に「ドレイン特性曲線
の」とあるのを「ドレイン飽和特性の」と補正する。 （６）同書第１０頁第１３行目から第１４行目に「ソー
スを・・・インピーダンス素子を」とあるのを「ソース
とダートをインピーダンス素子を」と補正する。 （７） 同書第１１頁第６行目から第７行目に「ノー
マリオン型及びノーマリオフ型の両トランジスタ」とあ
るのを「スイッチングトランジスタ」と補正する。 （８）同書第１２頁第６行目に「ｂ・・・設置端子、」
とあるのを「ｂ・接地端子、」と補正する。 別 紙 ２、特許請求の範囲 （１） Ｊｆ″−トとソースとを互いに結合したノー
マリオン型１界ガ速トランノスタを負荷としてスイッチ
ングトランジスタに結合した半導体論理回路において、
前記ノーマリオン型電界効果トランジスタのドレインに
結合したことを特徴とする半導体論理回路。 （２） 前記インピーダンス素子を抵抗としたことを
特徴とする特許請求の範囲第１項記載の半導体論理回路
。 （３） 前記インピーダンス素子をケ゛−トとソース
とを互いに接続した他のノーマリオン型電界効果トラン
ジスタとしたことを特徴とする特許請求の範囲第１項記
載の半導体論理回路。
流動作特性曲線図、 第３図は本発明の半導体論理回路の一実施例を示す回路
図、 第４図は第３図の回路を説明するための説明図、第５図
は本発明の説明に供するドレイン特性曲線図、 第６図は本発明の説明に供する電圧−電流動作第７図は
本発明の他の実施例を示す回路図である。 １１・・・ノーマリオン型トランジスタ、１２・・・ス
特許出願人 沖電気工業株式会社 第５図 ゛ 手続補正書（自発） １ 事件の表示 昭和、８年 特 許願第０９６９５８号２、発明の
名称 半導体論理回路 ３ 補正をする者 事件との関係 特 許出 願 人任 所（
〒１０５） 東京都港区虎ノ門１丁目７番１２号４代
理人 住 所（〒１０５） 東京都港区虎ノ門１丁目７番１
２号５、補正の対象 明細書中「特許請求の範囲」の
欄、「発明の詳細補正の内容 （１）明細書中「特許請求の範囲」の欄を別紙のとおり
補正する。 （２）明細書第２頁第３行目、第４頁第１８行目。 第５頁第４行目と第１６行目、第１０頁第１２行目と第
１８行目及び第１２頁第４行目に「ノーマリオン型トラ
ンジスタ」とあるのを「ノーマリオン型電界効果トラン
ジスタ」と補正する。 （３） 同書第４頁第１９行目に「ドレイン特性」と
あるのを「ドレイン飽和特性」と補正する。 （４）同書第５頁第１７行目から第１８行目に「例えば
、ノーマリオン型電界効果トランジスタ、」とあるのを
削除する。 （５） 同書第８頁第１２行目に「ドレイン特性曲線
の」とあるのを「ドレイン飽和特性の」と補正する。 （６）同書第１０頁第１３行目から第１４行目に「ソー
スを・・・インピーダンス素子を」とあるのを「ソース
とダートをインピーダンス素子を」と補正する。 （７） 同書第１１頁第６行目から第７行目に「ノー
マリオン型及びノーマリオフ型の両トランジスタ」とあ
るのを「スイッチングトランジスタ」と補正する。 （８）同書第１２頁第６行目に「ｂ・・・設置端子、」
とあるのを「ｂ・接地端子、」と補正する。 別 紙 ２、特許請求の範囲 （１） Ｊｆ″−トとソースとを互いに結合したノー
マリオン型１界ガ速トランノスタを負荷としてスイッチ
ングトランジスタに結合した半導体論理回路において、
前記ノーマリオン型電界効果トランジスタのドレインに
結合したことを特徴とする半導体論理回路。 （２） 前記インピーダンス素子を抵抗としたことを
特徴とする特許請求の範囲第１項記載の半導体論理回路
。 （３） 前記インピーダンス素子をケ゛−トとソース
とを互いに接続した他のノーマリオン型電界効果トラン
ジスタとしたことを特徴とする特許請求の範囲第１項記
載の半導体論理回路。
Claims (3)
- （１）ケ゛−トとソースとを互いに結合したノーマリオ
ン型トランジスタを負荷としてスイッチングトランジス
タに結合した半導体論理回路において、前記ノーマリオ
ン型トランジスタのソースをインピーダンス素子を介し
てケ゛−トに結合し、その結合点を前記スイッチングト
ランジスタのドレインに結合したことを特徴とする半導
体論理回路。 - （２）前記インピーダンス素子を抵抗としたことを特徴
とする特許請求の範囲第１項記載の半導体論理回路。 - （３）前記インピーダンス素子をダートとソースとを互
いに接続した他のノーマリオン型トランジスタとしたこ
とを特徴とする特許請求の範囲第１項記載の半導体論理
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58096958A JPS59223027A (ja) | 1983-06-02 | 1983-06-02 | 半導体論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58096958A JPS59223027A (ja) | 1983-06-02 | 1983-06-02 | 半導体論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59223027A true JPS59223027A (ja) | 1984-12-14 |
Family
ID=14178769
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58096958A Pending JPS59223027A (ja) | 1983-06-02 | 1983-06-02 | 半導体論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59223027A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0735683A2 (en) * | 1995-03-28 | 1996-10-02 | Mitsubishi Denki Kabushiki Kaisha | Logic gate circuit and digital integrated circuit |
| WO2003100974A3 (en) * | 2002-05-28 | 2004-02-05 | Igor Anatolievich Abrosimov | Pull up for high speed structures |
| JP2012085061A (ja) * | 2010-10-08 | 2012-04-26 | Sony Corp | レベル変換回路および表示装置、並びに電子機器 |
| JP2012530442A (ja) * | 2009-06-17 | 2012-11-29 | エプコス アーゲー | 低電流論理ゲート回路 |
| JP2012530441A (ja) * | 2009-06-17 | 2012-11-29 | エプコス アーゲー | 低電流インバータ回路 |
| JP2013021329A (ja) * | 2011-07-11 | 2013-01-31 | Internatl Rectifier Corp | ネスト化複合ダイオード |
| JP2013038406A (ja) * | 2011-07-11 | 2013-02-21 | Internatl Rectifier Corp | ネスト化複合スイッチ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5955627A (ja) * | 1982-09-24 | 1984-03-30 | Sanyo Electric Co Ltd | Ｍｏｓ回路 |
-
1983
- 1983-06-02 JP JP58096958A patent/JPS59223027A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5955627A (ja) * | 1982-09-24 | 1984-03-30 | Sanyo Electric Co Ltd | Ｍｏｓ回路 |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0735683A2 (en) * | 1995-03-28 | 1996-10-02 | Mitsubishi Denki Kabushiki Kaisha | Logic gate circuit and digital integrated circuit |
| EP0735683A3 (en) * | 1995-03-28 | 1997-01-29 | Mitsubishi Electric Corp | Logic gate circuit and digital integrated circuit |
| WO2003100974A3 (en) * | 2002-05-28 | 2004-02-05 | Igor Anatolievich Abrosimov | Pull up for high speed structures |
| JP2012530442A (ja) * | 2009-06-17 | 2012-11-29 | エプコス アーゲー | 低電流論理ゲート回路 |
| JP2012530441A (ja) * | 2009-06-17 | 2012-11-29 | エプコス アーゲー | 低電流インバータ回路 |
| JP2012085061A (ja) * | 2010-10-08 | 2012-04-26 | Sony Corp | レベル変換回路および表示装置、並びに電子機器 |
| JP2013021329A (ja) * | 2011-07-11 | 2013-01-31 | Internatl Rectifier Corp | ネスト化複合ダイオード |
| JP2013038406A (ja) * | 2011-07-11 | 2013-02-21 | Internatl Rectifier Corp | ネスト化複合スイッチ |
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