JPH0595274A - Ｎｍｏｓトライステート回路 - Google Patents
Ｎｍｏｓトライステート回路Info
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- JPH0595274A JPH0595274A JP3256220A JP25622091A JPH0595274A JP H0595274 A JPH0595274 A JP H0595274A JP 3256220 A JP3256220 A JP 3256220A JP 25622091 A JP25622091 A JP 25622091A JP H0595274 A JPH0595274 A JP H0595274A
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Abstract
(57)【要約】
【目的】 プロセス変化による特性のばらつきがあって
も、高温時などで入出力端子（Ｉ／Ｏ端子）のリーク電
流が発生しないＮＭＯＳトライステート回路を提供する
ことを目的とする。 【構成】 NMOSのNOR回路１８、１９とEMOSFET９、１０
とで構成されるNMOSトライステート回路に、EMOSFET１
１〜１６による回路を設け、 入出力端子２２を開放と
するイネーブル信号Ｅを電源ＶDDのレベルに設定したと
き、 NOR回路１８および１９の出力によりEMOSFET１１
〜１４がほぼオフ状態となり、一方、EMOSFET１５、１
６がオン状態となって、ノードＡとノードＢがほぼＶSS
レベルまで引き下げられて、入出力端子２２は完全に開
放状態となり、 NOR回路１８、１９がDMOSFETとEMOSFET
で構成された NOR回路であっても、入出力端子２２にお
けるリーク電流はなくなる。
も、高温時などで入出力端子（Ｉ／Ｏ端子）のリーク電
流が発生しないＮＭＯＳトライステート回路を提供する
ことを目的とする。 【構成】 NMOSのNOR回路１８、１９とEMOSFET９、１０
とで構成されるNMOSトライステート回路に、EMOSFET１
１〜１６による回路を設け、 入出力端子２２を開放と
するイネーブル信号Ｅを電源ＶDDのレベルに設定したと
き、 NOR回路１８および１９の出力によりEMOSFET１１
〜１４がほぼオフ状態となり、一方、EMOSFET１５、１
６がオン状態となって、ノードＡとノードＢがほぼＶSS
レベルまで引き下げられて、入出力端子２２は完全に開
放状態となり、 NOR回路１８、１９がDMOSFETとEMOSFET
で構成された NOR回路であっても、入出力端子２２にお
けるリーク電流はなくなる。
Description
【０００１】
【産業上の利用分野】本発明はＮＭＯＳトライステート
回路のリーク電流を低減する手段に関する。
回路のリーク電流を低減する手段に関する。
【０００２】
【従来の技術】近年、民生用、産業用としてＭＯＳＬＳ
Ｉがあらゆる分野に使用され、高い品質が要求されてき
ており、その入出力リーク電流についても同様である。
Ｉがあらゆる分野に使用され、高い品質が要求されてき
ており、その入出力リーク電流についても同様である。
【０００３】以下、従来のＮＭＯＳトライステート回路
について図面を参照しながら説明する。図３は従来の最
も一般的なＮＭＯＳトライステート回路の構成を回路図
で示す。また、図２は図３に示した回路の一部を論理記
号で置き換えた構成を回路図で示す。図２および図３に
おいて、１〜３はデプレッション型ＭＯＳＦＥＴ（以
下、ＤＭＯＳＦＥＴと称す）、４〜１０はエンハンスメ
ント型ＭＯＳＦＥＴ（以下、ＥＭＯＳＦＥＴと称す）で
ある。図２における１７はＮＭＯＳインバータ回路であ
って、図３におけるＤＭＯＳＦＥＴ１とＥＭＳＯＦＥＴ
４で構成したものである。１８はＮＭＯＳＮＯＲ回路で
あって、図３におけるＤＭＯＳＦＥＴ２とＥＭＯＳＦＥ
Ｔ５およびＥＭＯＳＦＥＴ７で構成したものである。１
９はＮＭＯＳＮＯＲ回路であって、図３におけるＤＭＯ
ＳＦＥＴ３とＥＭＯＳＦＥＴ６およびＥＭＯＳＦＥＴ８
で構成したものある。２０はディジタル信号Ｉの入力端
子、２１はイネーブル信号Ｅの入力端子である。
について図面を参照しながら説明する。図３は従来の最
も一般的なＮＭＯＳトライステート回路の構成を回路図
で示す。また、図２は図３に示した回路の一部を論理記
号で置き換えた構成を回路図で示す。図２および図３に
おいて、１〜３はデプレッション型ＭＯＳＦＥＴ（以
下、ＤＭＯＳＦＥＴと称す）、４〜１０はエンハンスメ
ント型ＭＯＳＦＥＴ（以下、ＥＭＯＳＦＥＴと称す）で
ある。図２における１７はＮＭＯＳインバータ回路であ
って、図３におけるＤＭＯＳＦＥＴ１とＥＭＳＯＦＥＴ
４で構成したものである。１８はＮＭＯＳＮＯＲ回路で
あって、図３におけるＤＭＯＳＦＥＴ２とＥＭＯＳＦＥ
Ｔ５およびＥＭＯＳＦＥＴ７で構成したものである。１
９はＮＭＯＳＮＯＲ回路であって、図３におけるＤＭＯ
ＳＦＥＴ３とＥＭＯＳＦＥＴ６およびＥＭＯＳＦＥＴ８
で構成したものある。２０はディジタル信号Ｉの入力端
子、２１はイネーブル信号Ｅの入力端子である。
【０００４】以下、上記構成要素の相互関係と動作につ
いて説明する。イネーブル信号Ｅは入出力端子２２の入
力動作と出力動作とを切り換えるイネーブル信号であ
る。すなわち、イネーブル信号入力端子２１にＶDDレベ
ル（以下、Ｈレベルと称す）を印加したときは、ＮＯＲ
回路１８および１９がＶSSレベル（以下、Ｌレベルと称
す）を出力するので、ＦＥＴ９および１０がオフとな
り、入出力端子２２は開放となって、前記信号Ｉ以外の
信号２４が入力回路２３に入力する入力端子として働
く。このときは入力信号Ｉは入出力端子２２には出力し
ない。また、イネーブル信号入力端子２１にＶSSレベル
を印加したときは、入力信号Ｉのオン・オフに従ってＦ
ＥＴ９または１０のいづれか一方がオンとなって、入出
力端子２２は入力信号Ｉが出力する出力端子として働
く。
いて説明する。イネーブル信号Ｅは入出力端子２２の入
力動作と出力動作とを切り換えるイネーブル信号であ
る。すなわち、イネーブル信号入力端子２１にＶDDレベ
ル（以下、Ｈレベルと称す）を印加したときは、ＮＯＲ
回路１８および１９がＶSSレベル（以下、Ｌレベルと称
す）を出力するので、ＦＥＴ９および１０がオフとな
り、入出力端子２２は開放となって、前記信号Ｉ以外の
信号２４が入力回路２３に入力する入力端子として働
く。このときは入力信号Ｉは入出力端子２２には出力し
ない。また、イネーブル信号入力端子２１にＶSSレベル
を印加したときは、入力信号Ｉのオン・オフに従ってＦ
ＥＴ９または１０のいづれか一方がオンとなって、入出
力端子２２は入力信号Ｉが出力する出力端子として働
く。
【０００５】イネーブル信号入力端子２１をＶDDとして
入出力端子２２を入力端子として使用する動作では、そ
の端子が完全に開放端であることが要求される。したが
って、図４に示すように、イネーブル信号入力端子２１
にＨレベルを与えたモードにおいて入力信号ＩにＨレベ
ルを与えても入出力端子２２は完全に開放状態にあるこ
とが望ましい。
入出力端子２２を入力端子として使用する動作では、そ
の端子が完全に開放端であることが要求される。したが
って、図４に示すように、イネーブル信号入力端子２１
にＨレベルを与えたモードにおいて入力信号ＩにＨレベ
ルを与えても入出力端子２２は完全に開放状態にあるこ
とが望ましい。
【０００６】
【発明が解決しようとする課題】このような従来の入出
力回路では、図４に示すように、入出力端子２２にＨレ
ベルを与えてリーク電流を測定するとき、外部から加熱
すると温度上昇とともにリーク電流が増大する現象が発
生する場合がある。この原因は出力のＥＭＯＳＦＥＴ１
０を制御しているＮＯＲ回路１９がＤＭＯＳＦＥＴ３と
ＥＭＯＳＦＥＴ６および８で構成され、ＤＭＯＳＦＥＴ
３は等価的に抵抗素子であって、ノードＢのレベルはＥ
ＭＯＳＦＥＴ６および８のオン電流の大きさで決まり、
このオン電流が小さいときはノードＢのレベルは完全に
ＶSSレベルにまで低下しない。ＤＭＯＳＦＥＴの抵抗値
とＥＭＯＳＦＥＴのオン電流値の関係は、ＤＭＯＳＦＥ
ＴとＥＭＯＳＦＥＴの素子サイズの比率で決まり、一般
的にノードＢのＬレベルは完全にＶSSレベルにならない
のが現状である。また、前記の比率はプロセスの変動に
よりばらつくので、ノードＢのＬレベルもばらつき、し
たがって、ノードＢのＬレベルが高いときには、とくに
高温時にＥＭＯＳＦＥＴ１０がオンとなって、ドレイン
からＶSSに流れるリーク電流が発生するという問題があ
る。
力回路では、図４に示すように、入出力端子２２にＨレ
ベルを与えてリーク電流を測定するとき、外部から加熱
すると温度上昇とともにリーク電流が増大する現象が発
生する場合がある。この原因は出力のＥＭＯＳＦＥＴ１
０を制御しているＮＯＲ回路１９がＤＭＯＳＦＥＴ３と
ＥＭＯＳＦＥＴ６および８で構成され、ＤＭＯＳＦＥＴ
３は等価的に抵抗素子であって、ノードＢのレベルはＥ
ＭＯＳＦＥＴ６および８のオン電流の大きさで決まり、
このオン電流が小さいときはノードＢのレベルは完全に
ＶSSレベルにまで低下しない。ＤＭＯＳＦＥＴの抵抗値
とＥＭＯＳＦＥＴのオン電流値の関係は、ＤＭＯＳＦＥ
ＴとＥＭＯＳＦＥＴの素子サイズの比率で決まり、一般
的にノードＢのＬレベルは完全にＶSSレベルにならない
のが現状である。また、前記の比率はプロセスの変動に
よりばらつくので、ノードＢのＬレベルもばらつき、し
たがって、ノードＢのＬレベルが高いときには、とくに
高温時にＥＭＯＳＦＥＴ１０がオンとなって、ドレイン
からＶSSに流れるリーク電流が発生するという問題があ
る。
【０００７】本発明は上記の課題を解決するもので、プ
ロセスのばらつきや、デバイス外部の温度変化による影
響を受けてもリーク電流が発生しないＮＭＯＳトライス
テート回路を提供することを目的とする。
ロセスのばらつきや、デバイス外部の温度変化による影
響を受けてもリーク電流が発生しないＮＭＯＳトライス
テート回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明は上記の目的を達
成するために、信号入力端子と、前記信号の出力端子ま
たは他の信号の入力端子となる入出力端子と、前記入出
力端子を出力端子または入力端子とする切り替えのイネ
ーブル信号を入力するイネーブル信号入力端子とを備
え、前記信号と前記イネーブル信号とを入力するＮＭＯ
Ｓの第１のＮＯＲ回路と、前記イネーブル信号と前記第
１のＮＯＲ回路出力とを入力するＮＭＯＳの第２のＮＯ
Ｒ回路と、電源ＶDDにドレインを接続し、ソースを前記
入出力端子に接続した第１のＥＭＯＳＦＥＴと、前記入
出力端子にドレインを接続し、ソースを電源ＶSSに接続
した第２のＥＭＯＳＦＥＴと、前記第１のＥＭＯＳＦＥ
Ｔのゲートにドレインを接続し、電源ＶSSにソースを接
続した第３のＥＭＯＳＦＥＴと、前記第２のＥＭＯＳＦ
ＥＴのゲートにドレインを接続し、ソースを電源ＶSSに
接続した第４のＥＭＯＳＦＥＴと、電源ＦDDにドレイン
を接続し、ソースを前記第１のＥＭＯＳＦＥＴのゲート
に接続した第５のＥＭＯＳＦＥＴと、前記第１のＥＭＯ
ＳＦＥＴのゲートにドレインを接続し、ソースを電源Ｖ
SSに接続した第６のＥＭＯＳＦＥＴと、電源ＶDDにドレ
インを接続し、ソースを前記第２のＥＭＯＳＦＥＴのゲ
ートに接続した第７のＥＭＯＳＦＥＴと、前記第２のＥ
ＭＯＳＦＥＴのゲートにドレインを接続し、ソースを電
源ＶSSに接続した第８のＥＭＯＳＦＥＴとを設け、前記
第１のＮＯＲ回路の出力を前記第５のＥＭＯＳＦＥＴの
ゲートと前記第８のＥＭＯＳＦＥＴのゲートに接続し、
前記第２のＮＯＲ回路の出力を前記第６のＥＭＯＳＦＥ
Ｔのゲートと前記第７のＥＭＯＳＦＥＴのゲートに接続
したＮＭＯＳトライステート回路である。
成するために、信号入力端子と、前記信号の出力端子ま
たは他の信号の入力端子となる入出力端子と、前記入出
力端子を出力端子または入力端子とする切り替えのイネ
ーブル信号を入力するイネーブル信号入力端子とを備
え、前記信号と前記イネーブル信号とを入力するＮＭＯ
Ｓの第１のＮＯＲ回路と、前記イネーブル信号と前記第
１のＮＯＲ回路出力とを入力するＮＭＯＳの第２のＮＯ
Ｒ回路と、電源ＶDDにドレインを接続し、ソースを前記
入出力端子に接続した第１のＥＭＯＳＦＥＴと、前記入
出力端子にドレインを接続し、ソースを電源ＶSSに接続
した第２のＥＭＯＳＦＥＴと、前記第１のＥＭＯＳＦＥ
Ｔのゲートにドレインを接続し、電源ＶSSにソースを接
続した第３のＥＭＯＳＦＥＴと、前記第２のＥＭＯＳＦ
ＥＴのゲートにドレインを接続し、ソースを電源ＶSSに
接続した第４のＥＭＯＳＦＥＴと、電源ＦDDにドレイン
を接続し、ソースを前記第１のＥＭＯＳＦＥＴのゲート
に接続した第５のＥＭＯＳＦＥＴと、前記第１のＥＭＯ
ＳＦＥＴのゲートにドレインを接続し、ソースを電源Ｖ
SSに接続した第６のＥＭＯＳＦＥＴと、電源ＶDDにドレ
インを接続し、ソースを前記第２のＥＭＯＳＦＥＴのゲ
ートに接続した第７のＥＭＯＳＦＥＴと、前記第２のＥ
ＭＯＳＦＥＴのゲートにドレインを接続し、ソースを電
源ＶSSに接続した第８のＥＭＯＳＦＥＴとを設け、前記
第１のＮＯＲ回路の出力を前記第５のＥＭＯＳＦＥＴの
ゲートと前記第８のＥＭＯＳＦＥＴのゲートに接続し、
前記第２のＮＯＲ回路の出力を前記第６のＥＭＯＳＦＥ
Ｔのゲートと前記第７のＥＭＯＳＦＥＴのゲートに接続
したＮＭＯＳトライステート回路である。
【０００９】
【作用】本発明は上記の構成において、イネーブル信号
にＨレベルを印加して、入出力端子をトライステート状
態にするとき、第５、第６、第７および第８のＥＭＯＳ
ＦＥＴが第２のＮＯＲ回路出力でほぼ開放状態となり、
第３および第４のＥＭＯＳＦＥＴによるカレントシンク
により第１および第２のＥＭＯＳＦＥＴのゲート電位が
ほぼＶSSに設定される。したがって、入出力端子は完全
に開放となる。
にＨレベルを印加して、入出力端子をトライステート状
態にするとき、第５、第６、第７および第８のＥＭＯＳ
ＦＥＴが第２のＮＯＲ回路出力でほぼ開放状態となり、
第３および第４のＥＭＯＳＦＥＴによるカレントシンク
により第１および第２のＥＭＯＳＦＥＴのゲート電位が
ほぼＶSSに設定される。したがって、入出力端子は完全
に開放となる。
【００１０】
【実施例】（実施例１）以下、本発明の一実施例のＮＭ
ＯＳトライステート回路について図面を参照しながら説
明する。
ＯＳトライステート回路について図面を参照しながら説
明する。
【００１１】図１は本発明の一実施例のＮＭＯＳトライ
ステート回路の構成を回路図で示す。図において、ＮＯ
Ｒ回路１８の出力とＮＯＲ回路１９の出力までは図２に
示した従来の構成と同じであり、説明を省略する。本実
施例では図１におけるＮＯＲ回路１８の出力とＥＭＯＳ
ＦＥＴ１１のゲートと接続し、ＥＭＯＳＦＥＴ１１のソ
ースをＶDDに接続し、ドレインをＥＭＯＳＴＥＴ１２と
接続する。ＥＭＯＳＦＥＴ１３のソースはＶDDに接続
し、ドレインをＥＭＯＳＦＥＴ１４のドレインと接続
し、ゲートはＮＯＲ回路１９の出力と接続する。ＥＭＯ
ＳＦＥＴ１４のソースはＶSSと接続し、ゲートはＮＯＲ
回路１８の出力と接続する。ＥＭＯＳＦＥＴ１５のソー
スはＶSSと接続し、ドレインはＥＭＯＳＦＥＴ１１、１
２のドレインとＥＭＯＳＦＥＴ９のゲートと接続し、ゲ
ートはイネーブル信号入力端子２１と接続する。
ステート回路の構成を回路図で示す。図において、ＮＯ
Ｒ回路１８の出力とＮＯＲ回路１９の出力までは図２に
示した従来の構成と同じであり、説明を省略する。本実
施例では図１におけるＮＯＲ回路１８の出力とＥＭＯＳ
ＦＥＴ１１のゲートと接続し、ＥＭＯＳＦＥＴ１１のソ
ースをＶDDに接続し、ドレインをＥＭＯＳＴＥＴ１２と
接続する。ＥＭＯＳＦＥＴ１３のソースはＶDDに接続
し、ドレインをＥＭＯＳＦＥＴ１４のドレインと接続
し、ゲートはＮＯＲ回路１９の出力と接続する。ＥＭＯ
ＳＦＥＴ１４のソースはＶSSと接続し、ゲートはＮＯＲ
回路１８の出力と接続する。ＥＭＯＳＦＥＴ１５のソー
スはＶSSと接続し、ドレインはＥＭＯＳＦＥＴ１１、１
２のドレインとＥＭＯＳＦＥＴ９のゲートと接続し、ゲ
ートはイネーブル信号入力端子２１と接続する。
【００１２】ＥＭＯＳＦＥＴ１６のソースはＶSSと接続
し、ドレインはＥＭＯＳＦＥＴ１３、１４のドレインと
ＥＭＯＳＦＥＴ１０のゲートと接続し、ゲートはイネー
ブル信号入力端子２１と接続する。ＥＭＯＳＦＥＴ９の
ソースはＶDDに接続し、ＥＭＯＳＦＥＴ１０のソースは
ＶSSに接続する。ＥＭＯＳＦＥＴ９、１０のドレインを
接続した回路である。
し、ドレインはＥＭＯＳＦＥＴ１３、１４のドレインと
ＥＭＯＳＦＥＴ１０のゲートと接続し、ゲートはイネー
ブル信号入力端子２１と接続する。ＥＭＯＳＦＥＴ９の
ソースはＶDDに接続し、ＥＭＯＳＦＥＴ１０のソースは
ＶSSに接続する。ＥＭＯＳＦＥＴ９、１０のドレインを
接続した回路である。
【００１３】以下、上記構成の入出力回路についてその
動作を説明する。イネーブル信号入力端子２１にＬレベ
ルを印加すると、ＥＭＯＳＦＥＴ１５および１６はオフ
となり、入力Ｉの信号が入出力端子Ｉ／Ｏに出力され
る。また、イネーブル信号入力端子２１にＨレベルを印
加するとＮＯＲ回路１８および１９はＬレベルを出力し
てＥＭＯＳＦＥＴ１１〜１４はほぼ開放状態となる。一
方、ＥＭＯＳＦＥＴ１５および１６がイネーブル信号の
Ｈレベルによりオンとなているので、ノードＡとノード
ＢはＶSSレベルに近い値まて引き下げられる。
動作を説明する。イネーブル信号入力端子２１にＬレベ
ルを印加すると、ＥＭＯＳＦＥＴ１５および１６はオフ
となり、入力Ｉの信号が入出力端子Ｉ／Ｏに出力され
る。また、イネーブル信号入力端子２１にＨレベルを印
加するとＮＯＲ回路１８および１９はＬレベルを出力し
てＥＭＯＳＦＥＴ１１〜１４はほぼ開放状態となる。一
方、ＥＭＯＳＦＥＴ１５および１６がイネーブル信号の
Ｈレベルによりオンとなているので、ノードＡとノード
ＢはＶSSレベルに近い値まて引き下げられる。
【００１４】したがって、プロセスばらつきおよびデバ
イス外部の温度変化による影響があったとしてもイネー
ブル信号入力端子２１にＨレベルを印加している限りは
ノードＡとノードＢがＶSSレベルに近い値になるので、
ＥＭＯＳＦＥＴ９および１０は完全にオフとなり、リー
ク電流は殆ど流れない。
イス外部の温度変化による影響があったとしてもイネー
ブル信号入力端子２１にＨレベルを印加している限りは
ノードＡとノードＢがＶSSレベルに近い値になるので、
ＥＭＯＳＦＥＴ９および１０は完全にオフとなり、リー
ク電流は殆ど流れない。
【００１５】なお、この回路を使用してオープンドレイ
ンの入出力端子にも使用することができる。
ンの入出力端子にも使用することができる。
【００１６】
【発明の効果】以上の実施例から明かなように、本発明
は信号入力端子と、前記信号の出力端子または他の信号
の入力端子となる入出力端子と、前記入出力端子を出力
端子または入力端子とする切り替えのイネーブル信号を
入力するイネーブル信号入力端子とを備え、前記信号と
前記イネーブル信号とを入力するＮＭＯＳの第１のＮＯ
Ｒ回路と、前記イネーブル信号と前記第１のＮＯＲ回路
出力とを入力するＮＭＯＳの第２のＮＯＲ回路と、電源
ＶDDにドレインを接続し、ソースを前記入出力端子に接
続した第１のＥＭＯＳＦＥＴと、前記入出力端子にドレ
インを接続し、ソースを電源ＶSSに接続した第２のＥＭ
ＯＳＦＥＴと、前記第１のＥＭＯＳＦＥＴのゲートにド
レインを接続し、電源ＶSSにソースを接続した第３のＥ
ＭＯＳＦＥＴと、前記第２のＥＭＯＳＦＥＴのゲートに
ドレインを接続し、ソースを電源Ｖ SSに接続した第４の
ＥＭＯＳＦＥＴと、電源ＦDDにドレインを接続し、ソー
スを前記第１のＥＭＯＳＦＥＴのゲートに接続した第５
のＥＭＯＳＦＥＴと、前記第１のＥＭＯＳＦＥＴのゲー
トにドレインを接続し、ソースを電源ＶSSに接続した第
６のＥＭＯＳＦＥＴと、電源ＶDDにドレインを接続し、
ソースを前記第２のＥＭＯＳＦＥＴのゲートに接続した
第７のＥＭＯＳＦＥＴと、前記第２のＥＭＯＳＦＥＴの
ゲートにドレインを接続し、ソースを電源ＶSSに接続し
た第８のＥＭＯＳＦＥＴとを設け、前記第１のＮＯＲ回
路の出力を前記第５のＥＭＯＳＦＥＴのゲートと前記第
８のＥＭＯＳＦＥＴのゲートに接続し、前記第２のＮＯ
Ｒ回路の出力を前記第６のＥＭＯＳＦＥＴのゲートと前
記第７のＥＭＯＳＦＥＴのゲートに接続したＮＭＯＳト
ライステート回路とすることにより、デバイス外部の温
度変化に対してリーク電流をほとんど流れなくすること
ができる。
は信号入力端子と、前記信号の出力端子または他の信号
の入力端子となる入出力端子と、前記入出力端子を出力
端子または入力端子とする切り替えのイネーブル信号を
入力するイネーブル信号入力端子とを備え、前記信号と
前記イネーブル信号とを入力するＮＭＯＳの第１のＮＯ
Ｒ回路と、前記イネーブル信号と前記第１のＮＯＲ回路
出力とを入力するＮＭＯＳの第２のＮＯＲ回路と、電源
ＶDDにドレインを接続し、ソースを前記入出力端子に接
続した第１のＥＭＯＳＦＥＴと、前記入出力端子にドレ
インを接続し、ソースを電源ＶSSに接続した第２のＥＭ
ＯＳＦＥＴと、前記第１のＥＭＯＳＦＥＴのゲートにド
レインを接続し、電源ＶSSにソースを接続した第３のＥ
ＭＯＳＦＥＴと、前記第２のＥＭＯＳＦＥＴのゲートに
ドレインを接続し、ソースを電源Ｖ SSに接続した第４の
ＥＭＯＳＦＥＴと、電源ＦDDにドレインを接続し、ソー
スを前記第１のＥＭＯＳＦＥＴのゲートに接続した第５
のＥＭＯＳＦＥＴと、前記第１のＥＭＯＳＦＥＴのゲー
トにドレインを接続し、ソースを電源ＶSSに接続した第
６のＥＭＯＳＦＥＴと、電源ＶDDにドレインを接続し、
ソースを前記第２のＥＭＯＳＦＥＴのゲートに接続した
第７のＥＭＯＳＦＥＴと、前記第２のＥＭＯＳＦＥＴの
ゲートにドレインを接続し、ソースを電源ＶSSに接続し
た第８のＥＭＯＳＦＥＴとを設け、前記第１のＮＯＲ回
路の出力を前記第５のＥＭＯＳＦＥＴのゲートと前記第
８のＥＭＯＳＦＥＴのゲートに接続し、前記第２のＮＯ
Ｒ回路の出力を前記第６のＥＭＯＳＦＥＴのゲートと前
記第７のＥＭＯＳＦＥＴのゲートに接続したＮＭＯＳト
ライステート回路とすることにより、デバイス外部の温
度変化に対してリーク電流をほとんど流れなくすること
ができる。
【図１】本発明の一実施例のＮＭＯＳトライステート回
路の構成を示す回路図
路の構成を示す回路図
【図２】従来の一般的なＮＭＯＳトライステート回路の
構成を示す回路図
構成を示す回路図
【図３】図２に示した従来のトライステート回路をトラ
ンジスタレベルで示す回路図
ンジスタレベルで示す回路図
【図４】トライステート回路の入出力端子におけるリー
ク電流を測定する手段を示す回路図
ク電流を測定する手段を示す回路図
９ 第１のＥＭＯＳＦＥＴ １０ 第２のＥＭＯＳＦＥＴ １１ 第５のＥＭＯＳＦＥＴ １２ 第６のＥＭＯＳＦＥＴ １３ 第７のＥＭＯＳＦＥＴ １４ 第８のＥＭＯＳＦＥＴ １５ 第３のＥＭＯＳＦＥＴ １６ 第４のＥＭＯＳＦＥＴ １８ 第１のＮＭＯＳのＮＯＲ回路 １９ 第２のＮＭＯＳのＮＯＲ回路 ２０ 信号入力端子 ２１ イネーブル信号入力端子 ２２ 入出力端子
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成３年１２月４日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】
【課題を解決するための手段】本発明は上記の目的を達
成するために、信号入力端子と、前記信号の出力端子ま
たは他の信号の入力端子となる入出力端子と、前記入出
力端子を出力端子または入力端子とする切り替えのイネ
ーブル信号を入力するイネーブル信号入力端子とを備
え、前記信号と前記イネーブル信号とを入力するＮＭＯ
Ｓの第１のＮＯＲ回路と、前記イネーブル信号と前記第
１のＮＯＲ回路出力とを入力するＮＭＯＳの第２のＮＯ
Ｒ回路と、電源ＶDDにドレインを接続し、ソースを前記
入出力端子に接続した第１のＥＭＯＳＦＥＴと、前記入
出力端子にドレインを接続し、ソースを電源ＶSSに接続
した第２のＥＭＯＳＦＥＴと、前記第１のＥＭＯＳＦＥ
Ｔのゲートにドレインを接続し、電源ＶSSにソースを接
続した第３のＥＭＯＳＦＥＴと、前記第２のＥＭＯＳＦ
ＥＴのゲートにドレインを接続し、ソースを電源ＶSSに
接続した第４のＥＭＯＳＦＥＴと、電源ＶDDにドレイン
を接続し、ソースを前記第１のＥＭＯＳＦＥＴのゲート
に接続した第５のＥＭＯＳＦＥＴと、前記第１のＥＭＯ
ＳＦＥＴのゲートにドレインを接続し、ソースを電源Ｖ
SSに接続した第６のＥＭＯＳＦＥＴと、電源ＶDDにドレ
インを接続し、ソースを前記第２のＥＭＯＳＦＥＴのゲ
ートに接続した第７のＥＭＯＳＦＥＴと、前記第２のＥ
ＭＯＳＦＥＴのゲートにドレインを接続し、ソースを電
源ＶSSに接続した第８のＥＭＯＳＦＥＴとを設け、前記
第１のＮＯＲ回路の出力を前記第５のＥＭＯＳＦＥＴの
ゲートと前記第８のＥＭＯＳＦＥＴのゲートに接続し、
前記第２のＮＯＲ回路の出力を前記第６のＥＭＯＳＦＥ
Ｔのゲートと前記第７のＥＭＯＳＦＥＴのゲートに接続
したＮＭＯＳトライステート回路である。
成するために、信号入力端子と、前記信号の出力端子ま
たは他の信号の入力端子となる入出力端子と、前記入出
力端子を出力端子または入力端子とする切り替えのイネ
ーブル信号を入力するイネーブル信号入力端子とを備
え、前記信号と前記イネーブル信号とを入力するＮＭＯ
Ｓの第１のＮＯＲ回路と、前記イネーブル信号と前記第
１のＮＯＲ回路出力とを入力するＮＭＯＳの第２のＮＯ
Ｒ回路と、電源ＶDDにドレインを接続し、ソースを前記
入出力端子に接続した第１のＥＭＯＳＦＥＴと、前記入
出力端子にドレインを接続し、ソースを電源ＶSSに接続
した第２のＥＭＯＳＦＥＴと、前記第１のＥＭＯＳＦＥ
Ｔのゲートにドレインを接続し、電源ＶSSにソースを接
続した第３のＥＭＯＳＦＥＴと、前記第２のＥＭＯＳＦ
ＥＴのゲートにドレインを接続し、ソースを電源ＶSSに
接続した第４のＥＭＯＳＦＥＴと、電源ＶDDにドレイン
を接続し、ソースを前記第１のＥＭＯＳＦＥＴのゲート
に接続した第５のＥＭＯＳＦＥＴと、前記第１のＥＭＯ
ＳＦＥＴのゲートにドレインを接続し、ソースを電源Ｖ
SSに接続した第６のＥＭＯＳＦＥＴと、電源ＶDDにドレ
インを接続し、ソースを前記第２のＥＭＯＳＦＥＴのゲ
ートに接続した第７のＥＭＯＳＦＥＴと、前記第２のＥ
ＭＯＳＦＥＴのゲートにドレインを接続し、ソースを電
源ＶSSに接続した第８のＥＭＯＳＦＥＴとを設け、前記
第１のＮＯＲ回路の出力を前記第５のＥＭＯＳＦＥＴの
ゲートと前記第８のＥＭＯＳＦＥＴのゲートに接続し、
前記第２のＮＯＲ回路の出力を前記第６のＥＭＯＳＦＥ
Ｔのゲートと前記第７のＥＭＯＳＦＥＴのゲートに接続
したＮＭＯＳトライステート回路である。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】
【発明の効果】以上の実施例から明かなように、本発明
は信号入力端子と、前記信号の出力端子または他の信号
の入力端子となる入出力端子と、前記入出力端子を出力
端子または入力端子とする切り替えのイネーブル信号を
入力するイネーブル信号入力端子とを備え、前記信号と
前記イネーブル信号とを入力するＮＭＯＳの第１のＮＯ
Ｒ回路と、前記イネーブル信号と前記第１のＮＯＲ回路
出力とを入力するＮＭＯＳの第２のＮＯＲ回路と、電源
ＶDDにドレインを接続し、ソースを前記入出力端子に接
続した第１のＥＭＯＳＦＥＴと、前記入出力端子にドレ
インを接続し、ソースを電源ＶSSに接続した第２のＥＭ
ＯＳＦＥＴと、前記第１のＥＭＯＳＦＥＴのゲートにド
レインを接続し、電源ＶSSにソースを接続した第３のＥ
ＭＯＳＦＥＴと、前記第２のＥＭＯＳＦＥＴのゲートに
ドレインを接続し、ソースを電源Ｖ SSに接続した第４の
ＥＭＯＳＦＥＴと、電源ＶDDにドレインを接続し、ソー
スを前記第１のＥＭＯＳＦＥＴのゲートに接続した第５
のＥＭＯＳＦＥＴと、前記第１のＥＭＯＳＦＥＴのゲー
トにドレインを接続し、ソースを電源ＶSSに接続した第
６のＥＭＯＳＦＥＴと、電源ＶDDにドレインを接続し、
ソースを前記第２のＥＭＯＳＦＥＴのゲートに接続した
第７のＥＭＯＳＦＥＴと、前記第２のＥＭＯＳＦＥＴの
ゲートにドレインを接続し、ソースを電源ＶSSに接続し
た第８のＥＭＯＳＦＥＴとを設け、前記第１のＮＯＲ回
路の出力を前記第５のＥＭＯＳＦＥＴのゲートと前記第
８のＥＭＯＳＦＥＴのゲートに接続し、前記第２のＮＯ
Ｒ回路の出力を前記第６のＥＭＯＳＦＥＴのゲートと前
記第７のＥＭＯＳＦＥＴのゲートに接続したＮＭＯＳト
ライステート回路とすることにより、デバイス外部の温
度変化に対してリーク電流をほとんど流れなくすること
ができる。
は信号入力端子と、前記信号の出力端子または他の信号
の入力端子となる入出力端子と、前記入出力端子を出力
端子または入力端子とする切り替えのイネーブル信号を
入力するイネーブル信号入力端子とを備え、前記信号と
前記イネーブル信号とを入力するＮＭＯＳの第１のＮＯ
Ｒ回路と、前記イネーブル信号と前記第１のＮＯＲ回路
出力とを入力するＮＭＯＳの第２のＮＯＲ回路と、電源
ＶDDにドレインを接続し、ソースを前記入出力端子に接
続した第１のＥＭＯＳＦＥＴと、前記入出力端子にドレ
インを接続し、ソースを電源ＶSSに接続した第２のＥＭ
ＯＳＦＥＴと、前記第１のＥＭＯＳＦＥＴのゲートにド
レインを接続し、電源ＶSSにソースを接続した第３のＥ
ＭＯＳＦＥＴと、前記第２のＥＭＯＳＦＥＴのゲートに
ドレインを接続し、ソースを電源Ｖ SSに接続した第４の
ＥＭＯＳＦＥＴと、電源ＶDDにドレインを接続し、ソー
スを前記第１のＥＭＯＳＦＥＴのゲートに接続した第５
のＥＭＯＳＦＥＴと、前記第１のＥＭＯＳＦＥＴのゲー
トにドレインを接続し、ソースを電源ＶSSに接続した第
６のＥＭＯＳＦＥＴと、電源ＶDDにドレインを接続し、
ソースを前記第２のＥＭＯＳＦＥＴのゲートに接続した
第７のＥＭＯＳＦＥＴと、前記第２のＥＭＯＳＦＥＴの
ゲートにドレインを接続し、ソースを電源ＶSSに接続し
た第８のＥＭＯＳＦＥＴとを設け、前記第１のＮＯＲ回
路の出力を前記第５のＥＭＯＳＦＥＴのゲートと前記第
８のＥＭＯＳＦＥＴのゲートに接続し、前記第２のＮＯ
Ｒ回路の出力を前記第６のＥＭＯＳＦＥＴのゲートと前
記第７のＥＭＯＳＦＥＴのゲートに接続したＮＭＯＳト
ライステート回路とすることにより、デバイス外部の温
度変化に対してリーク電流をほとんど流れなくすること
ができる。
Claims (1)
- 【請求項１】 信号入力端子と、前記信号の出力端子ま
たは他の信号の入力端子となる入出力端子と、前記入出
力端子を出力端子または入力端子とする切り替えのイネ
ーブル信号を入力するイネーブル信号入力端子とを備
え、前記信号と前記イネーブル信号とを入力するＮＭＯ
Ｓの第１のＮＯＲ回路と、前記イネーブル信号と前記第
１のＮＯＲ回路出力とを入力するＮＭＯＳの第２のＮＯ
Ｒ回路と、電源ＶDDにドレインを接続し、ソースを前記
入出力端子に接続した第１のＥＭＯＳＦＥＴと、前記入
出力端子にドレインを接続し、ソースを電源ＶSSに接続
した第２のＥＭＯＳＦＥＴと、前記第１のＥＭＯＳＦＥ
Ｔのゲートにドレインを接続し、電源ＶSSにソースを接
続した第３のＥＭＯＳＦＥＴと、前記第２のＥＭＯＳＦ
ＥＴのゲートにドレインを接続し、ソースを電源ＶSSに
接続した第４のＥＭＯＳＦＥＴと、電源ＦDDにドレイン
を接続し、ソースを前記第１のＥＭＯＳＦＥＴのゲート
に接続した第５のＥＭＯＳＦＥＴと、前記第１のＥＭＯ
ＳＦＥＴのゲートにドレインを接続し、ソースを電源Ｖ
SSに接続した第６のＥＭＯＳＦＥＴと、電源ＶDDにドレ
インを接続し、ソースを前記第２のＥＭＯＳＦＥＴのゲ
ートに接続した第７のＥＭＯＳＦＥＴと、前記第２のＥ
ＭＯＳＦＥＴのゲートにドレインを接続し、ソースを電
源ＶSSに接続した第８のＥＭＯＳＦＥＴとを設け、前記
第１のＮＯＲ回路の出力を前記第５のＥＭＯＳＦＥＴの
ゲートと前記第８のＥＭＯＳＦＥＴのゲートに接続し、
前記第２のＮＯＲ回路の出力を前記第６のＥＭＯＳＦＥ
Ｔのゲートと前記第７のＥＭＯＳＦＥＴのゲートに接続
したＮＭＯＳトライステート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3256220A JPH0595274A (ja) | 1991-10-03 | 1991-10-03 | Ｎｍｏｓトライステート回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3256220A JPH0595274A (ja) | 1991-10-03 | 1991-10-03 | Ｎｍｏｓトライステート回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0595274A true JPH0595274A (ja) | 1993-04-16 |
Family
ID=17289604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3256220A Pending JPH0595274A (ja) | 1991-10-03 | 1991-10-03 | Ｎｍｏｓトライステート回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0595274A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6433594B1 (en) | 2000-09-22 | 2002-08-13 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit and semiconductor integrated circuit system |
-
1991
- 1991-10-03 JP JP3256220A patent/JPH0595274A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6433594B1 (en) | 2000-09-22 | 2002-08-13 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit and semiconductor integrated circuit system |
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