JPH10322193A - 論理ゲート回路 - Google Patents
論理ゲート回路Info
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- JPH10322193A JPH10322193A JP9128743A JP12874397A JPH10322193A JP H10322193 A JPH10322193 A JP H10322193A JP 9128743 A JP9128743 A JP 9128743A JP 12874397 A JP12874397 A JP 12874397A JP H10322193 A JPH10322193 A JP H10322193A
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Abstract
(57)【要約】
【課題】 必要な出力電流を減らすことなく、不要な貫
通電流を減らした低消費電力の論理ゲート回路を実現す
る。 【解決手段】 入力信号Ｓｉが“Ｌ”の時、Ｅ−ＦＥＴ
２１はオフ状態になり、Ｄ−ＦＥＴ２３から出力端子Ｏ
ＵＴを介して次段のインバータ回路に電流が流れ、出力
信号Ｓｏが“Ｈ”になる。。この時、抵抗２２には電流
が殆ど流れないので、Ｄ−ＦＥＴ２３のゲートとソース
とはほぼ同電位になる。入力信号Ｓｉが“Ｈ”の時、Ｅ
−ＦＥＴ２１はオン状態になり、Ｄ−ＦＥＴ２３から抵
抗２２を介してＥ−ＦＥＴ２１に電流が流れ、出力信号
Ｓｏが“Ｌ”になる。この時、抵抗２２に電圧降下が生
じ、出力端子ＯＵＴの電位よりもノードＮの電位の方が
低くなる。そのため、Ｄ−ＦＥＴ２３のゲート電位がソ
ース電位よりも低くなり、該Ｄ−ＦＥＴ２３のドレイン
電流が減少する。
通電流を減らした低消費電力の論理ゲート回路を実現す
る。 【解決手段】 入力信号Ｓｉが“Ｌ”の時、Ｅ−ＦＥＴ
２１はオフ状態になり、Ｄ−ＦＥＴ２３から出力端子Ｏ
ＵＴを介して次段のインバータ回路に電流が流れ、出力
信号Ｓｏが“Ｈ”になる。。この時、抵抗２２には電流
が殆ど流れないので、Ｄ−ＦＥＴ２３のゲートとソース
とはほぼ同電位になる。入力信号Ｓｉが“Ｈ”の時、Ｅ
−ＦＥＴ２１はオン状態になり、Ｄ−ＦＥＴ２３から抵
抗２２を介してＥ−ＦＥＴ２１に電流が流れ、出力信号
Ｓｏが“Ｌ”になる。この時、抵抗２２に電圧降下が生
じ、出力端子ＯＵＴの電位よりもノードＮの電位の方が
低くなる。そのため、Ｄ−ＦＥＴ２３のゲート電位がソ
ース電位よりも低くなり、該Ｄ−ＦＥＴ２３のドレイン
電流が減少する。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば半導体集積
回路等に設けられ、特に消費電力を低減したインバータ
回路、ＮＯＲゲート回路、ＮＡＮＤゲート回路等の論理
ゲート回路に関するものである。
回路等に設けられ、特に消費電力を低減したインバータ
回路、ＮＯＲゲート回路、ＮＡＮＤゲート回路等の論理
ゲート回路に関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば、次のような文献に記載されるものがあった。 文献；大森正道編、超高速化合物半導体デバイス、（昭
61-11-30）、培風館、「Ｅ／Ｄ形ＤＣＦＬの最適動作条
件」、P.257 図２は、前記文献に記載された従来の論理ゲート回路の
１つであるインバータ回路の一例を示す回路図である。
このインバータ回路１０は、入力信号Ｓｉを入力する入
力端子ＩＮを有し、該入力端子ＩＮがエンハンスメン卜
型電界効果トランジスタ（以下、Ｅ−ＦＥＴという）１
１のゲートに接続されている。Ｅ−ＦＥＴ１１のソース
はグランドに接続され、該Ｅ−ＦＥＴ１１のドレインが
出力信号Ｓｏを出力する出力端子ＯＵＴに接続されてい
る。更に、Ｅ−ＦＥＴ１１のドレインは、ディプレッシ
ョン型電界効果トランジスタ（以下、Ｄ−ＦＥＴとい
う）１２のゲート及びソースに接続され、該Ｄ−ＦＥＴ
１２のドレインが電源電位Ｖｄｄに接続されている。出
力端子ＯＵＴは、Ｅ−ＦＥＴ１３及びＤ−ＦＥＴ１４で
インバータ回路１０と同様に構成された次段のインバー
タ回路に接続されている。
例えば、次のような文献に記載されるものがあった。 文献；大森正道編、超高速化合物半導体デバイス、（昭
61-11-30）、培風館、「Ｅ／Ｄ形ＤＣＦＬの最適動作条
件」、P.257 図２は、前記文献に記載された従来の論理ゲート回路の
１つであるインバータ回路の一例を示す回路図である。
このインバータ回路１０は、入力信号Ｓｉを入力する入
力端子ＩＮを有し、該入力端子ＩＮがエンハンスメン卜
型電界効果トランジスタ（以下、Ｅ−ＦＥＴという）１
１のゲートに接続されている。Ｅ−ＦＥＴ１１のソース
はグランドに接続され、該Ｅ−ＦＥＴ１１のドレインが
出力信号Ｓｏを出力する出力端子ＯＵＴに接続されてい
る。更に、Ｅ−ＦＥＴ１１のドレインは、ディプレッシ
ョン型電界効果トランジスタ（以下、Ｄ−ＦＥＴとい
う）１２のゲート及びソースに接続され、該Ｄ−ＦＥＴ
１２のドレインが電源電位Ｖｄｄに接続されている。出
力端子ＯＵＴは、Ｅ−ＦＥＴ１３及びＤ−ＦＥＴ１４で
インバータ回路１０と同様に構成された次段のインバー
タ回路に接続されている。
【０００３】このインバータ回路１０では、入力信号Ｓ
ｉが低レベル（以下、“Ｌ”という）のとき、Ｅ−ＦＥ
Ｔ１１のゲートは“Ｌ”であり、該Ｅ−ＦＥＴ１１のド
レインとソースとの間は遮断状態である。Ｄ−ＦＥＴ１
２のドレインからソースに流れる電流（以下、ドレイン
電流という）は、出力端子ＯＵＴから、次段のインバー
タ回路の入力端子に流れる。Ｅ−ＦＥＴ１３のゲートと
ソース間のインピーダンスより、ゲートとソースとを接
続したＤ−ＦＥＴ１２のドレインとソース間のインピー
ダンスの方が小さくなるようにゲート幅等を設計すれ
ば、出力信号Ｓｏは高レベル（以下、“Ｈ”という）に
なる。一方、入力信号Ｓｉが“Ｈ”のとき、Ｅ−ＦＥＴ
１１のゲートは“Ｈ”であり、Ｅ−ＦＥＴ１１のドレイ
ンとソース間は導通状態である。Ｄ−ＦＥＴ１２のドレ
イン電流は、Ｅ−ＦＥＴ１１のドレインとソースとの間
に流れる。ゲートとソースとを接続したＤ−ＦＥＴ１２
のドレインとソースとの間のインピーダンスよりも、導
通状態のＥ−ＦＥＴ１１のドレインとソースとの間のイ
ンピーダンスの方が小さくなるようにゲート幅等を設計
すれば、出力信号Ｓｏが“Ｌ”になる。
ｉが低レベル（以下、“Ｌ”という）のとき、Ｅ−ＦＥ
Ｔ１１のゲートは“Ｌ”であり、該Ｅ−ＦＥＴ１１のド
レインとソースとの間は遮断状態である。Ｄ−ＦＥＴ１
２のドレインからソースに流れる電流（以下、ドレイン
電流という）は、出力端子ＯＵＴから、次段のインバー
タ回路の入力端子に流れる。Ｅ−ＦＥＴ１３のゲートと
ソース間のインピーダンスより、ゲートとソースとを接
続したＤ−ＦＥＴ１２のドレインとソース間のインピー
ダンスの方が小さくなるようにゲート幅等を設計すれ
ば、出力信号Ｓｏは高レベル（以下、“Ｈ”という）に
なる。一方、入力信号Ｓｉが“Ｈ”のとき、Ｅ−ＦＥＴ
１１のゲートは“Ｈ”であり、Ｅ−ＦＥＴ１１のドレイ
ンとソース間は導通状態である。Ｄ−ＦＥＴ１２のドレ
イン電流は、Ｅ−ＦＥＴ１１のドレインとソースとの間
に流れる。ゲートとソースとを接続したＤ−ＦＥＴ１２
のドレインとソースとの間のインピーダンスよりも、導
通状態のＥ−ＦＥＴ１１のドレインとソースとの間のイ
ンピーダンスの方が小さくなるようにゲート幅等を設計
すれば、出力信号Ｓｏが“Ｌ”になる。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
図２のインバータ回路１０では、次のような課題があっ
た。図２のインバータ回路１０では、入力信号Ｓｉが
“Ｌ”のとき、Ｄ−ＦＥＴ１２のドレイン電流は、出力
端子ＯＵＴを経て次段のインバータ回路の入力端子に流
れる出力電流になる。この出力電流は、出力端子ＯＵＴ
の寄生容量を充電して出力端子ＯＵＴの電位を“Ｈ”に
上げるために必要なものであり、この電流が大きいほど
伝搬遅延時間が短くなる。一方、入力信号Ｓｉが“Ｈ”
のとき、Ｄ−ＦＥＴ１２のドレイン電流はＥ−ＦＥＴ１
１に流れる。この電流は、インバータ回路１０の内部の
みに流れる貫通電流であり、出力端子ＯＵＴの電位が
“Ｌ”に下がることを妨げる不要な電流である。この電
流が小さいほど、インバータ回路１０の消費電力を低減
できる。
図２のインバータ回路１０では、次のような課題があっ
た。図２のインバータ回路１０では、入力信号Ｓｉが
“Ｌ”のとき、Ｄ−ＦＥＴ１２のドレイン電流は、出力
端子ＯＵＴを経て次段のインバータ回路の入力端子に流
れる出力電流になる。この出力電流は、出力端子ＯＵＴ
の寄生容量を充電して出力端子ＯＵＴの電位を“Ｈ”に
上げるために必要なものであり、この電流が大きいほど
伝搬遅延時間が短くなる。一方、入力信号Ｓｉが“Ｈ”
のとき、Ｄ−ＦＥＴ１２のドレイン電流はＥ−ＦＥＴ１
１に流れる。この電流は、インバータ回路１０の内部の
みに流れる貫通電流であり、出力端子ＯＵＴの電位が
“Ｌ”に下がることを妨げる不要な電流である。この電
流が小さいほど、インバータ回路１０の消費電力を低減
できる。
【０００５】ところが、このインバータ回路１０では、
電源電位Ｖｄｄは一定なので、出力信号Ｓｏが“Ｈ”の
時よりも“Ｌ”の時の方が、Ｄ−ＦＥＴ１２のドレイン
とソースとの間にかかる電圧が大きいため、必要な出力
電流よりも不要な貫通電流の方が大きい。仮に、Ｄ−Ｆ
ＥＴ１２がドレインコンダクタンスが０で未飽和領域の
ない理想的なトランジスタであれば、ドレインとソース
間の電圧に関係なくドレイン電流は一定であるが、実際
にはドレインコンダクタンスが０より大きく、未飽和領
域が存在するので、ドレインとソース間の電圧が大きく
なると、ドレイン電流が増加する。特に、電源電圧Ｖｄ
ｄが低い場合、出力信号Ｓｏが“Ｈ”の時にＤ−ＦＥＴ
１２が未飽和領域に入ってドレイン電流が小さくなるの
で、ドレイン電流の変化（即ち、出力電流と貫通電流と
の差）が更に大きくなる。このように、従来のインバー
タ回路１０では、入力信号ｉｎが“Ｈ”の時に流れる貫
通電流が大きいため、消費電力が大きいという課題があ
った。
電源電位Ｖｄｄは一定なので、出力信号Ｓｏが“Ｈ”の
時よりも“Ｌ”の時の方が、Ｄ−ＦＥＴ１２のドレイン
とソースとの間にかかる電圧が大きいため、必要な出力
電流よりも不要な貫通電流の方が大きい。仮に、Ｄ−Ｆ
ＥＴ１２がドレインコンダクタンスが０で未飽和領域の
ない理想的なトランジスタであれば、ドレインとソース
間の電圧に関係なくドレイン電流は一定であるが、実際
にはドレインコンダクタンスが０より大きく、未飽和領
域が存在するので、ドレインとソース間の電圧が大きく
なると、ドレイン電流が増加する。特に、電源電圧Ｖｄ
ｄが低い場合、出力信号Ｓｏが“Ｈ”の時にＤ−ＦＥＴ
１２が未飽和領域に入ってドレイン電流が小さくなるの
で、ドレイン電流の変化（即ち、出力電流と貫通電流と
の差）が更に大きくなる。このように、従来のインバー
タ回路１０では、入力信号ｉｎが“Ｈ”の時に流れる貫
通電流が大きいため、消費電力が大きいという課題があ
った。
【０００６】
【課題を解決するための手段】前記課題を解決するため
に、本発明は、論理ゲート回路において、第１の電源電
位と第１のノードとの間に接続され、入力端子の論理レ
ベルに基づいて該第１の電源電位と第１のノードとの間
の導通状態をオン／オフ制御する１つ又は複数のスイッ
チング手段と、前記第１のノードと出力端子との間に接
続され、前記スイッチング手段がオン状態の時に該スイ
ッチング手段を介して前記第１の電源電位に流れる電流
を制限すると共に該第１のノードの電位を設定するイン
ピーダンス手段（例えば、抵抗或いはＤ−ＦＥＴ等で構
成されている）と、第２の電源電位と前記出力端子との
間に接続され、前記第１のノードの電位によって制御さ
れた電流を前記出力端子へ出力する電流制御手段とを、
備えている。本発明によれば、以上のように論理ゲート
回路を構成したので、スイッチング手段がオフ状態の
時、インピーダンス手段には殆ど電流が流れないので、
第１のノードと出力端子との間の電位差はほぼ同一にな
り、出力端子の電位によって制御された電流が電流制御
手段から該出力端子へ出力される。一方、スイッチング
手段がオン状態の時、インピーダンス手段に電流が流れ
るので、第１のノードの電位が出力端子の電位よりも低
くなり、第１のノードの電位によって制御された電流
（即ち、貫通電流）が電流制御手段から該インピーダン
ス手段を介してスイッチング手段へ流れる。そのため、
必要な出力電流を減らすことなく、不要な貫通電流が減
少する。従って、前記課題を解決できるのである。
に、本発明は、論理ゲート回路において、第１の電源電
位と第１のノードとの間に接続され、入力端子の論理レ
ベルに基づいて該第１の電源電位と第１のノードとの間
の導通状態をオン／オフ制御する１つ又は複数のスイッ
チング手段と、前記第１のノードと出力端子との間に接
続され、前記スイッチング手段がオン状態の時に該スイ
ッチング手段を介して前記第１の電源電位に流れる電流
を制限すると共に該第１のノードの電位を設定するイン
ピーダンス手段（例えば、抵抗或いはＤ−ＦＥＴ等で構
成されている）と、第２の電源電位と前記出力端子との
間に接続され、前記第１のノードの電位によって制御さ
れた電流を前記出力端子へ出力する電流制御手段とを、
備えている。本発明によれば、以上のように論理ゲート
回路を構成したので、スイッチング手段がオフ状態の
時、インピーダンス手段には殆ど電流が流れないので、
第１のノードと出力端子との間の電位差はほぼ同一にな
り、出力端子の電位によって制御された電流が電流制御
手段から該出力端子へ出力される。一方、スイッチング
手段がオン状態の時、インピーダンス手段に電流が流れ
るので、第１のノードの電位が出力端子の電位よりも低
くなり、第１のノードの電位によって制御された電流
（即ち、貫通電流）が電流制御手段から該インピーダン
ス手段を介してスイッチング手段へ流れる。そのため、
必要な出力電流を減らすことなく、不要な貫通電流が減
少する。従って、前記課題を解決できるのである。
【０００７】
【発明の実施の形態】第１の実施形態 図１は、本発明の第１の実施形態を示す論理ゲート回路
の１つであるインバータ回路の回路図である。このイン
バータ回路２０は、入力信号Ｓｉを入力する入力端子Ｉ
Ｎを有し、該入力端子ＩＮが該入力信号Ｓｉの論理レベ
ルに基づいてオン／オフ制御されるスイッチング手段
（例えば、Ｅ−ＦＥＴ）２１のゲートに接続されてい
る。Ｅ−ＦＥＴ２１のソースは第１の電源電位（例え
ば、グランド）に接続され、該Ｅ−ＦＥＴ２１のドレイ
ンが第１のノードＮに接続されている。ノードＮは、Ｅ
−ＦＥＴ２１に流れる電流を制限すると共に該ノードＮ
の電位を設定するインピーダンス手段（例えば、抵抗）
２２を介して出力信号Ｓｏを出力する出力端子ＯＵＴに
接続され、該出力端子ＯＵＴには電流制御手段（例え
ば、Ｄ−ＦＥＴ）２３のソースが接続されている。Ｄ−
ＦＥＴ２３のドレインは第２の電源電位Ｖｄｄに接続さ
れ、該Ｄ−ＦＥＴ２３のゲートにはノードＮが接続され
ている。Ｄ−ＦＥＴ２３は、ノードＮの電位によって制
御された電流を出力端子ＯＵＴへ出力する機能を有して
いる。出力端子ＯＵＴは、Ｅ−ＦＥＴ３１、抵抗３２、
及びＤ−ＦＥＴ３３で同様に構成された次段のインバー
タ回路に接続されている。
の１つであるインバータ回路の回路図である。このイン
バータ回路２０は、入力信号Ｓｉを入力する入力端子Ｉ
Ｎを有し、該入力端子ＩＮが該入力信号Ｓｉの論理レベ
ルに基づいてオン／オフ制御されるスイッチング手段
（例えば、Ｅ−ＦＥＴ）２１のゲートに接続されてい
る。Ｅ−ＦＥＴ２１のソースは第１の電源電位（例え
ば、グランド）に接続され、該Ｅ−ＦＥＴ２１のドレイ
ンが第１のノードＮに接続されている。ノードＮは、Ｅ
−ＦＥＴ２１に流れる電流を制限すると共に該ノードＮ
の電位を設定するインピーダンス手段（例えば、抵抗）
２２を介して出力信号Ｓｏを出力する出力端子ＯＵＴに
接続され、該出力端子ＯＵＴには電流制御手段（例え
ば、Ｄ−ＦＥＴ）２３のソースが接続されている。Ｄ−
ＦＥＴ２３のドレインは第２の電源電位Ｖｄｄに接続さ
れ、該Ｄ−ＦＥＴ２３のゲートにはノードＮが接続され
ている。Ｄ−ＦＥＴ２３は、ノードＮの電位によって制
御された電流を出力端子ＯＵＴへ出力する機能を有して
いる。出力端子ＯＵＴは、Ｅ−ＦＥＴ３１、抵抗３２、
及びＤ−ＦＥＴ３３で同様に構成された次段のインバー
タ回路に接続されている。
【０００８】次に、図１の動作を説明する。このインバ
ータ回路２０では、入力信号Ｓｉが“Ｌ”の時、Ｅ−Ｆ
ＥＴ２１のゲートは“Ｌ”であり、該Ｅ−ＦＥＴ２１の
ドレインとソースとの間はオフ状態である。Ｄ−ＦＥＴ
２３を流れる電流は、出力端子ＯＵＴから次段のインバ
ータ回路の入力端子ＩＮに流れる。この時、抵抗２２に
は電流が殆ど流れないので電圧降下が生じず、ノ一ドＮ
の電位と出力端子ＯＵＴの電位とはほぼ等しい。つま
り、Ｄ−ＦＥＴ２３のゲートとソースとは電気的に接続
されていると見做すことができ、Ｄ−ＦＥＴ２３と図２
中のＤ−ＦＥＴ１２とのゲート幅が等しくなるように設
計すれば、従来の図２のインバータ回路１０と同様の構
成になる。Ｅ−ＦＥＴ３１のゲートとソース間のインピ
ーダンスより、ゲートとソースとが電気的に接続された
Ｄ−ＦＥＴ２３のドレインとソース間のインピーダンス
の方が小さくなるようにゲート幅等を設計すれば、出力
信号Ｓｏは“Ｈ”になる。
ータ回路２０では、入力信号Ｓｉが“Ｌ”の時、Ｅ−Ｆ
ＥＴ２１のゲートは“Ｌ”であり、該Ｅ−ＦＥＴ２１の
ドレインとソースとの間はオフ状態である。Ｄ−ＦＥＴ
２３を流れる電流は、出力端子ＯＵＴから次段のインバ
ータ回路の入力端子ＩＮに流れる。この時、抵抗２２に
は電流が殆ど流れないので電圧降下が生じず、ノ一ドＮ
の電位と出力端子ＯＵＴの電位とはほぼ等しい。つま
り、Ｄ−ＦＥＴ２３のゲートとソースとは電気的に接続
されていると見做すことができ、Ｄ−ＦＥＴ２３と図２
中のＤ−ＦＥＴ１２とのゲート幅が等しくなるように設
計すれば、従来の図２のインバータ回路１０と同様の構
成になる。Ｅ−ＦＥＴ３１のゲートとソース間のインピ
ーダンスより、ゲートとソースとが電気的に接続された
Ｄ−ＦＥＴ２３のドレインとソース間のインピーダンス
の方が小さくなるようにゲート幅等を設計すれば、出力
信号Ｓｏは“Ｈ”になる。
【０００９】入力信号Ｓｉが“Ｈ”の時、Ｅ−ＦＥＴ２
１のゲートは“Ｈ”であり、該Ｅ−ＦＥＴ２１のドレイ
ンとソースとの間はオン状態である。Ｄ−ＦＥＴ２３を
流れる電流は、抵抗２２を介してＥ−ＦＥＴ２１のドレ
インからソースに流れる。この時、抵抗２２に電圧降下
が生じ、出力端子ＯＵＴの電位よりもノードＮの電位の
方が低くなる。そのため、Ｄ−ＦＥＴ２３のゲート電位
がソース電位よりも低くなり、該Ｄ−ＦＥＴ２３のドレ
イン電流が減少する。つまり、Ｄ−ＦＥＴ２３のドレイ
ンとソース間のインピーダンスが大きくなる。Ｄ−ＦＥ
Ｔ２３のドレインとソース間のインピーダンスよりも、
抵抗２２のインピーダンスと、オン状態のＥ−ＦＥＴ２
１のドレインとソース間のインピーダンスとの和の方が
小さくなるように抵抗値やゲート幅等を設計すれば、出
力信号Ｓｏが“Ｌ”になる。以上のように、この第１の
実施形態では、Ｄ−ＦＥＴ２３と従来の図２中のＤ−Ｆ
ＥＴ１２とのゲート幅が等しくなるように設計した場
合、出力信号Ｓｏが“Ｈ”の時、該Ｄ−ＦＥＴ２３のド
レイン電流は、Ｄ−ＦＥＴ１２のドレイン電流と同様で
あり、出力信号Ｓｏが“Ｌ”の時、該Ｄ−ＦＥＴ２３の
ドレイン電流は抵抗２２で制限されてＤ−ＦＥＴ１２の
ドレイン電流よりも小さくなる。そのため、必要な出力
電流を減らすことなく、不要な貫通電流を減らすことが
でき、低消費電力のインバータ回路２０を実現できる。
１のゲートは“Ｈ”であり、該Ｅ−ＦＥＴ２１のドレイ
ンとソースとの間はオン状態である。Ｄ−ＦＥＴ２３を
流れる電流は、抵抗２２を介してＥ−ＦＥＴ２１のドレ
インからソースに流れる。この時、抵抗２２に電圧降下
が生じ、出力端子ＯＵＴの電位よりもノードＮの電位の
方が低くなる。そのため、Ｄ−ＦＥＴ２３のゲート電位
がソース電位よりも低くなり、該Ｄ−ＦＥＴ２３のドレ
イン電流が減少する。つまり、Ｄ−ＦＥＴ２３のドレイ
ンとソース間のインピーダンスが大きくなる。Ｄ−ＦＥ
Ｔ２３のドレインとソース間のインピーダンスよりも、
抵抗２２のインピーダンスと、オン状態のＥ−ＦＥＴ２
１のドレインとソース間のインピーダンスとの和の方が
小さくなるように抵抗値やゲート幅等を設計すれば、出
力信号Ｓｏが“Ｌ”になる。以上のように、この第１の
実施形態では、Ｄ−ＦＥＴ２３と従来の図２中のＤ−Ｆ
ＥＴ１２とのゲート幅が等しくなるように設計した場
合、出力信号Ｓｏが“Ｈ”の時、該Ｄ−ＦＥＴ２３のド
レイン電流は、Ｄ−ＦＥＴ１２のドレイン電流と同様で
あり、出力信号Ｓｏが“Ｌ”の時、該Ｄ−ＦＥＴ２３の
ドレイン電流は抵抗２２で制限されてＤ−ＦＥＴ１２の
ドレイン電流よりも小さくなる。そのため、必要な出力
電流を減らすことなく、不要な貫通電流を減らすことが
でき、低消費電力のインバータ回路２０を実現できる。
【００１０】第２の実施形態 図３は、本発明の第２の実施形態を示す論理ゲート回路
の１つであるインバータ回路の回路図であり、第１の実
施形態を示す図１中の要素と共通の要素には共通の符号
が付されている。このインバータ回路２０Ａでは、イン
ピーダンス手段として、図１中の抵抗２２に代えてＤ−
ＦＥＴ２４が設けられている。Ｄ−ＦＥＴ２４のドレイ
ンは出力端子ＯＵＴに接続され、ソース及びゲートがノ
ードＮに接続されている。又、図１中の抵抗３２に代え
て、ソースとゲートとが接続されたＤ−ＦＥＴ３４が接
続されている。他は、図１と同様の構成である。図４
は、一般的なＤ−ＦＥＴのゲートとソース間の電圧Ｖｇ
ｓをパラメータとする電流電圧特性を示す図であり、縦
軸にドレイン電流Ｉｄｓ、及び横軸にドレインとソース
間の電圧Ｖｄｓがとられている。このインバータ回路２
０Ａでは、次の点が図１と異なっている。
の１つであるインバータ回路の回路図であり、第１の実
施形態を示す図１中の要素と共通の要素には共通の符号
が付されている。このインバータ回路２０Ａでは、イン
ピーダンス手段として、図１中の抵抗２２に代えてＤ−
ＦＥＴ２４が設けられている。Ｄ−ＦＥＴ２４のドレイ
ンは出力端子ＯＵＴに接続され、ソース及びゲートがノ
ードＮに接続されている。又、図１中の抵抗３２に代え
て、ソースとゲートとが接続されたＤ−ＦＥＴ３４が接
続されている。他は、図１と同様の構成である。図４
は、一般的なＤ−ＦＥＴのゲートとソース間の電圧Ｖｇ
ｓをパラメータとする電流電圧特性を示す図であり、縦
軸にドレイン電流Ｉｄｓ、及び横軸にドレインとソース
間の電圧Ｖｄｓがとられている。このインバータ回路２
０Ａでは、次の点が図１と異なっている。
【００１１】入力信号Ｓｉが“Ｌ”の時、Ｅ−ＦＥＴ２
１のゲートは“Ｌ”であり、ドレインとソース間はオフ
状態であるが、該ドレインとソース間にはわずかな電流
が流れている。入力信号Ｓｉの電位を“Ｌ”から次第に
上昇させていくと、或る点（即ち、論理閾値）で出力信
号Ｓｏが“Ｈ”から“Ｌ”に遷移するが、入力信号Ｓｉ
の電位が“Ｌ”から論理閾値まで（この時、出力信号Ｓ
ｏは“Ｈ”になっている）上昇するにしたがって、Ｅ−
ＦＥＴ２１のドレインとソース間に流れる電流が次第に
大きくなる。第１の実施形態では、この電流によって抵
抗２２に電圧降下が生じ、Ｄ−ＦＥＴ２３のドレイン電
流が減少して、必要な出力電流の低下が起こる。この場
合、抵抗２２の抵抗値を小さくすることにより、出力電
流の低下を抑えることができるが、貫通電流が増加する
という問題が発生する。そこで、本実施形態では、抵抗
２２に代えて、ゲートとソースとが接続されたＤ−ＦＥ
Ｔ２４を設けている。
１のゲートは“Ｌ”であり、ドレインとソース間はオフ
状態であるが、該ドレインとソース間にはわずかな電流
が流れている。入力信号Ｓｉの電位を“Ｌ”から次第に
上昇させていくと、或る点（即ち、論理閾値）で出力信
号Ｓｏが“Ｈ”から“Ｌ”に遷移するが、入力信号Ｓｉ
の電位が“Ｌ”から論理閾値まで（この時、出力信号Ｓ
ｏは“Ｈ”になっている）上昇するにしたがって、Ｅ−
ＦＥＴ２１のドレインとソース間に流れる電流が次第に
大きくなる。第１の実施形態では、この電流によって抵
抗２２に電圧降下が生じ、Ｄ−ＦＥＴ２３のドレイン電
流が減少して、必要な出力電流の低下が起こる。この場
合、抵抗２２の抵抗値を小さくすることにより、出力電
流の低下を抑えることができるが、貫通電流が増加する
という問題が発生する。そこで、本実施形態では、抵抗
２２に代えて、ゲートとソースとが接続されたＤ−ＦＥ
Ｔ２４を設けている。
【００１２】図４に示すように、Ｄ−ＦＥＴの電流電圧
特性は、ドレイン電流Ｉｄｓが小さい未飽和領域ＮＳで
は、ドレイン電流Ｉｄｓの増加に対するドレインとソー
ス間の電圧の上昇が小さく、ドレインとソース間の抵抗
が小さくなっている。ドレイン電流Ｉｄｓが大きい飽和
領域Ｓでは、ドレイン電流Ｉｄｓの増加に対するドレイ
ンとソース間の電圧の上昇が大きく、ドレインとソース
間の抵抗が大きくなっている。従って、Ｄ−ＦＥＴ２４
の未飽和領域ＮＳから飽和領域Ｓに移る時のドレイン電
流Ｉｄｓの値と、入力信号Ｓｉの電位が論理閾値の時に
Ｅ−ＦＥＴ２１のドレインとソース間に流れる電流とが
等しくなるように該Ｄ−ＦＥＴ２４を設計すれば、入力
信号Ｓｉの電位が論理閾値以下で、Ｅ−ＦＥＴ２１のド
レインとソース間に流れる電流（即ち、Ｄ−ＦＥＴ２４
のドレイン電流）が小さい時は、Ｄ−ＦＥＴ２４のドレ
インとソース間の電圧が小さく、Ｄ−ＦＥＴ２３のドレ
イン電流（即ち、出力電流）の減少を抑えることができ
る。又、入力信号Ｓｉの電位が論理閾値以上で、Ｄ−Ｆ
ＥＴ２４のドレイン電流が大きい時は該Ｄ−ＦＥＴ２４
のドレインとソース間の電圧が大きく、Ｄ−ＦＥＴ２３
のドレイン電流（即ち、貫通電流）を小さくできる。
特性は、ドレイン電流Ｉｄｓが小さい未飽和領域ＮＳで
は、ドレイン電流Ｉｄｓの増加に対するドレインとソー
ス間の電圧の上昇が小さく、ドレインとソース間の抵抗
が小さくなっている。ドレイン電流Ｉｄｓが大きい飽和
領域Ｓでは、ドレイン電流Ｉｄｓの増加に対するドレイ
ンとソース間の電圧の上昇が大きく、ドレインとソース
間の抵抗が大きくなっている。従って、Ｄ−ＦＥＴ２４
の未飽和領域ＮＳから飽和領域Ｓに移る時のドレイン電
流Ｉｄｓの値と、入力信号Ｓｉの電位が論理閾値の時に
Ｅ−ＦＥＴ２１のドレインとソース間に流れる電流とが
等しくなるように該Ｄ−ＦＥＴ２４を設計すれば、入力
信号Ｓｉの電位が論理閾値以下で、Ｅ−ＦＥＴ２１のド
レインとソース間に流れる電流（即ち、Ｄ−ＦＥＴ２４
のドレイン電流）が小さい時は、Ｄ−ＦＥＴ２４のドレ
インとソース間の電圧が小さく、Ｄ−ＦＥＴ２３のドレ
イン電流（即ち、出力電流）の減少を抑えることができ
る。又、入力信号Ｓｉの電位が論理閾値以上で、Ｄ−Ｆ
ＥＴ２４のドレイン電流が大きい時は該Ｄ−ＦＥＴ２４
のドレインとソース間の電圧が大きく、Ｄ−ＦＥＴ２３
のドレイン電流（即ち、貫通電流）を小さくできる。
【００１３】以上のように、この第２の実施形態では、
Ｄ−ＦＥＴ２４の未飽和領域ＮＳから飽和領域Ｓに移る
時のドレイン電流Ｉｄｓの値と、入力信号Ｓｉの電位が
論理閾値の時にＥ−ＦＥＴ２１のドレインとソース間に
流れる電流とが等しくなるように該Ｄ−ＦＥＴ２４を設
計すれば、第１の実施形態の利点に加え、入力信号Ｓｉ
の電位が“Ｌ”から論理閾値まで遷移する間で出力電流
の低下を抑えることができ、更に、該入力信号Ｓｉの電
位が論理閾値から“Ｈ”まで遷移する間で貫通電流の増
加も抑えることができる。尚、本発明は上記実施形態に
限定されず、種々の変形が可能である。その変形例とし
ては、例えば次のようなものがある。
Ｄ−ＦＥＴ２４の未飽和領域ＮＳから飽和領域Ｓに移る
時のドレイン電流Ｉｄｓの値と、入力信号Ｓｉの電位が
論理閾値の時にＥ−ＦＥＴ２１のドレインとソース間に
流れる電流とが等しくなるように該Ｄ−ＦＥＴ２４を設
計すれば、第１の実施形態の利点に加え、入力信号Ｓｉ
の電位が“Ｌ”から論理閾値まで遷移する間で出力電流
の低下を抑えることができ、更に、該入力信号Ｓｉの電
位が論理閾値から“Ｈ”まで遷移する間で貫通電流の増
加も抑えることができる。尚、本発明は上記実施形態に
限定されず、種々の変形が可能である。その変形例とし
ては、例えば次のようなものがある。
【００１４】（ａ） 図５は、図１の変形例を示す論理
ゲート回路の１つである例えば３入力のＮＯＲゲート回
路の回路図であり、第１の実施形態を示す図１中の要素
と共通の要素には共通の符号が付されている。このＮＯ
Ｒゲート回路２０Ｂでは、図１中の入力端子ＩＮ及びＥ
−ＦＥＴ２１に代えて、入力信号Ｓｉ１，Ｓｉ２，Ｓｉ
３をそれぞれ入力する入力端子ＩＮ１，ＩＮ２，ＩＮ
３、及びゲートに該入力端子ＩＮ１，ＩＮ２，ＩＮ３が
それぞれ接続されたＥ−ＦＥＴ２１ａ，２１ｂ，２１ｃ
が設けられている。Ｅ−ＦＥＴ２１ａ，２１ｂ，２１ｃ
の各ソースはグランドに接続され、各ドレインがノード
Ｎに接続されている。他は、図１と同様の構成である。
このＮＯＲゲート回路２０Ｂは、入力信号Ｓｉ１，Ｓｉ
２，Ｓｉ３のうちの少なくとも１つが“Ｌ”から“Ｈ”
に遷移した時、Ｅ−ＦＥＴ２１ａ，２１ｂ，２１ｃのう
ちの対応するＥ−ＦＥＴがオン状態になり、出力信号Ｓ
ｏが“Ｈ”から“Ｌ”に遷移する３入力のＮＯＲゲート
回路として動作し、第１の実施形態とほぼ同様の利点を
有している。
ゲート回路の１つである例えば３入力のＮＯＲゲート回
路の回路図であり、第１の実施形態を示す図１中の要素
と共通の要素には共通の符号が付されている。このＮＯ
Ｒゲート回路２０Ｂでは、図１中の入力端子ＩＮ及びＥ
−ＦＥＴ２１に代えて、入力信号Ｓｉ１，Ｓｉ２，Ｓｉ
３をそれぞれ入力する入力端子ＩＮ１，ＩＮ２，ＩＮ
３、及びゲートに該入力端子ＩＮ１，ＩＮ２，ＩＮ３が
それぞれ接続されたＥ−ＦＥＴ２１ａ，２１ｂ，２１ｃ
が設けられている。Ｅ−ＦＥＴ２１ａ，２１ｂ，２１ｃ
の各ソースはグランドに接続され、各ドレインがノード
Ｎに接続されている。他は、図１と同様の構成である。
このＮＯＲゲート回路２０Ｂは、入力信号Ｓｉ１，Ｓｉ
２，Ｓｉ３のうちの少なくとも１つが“Ｌ”から“Ｈ”
に遷移した時、Ｅ−ＦＥＴ２１ａ，２１ｂ，２１ｃのう
ちの対応するＥ−ＦＥＴがオン状態になり、出力信号Ｓ
ｏが“Ｈ”から“Ｌ”に遷移する３入力のＮＯＲゲート
回路として動作し、第１の実施形態とほぼ同様の利点を
有している。
【００１５】（ｂ） 図６は、図３の変形例を示す論理
ゲート回路の１つである例えば３入力のＮＯＲゲート回
路の回路図であり、図３及び図５中の要素と共通の要素
には共通の符号が付されている。このＮＯＲゲート回路
２０Ｃでは、図５中の抵抗２２に代えてＤ−ＦＥＴ２４
が設けられている。又、図５中の抵抗３２に代えて、ソ
ースとゲートとが接続されたＤ−ＦＥＴ３４が接続され
ている。他は、図５と同様の構成である。このＮＯＲゲ
ート回路２０Ｃは、図５のＮＯＲゲート回路２０Ｂと同
様に、３入力のＮＯＲゲート回路として動作し、第２の
実施形態と同様の利点を有している。例えば、入力信号
Ｓｉ１，Ｓｉ２，Ｓｉ３のうちの１つの電位が論理閾値
の時に、Ｅ−ＦＥＴ２１ａ，２１ｂ，２１ｃのうちの対
応するＥ−ＦＥＴのドレインとソース間に流れる電流
と、Ｄ−ＦＥＴ２４の未飽和領域ＮＳから飽和領域Ｓに
移る時のドレイン電流Ｉｄｓの値とが等しくなるように
該Ｄ−ＦＥＴ２４を設計すれば、入力信号Ｓｉ１，Ｓｉ
２，Ｓｉ３のうちの１つの電位が“Ｌ”から論理閾値ま
で遷移する間で出力電流の低下を抑えることができ、更
に、該入力信号Ｓｉ１，Ｓｉ２，Ｓｉ３のうちの１つの
電位が論理閾値から“Ｈ”まで遷移する間で貫通電流の
増加も抑えることができる。
ゲート回路の１つである例えば３入力のＮＯＲゲート回
路の回路図であり、図３及び図５中の要素と共通の要素
には共通の符号が付されている。このＮＯＲゲート回路
２０Ｃでは、図５中の抵抗２２に代えてＤ−ＦＥＴ２４
が設けられている。又、図５中の抵抗３２に代えて、ソ
ースとゲートとが接続されたＤ−ＦＥＴ３４が接続され
ている。他は、図５と同様の構成である。このＮＯＲゲ
ート回路２０Ｃは、図５のＮＯＲゲート回路２０Ｂと同
様に、３入力のＮＯＲゲート回路として動作し、第２の
実施形態と同様の利点を有している。例えば、入力信号
Ｓｉ１，Ｓｉ２，Ｓｉ３のうちの１つの電位が論理閾値
の時に、Ｅ−ＦＥＴ２１ａ，２１ｂ，２１ｃのうちの対
応するＥ−ＦＥＴのドレインとソース間に流れる電流
と、Ｄ−ＦＥＴ２４の未飽和領域ＮＳから飽和領域Ｓに
移る時のドレイン電流Ｉｄｓの値とが等しくなるように
該Ｄ−ＦＥＴ２４を設計すれば、入力信号Ｓｉ１，Ｓｉ
２，Ｓｉ３のうちの１つの電位が“Ｌ”から論理閾値ま
で遷移する間で出力電流の低下を抑えることができ、更
に、該入力信号Ｓｉ１，Ｓｉ２，Ｓｉ３のうちの１つの
電位が論理閾値から“Ｈ”まで遷移する間で貫通電流の
増加も抑えることができる。
【００１６】（ｃ） 図５及び図６のＮＯＲゲート回路
以外に、図１又は図３中のＥ−ＦＥＴ２１に代えて、複
数のＥ−ＦＥＴを直列に接続したＮＡＮＤゲート回路
や、Ｅ−ＦＥＴを並列や直列に接続した複合ゲート回路
等に対しても、本発明を適用できる。 （ｄ） インピーダンス手段は、第１の実施形態では抵
抗２２で構成し、第２の実施形態ではＤ−ＦＥＴ２４で
構成したが、用途に応じてコイルやコンデンサ、及びこ
れらを組み合わせたインピーダンス素子等を用いてもよ
い。
以外に、図１又は図３中のＥ−ＦＥＴ２１に代えて、複
数のＥ−ＦＥＴを直列に接続したＮＡＮＤゲート回路
や、Ｅ−ＦＥＴを並列や直列に接続した複合ゲート回路
等に対しても、本発明を適用できる。 （ｄ） インピーダンス手段は、第１の実施形態では抵
抗２２で構成し、第２の実施形態ではＤ−ＦＥＴ２４で
構成したが、用途に応じてコイルやコンデンサ、及びこ
れらを組み合わせたインピーダンス素子等を用いてもよ
い。
【００１７】
【発明の効果】以上詳細に説明したように、本発明によ
れば、第１のノードと出力端子との間にインピーダンス
手段を設けたので、出力信号が“Ｈ”の時、出力電流は
従来と同様であり、出力信号が“Ｌ”の時、電流制御手
段の電流はインピーダンス手段で制限されてスイッチン
グ手段に流れる。そのため、必要な出力電流を減らすこ
となく、不要な貫通電流を減らすことができ、低消費電
力の論理ゲート回路を実現できる。
れば、第１のノードと出力端子との間にインピーダンス
手段を設けたので、出力信号が“Ｈ”の時、出力電流は
従来と同様であり、出力信号が“Ｌ”の時、電流制御手
段の電流はインピーダンス手段で制限されてスイッチン
グ手段に流れる。そのため、必要な出力電流を減らすこ
となく、不要な貫通電流を減らすことができ、低消費電
力の論理ゲート回路を実現できる。
【図１】本発明の第１の実施形態のインバータ回路の回
路図である。
路図である。
【図２】従来のインバータ回路の回路図である。
【図３】本発明の第２の実施形態のインバータ回路の回
路図である。
路図である。
【図４】Ｄ−ＦＥＴの電流電圧特性を示す図である。
【図５】図１の変形例を示す論理ゲート回路の回路図で
ある。
ある。
【図６】図３の変形例を示す論理ゲート回路の回路図で
ある。
ある。
２０，２０Ａ インバータ回路
（論理ゲート回路） ２０Ｂ，２０Ｃ ＮＯＲゲート回路
（論理ゲート回路） ２１，２１ａ，２１ｂ，２１ｃ Ｅ−ＦＥＴ（スイ
ッチング手段） ２２ 抵抗（インピーダ
ンス手段） ２３ Ｄ−ＦＥＴ（電流
制御手段） ２４ Ｄ−ＦＥＴ（イン
ピーダンス手段）
（論理ゲート回路） ２０Ｂ，２０Ｃ ＮＯＲゲート回路
（論理ゲート回路） ２１，２１ａ，２１ｂ，２１ｃ Ｅ−ＦＥＴ（スイ
ッチング手段） ２２ 抵抗（インピーダ
ンス手段） ２３ Ｄ−ＦＥＴ（電流
制御手段） ２４ Ｄ−ＦＥＴ（イン
ピーダンス手段）
Claims (3)
- 【請求項１】 第１の電源電位と第１のノードとの間に
接続され、入力端子の論理レベルに基づいて該第１の電
源電位と第１のノードとの間の導通状態をオン／オフ制
御する１つ又は複数のスイッチング手段と、 前記第１のノードと出力端子との間に接続され、前記ス
イッチング手段がオン状態の時に該スイッチング手段を
介して前記第１の電源電位に流れる電流を制限すると共
に該第１のノードの電位を設定するインピーダンス手段
と、 第２の電源電位と前記出力端子との間に接続され、前記
第１のノードの電位によって制御された電流を前記出力
端子へ出力する電流制御手段とを、 備えたことを特徴とする論理ゲート回路。 - 【請求項２】 前記インピーダンス手段は、抵抗で構成
したことを特徴とする請求項１記載の論理ゲート回路。 - 【請求項３】 前記インピーダンス手段は、ゲート及び
ソースが前記第１のノードに接続され且つドレインが前
記出力端子に接続されたディプレッション型の電界効果
トランジスタで構成したことを特徴とする請求項１記載
の論理ゲート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9128743A JPH10322193A (ja) | 1997-05-19 | 1997-05-19 | 論理ゲート回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9128743A JPH10322193A (ja) | 1997-05-19 | 1997-05-19 | 論理ゲート回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10322193A true JPH10322193A (ja) | 1998-12-04 |
Family
ID=14992367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9128743A Withdrawn JPH10322193A (ja) | 1997-05-19 | 1997-05-19 | 論理ゲート回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10322193A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008259182A (ja) * | 2007-03-09 | 2008-10-23 | Matsushita Electric Ind Co Ltd | 昇圧回路に用いられる電流制御回路 |
| US8138836B2 (en) | 2010-02-02 | 2012-03-20 | Mitsubishi Electric Corporation | Emitter-follower type bias circuit |
-
1997
- 1997-05-19 JP JP9128743A patent/JPH10322193A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008259182A (ja) * | 2007-03-09 | 2008-10-23 | Matsushita Electric Ind Co Ltd | 昇圧回路に用いられる電流制御回路 |
| US8138836B2 (en) | 2010-02-02 | 2012-03-20 | Mitsubishi Electric Corporation | Emitter-follower type bias circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040803 |